KR20010059612A - Ｃｍｏｓ 트랜지스터의 제조방법 - Google Patents

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Abstract

상기한 바와 같이, 본 발명에 따른 CMOS 트랜지스터의 제조방법을 이용하게 되면, 트랜지스터의 게이트를 형성한 후, 고 운동에너지를 가지는 아르곤원자가 타아겟인 코발트원자에 부딪치면서 스퍼터링 되어진 후, 반응기체인 사일렌가스(SiH4)와 반응하여 코발트실리사이드 화합물을 형성하여서 반도체기판의 상부면에 핵을 성장하여 형성 되어지므로 RC타임지연을 방지하여 소자의 전기적인 특성을 향상하는 매우 유용하고 효과적인 발명이다. 또한, 반도체기판의 활성영역에 적층된 코발트실리사이드층에 의한 구동전류의 최대화를 통하여 소자의 동작속도를 향상시킬 수 있을 뿐만 아니라 소오스/드레인 간의 다이오드 누설전류(Diode Leakage Current)를 감소시켜 트랜지스터 (Transitor)의 특성을 향상시키도록 하는 장점을 지닌다.

Description

ＣＭＯＳ 트랜지스터의 제조방법 { Method For Forming The MOS - Transitor }
본 발명은 CMOS를 형성하는 방법에 관한 것으로서, 특히, 트랜지스터의 게이트를 형성한 후, 고 운동에너지를 가지는 아르곤원자가 타아겟인 코발트원자에 부딪치면서 스퍼터링 되어진 후, 반응기체인 사일렌가스(SiH4)와 반응하여 코발트실리사이드 화합물을 형성하여서 반도체기판의 상부면에 핵을 성장하여 형성 되어지므로 RC타임지연을 방지하여 소자의 전기적인 특성을 향상하도록 하는 CMOS 트랜지스터의 제조방법에 관한 것이다.
일반적으로, CMOS트랜지스터 소자가 고집적화 될수록 회로선폭이 감소하여 RC타임딜레이(RC Time Delay)가 증가하고 구동전류(Drive Current)가 감소하는 문제가 발생하여 소자의 동작속도를 감소시키는 문제를 지닌다.
한편, 종래의 CMOS트랜지스터를 형성하는 공정을 살펴 보면, 반도체기판 상에 임플랜트공정을 통하여 이온을 주입하여 Well영역을 형성하도록 한 후, 고온 열공정으로 이온을 활성화시키도록 한다.
그리고, 웰영역이 형성된 반도체기판 상에 게이트산화막, 게이트전극층을 적층한 후 마스킹 식각공정으로 게이트를 형성하고 게이트 양측면을 이온을 주입하여 LDD영역(Lightlyly Doped Drain)을 형성하도록 한다.
그리고, 게이트의 양측면부분에 스페이서막을 형성한 후 다시 이온을 주입하여 LDD영역과 겹쳐지도록 소오스/드레인(Source/Drain)영역을 형성하도록 한다.
계속하여, 상기 결과물 상에 층간절연막을 적층한 후, 게이트로 연결되는 부분에 콘택홀을 형성하여 전원을 인가할 수 있는 금속플러그를 연결하도록 한다.
그러나, 상기한 바와 같이, 고집적소자의 회로선폭이 감소할수록 소오스/드레인과 상부전극과 콘택저항성(Contact Resistivity)과 소오스-드레인 저항의 개선이 요구되는 싯점이다. 즉, RC타임딜레이가 증가하고, 구동전류의 감소로 인하여 소자의 동작특성이 저하되는 문제점이 있었다.
또한, 소오스/드레인 기판과의 다이오드 누설전류(Diode Leakage Current)가 증가하여 트랜지스터의 특성을 열화시켜 차세대 고 집적소자에는 더 이상 적용할 수 없는 한계점에 이르렀다. 즉, 소오스/드레인영역에서 저저항성 박막을 증착하여 트랜지스터의 전기적인 특성을 향상시킬 필요성이 대두되고 있다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 트랜지스터의 게이트를 형성한 후, 고 운동에너지를 가지는 아르곤원자가 타아겟인 코발트원자에 부딪치면서 스퍼터링 되어진 후, 반응기체인 사일렌가스(SiH4)와 반응하여 코발트실리사이드 화합물을 형성하여서 반도체기판의 상부면에 핵을 성장하여 형성 되어지므로 RC타임지연을 방지하여 소자의 전기적인 특성을 향상하는 것이 목적이다.
도 1 내지 도 3은 본 발명에 따른 CMOS 트랜지스터의 제조방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 소오스/드레인영역
20 : 게이트산화막 25 : 게이트전극층
30 : 스페이서막 35 : 코발트실리사이드층
40 : 코발트 45 : 사일렌스가스
50 : 코발트타아겟 60 : 감광막
이러한 목적은 반도체기판 상에 게이트산화막, 게이트전극층을 적층하고, 마스킹식각을 한 후, 게이트 측면부에 스페이서막을 적층하여 게이트를 형성하는 단계와; 상기 게이트 상에 코발트실리사이드 화합물을 적층하는 단계와; 상기 코발트실리사이드층을 상전이시키는 단계와; 게이트 상부에만 적층된 코발트실리사이드층만을 식각 제거하는 단계를 포함하여 이루어진 CMOS 트랜지스터의 제조방법을 제공함으로써 달성된다.
그리고, 상기 코발트실리사이드층을 적층할 때, 1 ∼ 2mTorr의 압력, 550 ∼ 600℃의 기판온도로, 0.5 ∼ 2 Kwatt의 파워를 가하여 형성하는 것이 바람직 하다.
상기 코발트실리사이드층을 적층할 때, 고온반응성 스퍼터링(Sputtering)을 이용하는 것이 바람직 하다.
상기 코발트실리사이드층을 적층한 후, CoSi상을 CoSi2상으로 상전이를 유발하도록 급속열처리 어닐링공정(RTA : Rapid Thermal Annealing)을 진행하도록 한다.
상기 급속열처리 어닐링공정은, 질소가스 분위기에서, 600 ∼ 800℃의 온도범위와, 140 ∼ 160℃/sec의 승온비(Ramp-Up Rate)와, 10초 ∼ 1분 동안의 열처리시간으로 진행하는 것이 바람직 하다.
상기 게이트에 적층된 코발트실리사이드층(35)을 제거할 때, 건식식각으로 제거하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1에 도시된 바와 같이, 반도체기판(10) 상에 게이트산화막(20), 게이트전극층(25)을 적층하고, 마스킹식각을 한 후 게이트 측면부에 스페이서막(30)을 적층하여 게이트를 형성하도록 한다.
그리고, 상기 게이트의 반응챔버(40) 내에 설치된 코발트타아겟(CobaltTarget)(50)에 아르곤가스(Argon Gas)를 충돌로 산란시켜 사일렌가스(SiH2)와 반응하여 게이트 상에 코발트실리사이드 화합물을 적층하도록 한다.
그리고, 상기 코발트실리사이드층(35)을 적층할 때, 1 ∼ 2mTorr의 압력, 550 ∼ 600℃의 기판온도로, 0.5 ∼ 2 Kwatt의 파워를 가하여 형성하도록 하고, 상기 코발트실리사이드층(35)을 적층할 때, 고온 반응성 스퍼터링을 이용하도록 한다.
또한, 상기 코발트실리사이드층(35)을 적층한 후, CoSi상을 CoSi2상으로 상전이를 유발하도록 급속열처리 어닐링공정을 진행하는 것이 바람직 하다.
상기 급속열처리 어닐링공정은, 질소가스 분위기에서, 600 ∼ 800℃의 온도범위와, 140 ∼ 160℃/sec의 승온비와, 10초 ∼ 1분 동안의 열처리시간으로 진행하도록 한다.
도 2에 도시된 바와 같이, 상기 결과물에서 반도체기판(10)의 활성영역 상에 감광막(60)을 적층하도록 한다.
그리고, 도 3에 도시된 바와같이, 상기 결과물을 마스킹식각으로 게이트 상에 적층된 코발트실리사이드 화합물을 제거한 후, 잔류된 감광막(60)을 제거하도록 한다.
상기 게이트에 적층된 코발트실리사이드층(35)을 제거할 때, 건식식각으로 제거하는 것이 바람직 하다.
상기한 바와 같이, 본 발명에 따른 CMOS 트랜지스터의 제조방법을 이용하게 되면, 트랜지스터의 게이트를 형성한 후, 고 운동에너지를 가지는 아르곤원자가 타아겟인 코발트원자에 부딪치면서 스퍼터링 되어진 후, 반응기체인 사일렌가스(SiH4)와 반응하여 코발트실리사이드 화합물을 형성하여서 반도체기판의 상부면에 핵을 성장하여 형성 되어지므로 RC타임지연을 방지하여 소자의 전기적인 특성을 향상하는 매우 유용하고 효과적인 발명이다.
또한, 반도체기판의 활성영역에 적층된 코발트실리사이드층에 의한 구동전류의 최대화를 통하여 소자의 동작속도를 향상시킬 수 있을 뿐만아니라 소오스/드레인 간의 다이오드 누설전류(Diode Leakage Current)를 감소시켜 트랜지스터 (Transitor)의 특성을 향상시키도록 하는 장점을 지닌다.

Claims (6)

  1. 반도체기판 상에 게이트산화막, 게이트전극층을 적층하고, 마스킹식각을 한 후, 게이트 측면부에 스페이서막을 적층하여 게이트를 형성하는 단계와; 상기 게이트 상에 코발트실리사이드 화합물을 적층하는 단계와; 상기 코발트실리사이드층을 상전이시키는 단계와; 게이트 상부에만 적층된 코발트실리사이드층만을 식각 제거하는 단계를 포함하여 이루어진 CMOS 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 코발트실리사이드층을 적층할 때, 1 ∼ 2mTorr의 압력, 550 ∼ 600℃의 기판온도와, 0.5 ∼ 2 Kwatt의 파워를 가하여 형성하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 코발트실리사이드층을 적층할 때, 고온반응성 스퍼터링을 이용하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 코발트실리사이드층을 적층한 후, CoSi상을 CoSi2상으로 상전이를 유발하도록 급속열처리 어닐링공정을 더 포함하는 것을 특징으로하는 CMOS 트랜지스터의 제조방법.
  5. 제 4 항에 있어서, 상기 급속열처리 어닐링공정은, 질소가스 분위기에서, 600 ∼ 800℃의 온도범위와, 140 ∼ 160℃/sec의 승온비와, 10초 ∼ 1분의 열처리시간동안 진행하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  6. 제 1 항에 있어서, 상기 게이트에 적층된 코발트실리사이드층을 제거할 때, 건식식각으로 제거하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
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