KR20010059996A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 접착층 또는 확산 베리어(Barrier) 금속층인 TiN층 또는 WN층을 형성하지 않고 다결정 실리콘층을 형성한 다음 후속 열공정에 의해 텅스텐(W)층과 게이트 산화막 사이에 베리어층인 WSiN층을 형성하여 텅스텐 게이트 전극을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 접착층인 또는 확산 베리어 금속층인 TiN층 또는 WN층을 형성하지 않고 다결정 실리콘층을 형성한 다음 후속 열공정에 의해 텅스텐층과 게이트 산화막 사이에 베리어층인 WSiN층을 형성하여 텅스텐 게이트 전극을 형성하므로, TiN층 또는 WN층을 형성하지 않아 게이트 산화막의 지오아이(Gate Oxide Integrality:GOI) 저하를 방지하고 후속 공정인 워드 라인 식각 공정의 마진(Margin)을 확보하고 WNX층을 형성한 텅스텐 게이트 전극보다 본 발명의 텅스텐 게이트 전극이 NH3어닐(Anneal) 온도가 낮기 때문에 트랜지스터 형성용 이온주입 조건 변경이 필요없으며 시브이디(Chemical Vapour Deposition:CVD) 텅스텐층을 형성하므로 피브이디(Physical Vapor Deposition:PVD) 텅스텐층보다 파티클(Particle)을 감소시키므로 소자의 수율을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다결정 실리콘층을 형성한 다음 후속 열공정에 의해 텅스텐(W)층과 게이트 산화막 사이에 베리어(Barrier)층인 WSiN층의 형성으로 텅스텐 게이트 전극을 형성하여 소자의 수율을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 게이트 전극은 낮은 저항의 금속물을 채택하는 것이 RC 지연 시간의 감소를 위해 필수적이다.
최근의 기가(Giga)급 소자에서는 TiSi2게이트 전극, CoSi2게이트 전극 및 텅스텐(W) 게이트 전극 등이 사용하고 있다.
종래 기술에 따른 반도체 소자 중 텅스텐 게이트 전극의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 열 산화 공정으로 게이트 산화막(12)을 성장시킨 후, 상기 게이트 산화막(12)상에 접착층인 TiN층(13) 그리고 시브이디(Chemical Vapour Deposition:CVD) 텅스텐층(14)을 형성한다.
도 1b에서와 같이, 상기 텅스텐층(14)상에 하드 마스크(Hard Mask)층(15)과 감광막을 형성한 후, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(15), 텅스텐층(14), TiN층(13) 및 게이트 산화막(12)을 선택적으로 식각하여 게이트 전극을 형성한 후, 상기 감광막을 제거한다.
여기서, 상기 접착층인 TiN층(13) 대신에 확산 베리어(Barrier) 금속층인 WN층으로 그리고 상기 CVD 텅스텐층(14) 대신에 피브이디(Physical VaporDeposition:PVD) 텅스텐층으로 형성할 수 있다.
그러나 종래의 반도체 소자의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, CVD 텅스텐층/접착층인 TiN층/게이트 산화막의 적층 구조의 텅스텐 게이트 전극은 상기 TiN층의 식각 선택비 확보가 어렵다.
그리고, 상기 TiN층을 엠오시브이디(Metal Organic CVD) 방법으로 형성하는 경우, 플라즈마(Plasma) 처리시 상기 게이트 산화막의 플라즈마 손상에 의해 게이트 산화막의 지오아이(Gate Oxide Integrality:GOI)가 저하된다.
또한, 상기 TiN층을 스퍼터(Sputter) 방식으로 형성하는 경우, 플라즈마 스퍼터링에 의한 이온화된 Ti 이온에 의해 상기 게이트 산화막이 손상된다.
둘째, PVD 텅스텐층/확산 베리어 금속층인 WN층/게이트 산화막의 적층 구조의 텅스텐 게이트 전극은 상기 확산 베리어 금속층의 형성 시, 상기 게이트 산화막의 플라즈마 손상에 의한 게이트 산화막의 GOI가 저하된다.
그리고, 플라즈마 스퍼터링에 의한 이온화된 Ti 이온에 의해 상기 게이트 산화막이 손상된다.
또한, 상기 PVD 텅스텐층은 상대적으로 CVD 텅스텐층보다 파티클(Particle)이 증가한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 접착층 또는 확산 베리어 금속층인 TiN층 또는 WN층을 형성하지 않고 다결정 실리콘층을 형성한 다음 후속 열공정에 의해 텅스텐층과 게이트 산화막 사이에 베리어층인 WSiN층을 형성하여 텅스텐 게이트 전극을 형성하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자 중 텅스텐 게이트 전극의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자 중 텅스텐 게이트 전극의 제조 방법을 나타낸 공정 단면도
도 3은 본 발명의 확산 베리어 금속층인 WSiN층을 나타낸 단면 사진도
도 4는 본 발명에서 NH3 및 N2 분위기 하에 텅스텐층의 RTP 처리 시 면저항 변화를 나타낸 도면
도 5는 WNX 박막을 RTP 공정에 의해 식각 시 면저항 변화를 나타낸 도면
도 6은 As층 증착 온도에서의 WNX 박막을 나타낸 단면 사진도
< 도면의 주요부분에 대한 부호의 설명 >
31: 반도체 기판 32: 게이트 산화막
33: 다결정 실리콘층 34: 텅스텐층
35: 질소 이온 36: WSiN층
본 발명의 반도체 소자는 기판상에 게이트 절연막, 다결정 실리콘층 및 텅스텐층을 순차적으로 형성하는 단계, 전면을 제 1 열처리하면서 상기 텅스텐층과 다결정 실리콘층에 질소(N) 이온을 주입하는 단계, 상기 텅스텐층, 다결정 실리콘층 및 게이트 절연막을 선택 식각하여 게이트 전극을 형성하는 단계 및 상기 다결정 실리콘층과 텅스텐층에 주입된 질소 이온, 텅스텐 및 실리콘을 반응시켜 상기 다결정 실리콘층이 베리어층인 WSiN층으로 변화되도록 전면을 제 2 열처리하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자 중 텅스텐 게이트 전극의 제조 방법을 나타낸 공정 단면도이고, 도 3은 본 발명의 확산 베리어 금속층인 WSiN층을 나타낸 단면 사진도이다.
그리고, 도 4는 본 발명에서 NH3및 N2분위기 하에 텅스텐층의 RTP 처리 시 면저항 변화를 나타낸 도면이고, 도 5는 WNX 박막을 RTP 공정에 의해 식각 시 면저항 변화를 나타낸 도면이며, 도 6은 As층 증착 온도에서의 WNX 박막을 나타낸 단면 사진도이다.
본 발명의 실시 예에 따른 반도체 소자 중 텅스텐 게이트 전극의 제조 방법은 도 2a에서와 같이, 반도체 기판(31)상에 열 산화 공정으로 게이트 산화막(32)을 성장시킨 후, 상기 게이트 산화막(32)상에 다결정 실리콘층(33)과 텅스텐층(34)을 형성한다.
여기서, 상기 다결정 실리콘층(33)을 엘피-시브이디(Low Pressure CVD:LP-CVD) 방법으로 100 ∼ 300Å 두께로 형성하고, 상기 텅스텐층(34)을 CVD 방법으로 형성한다.
그리고, 상기 텅스텐층(34) 형성 공정 시 상기 텅스텐층(34)과 반응되어 70 ∼ 90%의 다결정 실리콘층(33)이 사용된다.
도 2b에서와 같이, 전면에 NH3 분위기하에 어닐(Anneal) 공정 즉 RTP 공정으로 질소(N) 이온(35)을 상기 텅스텐층(34)과 미 반응된 30 ∼ 50Å 두께의 다결정 실리콘층(33)에 주입한다.
도 2c에서와 같이, 상기 텅스텐층(34)상에 감광막을 도포한 후, 상기 감광막을 게이트 전극 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 텅스텐층(34), 및 다결정 실리콘층(33) 및 게이트 산화막(32)을 선택적으로 식각하여 게이트 전극을 형성한 후, 상기 감광막을 제거한다.
도 2d에서와 같이, 상기 게이트 전극이 형성된 전면에 열처리 공정을 하여 상기 다결정 실리콘층(33)과 텅스텐층(34)에 주입된 질소 이온(35) 그리고 텅스텐과 실리콘을 반응시켜 상기 다결정 실리콘층(33)을 확산 베리어 금속층인 WSiN층(36)으로 변화시킨다.
여기서, 상기 주입된 질소 이온(35)은 후속 열공정에 의해 노출되어, Si 리덕션(reduction) 반응시 미 반응된 24 ∼ 30Å 두께의 다결정 실리콘층과 반응하여 도 3에서와 같이, 상기 확산 베리어 금속층인 WSiN층(36)을 형성한다.
또한, NH3및 N2분위기 하에서 상기 텅스텐층(34)의 RTP 처리 시 면저항 변화를 나타낸 도 4에서와 같이, NH3분위기 하에서는 상기 질소 이온(35)이 상기 텅스텐층(34)내로 주입되어 면저항이 증가한다.
그리고, N2분위기 하에서는 상기 질소 이온(35)의 상기 텅스텐층(34)내로 주입보다는 텅스텐층과 다결정 실리콘층의 반응에 의한 WSiX 형성에 의한 면저항이 증가한다.
그리고, WNX 박막을 RTP 공정에 의해 식각 시 면저항 변화를 나타낸 도 5에서와 같이, WNX 박막을 RTP 공정에 의해 질소를 제거함으로서 면저항 값이 1000℃ 이상의 온도에 급격하게 감소한다.
상기와 같은 결과에 의해, 상기 텅스텐층(34)을 NH3 분위기 하에서 RTP 공정을 한 후 H2 분위기하에 900 ∼ 1000℃의 온도로 30분간 RTP 공정을 한 결과 면저항 값은 상기 도 4와 As층 증착 온도에서의 WNX 박막의 단면을 나타낸 도 6에서와 같이, As층 증착 온도 값으로 전환되고 상기 다결정 실리콘층(33)을 변화시켜 WSiN층을 형성한다.
본 발명의 반도체 소자의 제조 방법은 접착층인 또는 확산 베리어 금속층인TiN층 또는 WN층을 형성하지 않고 다결정 실리콘층을 형성한 다음 후속 열공정에 의해 텅스텐층과 게이트 산화막 사이에 베리어층인 WSiN층을 형성하여 텅스텐 게이트 전극을 형성하므로 다음과 같은 이유에 의해 소자의 수율을 향상시키는 효과가 있다.
첫째, TiN층 또는 WN층을 형성하지 않으므로 게이트 산화막의 GOI 저하를 방지하고 후속 공정인 워드 라인 식각 공정의 마진(Margin)을 확보한다.
둘째, WNX층을 형성한 텅스텐 게이트 전극보다 본 발명의 텅스텐 게이트 전극이 NH3 어닐(Anneal) 온도가 낮기 때문에 트랜지스터 형성용 이온주입 조건 변경이 필요없다.
셋째, CVD 텅스텐층을 형성하므로 PVD 텅스텐층보다 파티클을 감소시킨다.
Claims (4)
- 기판상에 게이트 절연막, 다결정 실리콘층 및 텅스텐층을 순차적으로 형성하는 단계;전면을 제 1 열처리하면서 상기 텅스텐층과 다결정 실리콘층에 질소(N) 이온을 주입하는 단계;상기 텅스텐층, 다결정 실리콘층 및 게이트 절연막을 선택 식각하여 게이트 전극을 형성하는 단계;상기 다결정 실리콘층과 텅스텐층에 주입된 질소 이온, 텅스텐 및 실리콘을 반응시켜 상기 다결정 실리콘층이 베리어층인 WSiN층으로 변화되도록 전면을 제 2 열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 다결정 실리콘층을 LP-CVD 방법으로 100 ∼ 300Å 두께로 형성하고, 상기 텅스텐층을 CVD 방법으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 열처리 공정을 NH3분위기하에 RTP 공정으로 함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 열처리 공정을 NH3분위기 하에서 RTP 공정을 한 후 H2분위기하에 900 ∼ 1000℃의 온도로 30분간 RTP 공정으로 함을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1019990067992A KR20010059996A (ko) | 1999-12-31 | 1999-12-31 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010059996A true KR20010059996A (ko) | 2001-07-06 |
Family
ID=19635080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067992A KR20010059996A (ko) | 1999-12-31 | 1999-12-31 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010059996A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456314B1 (ko) * | 2000-06-30 | 2004-11-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트전극 형성 방법 |
| KR100720525B1 (ko) * | 2005-12-28 | 2007-05-22 | 동부일렉트로닉스 주식회사 | Ａｅｓ코어를 포함하는 집적회로 및 ａｅｓ코어 검증용래퍼 |
| US8629062B2 (en) | 2007-11-30 | 2014-01-14 | Hynix Semiconductor Inc. | Method for forming tungsten film having low resistivity and good surface roughness and method for forming wiring of semiconductor device using the same |
-
1999
- 1999-12-31 KR KR1019990067992A patent/KR20010059996A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456314B1 (ko) * | 2000-06-30 | 2004-11-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트전극 형성 방법 |
| KR100720525B1 (ko) * | 2005-12-28 | 2007-05-22 | 동부일렉트로닉스 주식회사 | Ａｅｓ코어를 포함하는 집적회로 및 ａｅｓ코어 검증용래퍼 |
| US8629062B2 (en) | 2007-11-30 | 2014-01-14 | Hynix Semiconductor Inc. | Method for forming tungsten film having low resistivity and good surface roughness and method for forming wiring of semiconductor device using the same |
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