JPH07263686A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07263686A JPH07263686A JP6074253A JP7425394A JPH07263686A JP H07263686 A JPH07263686 A JP H07263686A JP 6074253 A JP6074253 A JP 6074253A JP 7425394 A JP7425394 A JP 7425394A JP H07263686 A JPH07263686 A JP H07263686A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- electrode wiring
- oxide film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ポリサイド配線表面の異常酸化や高融点シリ
サイド膜の剥がれなどの信頼性上の問題を解決するとと
もに、ゲート電極配線へのパターン化においても除去す
べき部分に高融点金属シリサイド膜やポリシリコン膜が
残るのを防ぐ。 【構成】 シリコン基板２にゲート酸化膜８を介してポ
リシリコン膜１０とタングステンシリサイド膜１２を形
成し、パターン化してゲート電極配線を形成する。ゲー
ト電極配線パターンをマスクとして基板２にＬＤＤ構造
の浅い拡散層形成のためのイオン注入を行なった後、ゲ
ート電極配線を被うようにＣＶＤ酸化膜を堆積し、エッ
チバックを施してゲート電極配線の側面にサイドウォー
ルスペーサ１４を形成する。次に、基板を酸素プラズマ
に曝してシリサイド膜１２上に薄い酸化膜１６を形成す
る。その後、基板を酸化性雰囲気中で９００℃程度に加
熱してシリサイド膜１２上にさらに酸化膜１８を形成し
た後、ＬＤＤ構造の深い拡散層用のイオン注入を行な
う。
サイド膜の剥がれなどの信頼性上の問題を解決するとと
もに、ゲート電極配線へのパターン化においても除去す
べき部分に高融点金属シリサイド膜やポリシリコン膜が
残るのを防ぐ。 【構成】 シリコン基板２にゲート酸化膜８を介してポ
リシリコン膜１０とタングステンシリサイド膜１２を形
成し、パターン化してゲート電極配線を形成する。ゲー
ト電極配線パターンをマスクとして基板２にＬＤＤ構造
の浅い拡散層形成のためのイオン注入を行なった後、ゲ
ート電極配線を被うようにＣＶＤ酸化膜を堆積し、エッ
チバックを施してゲート電極配線の側面にサイドウォー
ルスペーサ１４を形成する。次に、基板を酸素プラズマ
に曝してシリサイド膜１２上に薄い酸化膜１６を形成す
る。その後、基板を酸化性雰囲気中で９００℃程度に加
熱してシリサイド膜１２上にさらに酸化膜１８を形成し
た後、ＬＤＤ構造の深い拡散層用のイオン注入を行な
う。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ半導体装置を製造
する方法に関し、特にゲート電極配線としてポリシリコ
ン膜とその上に形成された高融点金属シリサイド膜とか
らなるポリサイド構造のゲート電極配線を有する半導体
装置の製造方法に関するものである。
する方法に関し、特にゲート電極配線としてポリシリコ
ン膜とその上に形成された高融点金属シリサイド膜とか
らなるポリサイド構造のゲート電極配線を有する半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ半導体装置の微細化と高速化の要
請から、ゲート電極配線としてポリサイド構造が使用さ
れている。ポリサイド構造のゲート電極配線では、ポリ
シリコン膜上に高融点金属シリサイド膜が形成されてい
る。そのようなポリサイド配線を形成するためには、ゲ
ート酸化膜上にポリシリコン膜を堆積し、その上に高融
点金属シリサイド膜を堆積した後、その高融点金属シリ
サイド膜とポリシリコン膜を写真製版とエッチングによ
りパターン化してゲート電極配線を形成する。そして、
自己整合的（セルフアライン）に基板に不純物をイオン
注入してソース・ドレイン拡散層を形成するには、ゲー
ト電極配線をマスクとしてイオン注入を行なうが、ゲー
ト電極配線を通して基板のチャネル領域にソース・ドレ
イン用の不純物が突き抜けるのを防ぐために、高融点金
属シリサイド層上に高温熱処理により酸化膜を形成して
いる。
請から、ゲート電極配線としてポリサイド構造が使用さ
れている。ポリサイド構造のゲート電極配線では、ポリ
シリコン膜上に高融点金属シリサイド膜が形成されてい
る。そのようなポリサイド配線を形成するためには、ゲ
ート酸化膜上にポリシリコン膜を堆積し、その上に高融
点金属シリサイド膜を堆積した後、その高融点金属シリ
サイド膜とポリシリコン膜を写真製版とエッチングによ
りパターン化してゲート電極配線を形成する。そして、
自己整合的（セルフアライン）に基板に不純物をイオン
注入してソース・ドレイン拡散層を形成するには、ゲー
ト電極配線をマスクとしてイオン注入を行なうが、ゲー
ト電極配線を通して基板のチャネル領域にソース・ドレ
イン用の不純物が突き抜けるのを防ぐために、高融点金
属シリサイド層上に高温熱処理により酸化膜を形成して
いる。
【０００３】ＬＤＤ（Lightly Doped Drain）構造のソ
ース・ドレイン拡散層を形成する場合には、ゲート電極
配線にパターン化した後、浅い拡散層形成用のイオン注
入を行ない、その後ＣＶＤ酸化膜や高温酸化膜を形成
し、その酸化膜をエッチバックすることによりゲート電
極配線の側面にサイドウォールスペーサを形成する。そ
の後、ゲート電極配線とサイドウォールスペーサをマス
クとして、基板に深い拡散層形成用のイオン注入を行な
うが、このときもチャネル領域にソース・ドレイン用の
不純物が突き抜けるのを防ぐために、サイドウォールス
ペーサ形成後に酸化性雰囲気中での高温熱処理を施して
高融点金属シリサイド膜上に酸化膜を形成している。
ース・ドレイン拡散層を形成する場合には、ゲート電極
配線にパターン化した後、浅い拡散層形成用のイオン注
入を行ない、その後ＣＶＤ酸化膜や高温酸化膜を形成
し、その酸化膜をエッチバックすることによりゲート電
極配線の側面にサイドウォールスペーサを形成する。そ
の後、ゲート電極配線とサイドウォールスペーサをマス
クとして、基板に深い拡散層形成用のイオン注入を行な
うが、このときもチャネル領域にソース・ドレイン用の
不純物が突き抜けるのを防ぐために、サイドウォールス
ペーサ形成後に酸化性雰囲気中での高温熱処理を施して
高融点金属シリサイド膜上に酸化膜を形成している。
【０００４】高融点金属シリサイド膜上に酸化膜を形成
する高温熱処理工程においては、ゲート電極配線表面が
異常酸化により荒れたり、高融点金属シリサイド膜が剥
がれたりすることがある。また、高融点金属シリサイド
膜のストレスにより基板とゲート酸化膜との界面に高密
度の界面準位が発生し、耐圧が劣化するという不具合も
発生する。
する高温熱処理工程においては、ゲート電極配線表面が
異常酸化により荒れたり、高融点金属シリサイド膜が剥
がれたりすることがある。また、高融点金属シリサイド
膜のストレスにより基板とゲート酸化膜との界面に高密
度の界面準位が発生し、耐圧が劣化するという不具合も
発生する。
【０００５】このような問題を解決するために、高温熱
処理により高融点金属シリサイド上に酸化膜を形成する
工程の前に、高融点金属シリサイド膜上にシリコン窒化
膜やシリコン酸化膜などの酸化保護膜を形成することが
提案されている（特開平４−２０７０２５号公報参
照）。
処理により高融点金属シリサイド上に酸化膜を形成する
工程の前に、高融点金属シリサイド膜上にシリコン窒化
膜やシリコン酸化膜などの酸化保護膜を形成することが
提案されている（特開平４−２０７０２５号公報参
照）。
【０００６】
【発明が解決しようとする課題】引用例で提案されてい
る方法でゲート電極配線を形成すると、ゲート電極配線
へのパターン化の工程では高融点金属シリサイド上に酸
化保護膜が形成されているため、その酸化保護膜が局部
的に残ることがある。酸化保護膜が局部的に残ると、そ
の部分では高融点金属シリサイド膜及びその下のポリシ
リコン膜も残り、パターン化の不良が発生する。
る方法でゲート電極配線を形成すると、ゲート電極配線
へのパターン化の工程では高融点金属シリサイド上に酸
化保護膜が形成されているため、その酸化保護膜が局部
的に残ることがある。酸化保護膜が局部的に残ると、そ
の部分では高融点金属シリサイド膜及びその下のポリシ
リコン膜も残り、パターン化の不良が発生する。
【０００７】本発明はポリサイド配線表面の異常酸化や
高融点シリサイド膜の剥がれなどの信頼性上の問題を解
決するとともに、ゲート電極配線へのパターン化におい
ても除去すべき部分に高融点金属シリサイド膜やポリシ
リコン膜が残るのを防ぐことを目的とするものである。
高融点シリサイド膜の剥がれなどの信頼性上の問題を解
決するとともに、ゲート電極配線へのパターン化におい
ても除去すべき部分に高融点金属シリサイド膜やポリシ
リコン膜が残るのを防ぐことを目的とするものである。
【０００８】
【課題を解決するための手段】請求項１から４の発明で
は、ゲート酸化膜上にポリシリコン膜と高融点金属シリ
サイド膜の積層膜を形成し、その積層膜をゲート電極配
線形状にパターン化し、ゲート電極配線の露出面に薄い
酸化膜を形成した後にゲート電極配線を酸化する。薄い
酸化膜を形成する方法は、基板を２００〜４００℃の低
温で酸素プラズマに曝す方法、基板を低温で酸化性雰囲
気中で遠紫外線に曝す方法、又は基板を低温でオゾンを
含むガスに曝す方法である。ここでの遠紫外線は約２０
００Å以下の波長領域であり、好ましくは１８００Å付
近の波長である。
は、ゲート酸化膜上にポリシリコン膜と高融点金属シリ
サイド膜の積層膜を形成し、その積層膜をゲート電極配
線形状にパターン化し、ゲート電極配線の露出面に薄い
酸化膜を形成した後にゲート電極配線を酸化する。薄い
酸化膜を形成する方法は、基板を２００〜４００℃の低
温で酸素プラズマに曝す方法、基板を低温で酸化性雰囲
気中で遠紫外線に曝す方法、又は基板を低温でオゾンを
含むガスに曝す方法である。ここでの遠紫外線は約２０
００Å以下の波長領域であり、好ましくは１８００Å付
近の波長である。
【０００９】請求項５と６の発明では、ゲート酸化膜上
にポリシリコン膜と高融点金属シリサイド膜の積層膜を
形成し、基板に非酸化性雰囲気中で熱処理を施した後
に、その積層膜をゲート電極配線形状にパターン化し、
その後、ゲート電極配線を酸化する。非酸化性雰囲気は
窒素やアルゴンなど、酸素を含まない雰囲気である。高
融点金属シリサイド膜は一般に用いられているチタンシ
リサイド、タンタルシリサイド、モリブデンシリサイ
ド、タングステンシリサイドなどである。
にポリシリコン膜と高融点金属シリサイド膜の積層膜を
形成し、基板に非酸化性雰囲気中で熱処理を施した後
に、その積層膜をゲート電極配線形状にパターン化し、
その後、ゲート電極配線を酸化する。非酸化性雰囲気は
窒素やアルゴンなど、酸素を含まない雰囲気である。高
融点金属シリサイド膜は一般に用いられているチタンシ
リサイド、タンタルシリサイド、モリブデンシリサイ
ド、タングステンシリサイドなどである。
【００１０】
【作用】請求項１から４の発明では、ポリサイド構造の
ゲート電極配線形状にパターン化した後、基板を酸素プ
ラズマやオゾンを含むガス又は酸化性雰囲気中で遠紫外
線に晒すことにより、高融点金属シリサイド膜上に薄い
酸化膜が形成される。この薄い酸化膜は、ゲート電極配
線のパターン化後に形成されるので、ゲート電極配線へ
のパターン化の工程では高融点金属シリサイド膜上に酸
化膜などの他の皮膜が形成されていないので、パターン
化は信頼性よく行なうことができる。
ゲート電極配線形状にパターン化した後、基板を酸素プ
ラズマやオゾンを含むガス又は酸化性雰囲気中で遠紫外
線に晒すことにより、高融点金属シリサイド膜上に薄い
酸化膜が形成される。この薄い酸化膜は、ゲート電極配
線のパターン化後に形成されるので、ゲート電極配線へ
のパターン化の工程では高融点金属シリサイド膜上に酸
化膜などの他の皮膜が形成されていないので、パターン
化は信頼性よく行なうことができる。
【００１１】ソース・ドレイン拡散層形成のためのイオ
ン注入工程の前に行なう酸化工程では、高融点金属シリ
サイド膜上に薄い酸化膜が形成されている。その薄い酸
化膜は酸化種の拡散速度を遅くする作用を有し、これが
高融点金属シリサイド膜の異常酸化を防いだり、高融点
金属シリサイド膜が剥がれるのを防ぐ。
ン注入工程の前に行なう酸化工程では、高融点金属シリ
サイド膜上に薄い酸化膜が形成されている。その薄い酸
化膜は酸化種の拡散速度を遅くする作用を有し、これが
高融点金属シリサイド膜の異常酸化を防いだり、高融点
金属シリサイド膜が剥がれるのを防ぐ。
【００１２】
【実施例】図１は本発明をＬＤＤ構造のＭＯＳトランジ
スタを形成する工程に適用した実施例を示したものであ
る。 （Ａ）シリコン基板２に通常のプロセスに従って、チャ
ネルストッパ層４、フィールド酸化膜６を形成した後、
基板２の露出面にゲート酸化膜８を１００〜２５０Åの
厚さに形成する。その上にリンドープしたポリシリコン
膜１０を１０００〜２５００Åの厚さにＣＶＤ法により
堆積する。その上に高融点金属シリサイド膜としてタン
グステンシリサイド膜１２をＰＶＤ法により１０００〜
２５００Åの厚さに堆積する。
スタを形成する工程に適用した実施例を示したものであ
る。 （Ａ）シリコン基板２に通常のプロセスに従って、チャ
ネルストッパ層４、フィールド酸化膜６を形成した後、
基板２の露出面にゲート酸化膜８を１００〜２５０Åの
厚さに形成する。その上にリンドープしたポリシリコン
膜１０を１０００〜２５００Åの厚さにＣＶＤ法により
堆積する。その上に高融点金属シリサイド膜としてタン
グステンシリサイド膜１２をＰＶＤ法により１０００〜
２５００Åの厚さに堆積する。
【００１３】次に、写真製版とエッチングによりタング
ステンシリサイド膜１２及びポリシリコン膜１０をゲー
ト電極配線形状にパターン化する。そのゲート電極配線
パターンとフィールド酸化膜６をマスクとして基板２に
ＬＤＤ構造の浅い拡散層形成のためのリン又は砒素のイ
オン注入を行なう。このときの注入エネルギーは３０〜
９０ＫｅＶ、ドーズ量は５×１０12〜５×１０13／ｃｍ
2である。このイオン注入ではシリサイド膜１２上に酸
化膜が形成されていなくても、堆積後に熱処理を経てい
ないシリサイド膜１２はアモルファスであるため、ゲー
ト電極１２，１０を通して基板のチャネル領域に注入不
純物が突き抜けることはない。タングステンシリサイド
膜１２に代えて他の高融点金属シリサイド膜を用いた場
合も同じである。
ステンシリサイド膜１２及びポリシリコン膜１０をゲー
ト電極配線形状にパターン化する。そのゲート電極配線
パターンとフィールド酸化膜６をマスクとして基板２に
ＬＤＤ構造の浅い拡散層形成のためのリン又は砒素のイ
オン注入を行なう。このときの注入エネルギーは３０〜
９０ＫｅＶ、ドーズ量は５×１０12〜５×１０13／ｃｍ
2である。このイオン注入ではシリサイド膜１２上に酸
化膜が形成されていなくても、堆積後に熱処理を経てい
ないシリサイド膜１２はアモルファスであるため、ゲー
ト電極１２，１０を通して基板のチャネル領域に注入不
純物が突き抜けることはない。タングステンシリサイド
膜１２に代えて他の高融点金属シリサイド膜を用いた場
合も同じである。
【００１４】（Ｂ）ゲート電極配線を被うようにＣＶＤ
酸化膜又は高温酸化膜を１０００〜２５００Åの厚さに
堆積した後、エッチバックを施してゲート電極配線の側
面にサイドウォールスペーサ１４を形成する。
酸化膜又は高温酸化膜を１０００〜２５００Åの厚さに
堆積した後、エッチバックを施してゲート電極配線の側
面にサイドウォールスペーサ１４を形成する。
【００１５】（Ｃ）次に、基板を酸素プラズマに曝して
シリサイド膜１２上に薄い酸化膜１６を形成する。酸化
膜１６は例えば３０〜５０Åの厚さの酸化膜である。酸
素プラズマに曝す方法として、例えばバレル型アッシン
グ装置を用い、圧力０．６〜１．０Torrで、Ｏ2流量１
００〜５００ｓｃｃｍとしてプラズマを形成し、基板温
度を３００℃程度にしてそのプラズマに曝す。その後、
基板を酸化性雰囲気中で９００℃程度に加熱してシリサ
イド膜１２上にさらに酸化膜１８を形成する。
シリサイド膜１２上に薄い酸化膜１６を形成する。酸化
膜１６は例えば３０〜５０Åの厚さの酸化膜である。酸
素プラズマに曝す方法として、例えばバレル型アッシン
グ装置を用い、圧力０．６〜１．０Torrで、Ｏ2流量１
００〜５００ｓｃｃｍとしてプラズマを形成し、基板温
度を３００℃程度にしてそのプラズマに曝す。その後、
基板を酸化性雰囲気中で９００℃程度に加熱してシリサ
イド膜１２上にさらに酸化膜１８を形成する。
【００１６】（Ｄ）その後、ＬＤＤ構造の深い拡散層を
形成するために、ゲート電極配線及びサイドウォールス
ペーサ１６、並びにフィールド酸化膜６をマスクとして
砒素イオンを注入する。このときの注入エネルギーは２
０〜７０ＫｅＶ、ドーズ量は１×１０15〜８×１０15／
ｃｍ2である。このとき、ゲート電極配線上には酸化膜
１８が形成されているので、深い拡散層２０を形成する
ためのイオン注入によっても、その不純物が基板のチャ
ネル領域に突き抜けることはない。その後、通常のプロ
セスに従って層間絶縁膜を堆積し、コンタクトホールを
あけ、メタル配線を形成する。
形成するために、ゲート電極配線及びサイドウォールス
ペーサ１６、並びにフィールド酸化膜６をマスクとして
砒素イオンを注入する。このときの注入エネルギーは２
０〜７０ＫｅＶ、ドーズ量は１×１０15〜８×１０15／
ｃｍ2である。このとき、ゲート電極配線上には酸化膜
１８が形成されているので、深い拡散層２０を形成する
ためのイオン注入によっても、その不純物が基板のチャ
ネル領域に突き抜けることはない。その後、通常のプロ
セスに従って層間絶縁膜を堆積し、コンタクトホールを
あけ、メタル配線を形成する。
【００１７】図１の工程（Ｃ）で薄い酸化膜１６を形成
する方法としては、酸素プラズマに曝すのに代えて、基
板を酸素又は酸素を含む雰囲気中で波長が２０００Å以
下、好ましくは１８００Å近辺の遠紫外線に曝すことに
よっても薄い酸化膜１６を形成することができる。ま
た、基板をオゾンを含むガスに曝すことによっても薄い
酸化膜１６を形成することができる。いずれも基板温度
は３００℃程度の低温とする。
する方法としては、酸素プラズマに曝すのに代えて、基
板を酸素又は酸素を含む雰囲気中で波長が２０００Å以
下、好ましくは１８００Å近辺の遠紫外線に曝すことに
よっても薄い酸化膜１６を形成することができる。ま
た、基板をオゾンを含むガスに曝すことによっても薄い
酸化膜１６を形成することができる。いずれも基板温度
は３００℃程度の低温とする。
【００１８】図２は本発明をシングルドレイン構造の拡
散層をもつＭＯＳトランジスタの形成方法に適用した実
施例を示したものである。 （Ａ）図１と同様にポリサイド構造のゲート電極配線ま
で形成する。 （Ｂ）サイドウォールスペーサを形成することなく、基
板温度を３００℃の低温に加熱して、基板を酸素プラズ
マに曝したり、酸化性雰囲気中で紫外線に曝したり、オ
ゾンを含む雰囲気ガスに曝すことにより、ゲート電極配
線表面に薄い酸化膜１６を形成する。
散層をもつＭＯＳトランジスタの形成方法に適用した実
施例を示したものである。 （Ａ）図１と同様にポリサイド構造のゲート電極配線ま
で形成する。 （Ｂ）サイドウォールスペーサを形成することなく、基
板温度を３００℃の低温に加熱して、基板を酸素プラズ
マに曝したり、酸化性雰囲気中で紫外線に曝したり、オ
ゾンを含む雰囲気ガスに曝すことにより、ゲート電極配
線表面に薄い酸化膜１６を形成する。
【００１９】（Ｃ）その後、酸化性雰囲気中で熱処理を
施すことによりゲート電極配線上に酸化膜１８を形成す
る。その後、酸化膜１８で被われたゲート電極配線及び
フィールド酸化膜６をマスクとして基板にソース・ドレ
イン拡散層形成用の砒素イオンを注入する。その後は通
常のプロセスに従って、層間絶縁膜、コンタクトホール
及び配線を形成する。
施すことによりゲート電極配線上に酸化膜１８を形成す
る。その後、酸化膜１８で被われたゲート電極配線及び
フィールド酸化膜６をマスクとして基板にソース・ドレ
イン拡散層形成用の砒素イオンを注入する。その後は通
常のプロセスに従って、層間絶縁膜、コンタクトホール
及び配線を形成する。
【００２０】第３の実施例は図１や図２の実施例で薄い
酸化膜１６を形成するのに代えて、高融点金属シリサイ
ド膜を非酸化性雰囲気中で熱処理するものである。この
実施例ではシリコン基板にチャネルストッパ層及びフィ
ールド酸化膜を形成し、基板露出面にゲート酸化膜を形
成した後、ポリシリコン膜を堆積し、その上に高融点金
属シリサイド膜を堆積する。その状態で８００〜９００
℃で窒素中で熱処理を施す。この熱処理により高融点金
属シリサイド膜の表面付近のシリコン濃度が高くなり、
ソース・ドレイン拡散層形成用のイオン注入前に行なう
高温での酸化工程においても、高融点金属シリサイド膜
の異常酸化を防ぐことができる。
酸化膜１６を形成するのに代えて、高融点金属シリサイ
ド膜を非酸化性雰囲気中で熱処理するものである。この
実施例ではシリコン基板にチャネルストッパ層及びフィ
ールド酸化膜を形成し、基板露出面にゲート酸化膜を形
成した後、ポリシリコン膜を堆積し、その上に高融点金
属シリサイド膜を堆積する。その状態で８００〜９００
℃で窒素中で熱処理を施す。この熱処理により高融点金
属シリサイド膜の表面付近のシリコン濃度が高くなり、
ソース・ドレイン拡散層形成用のイオン注入前に行なう
高温での酸化工程においても、高融点金属シリサイド膜
の異常酸化を防ぐことができる。
【００２１】
【発明の効果】請求項１〜４の本発明によれば、ポリサ
イドゲート電極の表面に低温で薄い酸化膜を形成するよ
うにしたので、イオン注入前の高温での酸化による異常
酸化を抑制することができ、ポリサイド配線の信頼性を
高めることができる。ポリサイドゲート電極配線のパタ
ーン化の段階では高融点金属シリサイド膜上には酸化膜
などが形成されていないので、エッチングは設計通りに
行なわれ、引用例のような残渣も発生しない。請求項５
及び６の本発明では高融点金属シリサイド膜堆積後、パ
ターン化前に非酸化性雰囲気中で熱処理を施すようにし
たので、高融点金属シリサイド結晶化に起因する応力の
上昇を防ぎ、その結果、界面準位密度や電子のトラップ
準位などを減少させ、耐圧を改善する。また、この場合
も異常酸化が防止される。
イドゲート電極の表面に低温で薄い酸化膜を形成するよ
うにしたので、イオン注入前の高温での酸化による異常
酸化を抑制することができ、ポリサイド配線の信頼性を
高めることができる。ポリサイドゲート電極配線のパタ
ーン化の段階では高融点金属シリサイド膜上には酸化膜
などが形成されていないので、エッチングは設計通りに
行なわれ、引用例のような残渣も発生しない。請求項５
及び６の本発明では高融点金属シリサイド膜堆積後、パ
ターン化前に非酸化性雰囲気中で熱処理を施すようにし
たので、高融点金属シリサイド結晶化に起因する応力の
上昇を防ぎ、その結果、界面準位密度や電子のトラップ
準位などを減少させ、耐圧を改善する。また、この場合
も異常酸化が防止される。
【図１】一実施例を示す工程断面図である。
【図２】他の実施例を示す工程断面図である。
２ シリコン基板 ８ ゲート酸化膜 １０ ポリシリコン膜 １２ タングステンシリサイド膜 １３，２０ イオン注入領域 １４ サイドウォールスペーサ １６ 薄い酸化膜 １８ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (6)
- 【請求項１】 以下の工程（Ａ）から（Ｆ）によりゲー
ト電極配線を形成することを特徴とする半導体装置の製
造方法。（Ａ）半導体基板上にゲート酸化膜を形成する
工程、（Ｂ）そのゲート酸化膜上にポリシリコン膜を堆
積する工程、（Ｃ）そのポリシリコン膜上に高融点金属
シリサイド膜を堆積する工程、（Ｄ）前記高融点金属シ
リサイド膜とポリシリコン膜をゲート電極配線形状にパ
ターン化する工程、（Ｅ）基板を低温で酸素プラズマに
曝してゲート電極配線の露出面に薄い酸化膜を形成する
工程、（Ｆ）その後、ゲート電極配線を酸化する工程。 - 【請求項２】 以下の工程（Ａ）から（Ｆ）によりゲー
ト電極配線を形成することを特徴とする半導体装置の製
造方法。（Ａ）半導体基板上にゲート酸化膜を形成する
工程、（Ｂ）そのゲート酸化膜上にポリシリコン膜を堆
積する工程、（Ｃ）そのポリシリコン膜上に高融点金属
シリサイド膜を堆積する工程、（Ｄ）前記高融点金属シ
リサイド膜とポリシリコン膜をゲート電極配線形状にパ
ターン化する工程、（Ｅ）基板を低温で酸化性雰囲気中
で紫外線に曝してゲート電極配線の露出面に薄い酸化膜
を形成する工程、（Ｆ）その後、ゲート電極配線を酸化
する工程。 - 【請求項３】 以下の工程（Ａ）から（Ｆ）によりゲー
ト電極配線を形成することを特徴とする半導体装置の製
造方法。（Ａ）半導体基板上にゲート酸化膜を形成する
工程、（Ｂ）そのゲート酸化膜上にポリシリコン膜を堆
積する工程、（Ｃ）そのポリシリコン膜上に高融点金属
シリサイド膜を堆積する工程、（Ｄ）前記高融点金属シ
リサイド膜とポリシリコン膜をゲート電極配線形状にパ
ターン化する工程、（Ｅ）基板を低温でオゾンを含むガ
スに曝してゲート電極配線の露出面に薄い酸化膜を形成
する工程、（Ｆ）その後、ゲート電極配線を酸化する工
程。 - 【請求項４】 ＬＤＤ構造のＭＯＳ半導体装置を製造す
る方法であり、工程（Ｄ）でのゲート電極配線形状への
パターン化後に浅い拡散層形成用のイオン注入を行なっ
た後、工程（Ｅ）で薄い酸化膜を形成する前に、ゲート
電極配線を被う絶縁膜を堆積し、その絶縁膜にエッチバ
ックを施すことによりゲート電極配線の側面に後の工程
での深い拡散層形成用の側壁スペーサを形成する工程を
含んでいる請求１、２又は３に記載の半導体装置の製造
方法。 - 【請求項５】 以下の工程（Ａ）から（Ｆ）によりゲー
ト電極配線を形成することを特徴とする半導体装置の製
造方法。（Ａ）半導体基板上にゲート酸化膜を形成する
工程、（Ｂ）そのゲート酸化膜上にポリシリコン膜を堆
積する工程、（Ｃ）そのポリシリコン膜上に高融点金属
シリサイド膜を堆積する工程、（Ｄ）基板に非酸化性雰
囲気中で熱処理を施す工程、（Ｅ）前記高融点金属シリ
サイド膜とポリシリコン膜をゲート電極配線形状にパタ
ーン化する工程、（Ｆ）その後、ゲート電極配線を酸化
する工程。 - 【請求項６】 ＬＤＤ構造のＭＯＳ半導体装置を製造す
る方法であり、工程（Ｅ）でのゲート電極配線形状への
パターン化後に浅い拡散層形成用のイオン注入を行なっ
た後、ゲート電極配線を被う絶縁膜を堆積し、その絶縁
膜にエッチバックを施すことによりゲート電極配線の側
面に後の工程での深い拡散層形成用の側壁スペーサを形
成する工程を含んでいる請求４に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07425394A JP3305490B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07425394A JP3305490B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263686A true JPH07263686A (ja) | 1995-10-13 |
| JP3305490B2 JP3305490B2 (ja) | 2002-07-22 |
Family
ID=13541815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07425394A Expired - Fee Related JP3305490B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305490B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
| KR100361572B1 (ko) * | 1999-12-31 | 2002-11-21 | 아남반도체 주식회사 | 반도체 소자의 접촉 구조 형성 방법 |
| KR100714039B1 (ko) * | 2006-05-10 | 2007-05-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2013178372A (ja) * | 2012-02-28 | 2013-09-09 | Hoya Corp | 転写用マスク及びその製造方法、並びに、マスクブランク及びその製造方法 |
| KR20210032473A (ko) | 2018-09-13 | 2021-03-24 | 가부시키가이샤 코쿠사이 엘렉트릭 | 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체 |
-
1994
- 1994-03-18 JP JP07425394A patent/JP3305490B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
| US6596567B1 (en) | 1997-09-26 | 2003-07-22 | United Microelectronics Corporation | Method for fabricating a semiconductor device having a impurity layer disposed between a non-doped silicon film and high melting-point metal film for reducing solid state reaction between said high melting-point metal film and polycrystal silicon film |
| US6800911B2 (en) | 1997-09-26 | 2004-10-05 | United Microelectronics Corporation | Method of making a polycide interconnection layer having a silicide film formed on a polycrystal silicon for a semiconductor device |
| KR100361572B1 (ko) * | 1999-12-31 | 2002-11-21 | 아남반도체 주식회사 | 반도체 소자의 접촉 구조 형성 방법 |
| KR100714039B1 (ko) * | 2006-05-10 | 2007-05-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2013178372A (ja) * | 2012-02-28 | 2013-09-09 | Hoya Corp | 転写用マスク及びその製造方法、並びに、マスクブランク及びその製造方法 |
| KR20210032473A (ko) | 2018-09-13 | 2021-03-24 | 가부시키가이샤 코쿠사이 엘렉트릭 | 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체 |
| US11908682B2 (en) | 2018-09-13 | 2024-02-20 | Kokusai Electric Corporation | Method of manufacturing semiconductor device, substrate processing apparatus and non-transitory computer-readable recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3305490B2 (ja) | 2002-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6897534B2 (en) | Semiconductor device having gate electrode of stacked structure including polysilicon layer and metal layer and method of manufacturing the same | |
| US5874353A (en) | Method of forming a self-aligned silicide device | |
| US4808544A (en) | LDD structure containing conductive layer between gate oxide and sidewall spacer | |
| JPH0373533A (ja) | ケイ素集積回路に高導電率領域を形成する方法 | |
| JP2874626B2 (ja) | 半導体装置の製造方法 | |
| US6218252B1 (en) | Method of forming gate in semiconductor device | |
| JP3305490B2 (ja) | 半導体装置の製造方法 | |
| JPH08321613A (ja) | 半導体装置の製造方法 | |
| US7232751B2 (en) | Semiconductor device and manufacturing method therefor | |
| JP3235549B2 (ja) | 導電層形成法 | |
| JP3125915B2 (ja) | 半導体装置の製造方法 | |
| JPH023244A (ja) | 半導体装置の製造方法 | |
| US5985712A (en) | Method of fabricating field effect transistor with an LDD structure | |
| JP2685034B2 (ja) | 半導体装置およびその製造方法 | |
| JP3185235B2 (ja) | 半導体装置の製造方法 | |
| JP3061027B2 (ja) | 半導体装置の製造方法 | |
| JP2997554B2 (ja) | 半導体装置の製造方法 | |
| JPS63227060A (ja) | 半導体装置の製造方法 | |
| EP0600505B1 (en) | Method of manufacturing a semiconductor device comprising a titanium silicide layer | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPH0845876A (ja) | 半導体装置の製造方法 | |
| JP3264922B2 (ja) | 半導体装置の製造方法 | |
| JPH08130216A (ja) | 半導体装置およびその製造方法 | |
| US6630405B1 (en) | Method of gate patterning for sub-0.1 μm technology | |
| JP2001015754A (ja) | 半導体素子の電導性ライン形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080510 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |