JP3125915B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、容量素子の混載された半導体装置のの製造
方法に関するものである。
方法に関し、容量素子の混載された半導体装置のの製造
方法に関するものである。
【0002】
【従来の技術】半導体装置には、トランジスタ等の半導
体素子の外に容量素子や抵抗等の受動素子が混載される
場合がある。図4は、この種容量素子の従来の製造方法
を示す工程順断面図である。まず、シリコン基板1上
に、熱酸化法により厚い素子分離絶縁膜2を形成し、そ
の上にプラズマCVD(Chemical Vapor Deposition )
法により、膜厚2500Å程度のポリシリコン膜3aを
堆積する〔図4(a)〕。
体素子の外に容量素子や抵抗等の受動素子が混載される
場合がある。図4は、この種容量素子の従来の製造方法
を示す工程順断面図である。まず、シリコン基板1上
に、熱酸化法により厚い素子分離絶縁膜2を形成し、そ
の上にプラズマCVD(Chemical Vapor Deposition )
法により、膜厚2500Å程度のポリシリコン膜3aを
堆積する〔図4(a)〕。
【0003】ポリシリコン膜3a上にフォトレジスト膜
6eを形成し、これをマスクとしてポリシリコン膜3a
の不要部分をエッチング除去する〔図4(b)〕。次い
で、熱酸化法等により、ポリシリコン膜3a上にシリコ
ン酸化膜5を形成する〔図4(c)〕。さらにその上
に、プラズマCVD法により、膜厚1500Å程度のポ
リシリコン膜3bを堆積する〔図4(d)〕。ポリシリ
コン膜3b上にフォトレジスト膜6fを形成し、これを
マスクとしてポリシリコン膜3bおよびシリコン酸化膜
5の不要部分をエッチング除去する〔図4(e)〕。
6eを形成し、これをマスクとしてポリシリコン膜3a
の不要部分をエッチング除去する〔図4(b)〕。次い
で、熱酸化法等により、ポリシリコン膜3a上にシリコ
ン酸化膜5を形成する〔図4(c)〕。さらにその上
に、プラズマCVD法により、膜厚1500Å程度のポ
リシリコン膜3bを堆積する〔図4(d)〕。ポリシリ
コン膜3b上にフォトレジスト膜6fを形成し、これを
マスクとしてポリシリコン膜3bおよびシリコン酸化膜
5の不要部分をエッチング除去する〔図4(e)〕。
【0004】その後、CVD法により、膜厚1.0μm
程度の層間絶縁膜7を堆積し、コンタクトホールを開口
した後、スパッタ法によりアルミニウムを堆積し、これ
をパターニングしてAl配線8を形成する。最後に、プ
ラズマCVD法により、パッシベーション膜9を形成す
る〔図4(f)〕。
程度の層間絶縁膜7を堆積し、コンタクトホールを開口
した後、スパッタ法によりアルミニウムを堆積し、これ
をパターニングしてAl配線8を形成する。最後に、プ
ラズマCVD法により、パッシベーション膜9を形成す
る〔図4(f)〕。
【0005】
【発明が解決しようとする課題】上述した従来のポリシ
リコンを用いた容量素子の形成方法では、ポリシリコン
膜を2回に分けて堆積しなければならないため、容量素
子を混載した半導体装置の製造工程が長くなるという問
題点があった。したがって、本発明の解決すべき課題
は、ポリシリコンを用いた容量素子を混載した半導体装
置をより少ないポリシリコン堆積回数により形成しうる
ようにすることである。
リコンを用いた容量素子の形成方法では、ポリシリコン
膜を2回に分けて堆積しなければならないため、容量素
子を混載した半導体装置の製造工程が長くなるという問
題点があった。したがって、本発明の解決すべき課題
は、ポリシリコンを用いた容量素子を混載した半導体装
置をより少ないポリシリコン堆積回数により形成しうる
ようにすることである。
【0006】
【課題を解決するための手段】上記の課題は、ポリシリ
コン膜中にイオン注入法によりシリコン酸化膜等からな
る誘電体膜を形成することによって解決することができ
る。
コン膜中にイオン注入法によりシリコン酸化膜等からな
る誘電体膜を形成することによって解決することができ
る。
【0007】
【発明の実施の形態】本発明による半導体装置の製造方
法は、 半導体基板の絶縁膜上にポリシリコン膜を堆
積する工程と、 該ポリシリコン膜上より該ポリシリ
コン膜の中間部に誘電体膜を形成するためのイオンを注
入する工程と、 熱処理により注入イオンとポリシリ
コンとを反応させて前記ポリシリコン膜中に前記ポリシ
リコン膜を上層部と下層部とに分離する誘電体膜を形成
する工程と、 前記ポリシリコン膜をパターニングし
て前記上層部と前記下層部とを容量素子の上部電極と下
部電極とにすることにより容量素子を形成する工程と、
を含んで構成される。上記構成の本発明によれば、1回
のポリシリコンの堆積により、ポリシリコン膜の容量素
子を形成することが可能になる。
法は、 半導体基板の絶縁膜上にポリシリコン膜を堆
積する工程と、 該ポリシリコン膜上より該ポリシリ
コン膜の中間部に誘電体膜を形成するためのイオンを注
入する工程と、 熱処理により注入イオンとポリシリ
コンとを反応させて前記ポリシリコン膜中に前記ポリシ
リコン膜を上層部と下層部とに分離する誘電体膜を形成
する工程と、 前記ポリシリコン膜をパターニングし
て前記上層部と前記下層部とを容量素子の上部電極と下
部電極とにすることにより容量素子を形成する工程と、
を含んで構成される。上記構成の本発明によれば、1回
のポリシリコンの堆積により、ポリシリコン膜の容量素
子を形成することが可能になる。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 [第1の実施例]図1は、本発明の第1の実施例を示す
工程順断面図である。まず、シリコン基板1上に、例え
ば980℃、480分のウェット熱酸化により、膜厚
1.0μmの素子分離絶縁膜2を形成する。次に、この
素子分離絶縁膜2上に、プラズマCVD法により、例え
ば膜厚5000Åのポリシリコン膜3を堆積する。次
に、ポリシリコン膜中に誘電体膜を形成するためのイオ
ン、例えば酸素イオン4を、ドーズ量:1E15〜1E
18、エネルギー:100〜150keVの条件で打ち
込む〔図1(a)〕。この注入条件では、酸素イオンの
ピーク分布深さは2500Åとなる。
て説明する。 [第1の実施例]図1は、本発明の第1の実施例を示す
工程順断面図である。まず、シリコン基板1上に、例え
ば980℃、480分のウェット熱酸化により、膜厚
1.0μmの素子分離絶縁膜2を形成する。次に、この
素子分離絶縁膜2上に、プラズマCVD法により、例え
ば膜厚5000Åのポリシリコン膜3を堆積する。次
に、ポリシリコン膜中に誘電体膜を形成するためのイオ
ン、例えば酸素イオン4を、ドーズ量:1E15〜1E
18、エネルギー:100〜150keVの条件で打ち
込む〔図1(a)〕。この注入条件では、酸素イオンの
ピーク分布深さは2500Åとなる。
【0009】その後、例えば900℃、80〜100分
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜3中に膜厚500〜1500
Å程度のシリコン酸化膜5が形成される〔図1
(b)〕。次に、フォトレジスト膜6aを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜5をパターニングし〔図1(c)〕、続いて、フォ
トレジスト膜6bを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去する〔図
1(d)〕。
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜3中に膜厚500〜1500
Å程度のシリコン酸化膜5が形成される〔図1
(b)〕。次に、フォトレジスト膜6aを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜5をパターニングし〔図1(c)〕、続いて、フォ
トレジスト膜6bを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去する〔図
1(d)〕。
【0010】その後、プラズマCVD法により、膜厚約
1.0μmの層間絶縁膜7を堆積し、コンタクトホール
を開口した後、スパッタ法によりアルミニウムを堆積
し、これをパターニングしてAl配線8を形成する。最
後に、プラズマCVD法により、膜厚約1.0μmのパ
ッシベーション膜9を形成する〔図1(e)〕。この結
果、200E−18〜700E−18F/μm2 (0.
2〜0.7fF/μm2 )の容量素子を形成することが
できた。
1.0μmの層間絶縁膜7を堆積し、コンタクトホール
を開口した後、スパッタ法によりアルミニウムを堆積
し、これをパターニングしてAl配線8を形成する。最
後に、プラズマCVD法により、膜厚約1.0μmのパ
ッシベーション膜9を形成する〔図1(e)〕。この結
果、200E−18〜700E−18F/μm2 (0.
2〜0.7fF/μm2 )の容量素子を形成することが
できた。
【0011】[第2の実施例]図2は、本発明の第2の
実施例を示す工程順断面図である。まず、シリコン基板
1上に、選択的にシリコン窒化膜(図示なし)を形成
し、これをマスクとして例えば980℃、480分のウ
ェット熱酸化を行って、膜厚1.0μmの素子分離絶縁
膜2を形成する。その後、シリコン窒化膜を除去しゲー
ト酸化膜を形成する。次に、プラズマCVD法により基
板上全面に膜厚約5000Åのポリシリコン膜3を堆積
する。次に、ポリシリコン膜中に誘電体膜を形成するた
めのイオン、例えば酸素イオン4を、ドーズ量:1E1
5〜1E18、エネルギー:100〜150keVの条
件で打ち込む〔図2(a)〕。
実施例を示す工程順断面図である。まず、シリコン基板
1上に、選択的にシリコン窒化膜(図示なし)を形成
し、これをマスクとして例えば980℃、480分のウ
ェット熱酸化を行って、膜厚1.0μmの素子分離絶縁
膜2を形成する。その後、シリコン窒化膜を除去しゲー
ト酸化膜を形成する。次に、プラズマCVD法により基
板上全面に膜厚約5000Åのポリシリコン膜3を堆積
する。次に、ポリシリコン膜中に誘電体膜を形成するた
めのイオン、例えば酸素イオン4を、ドーズ量:1E1
5〜1E18、エネルギー:100〜150keVの条
件で打ち込む〔図2(a)〕。
【0012】その後、例えば900℃、80〜100分
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜3中に膜厚500〜1500
Å程度のシリコン酸化膜5が形成される〔図2
(b)〕。次に、フォトレジスト膜6aを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜5をパターニングし〔図2(c)〕、続いて、フォ
トレジスト膜6cを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去して、容
量素子の下部電極とMOSトランジスタのゲート電極を
形成する〔図2(d)〕。
の熱処理を行うと、打ち込まれた酸素イオンがシリコン
と反応してポリシリコン膜3中に膜厚500〜1500
Å程度のシリコン酸化膜5が形成される〔図2
(b)〕。次に、フォトレジスト膜6aを形成し、これ
をマスクとしてポリシリコン膜の上層部分とシリコン酸
化膜5をパターニングし〔図2(c)〕、続いて、フォ
トレジスト膜6cを形成し、これをマスクとしてポリシ
リコン膜の下層部の不要部分をエッチング除去して、容
量素子の下部電極とMOSトランジスタのゲート電極を
形成する〔図2(d)〕。
【0013】次に、ゲート電極と素子分離絶縁膜をマス
クとしてイオン注入を行って、ソース・ドレイン領域を
形成し、MOSトランジスタ10を作り込む。その後、
プラズマCVD法により、膜厚約1.0μmの層間絶縁
膜7を堆積し、コンタクトホールを開口した後、スパッ
タ法によりアルミニウムを堆積し、これをパターニング
してAl配線8を形成する。最後に、プラズマCVD法
により、膜厚約1.0μmのパッシベーション膜9を形
成する〔図2(e)〕。この結果、同一シリコン基板上
にMOSトランジスタと混載された200E−18〜7
00E−18F/μm2 の容量素子を形成することがで
きた。
クとしてイオン注入を行って、ソース・ドレイン領域を
形成し、MOSトランジスタ10を作り込む。その後、
プラズマCVD法により、膜厚約1.0μmの層間絶縁
膜7を堆積し、コンタクトホールを開口した後、スパッ
タ法によりアルミニウムを堆積し、これをパターニング
してAl配線8を形成する。最後に、プラズマCVD法
により、膜厚約1.0μmのパッシベーション膜9を形
成する〔図2(e)〕。この結果、同一シリコン基板上
にMOSトランジスタと混載された200E−18〜7
00E−18F/μm2 の容量素子を形成することがで
きた。
【0014】[第3の実施例]図3は、本発明の第3の
実施例を示す工程順断面図である。まず、シリコン基板
1上に、選択的にシリコン窒化膜(図示なし)を形成
し、これをマスクとして例えば980℃、480分のウ
ェット熱酸化を行って、膜厚約1.0μmの素子分離絶
縁膜2を形成する。その後、シリコン窒化膜を除去しゲ
ート酸化膜を形成する。次に、プラズマCVD法によ
り、膜厚約1000Åのポリシリコン膜を堆積しこれを
パターニングしてゲート電極を形成する。このゲート電
極と素子分離絶縁膜をマスクとしてイオン注入を行って
ソース・ドレイン領域を形成し、MOSトランジスタ1
0を作り込む。次いで、プラズマCVD法により、膜厚
約0.6μmの第1層間絶縁膜7aを形成し、これにソ
ース・ドレイン領域の一方の表面を露出させるコンタク
トホールを開口する〔図3(a)〕。
実施例を示す工程順断面図である。まず、シリコン基板
1上に、選択的にシリコン窒化膜(図示なし)を形成
し、これをマスクとして例えば980℃、480分のウ
ェット熱酸化を行って、膜厚約1.0μmの素子分離絶
縁膜2を形成する。その後、シリコン窒化膜を除去しゲ
ート酸化膜を形成する。次に、プラズマCVD法によ
り、膜厚約1000Åのポリシリコン膜を堆積しこれを
パターニングしてゲート電極を形成する。このゲート電
極と素子分離絶縁膜をマスクとしてイオン注入を行って
ソース・ドレイン領域を形成し、MOSトランジスタ1
0を作り込む。次いで、プラズマCVD法により、膜厚
約0.6μmの第1層間絶縁膜7aを形成し、これにソ
ース・ドレイン領域の一方の表面を露出させるコンタク
トホールを開口する〔図3(a)〕。
【0015】次いで、プラズマCVD法により基板上全
面に膜厚約5000Åのポリシリコン膜3を堆積する。
続いて、ポリシリコン膜中に誘電体膜を形成するための
イオン、例えば酸素イオン4を、ドーズ量:1E15〜
1E18、エネルギー:100〜150keVの条件で
打ち込む〔図3(b)〕。その後、1050℃、5秒の
RTA(高速アニール)を行って、打ち込まれた酸素イ
オンとシリコンとを反応させてポリシリコン膜3中に膜
厚500〜1500Å程度のシリコン酸化膜5を形成
し、続いて、フォトレジスト膜6dを形成し、これをマ
スクとしてシリコン酸化膜5を含むポリシリコン膜をパ
ターニングする〔図3(c)〕。
面に膜厚約5000Åのポリシリコン膜3を堆積する。
続いて、ポリシリコン膜中に誘電体膜を形成するための
イオン、例えば酸素イオン4を、ドーズ量:1E15〜
1E18、エネルギー:100〜150keVの条件で
打ち込む〔図3(b)〕。その後、1050℃、5秒の
RTA(高速アニール)を行って、打ち込まれた酸素イ
オンとシリコンとを反応させてポリシリコン膜3中に膜
厚500〜1500Å程度のシリコン酸化膜5を形成
し、続いて、フォトレジスト膜6dを形成し、これをマ
スクとしてシリコン酸化膜5を含むポリシリコン膜をパ
ターニングする〔図3(c)〕。
【0016】その後、プラズマCVD法により、膜厚約
0.7μmの第2層間絶縁膜7bを堆積し、コンタクト
ホールを開口した後、スパッタ法によりアルミニウムを
堆積し、これをパターニングしてAl配線8を形成す
る。最後に、プラズマCVD法により、膜厚約1.0μ
mのBPSGを堆積してパッシベーション膜9を形成す
る〔図2(e)〕。
0.7μmの第2層間絶縁膜7bを堆積し、コンタクト
ホールを開口した後、スパッタ法によりアルミニウムを
堆積し、これをパターニングしてAl配線8を形成す
る。最後に、プラズマCVD法により、膜厚約1.0μ
mのBPSGを堆積してパッシベーション膜9を形成す
る〔図2(e)〕。
【0017】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨から逸脱しない範囲内において適宜の変更が
可能なものである。例えば、ポリシリコン膜中に誘電体
膜を形成するためのイオンとしては、酸素単独の外に酸
素イオンおよび窒素イオンを用い、あるいは窒素イオン
を用いて、酸化窒化シリコン膜あるいは窒化シリコン膜
を形成するようにしてもよい。
本発明はこれら実施例に限定されるものではなく、本願
発明の要旨から逸脱しない範囲内において適宜の変更が
可能なものである。例えば、ポリシリコン膜中に誘電体
膜を形成するためのイオンとしては、酸素単独の外に酸
素イオンおよび窒素イオンを用い、あるいは窒素イオン
を用いて、酸化窒化シリコン膜あるいは窒化シリコン膜
を形成するようにしてもよい。
【0018】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、ポリシリコン膜中にイオン注入に
より誘電体膜を形成するようにしたものであるので、本
発明によれば、ポリシリコンを用いた容量素子を1回の
ポリシリコンの成膜により形成することが可能になり、
容量素子が混載された半導体装置の製造工程を簡略化す
ることが可能になる。
体装置の製造方法は、ポリシリコン膜中にイオン注入に
より誘電体膜を形成するようにしたものであるので、本
発明によれば、ポリシリコンを用いた容量素子を1回の
ポリシリコンの成膜により形成することが可能になり、
容量素子が混載された半導体装置の製造工程を簡略化す
ることが可能になる。
【図1】本発明の第1の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図2】本発明の第2の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図3】本発明の第3の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図4】従来の製造方法を説明するための工程順断面
図。
図。
1 シリコン基板 2 素子分離絶縁膜 3、3a、3b ポリシリコン膜 4 酸素イオン 5 シリコン酸化膜 6a〜6f フォトレジスト膜 7 層間絶縁膜 7a 第1層間絶縁膜 7b 第2層間絶縁膜 8 Al配線 9 パッシベーション膜 10 MOSトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/265 H01L 21/822
Claims (3)
- 【請求項1】 半導体基板の絶縁膜上にポリシリコン膜
を堆積する工程と、該ポリシリコン膜上より該ポリシリ
コン膜の中間部に誘電体膜を形成するためのイオンを注
入する工程と、熱処理により注入イオンとポリシリコン
とを反応させて前記ポリシリコン膜中に前記ポリシリコ
ン膜を上層部と下層部とに分離する誘電体膜を形成する
工程と、前記ポリシリコン膜をパターニングして前記上
層部と前記下層部とを容量素子の上部電極と下部電極と
にすることにより容量素子を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記イオンが酸素イオンであることを特
徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記絶縁膜には、前記半導体基板に形成
された拡散層の表面を露出させるコンタクトホールが開
口されており、前記容量素子はその一端が前記拡散層に
接続されるように形成されることを特徴とする請求項1
記載の半導体装置の製造方法。
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JP08001145A JP3125915B2 (ja) | 1996-01-09 | 1996-01-09 | 半導体装置の製造方法 |
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1997
- 1997-01-09 US US08/781,811 patent/US5814542A/en not_active Expired - Fee Related
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