KR960011816B1 - 반도체소자의 캐패시터 및 그의 제조방법 - Google Patents

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Abstract

내용없음.

Description

반도체소자의 캐패시터 및 그의 제조방법
제1도는 종래 반도체소자의 개패시터의 제조공정도.
제2도는 본 발명에 따른 반도체소자의 캐패시터 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 절연말
13 : 제1폴리실리콘층 14 : 제1탄탈륨층(Ta)
15 : 제1탄탈륨 실리사이드층 16 : 탄탈륨 산화층
17 : 제2탄탈륨층 18 : 제2탄탈륨 실리사이드층
19 : 제2폴리실리콘층
본 발명은 탄탈륨(Ta)의 산화반응에 의해 생성되는 탄탈륨 산화층(Ta2O5)의 유전체를 이용한 반도체소자의 캐패시터 및 그의 제조방법에 관한 것으로, 특히, 특성 향상 및 형성 공정의 단순화를 위하여 탄탈륨 산화물층과 상하 전극 사이에 탄탄륨(Ta)/탄탈륨 실리사이드(TaSix)인 반응억제층을 샌드위치(Sandwich)구조를 갖는 반도체소자의 캐패시터 및 그의 제조방법에 관한 것이다.
종래 반도체소자의 캐패시터에서 탄탈륨 산화층을 이용하는 경우에는 탄탈륨 산화층과 폴리실리콘층과의 반응을 막기 위하여 탄탈륨 산화층과 폴리실리콘층 사이에 티타늄(Ti)/티타늄 질화막(TiN) 또는 실리콘 질화막으로 이루어진 매립층이 형성된 구조로 되어 있다.
즉, 제1도(a)에 도시된 바와 같이 반도체기판(1)에 트랜지스터를 형성한 다음 절연막(2)을 증착하고, 상기 절연막(2)을 에치하여 배선이 위치할 부분에 콘택홀을 형성한 후 제1전극을 형성하기 위한 폴리실리콘층(3)을 증착한다. 그리고, 폴리실리콘층(3)상에 제1티타늄/티타늄 질화막 또는 실리콘 질화막(4)을 소정 두께로 증착한다. 이 층은 탄탈륨 산화층과 전극 이용되는 폴리실리콘층(3)의 반응에 의한 산화막의 생성을 방지하고, 또한, 탄탈륨 산화층으로 실리콘의 확산을 막기 위한 목적으로 사용된다.
상기 공정이 완료되면 제1도(b)와 같이 제1티타늄/티타늄 질화막(4) 위에 탄탈륨 산화층(5)을 도포한 후 전극인 폴리실리콘(3)과의 반응을 막기 위하여 다시 제2티타늄/티타늄 질화막(6)을 차례로 증착한다. 그리고, 제1도(c)와 같이 상기 제2티타늄/티타늄 질화막(6)상에 톱 일렉트로드(Top electrode)인 제2전극으로 이용되는 폴리실리콘층(7)을 도포한 후 패터닝하게 된다.
이러한 종래 반도체소자의 캐패시터 및 그의 제조공정은 탄탈륨 산화층과 제1 및 제2전극으로 이용되는 폴리실리콘층 사이의 반응을 막기 위하여 매입층(barrier layer)으로는 제1 및 제2티타늄/티타늄 질화막 또는 실리콘 질화막을 형성하므로써 공정이 복잡하고, 탄탈륨 산화층과는 결정 구조적 특성이 다른 티타늄 질화막과 접하므로써 국부적 스트레스 또는 결합으로 인하여 누설 전류의 요인이 되는 것이다.
따라서, 본 발명의 목적은 유전체인 탄탈륨 산화층과 폴리실리콘인 전극과의 반응을 억제하기 위해 탄탈륨 산화층 층을 중심으로 상하부에 탄탈륨층과 탄탈륨 실리사이드층의 샌드위치구조를 형성하며 탄탈륨 산화층의 고유전체 및 상하전극과 유전체 사이의 반응 매입층인 탄탈륨/탄탈륨 실리사이드의 구조를 동시에 획득할 수 있어 공정의 단순화할 수 있는 반도체소자의 캐패시터 및 그의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐새피터의 제조방법은 반도체기판상에 콘택홀을 가지는 절연막을 형성하는 공정과, 상기 콘택홀과 절연막상에 제1전극용 제1반도체층과 상기 제1반도체층상에 제1탄탈륨층을 형성하는 공정과, 제1열처리를 실시하여 상기 제1반도체층과 상기 제1탄탈륨층 사이에 제1탄탈륨 실리사이드층과 상기 제1탄탈륨층상에 탄탈륨 산화층을 형성하는 공정과, 상기 탄탈륨 산화층상에 제2탄탈륨층과 상기 제2탄탈륨상에 제2전극용 제2반도체층을 형성하는 공정과, 제2열처리를 실시하여 상기 제2탄탈륨층과 제2반도체층 사이에 제2탄탈륨 실리사이드층을 형성하는 공정과, 상기 제1반도체층, 상기 제1탄탈륨 실리사이드층, 상기 탄탈륨 산화층, 상기 제2탄탈륨층, 제2탄탈륨 실리사이드층, 그리고 상기 제2반도체층을 패터닝하는 공정을 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터는 반도체기판상에 형성된 콘택홀을 가지는 절연막과, 상기 콘택홀과 상기 절연막상에 제1전극용 제1반도체층과 상기 제1반도체층상에 제1탄탈륨 실리사이드층과 상기 제1탄탈륨 실리사이드층상에 탄탈륨 산화층과, 상기 탄탈륨 산화층상에 제2탄탈륨층, 제2탄탈륨층상에 제2탄탈륨 실리사이드층과, 그리고, 상기 제2탄탈륨 실리사이드층상에 제2전극용 제2반도체층으로 이루어진다.
이하, 첨부된 도면에 의해 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 반도체소자의 캐패시터 제조공정도이다. 제2도(a)를 참조하면, 반도체기판(11)에 트랜지스터를 형성한 다음 절연막(12)을 증착한다. 그리고 , 상기 절연막(12)의 소정 부분을 반도체기판(11)이 노출되게 에치하여 배선이 위치될 부분에 콘택홀을 형성한 후 제1전극으로 이용될 제1폴리실리콘층(13)을 증착한다. 그 다음, 제1폴리실리콘층(13)상에 스퍼터링 또는 화학기상 증착(CVD) 방법으로 매입층으로 이용되는 500~1,000Å 두께의 제1탄탈륨층(14)을 형성한다.
제2도(b)를 참조하면, 상기 제1탄탈륨층(14)의 표면을 500~800℃에서 10분 미만 동안 열처리하여 유전체인 탄탈륨 산화층(16)을 100Å 이하의 두께로 형성한다. 이때, 제1탄탈륨층(14)과 제1폴리실리콘층(13)의 계면은 열적 반응에 의하여 자연적으로 제1탄탈륨 실리사이드층(15)이 형성된다. 그러므로, 상기 열처리에 의해 제1탄탈륨층(14)은 제1탄탈륨 실리사이드층(15)/제1탄탈륨층(14)/탄탈륨 산화층(16)(TaSi2/Ta/Ta2O5)의 3단층으로 만들어진다. 즉, 제1탄탈륨층(14)은 열처리에 의해 제1폴리실리콘층(13)과 계면에 실리콘과의 반응에 의하여 제1탄탈륨 실리사이드층(15)이 생성되고, 상기 탄탈륨층(14) 위에는 산화반응에 의하여 탄탈륨 산화층(16)가 100Å 이하의 두께로 형성된다.
제2도(c)를 참조하면, 상기 탄탈륨 산화층(16)상에 전극사이의 매입층으로 제2탄탈륨층(17)을 증착하고, 이 제2탄탈륨층(17)상에 다시 톱 일렉트로드(Top electrode)인 제2전극으로 사용될 제2폴리실리콘층(19)을 증착한다. 그리고, 상기 제2폴리실리콘층(19)을 500~800℃에서 10분 미만 동안 열처리하면 열산화반응에 의해 제2탄탈륨층(17)과 제2폴리실리콘층(19) 사이에 제2탄탈륨 실리사이드층(18)이 형성된다.
제2도(d)를 참조하면, 상기 제1 및 제2폴리실리콘층(13)(19), 및 제1 및 제2탄탈륨 실리사이드층(15)(18), 제1 및 제2탄탈륨층(14)(17), 그리고 탄탈륨 산화층(16)을 패터닝함으로써 캐패시터 형성이 완료된다.
상술한 바와 같이 본 발명은 제1전극으로 이용될 제1폴리실리콘층상에 매입층으로 이용되는 제1탄탈륨층을 형성한 후 열처리하여 제1탄탈륨층과 제1폴리실리콘층의 계면과 제1탄탈륨층의 상부에 각각 제1탄탈륨 실리사이드층과 유전체인 탄탈륨 산화층을 형성하고, 다시, 상기 탄탈륨 산화층상에 제2탄탈륨층과 제2전극으로 사용될 제2폴리실리콘층을 증착한 후 열처리하여 제2탄탈륨층과 제2폴리실리콘층 사이에 제2탄탈륨 실리사이드층을 형성한다.
따라서, 본 발명은 유전체인 탄탈륨 산화층과 전극으로 이용되는 폴리실리콘층의 반응을 억제하기 위해 탄탈륨 산화층을 중심으로 상하부에 탄탈륨층과 탄탈륨 실리사이드층의 샌드위치구조를 형성하여 탄탈륨 산화층의 고유전체 및 상하전극과 유전체 사이의 반응 매입층인 탄탈륨/탄탈륨 실리사이드의 구조를 동시에 획득할 수 있어 공정의 단순화에 기여할 수 있는 효과를 제공하게 되는 것이다.

Claims (4)

  1. 반도체기판상에 콘택홀을 가지는 절연막을 형성하는 공정과, 상기 콘택홀과 절연막상에 제1전극용 제1반도체층과 상기 제1반도체층상에 제1탄탈륨층을 형성하는 공정과, 제1열처리를 실시하여 상기 제1반도체층과 상기 제1탄탈륨층 사이에 제1탄탈륨 실리사이드층과 상기 제1탄탈륨층상에 탄탈륨 산화층을 형성하는 공정과, 상기 탄탈륨 산화층상에 제2탄탈륨층과 상기 제2탄탈륨상에 제2전극용 제2반도체층을 형성하는 공정과, 제2열처리를 실시하여 상기 제2탄탈륨층과 제2반도체층 사이에 제2탄탈륨 실리사이드층을 형성하는 공정과, 상기 제1반도체층, 상기 제1탄탈륨 실리사이드층, 상기 탄탈륨 산화층, 상기 제2탄탈륨층, 제2탄탈륨 실리사이드층, 그리고 상기 제2반도체층을 패터닝하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2열처리는 500~800℃ 온도에서 10분 미만으로 실시하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 탄탈륨 산화층을 100Å 이하의 두께로 형성하는 반도체소자의 캐패시터 제조방법.
  4. 반도체기판상에 형성된 콘택홀을 가지는 절연막과, 상기 콘택홀과 상기 절연막상에 제1전극용 제1반도체층과 상기 제1반도체층상에 제1탄탈륨 실리사이드층과 상기 제1탄탈륨 실리사이드층상에 탄탈륨 산화층과, 상기 탄탈륨 산화층상에 제2탄탈륨층, 제2탄탈륨층상에 제2탄탈륨 실리사이드층과, 그리고, 상기 제2탄탈륨 실리사이드층상에 제2전극용 제2반도체층으로 이루어지는 반도체소자의 캐패시터.
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