KR940016791A - 반도체 메모리 장치의 캐패시터 구조 및 제조방법 - Google Patents
반도체 메모리 장치의 캐패시터 구조 및 제조방법 Download PDFInfo
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Abstract
본 발명은 탄탈륨(Ta) 산화반응에 의해 생성되는 탄탈륨 옥사이드(Ta2O5) 유전체를 이용한 반도체 장치의 캐패시터 및 제조방법에 관한 것으로, 특히 특성향상 및 형성공정의 단순화를 위하여 탄탈륨 옥사이드와 상하 전극사이에 탄탈륨(Ta)/탄탈륨 실리사이드(TaSix)인 반응억제층을 샌드위치(Sandwich) 구조로 형성하는 방법에 관한 것이다. 이를 위하여 본 발명은, 반도체 기판에 트랜지스터와 절연막을 증착 및 콘택홀을 만든 후 제1전극을 형성한 반도체 메모리 장치의 캐패시터 제조방법에 있어서, 상기 제1전극위에 제1탄탈륨을 스퍼터링으로 500∼1000Å 두께로 증착하는 단계와, 상기 단계후 열처리를 실시하여 열적 반응에 의해 제1탄탈륨 실리사이드 및 탄탈륨 옥사이드를 만들어 제1탄탈륨 실리사이드/제1탄탈륨/탄탈륨 옥사이드 층을 형성하는 단계와, 상기 단계후 상기 탄탈륨 옥사이드 위에 제2탄탈륨 및 제2전극을 증착한 다음 열처리하여 열산화 반응에 의해 제2탄탈륨 실리사이드를 만들어 제2탄탈륨/제2탄탈륨 실리사이드 층을 형성하는 단계와, 상기 단계후 제1 및 제2전극, 제1 및 제2탄탈륨, 제1 및 제2탄탈륨 실리사이드, 탄탈륨 옥사이드를 패터닝하는 단계로 이루어진 반도체 메모리 장치의 캐패시터 제조방법이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리 장치의 캐패시터 제조 공정도 및 구조도.
Claims (4)
- 반도체 기판에 트랜지스터와 절연막을 증착 및 콘택홀을 만든 후 제1전극을 형성한 반도체 메모리 장치의 캐패시터 제조방법에 있어서, 상기 제1전극위에 제1탄탈륨을 스퍼터링으로 500∼1000Å 두께로 증착하는 단계와, 상기 단계후 열처리를 실시하여 열적 반응에 의해 제1탄탈륨 실리사이드 및 탄탈륨 옥사이드를 만들어 제1탄탈륨 실리사이드/제1탄탈륨/탄탈륨 옥사이드 층을 형성하는 단계와, 상기 단계후 상기 탄탈륨 옥사이드 위에 제2탄탈륨 및 제2전극을 증착한 다음 열처리하여 열산화 반응에 의해 제2탄탈륨 실리사이드를 만들어 제2탄탈륨/제2탄탈륨 실리사이드 층을 형성하는 단게와, 상기 단계후 제1 및 제2전극, 제1 및 제2탄탈륨, 제1 및 제2탄탈륨 실리사이드, 탄탈륨 옥사이드를 패터닝하는 단계로 이루어진 반도체 메모리 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 열처리 과정은, 500∼800℃ 온도에서 10분 미만으로 실시한 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
- 제1항에 있어서, 상기 열처리 과정에서 유전체의 탄탈륨 옥사이드를 10nÅ 이하의 두께로 증착시킨 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법.
- 탄탈륨 옥사이드막을 이용한 반도체 메모리 장치의 캐패시터 구조에 있어서, 상기 탄탈륨 옥사이드막을 중심으로 상하부에, 제1전극/제1탄탈륨 실리사이드/제1탄탈륨/탄탈륨 옥사이드/제2탄탈륨/제2탄탈륨 실리사이드/제2전극 적층구조로 형성된 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 구조.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1992
- 1992-12-19 KR KR1019920024799A patent/KR960011816B1/ko not_active IP Right Cessation
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KR100298428B1 (ko) * | 1996-12-27 | 2001-10-24 | 김영환 | 커패시터 유전체막 제조방법 |
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