KR100300877B1 - 백금 하부전극과 에스비티 강유전체막의 화학반응을 억제할 수있는 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 SBT막을 결정화시키기 위한 급속열처리 과정에서 Bi의 휘발 또는 확산으로 인하여 발생하는, Pt 하부전극과 SBT막의 화학반응을 억제할 수 있는 캐패시터 제조 방법에 관한 것으로, Pt 하부전극 상에 제1 SBT막을 형성하고, 상기 제1 SBT막을 제1 온도에서 급속열처리하고, 상기 제1 SBT막 상에 제2 SBT막을 형성하고, 상기 제2 SBT막을 상기 제1 온도 보다 높은 제2 온도에서 급속열처리하고, 상기 제2 SBT막 상에 제3 SBT막을 형성하고, 상기 제3 SBT막을 상기 제1 온도에서 급속열처리하고, 상기 제1 SBT막, 상기 제2 SBT막 및 제3 SBT막을 관상열처리한 다음, 상기 제3 SBT막 상에 Pt 상부전극을 형성하여 캐패시터 제조하는데 그 특징이 있다.

Description

백금 하부전극과 에스비티 강유전체막의 화학반응을 억제할 수 있는 캐패시터 제조 방법

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 유전막으로 SrBi₂Ta₂O₉(이하, SBT라 함) 강유전체막을 이용하는 캐패시터 제조 방법에 관한 것이다.

SrBi₂Ta₂O₉(SBT)와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remanent polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.

SBT와 같은 강유전체 박막 제조 공정은 통상의 반도체 소자 제조 공정과 호환성을 갖고 있어 비휘발성 메모리 소자로 응용하기 위해 많은 연구가 진행되고 있다. 종래의 SBT 강유전체막을 유전막으로 갖는 캐패시터 제조 공정에서 SBT막 형성 방법은 다음과 같이 이루어진다.

Pt 하부전극 상에 비정질 상태의 SBT막을 도포하는 제1 단계, 160 ℃ 내지 260 ℃ 온도에서 건조시키는 제2 단계 및 700 ℃ 이상의 높은 온도에서 결정화시키는 제3 단계로 이루어지는 일련의 과정을 반복하여 원하는 두께의 SBT막을 형성하고, 800 ℃ 이상의 온도에서 관상열처리를 실시하여 결정립을 형성함으로써 최종적으로 SBT 강유전체막을 형성한다.

전술한 바와 같이 이루어지는 SBT막 형성 공정에서 SBT막을 결정화시키기 위하여 700 ℃ 이상의 높은 온도에서 실시되는 급속열처리로, SBT막 내의 휘발성분인 Bi가 휘발 또는 확산하여 SBT막과 Pt 하부전극의 계면에서 화학반응이 일어나 Bi₂Pt 또는 BiPt가 형성된다. 이러한, 화학반응은 SBT막 내의 Bi/Ta 조성비를 변화시켜 SBT막의 이력특성과 누설전류특성을 열화시키는 문제점 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 SBT막을 결정화시키기 위한 급속열처리 과정에서 Bi의 휘발 또는 확산으로 인하여 발생하는, Pt 하부전극과 SBT막의 화학반응을 억제할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

도1은 본 발명의 일실시예에 따라 형성된 캐패시터의 단면도.

* 도면의 주요 부분에 대한 도면 부호의 설명

17: Pt 하부전극 18A: 제1 SBT막

18B: 제2 SBT막 18C: 제3 SBT막

19: Pt 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은 Pt 하부전극을 형성하는 제1 단계; 상기 Pt 하부전극 상에 제1 SBT(SrBi₂Ta₂O₉)막을 형성하고, 상기 제1 SBT막을 제1 온도에서 급속열처리하는 제2 단계; 상기 제1 SBT막 상에 제2 SBT막을 형성하고, 상기 제2 SBT막을 상기 제1 온도 보다 높은 제2 온도에서 급속열처리하는 제3 단계; 상기 제2 SBT막 상에 제3 SBT막을 형성하고, 상기 제3 SBT막을 상기 제1 온도에서 급속열처리하는 제4 단계; 상기 제1 SBT막, 상기 제2 SBT막 및 제3 SBT막을 관상열처리하는 제5 단계; 및 상기 제3 SBT막 상에 Pt 상부전극을 형성하는 제6 단계를 포함하는 캐패시터 제조 방법을 제공한다.

본 발명은 Pt 하부전극 상에 비정질의 제1 SBT막을 도포하고 160 ℃ 내지 260 ℃ 온도에서 제1 SBT막을 건조시킨 후 700 ℃ 이하의 온도에서 급속열처리를 실시하고, 제1 SBT막 상에 제2 SBT막을 도포하고, 160 ℃ 내지 260 ℃ 온도에서 제2 SBT막을 건조시킨 후 700 ℃ 이상의 온도에서 급속열처리를 실시하고, 제2 SBT막 상에 제3 SBT막을 도포하고 160 ℃ 내지 260 ℃ 온도에서 제3 SBT막을 건조시킨 후 700 ℃ 이하의 온도에서 급속열처리를 실시한 다음, 800 ℃ 이하의 온도에서 관상열처리를 실시하여 결정립을 형성함으로써 SBT막을 형성하는데 그 특징이 있다.

이하, 본 발명의 일실시예에 따른 캐패시터 제조 방법을 보다 상세히 설명한다.

먼저, 트랜지스터 형성이 완료된 실리콘 기판 상에 층간절연막을 형성하고, 층간절연막 상에 50 Å 내지 500 Å 두께의 Ti막 또는 Ta막을 형성하고, 스퍼터링 방법으로 300 ℃ 내지 600 ℃ 기판 온도에서 캐패시터의 하부전극을 이룰 500 Å 내지 5000Å 두께의 Pt막을 형성한 다음, 500 ℃ 내지 700 ℃ 온도의 산소분위기에서 10 분 내지 60 분 동안 관상열처리를 실시한다.

이어서, Pt막 상에 스핀 코팅(spin coating) 방법으로 100 Å 내지 500Å 두께의 제1 SBT막을 도포하고, 160 ℃ 내지 180 ℃ 온도에서 1 분 내지 5 분 동안 제1 SBT막을 1차로 건조시킨 후, 260 ℃ 내지 280 ℃ 온도에서 1 분 내지 5 분 동안 제1 SBT막을 2차로 건조시킨 다음, 500 ℃ 내지 700 ℃ 온도의 산소분위기에서 10 초 내지 60 초 동안 급속열처리를 실시한다.

이어서, 제1 SBT막 상에 스핀 코팅 방법으로 500 Å 내지 1000Å 두께의 제2 SBT막을 도포하고, 160 ℃ 내지 180 ℃ 온도에서 1 분 내지 5 분 동안 제2 SBT막을 1차로 건조시킨 후, 260 ℃ 내지 280 ℃ 온도에서 1 분 내지 5 분 동안 제2 SBT막을 2차로 건조시킨 다음, 700 ℃ 내지 800 ℃ 온도의 산소분위기에서 10 초 내지 60 초 동안 급속열처리를 실시한다.

이어서, 제2 SBT막 상에 스핀 코팅 방법으로 100 Å 내지 500Å 두께의 제3 SBT막을 도포하고, 160 ℃ 내지 180 ℃ 온도에서 1 분 내지 5 분 동안 제3 SBT막을 1차로 건조시킨 후, 260 ℃ 내지 280 ℃ 온도에서 1 분 내지 5 분 동안 제3 SBT막을 2차로 건조시킨 다음, 500 ℃ 내지 700 ℃ 온도의 산소분위기에서 10 초 내지 60 초 동안 급속열처리를 실시한다.

이어서, 700 ℃ 내지 800 ℃ 온도의 산소분위기에서 10 분 내지 60 분 동안 관상열처리를 실시하여 SBT 강유전체막 형성한다.

다음으로, SBT 강유전체막 상에 스퍼터링 방법으로 300 ℃ 내지 600 ℃ 기판 온도에서 캐패시터의 상부전극을 이룰 500 Å 내지 5000Å 두께의 Pt막을 형성하고, 포토마스크 및 건식비등방성 식각법을 이용하여 Pt/SBT/Pt로 이루어지는 캐패시터를 형성한다.

이어서, 캐패시터 형성이 완료된 전체 구조상에 캐패시터 보호산화막 및 층간절연막을 형성하여 평탄화시키고, 층간절연막 및 보호산화막을 선택적으로 식각하여 캐패시터의 상부전극을 노출시키는 제1 콘택홀과 트랜지스터의 소오스 또는 드레인 접합을 노출시키는 제2 콘택홀을 형성한 다음, 금속과 실리콘 기판간의 상호확산 방지를 위한 확산방지막과 금속막을 형성하고, 금속막과 확산방지막을 선택적으로 식각하여 캐패시터와 트랜지스터를 연결하는 금속배선을 형성한다.

첨부된 도면 도1은 전술한 본 발명의 일실시예에 따라 형성된 캐패시터의 단면도로서, 도1에서 도면부호 '10'은 실리콘 기판, '11'은 소자분리막, '12'는 소오스 또는 드레인 접합. '13'은 게이트 전극, '14'는 절연막 스페이서, '15'는 층간절연막, '16'은 Ti막, '17'은 Pt 하부전극, '18A'는 제1 SBT막, '18B'는 제2 SBT막, '18C'는 제3 SBT막, '19'는 Pt 상부전극, '20'은 보호산화막, '21'은 층간절연막, '22'는 확산방지막, '23'은 금속막, '24'는 층간절연막, 'C₁'은 제1 콘택홀, 'C₂'는 제2 콘택홀을 각각 나타낸다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 Pt 하부전극과 접하는 부분의 SBT막을 비교적 낮은 온도에서 급속열처리하여 결정화시킴으로써 Pt/SBT/Pt로 이루어지는 캐패시터의 계면을 화학적 열적으로 안정화시켜 후속 열처리 공정에서 SBT막 내의 Bi가 휘발 또는 확산되는 것을 억제함으로써 강유전체 박막의 이력특성을 개선시킬 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있다.

Claims (4)

1. 캐패시터 제조 방법에 있어서,

   Pt 하부전극을 형성하는 제1 단계;

   상기 Pt 하부전극 상에 제1 SBT(SrBi₂Ta₂O₉)막을 형성하고, 상기 제1 SBT막을 제1 온도에서 급속열처리하는 제2 단계;

   상기 제1 SBT막 상에 제2 SBT막을 형성하고, 상기 제2 SBT막을 상기 제1 온도 보다 높은 제2 온도에서 급속열처리하는 제3 단계;

   상기 제2 SBT막 상에 제3 SBT막을 형성하고, 상기 제3 SBT막을 상기 제1 온도에서 급속열처리하는 제4 단계;

   상기 제1 SBT막, 상기 제2 SBT막 및 제3 SBT막을 관상열처리하는 제5 단계; 및

   상기 제3 SBT막 상에 Pt 상부전극을 형성하는 제6 단계

   를 포함하는 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 제1 온도는 500 ℃ 내지 700 ℃이고,

   상기 제2 온도는 700 ℃ 내지 800 ℃인 것을 특징으로 하는 캐패시터 제조 방법.
3. 제 2 항에 있어서,

   상기 제2 단계 내지 상기 제4 단계에서 각각,

   상기 급속열처리를 산소분위기에서 10 초 내지 60 초 동안 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 제5 단계는,

   800 ℃가 넘지 않는 온도에서 실시하는 것을 특징으로 하는 캐패시터 제조 방법.