JP2000208727A - 強誘電体メモリデバイスの製造方法 - Google Patents
強誘電体メモリデバイスの製造方法Info
- Publication number
- JP2000208727A JP2000208727A JP11365095A JP36509599A JP2000208727A JP 2000208727 A JP2000208727 A JP 2000208727A JP 11365095 A JP11365095 A JP 11365095A JP 36509599 A JP36509599 A JP 36509599A JP 2000208727 A JP2000208727 A JP 2000208727A
- Authority
- JP
- Japan
- Prior art keywords
- film
- sbt
- sbt film
- forming
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 強誘電体膜内のＢｉ成分の揮発または拡散を
防止する強誘電性メモリデバイスの製造方法を提供す
る。 【解決手段】 電荷蓄積電極用導電層上に第１ＳＢＴ
(ＳｒＢｉ2Ｔａ2Ｏ9)膜２５ａを形成する段階と、第１
ＳＢＴ膜内のＢｉ成分が揮発または拡散しない温度範囲
で第１ＳＢＴ膜２５ａを結晶化させる段階と、第１ＳＢ
Ｔ膜２５ａ上に第２ＳＢＴ膜２５ｂを形成する段階と、
第２ＳＢＴ膜２５ｂがペロブスカイト構造となるように
所定温度で結晶化させる段階と、第２ＳＢＴ膜２５ｂ上
に第３ＳＢＴ膜２５ｃを形成する段階と、第３ＳＢＴ膜
内のＢｉ成分が揮発または拡散しない範囲で第３ＳＢＴ
膜２５ｃを結晶化させる段階と、第１ＳＢＴ膜２５ａ、
第２ＳＢＴ膜２５ｂ及び第３ＳＢＴ膜２５ｃを炉熱処理
して強誘電体膜２５を形成する段階とを含む。
防止する強誘電性メモリデバイスの製造方法を提供す
る。 【解決手段】 電荷蓄積電極用導電層上に第１ＳＢＴ
(ＳｒＢｉ2Ｔａ2Ｏ9)膜２５ａを形成する段階と、第１
ＳＢＴ膜内のＢｉ成分が揮発または拡散しない温度範囲
で第１ＳＢＴ膜２５ａを結晶化させる段階と、第１ＳＢ
Ｔ膜２５ａ上に第２ＳＢＴ膜２５ｂを形成する段階と、
第２ＳＢＴ膜２５ｂがペロブスカイト構造となるように
所定温度で結晶化させる段階と、第２ＳＢＴ膜２５ｂ上
に第３ＳＢＴ膜２５ｃを形成する段階と、第３ＳＢＴ膜
内のＢｉ成分が揮発または拡散しない範囲で第３ＳＢＴ
膜２５ｃを結晶化させる段階と、第１ＳＢＴ膜２５ａ、
第２ＳＢＴ膜２５ｂ及び第３ＳＢＴ膜２５ｃを炉熱処理
して強誘電体膜２５を形成する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリデバ
イスの製造方法に関し、特にキャパシタの誘電体として
強誘電性膜を用いる強誘電体メモリデバイスの製造方法
に関する。
イスの製造方法に関し、特にキャパシタの誘電体として
強誘電性膜を用いる強誘電体メモリデバイスの製造方法
に関する。
【０００２】
【従来の技術】一般に、強誘電体メモリデバイスは非揮
発性であるので、電源を落としても記憶内容はなくなら
ない。しかし、充分な薄膜の場合には自発分極の反転が
速くなり、ＤＲＡＭの様に高速で読み出し及び書き取り
が可能となる。
発性であるので、電源を落としても記憶内容はなくなら
ない。しかし、充分な薄膜の場合には自発分極の反転が
速くなり、ＤＲＡＭの様に高速で読み出し及び書き取り
が可能となる。
【０００３】また、１個のトランジスタと１個の強誘電
体キャパシタとで１ビットのメモリセルが形成できるの
で、大容量に適している。このような強誘電性膜として
は、ＳｒＢｉ２Ｔａ２Ｏ９(以下、ＳＢＴ)、ＰＺＴ、Ｐ
ｂＺｒＯ３などがある。
体キャパシタとで１ビットのメモリセルが形成できるの
で、大容量に適している。このような強誘電性膜として
は、ＳｒＢｉ２Ｔａ２Ｏ９(以下、ＳＢＴ)、ＰＺＴ、Ｐ
ｂＺｒＯ３などがある。
【０００４】図１はＳＢＴ膜を誘電体とするキャパシタ
の製造方法を示したものである。同図を参照して説明す
ると、ノード(図示せず)の形成された半導体基板１１上
に第１層間絶縁膜１３を蒸着する。接着層１５例えばＴ
ｉ層と電荷蓄積電極用導電層１７例えばＰｔ層とが順次
積層される。
の製造方法を示したものである。同図を参照して説明す
ると、ノード(図示せず)の形成された半導体基板１１上
に第１層間絶縁膜１３を蒸着する。接着層１５例えばＴ
ｉ層と電荷蓄積電極用導電層１７例えばＰｔ層とが順次
積層される。
【０００５】電荷蓄積電極用導電層１７上にＳＢＴ誘電
体膜１８を形成する。ＳＢＴ誘電体膜１８は次の様な方
法によって形成される。まず、非晶質状態でＳＢＴ膜が
塗布され、次に、約１６０乃至２６０℃で乾燥した後、
７００℃以上の高温で結晶化する。このとき、７００℃
以上で結晶化工程を行うことで、ＳＢＴ膜１８が強誘電
性を有するペロブスカイト構造となるのである。
体膜１８を形成する。ＳＢＴ誘電体膜１８は次の様な方
法によって形成される。まず、非晶質状態でＳＢＴ膜が
塗布され、次に、約１６０乃至２６０℃で乾燥した後、
７００℃以上の高温で結晶化する。このとき、７００℃
以上で結晶化工程を行うことで、ＳＢＴ膜１８が強誘電
性を有するペロブスカイト構造となるのである。
【０００６】続いて、結晶粒界を成長させるために８０
０℃で炉熱処理（ｆｕｒｎａｃｅａｎｎｅａｌｉｎｇ）
する。この様な工程を複数回繰り返すことにより所望の
厚さのＳＢＴ誘電体膜を形成する。
０℃で炉熱処理（ｆｕｒｎａｃｅａｎｎｅａｌｉｎｇ）
する。この様な工程を複数回繰り返すことにより所望の
厚さのＳＢＴ誘電体膜を形成する。
【０００７】次に、ＳＢＴ誘電体膜１８上にプレート電
極用導電層１９例えばＰｔ層が蒸着される。
極用導電層１９例えばＰｔ層が蒸着される。
【０００８】プレート電極用導電層１９、ＳＢＴ誘電体
膜１８、電荷蓄積電極用導電層１７及び接着層１５の所
定部分がパターニングされて、プレート電極、誘電体膜
及び電荷蓄積電極が形成される。
膜１８、電荷蓄積電極用導電層１７及び接着層１５の所
定部分がパターニングされて、プレート電極、誘電体膜
及び電荷蓄積電極が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、ＳＢＴ
誘電体膜１８は、７００℃以上の高温にて結晶化工程が
行われるために、次の様な問題点が生じる。
誘電体膜１８は、７００℃以上の高温にて結晶化工程が
行われるために、次の様な問題点が生じる。
【００１０】まず、７００℃の高温で結晶化工程が行わ
れる際に、ＳＢＴ膜内のＢｉ成分が外部に揮発または拡
散する。これにより、ＳＢＴ誘電体膜１８と電極１７、
１９の界面で化学反応を起こして、ＳＢＴ誘電体膜１８
と電極１７、１９の界面にＢｉ２ＰｔまたはＢｉＰｔの
様な副産物が生成する。
れる際に、ＳＢＴ膜内のＢｉ成分が外部に揮発または拡
散する。これにより、ＳＢＴ誘電体膜１８と電極１７、
１９の界面で化学反応を起こして、ＳＢＴ誘電体膜１８
と電極１７、１９の界面にＢｉ２ＰｔまたはＢｉＰｔの
様な副産物が生成する。
【００１１】また、ＳＢＴ誘電体膜１８内のＢｉが揮発
または拡散することにより、ＳＢＴ誘電体膜１８内のＢ
ｉとＴａの組成比が変化する。このため、ＳＢＴ誘電体
膜１８のヒステリシス特性及び漏れ電流特性が低下す
る。
または拡散することにより、ＳＢＴ誘電体膜１８内のＢ
ｉとＴａの組成比が変化する。このため、ＳＢＴ誘電体
膜１８のヒステリシス特性及び漏れ電流特性が低下す
る。
【００１２】従って、本発明の目的は、ＳＢＴ誘電体膜
及びＳＢＴ誘電体膜と接する電極の化学反応を抑制させ
ることにある。また、本発明の他の目的は、ＳＢＴ誘電
体膜のＢｉ成分組成比の変化を防止することにある。
及びＳＢＴ誘電体膜と接する電極の化学反応を抑制させ
ることにある。また、本発明の他の目的は、ＳＢＴ誘電
体膜のＢｉ成分組成比の変化を防止することにある。
【００１３】
【課題を解決するための手段】前述した本発明の課題を
解決するために、本発明は、トランジスタ及び電荷蓄積
ノードが具備された半導体基板を供給する段階と、前記
半導体基板の表面に電荷蓄積電極用の第１導電層を蒸着
する段階と、前記第１導電層上に第１ＳＢＴ(ＳｒＢｉ2
Ｔａ2Ｏ9)膜を形成する段階と、前記第１ＳＢＴ膜内の
Ｂｉ成分が揮発または拡散しない温度範囲で第１ＳＢＴ
膜を結晶化させる段階と、前記第１ＳＢＴ膜上に第２Ｓ
ＢＴ膜を形成する段階と、前記第２ＳＢＴ膜がペロブス
カイト構造となるように所定温度で結晶化させる段階
と、第２ＳＢＴ膜上に第３ＳＢＴ膜を形成する段階と、
第３ＳＢＴ膜内のＢｉ成分が揮発または拡散しない範囲
で第３ＳＢＴ膜を結晶化させる段階と、前記第１ＳＢＴ
膜、第２ＳＢＴ膜及び第３ＳＢＴ膜を炉熱処理して強誘
電体膜を形成する段階と、前記強誘電体膜上にプレート
電極用の第２導電層を形成する段階と、前記第２導電
層、強誘電体膜及び第１導電層を所定形態でパターニン
グしてプレート電極、強誘電体膜及び電荷蓄積電極から
なるキャパシタを形成する段階とを含むことを特徴とす
る。
解決するために、本発明は、トランジスタ及び電荷蓄積
ノードが具備された半導体基板を供給する段階と、前記
半導体基板の表面に電荷蓄積電極用の第１導電層を蒸着
する段階と、前記第１導電層上に第１ＳＢＴ(ＳｒＢｉ2
Ｔａ2Ｏ9)膜を形成する段階と、前記第１ＳＢＴ膜内の
Ｂｉ成分が揮発または拡散しない温度範囲で第１ＳＢＴ
膜を結晶化させる段階と、前記第１ＳＢＴ膜上に第２Ｓ
ＢＴ膜を形成する段階と、前記第２ＳＢＴ膜がペロブス
カイト構造となるように所定温度で結晶化させる段階
と、第２ＳＢＴ膜上に第３ＳＢＴ膜を形成する段階と、
第３ＳＢＴ膜内のＢｉ成分が揮発または拡散しない範囲
で第３ＳＢＴ膜を結晶化させる段階と、前記第１ＳＢＴ
膜、第２ＳＢＴ膜及び第３ＳＢＴ膜を炉熱処理して強誘
電体膜を形成する段階と、前記強誘電体膜上にプレート
電極用の第２導電層を形成する段階と、前記第２導電
層、強誘電体膜及び第１導電層を所定形態でパターニン
グしてプレート電極、強誘電体膜及び電荷蓄積電極から
なるキャパシタを形成する段階とを含むことを特徴とす
る。
【００１４】また、本発明は、トランジスタ及び電荷蓄
積ノードが具備された半導体基板を供給する段階と、前
記半導体基板の表面に電荷蓄積電極用の第１導電層を蒸
着する段階と、前記第１導電層上に第１ＳＢＴ(ＳｒＢ
ｉ2Ｔａ2Ｏ9)膜を形成する段階と、前記第１ＳＢＴ膜を
７００℃以下で結晶化させる段階と、前記第１ＳＢＴ膜
上に第２ＳＢＴ膜を形成する段階と、前記第２ＳＢＴ膜
を７００℃以上で結晶化させる段階と、前記第２ＳＢＴ
膜上に第３ＳＢＴ膜を形成する段階と、前記第３ＳＢＴ
膜を７００℃以下で結晶化させる段階と、前記第１ＳＢ
Ｔ膜、第２ＳＢＴ膜及び第３ＳＢＴ膜を炉熱処理して強
誘電体膜を形成する段階と、前記強誘電体膜上にプレー
ト電極用の第２導電層を形成する段階と、前記第２導電
層、強誘電体膜及び第１導電層を所定形態でパターニン
グしてプレート電極、強誘電体膜及び電荷蓄積電極から
なるキャパシタを形成する段階とを含むことを特徴とす
る。
積ノードが具備された半導体基板を供給する段階と、前
記半導体基板の表面に電荷蓄積電極用の第１導電層を蒸
着する段階と、前記第１導電層上に第１ＳＢＴ(ＳｒＢ
ｉ2Ｔａ2Ｏ9)膜を形成する段階と、前記第１ＳＢＴ膜を
７００℃以下で結晶化させる段階と、前記第１ＳＢＴ膜
上に第２ＳＢＴ膜を形成する段階と、前記第２ＳＢＴ膜
を７００℃以上で結晶化させる段階と、前記第２ＳＢＴ
膜上に第３ＳＢＴ膜を形成する段階と、前記第３ＳＢＴ
膜を７００℃以下で結晶化させる段階と、前記第１ＳＢ
Ｔ膜、第２ＳＢＴ膜及び第３ＳＢＴ膜を炉熱処理して強
誘電体膜を形成する段階と、前記強誘電体膜上にプレー
ト電極用の第２導電層を形成する段階と、前記第２導電
層、強誘電体膜及び第１導電層を所定形態でパターニン
グしてプレート電極、強誘電体膜及び電荷蓄積電極から
なるキャパシタを形成する段階とを含むことを特徴とす
る。
【００１５】
【発明の実施の形態】以下、添付図面に基づき、本発明
の好適実施例を説明する。図２を参照して説明すると、
フィールド酸化膜(図示せず)とトランジスタ(図示せず)
及び蓄積ノード(図示せず)が具備された半導体基板２１
が準備され、半導体基板２１に第１層間絶縁膜２２が形
成される。接着層２３は第１層間絶縁膜２２上に約５０
乃至５００Åの厚さで蒸着され、接着層２３としてはＴ
ｉ層、Ｔａ層が選択的に用いられる。接着層２３上に電
荷蓄積電極用の第１導電層２４、例えばＰｔ層が約１０
００乃至５０００Åの厚さで蒸着される。続いて、第１
導電層３１を結晶化するために、酸素雰囲気下、５００
乃至７００℃で１０乃至６０分間炉熱処理する。
の好適実施例を説明する。図２を参照して説明すると、
フィールド酸化膜(図示せず)とトランジスタ(図示せず)
及び蓄積ノード(図示せず)が具備された半導体基板２１
が準備され、半導体基板２１に第１層間絶縁膜２２が形
成される。接着層２３は第１層間絶縁膜２２上に約５０
乃至５００Åの厚さで蒸着され、接着層２３としてはＴ
ｉ層、Ｔａ層が選択的に用いられる。接着層２３上に電
荷蓄積電極用の第１導電層２４、例えばＰｔ層が約１０
００乃至５０００Åの厚さで蒸着される。続いて、第１
導電層３１を結晶化するために、酸素雰囲気下、５００
乃至７００℃で１０乃至６０分間炉熱処理する。
【００１６】図３を参照して説明すると、第１導電層２
４上に第１ＳＢＴ膜２５ａがスピンコーティング方式に
よって約５００乃至１０００Åの厚さでコーティングさ
れる。次に、第１ＳＢＴ膜２５ａは、１６０乃至１８０
℃で１乃至５分間１次乾燥された後、２６０乃至２８０
℃で１乃至５分間２次乾燥される。乾燥された第１ＳＢ
Ｔ膜２５ａが結晶化され、かつ、膜内のＢｉ成分が揮発
または拡散しない温度範囲望ましくは５００乃至７００
℃で、酸素雰囲気下１０乃至６０秒の間に急速熱処理さ
れる。このとき、第１ＳＢＴ膜２５ａの結晶化工程は、
膜内のＢｉ成分の揮発または拡散が生じない７００℃以
下の温度で行われるので、第１ＳＢＴ膜２５ａ内のＢｉ
成分が下部の第１導電層２４に揮発または拡散すること
はない。
４上に第１ＳＢＴ膜２５ａがスピンコーティング方式に
よって約５００乃至１０００Åの厚さでコーティングさ
れる。次に、第１ＳＢＴ膜２５ａは、１６０乃至１８０
℃で１乃至５分間１次乾燥された後、２６０乃至２８０
℃で１乃至５分間２次乾燥される。乾燥された第１ＳＢ
Ｔ膜２５ａが結晶化され、かつ、膜内のＢｉ成分が揮発
または拡散しない温度範囲望ましくは５００乃至７００
℃で、酸素雰囲気下１０乃至６０秒の間に急速熱処理さ
れる。このとき、第１ＳＢＴ膜２５ａの結晶化工程は、
膜内のＢｉ成分の揮発または拡散が生じない７００℃以
下の温度で行われるので、第１ＳＢＴ膜２５ａ内のＢｉ
成分が下部の第１導電層２４に揮発または拡散すること
はない。
【００１７】第１ＳＢＴ膜２５ａ上に第２ＳＢＴ膜２５
ｂがスピンコーティング方式によって、５００乃至１０
００Åの厚さでコーティングされる。次に、第２ＳＢＴ
膜２５ｂは、１６０乃至１８０℃で１乃至５分間１次乾
燥された後、２６０乃至２８０℃で１乃至５分間２次乾
燥される。乾燥された第２ＳＢＴ膜２５ｂが、ペロブス
カイト結晶構造を有するように、７００乃至８００℃
で、酸素雰囲気下１０乃至６０秒の間に急速熱処理され
る。ここでは７００℃以上にて結晶工程が実施されて
も、その下部には第１ＳＢＴ膜２５ａが形成されている
ので、Ｂｉ成分が下部の第１導電層２４に揮発または拡
散することがない。
ｂがスピンコーティング方式によって、５００乃至１０
００Åの厚さでコーティングされる。次に、第２ＳＢＴ
膜２５ｂは、１６０乃至１８０℃で１乃至５分間１次乾
燥された後、２６０乃至２８０℃で１乃至５分間２次乾
燥される。乾燥された第２ＳＢＴ膜２５ｂが、ペロブス
カイト結晶構造を有するように、７００乃至８００℃
で、酸素雰囲気下１０乃至６０秒の間に急速熱処理され
る。ここでは７００℃以上にて結晶工程が実施されて
も、その下部には第１ＳＢＴ膜２５ａが形成されている
ので、Ｂｉ成分が下部の第１導電層２４に揮発または拡
散することがない。
【００１８】第２ＳＢＴ膜２５ｂ上に第３ＳＢＴ膜２５
ｃがスピンコーティング方式によって、約５００乃至１
０００Åの厚さでコーティングされる。次に、第３ＳＢ
Ｔ膜２５ｃは、１６０乃至１８０℃で１乃至５分間１次
乾燥された後、２６０乃至２８０℃で１乃至５分間２次
乾燥される。乾燥された第３ＳＢＴ膜２５ｃは、膜内の
Ｂｉ成分が揮発または拡散することなく結晶化されるよ
うに、望ましくは５００乃至７００℃で、酸素雰囲気
下、１０乃至６０秒の間に急速熱処理される。このと
き、第３ＳＢＴ膜２５ｃの結晶化工程も７００℃以下で
行われるので、第３ＳＢＴ膜２５ｃ内のＢｉ成分が下部
の第１導電層２４に揮発または拡散することはない。か
つ、第３ＳＢＴ膜２５ｃは、第２ＳＢＴ膜２５ｂのＢｉ
成分が外部に揮発または拡散することを遮断するバリア
の役割を果たす。
ｃがスピンコーティング方式によって、約５００乃至１
０００Åの厚さでコーティングされる。次に、第３ＳＢ
Ｔ膜２５ｃは、１６０乃至１８０℃で１乃至５分間１次
乾燥された後、２６０乃至２８０℃で１乃至５分間２次
乾燥される。乾燥された第３ＳＢＴ膜２５ｃは、膜内の
Ｂｉ成分が揮発または拡散することなく結晶化されるよ
うに、望ましくは５００乃至７００℃で、酸素雰囲気
下、１０乃至６０秒の間に急速熱処理される。このと
き、第３ＳＢＴ膜２５ｃの結晶化工程も７００℃以下で
行われるので、第３ＳＢＴ膜２５ｃ内のＢｉ成分が下部
の第１導電層２４に揮発または拡散することはない。か
つ、第３ＳＢＴ膜２５ｃは、第２ＳＢＴ膜２５ｂのＢｉ
成分が外部に揮発または拡散することを遮断するバリア
の役割を果たす。
【００１９】一般にペロブスカイト構造をなすように結
晶化された単一のＳＢＴ膜は層状構造（ｌａｙｅｒｅｄ
ｓｔｒｕｃｔｕｒｅ）を有する。すなわち、一つの層
であっても、上下表面にはＳｒＴａＯ６膜が形成され、
中間には酸化ビスマス（ｂｉｓｍｕｔｈ ｏｘｉｄｅ）
が局在する。このとき、実質的に強誘電体として動作す
る部分はＳＢＴ膜の中間部である酸化ビスマスとなる。
晶化された単一のＳＢＴ膜は層状構造（ｌａｙｅｒｅｄ
ｓｔｒｕｃｔｕｒｅ）を有する。すなわち、一つの層
であっても、上下表面にはＳｒＴａＯ６膜が形成され、
中間には酸化ビスマス（ｂｉｓｍｕｔｈ ｏｘｉｄｅ）
が局在する。このとき、実質的に強誘電体として動作す
る部分はＳＢＴ膜の中間部である酸化ビスマスとなる。
【００２０】従って、本発明のように、中間にはペロブ
スカイト構造を持つＳＢＴ膜が形成され、その上下表面
にはＢｉの揮発を遮断するＳＢＴ膜が形成される構造
は、実質的に強誘電物質が中間に挿入された単一のペロ
ブスカイト構造と類似している。よって、上下表面に形
成された第１及び第３ＳＢＴ膜がペロブスカイト構造を
持たなくても、強誘電体特性に影響を及ぼさない。
スカイト構造を持つＳＢＴ膜が形成され、その上下表面
にはＢｉの揮発を遮断するＳＢＴ膜が形成される構造
は、実質的に強誘電物質が中間に挿入された単一のペロ
ブスカイト構造と類似している。よって、上下表面に形
成された第１及び第３ＳＢＴ膜がペロブスカイト構造を
持たなくても、強誘電体特性に影響を及ぼさない。
【００２１】次に、第１ＳＢＴ膜２５ａ、第２ＳＢＴ膜
２５ｂ及び第３ＳＢＴ膜２５ｃ膜は酸素雰囲気下７００
乃至８００℃で炉熱処理され、強誘電体膜２５が形成さ
れる。このとき、第２ＳＢＴ膜２５ｂのＢｉ成分組成比
は第１及び第３ＳＢＴ膜２５ａ、２５ｃのＢｉ成分組成
比と異なることもあるが、炉熱処理された強誘電体膜２
５の全体のＢｉ成分組成比は一定している。
２５ｂ及び第３ＳＢＴ膜２５ｃ膜は酸素雰囲気下７００
乃至８００℃で炉熱処理され、強誘電体膜２５が形成さ
れる。このとき、第２ＳＢＴ膜２５ｂのＢｉ成分組成比
は第１及び第３ＳＢＴ膜２５ａ、２５ｃのＢｉ成分組成
比と異なることもあるが、炉熱処理された強誘電体膜２
５の全体のＢｉ成分組成比は一定している。
【００２２】図４を参照して説明すると、強誘電体膜２
５上にプレート電極用の第２導電層２６例えばＰｔ層が
スパッタリング方式によって、５００乃至５０００Åの
厚さで形成される。第２導電層２６は基板温度が３００
乃至６００℃に上昇した状態で蒸着されることが望まし
い。
５上にプレート電極用の第２導電層２６例えばＰｔ層が
スパッタリング方式によって、５００乃至５０００Åの
厚さで形成される。第２導電層２６は基板温度が３００
乃至６００℃に上昇した状態で蒸着されることが望まし
い。
【００２３】次に図５を参照して説明すると、キャパシ
タを限定するためのレジストパターン(図示せず)は公知
のフォトリソグラフィー方式によって第２導電層２６上
に形成される。第２導電層２６をマスクにして、第２導
電層２６、強誘電体膜２５、第１導電層２４及び接着層
２３が所定形態でパターニングされ、プレート電極２６
ａ及び電荷蓄積電極２４ａが形成される。このようにし
てキャパシタが完成する。その後、レジストパターンが
ストリップされる。
タを限定するためのレジストパターン(図示せず)は公知
のフォトリソグラフィー方式によって第２導電層２６上
に形成される。第２導電層２６をマスクにして、第２導
電層２６、強誘電体膜２５、第１導電層２４及び接着層
２３が所定形態でパターニングされ、プレート電極２６
ａ及び電荷蓄積電極２４ａが形成される。このようにし
てキャパシタが完成する。その後、レジストパターンが
ストリップされる。
【００２４】図６を参照して説明すると、キャパシタが
形成された第１層間絶縁膜２２上にキャパシタ保護膜２
７及び平坦化特性を持つ第２層間絶縁膜２８が順次積層
される。次に、プレート電極２６ａ表面及び基板２１内
のストレージノード(図示せず)が露出するように、第２
層間絶縁膜２８とキャパシタ保護膜２７または第２層間
絶縁膜２８、キャパシタ保護膜２７及び第１層間絶縁膜
２２が選択的にエッチングされ、コンタクト孔Ｈ１、Ｈ
２が形成される。次に、コンタクト孔内部及び第２層間
絶縁膜２８上にバリア金属膜２９が蒸着される。バリア
金属膜２９表面にプレート電極２６ａとストレージノー
ドとを電気的に接続する金属配線３０が形成される。
形成された第１層間絶縁膜２２上にキャパシタ保護膜２
７及び平坦化特性を持つ第２層間絶縁膜２８が順次積層
される。次に、プレート電極２６ａ表面及び基板２１内
のストレージノード(図示せず)が露出するように、第２
層間絶縁膜２８とキャパシタ保護膜２７または第２層間
絶縁膜２８、キャパシタ保護膜２７及び第１層間絶縁膜
２２が選択的にエッチングされ、コンタクト孔Ｈ１、Ｈ
２が形成される。次に、コンタクト孔内部及び第２層間
絶縁膜２８上にバリア金属膜２９が蒸着される。バリア
金属膜２９表面にプレート電極２６ａとストレージノー
ドとを電気的に接続する金属配線３０が形成される。
【００２５】また、本発明は本実施例に限られるもので
はない。本発明では第２ＳＢＴ膜を単一で形成したが、
強誘電体膜の厚さを考慮して、図７に示すように、ペロ
ブスカイト構造を持つ第２ＳＢＴ膜を多層で形成しても
良い。
はない。本発明では第２ＳＢＴ膜を単一で形成したが、
強誘電体膜の厚さを考慮して、図７に示すように、ペロ
ブスカイト構造を持つ第２ＳＢＴ膜を多層で形成しても
良い。
【００２６】
【発明の効果】本発明によれば、強誘電体膜として用い
られるＳＢＴ膜の形成時、ＳＢＴ膜を少なくとも３層以
上で形成するが、最下部に形成されるＳＢＴ膜と最上部
に形成されるＳＢＴ膜はＢｉ成分が揮発することがない
程度の低温で結晶化工程を行い、中間部分に形成される
ＳＢＴ膜は結晶化工程が完壁に進行され得る温度範囲で
行う。このため、電極と隣接するＳＢＴ膜部分でＢｉ成
分の揮発または拡散が抑制される。
られるＳＢＴ膜の形成時、ＳＢＴ膜を少なくとも３層以
上で形成するが、最下部に形成されるＳＢＴ膜と最上部
に形成されるＳＢＴ膜はＢｉ成分が揮発することがない
程度の低温で結晶化工程を行い、中間部分に形成される
ＳＢＴ膜は結晶化工程が完壁に進行され得る温度範囲で
行う。このため、電極と隣接するＳＢＴ膜部分でＢｉ成
分の揮発または拡散が抑制される。
【００２７】従って、電極と強誘電体膜との界面におい
て、電極と強誘電体膜との間の化学反応が起こることが
なく、強誘電体膜内のＢｉ成分組成比が変化することが
ないため、ヒステリシス特性が改善され、漏れ電流を低
減することができる。
て、電極と強誘電体膜との間の化学反応が起こることが
なく、強誘電体膜内のＢｉ成分組成比が変化することが
ないため、ヒステリシス特性が改善され、漏れ電流を低
減することができる。
【００２８】なお、本発明の要旨から逸脱しない範囲内
で多様に変更・実施できる。
で多様に変更・実施できる。
【図１】従来の強誘電体キャパシタを概略的に示す断面
図である。
図である。
【図２】本発明による強誘電体キャパシタの製造方法を
説明するための断面図である。
説明するための断面図である。
【図３】本発明による強誘電体キャパシタの（図２より
後段の）製造方法を説明するための断面図である。
後段の）製造方法を説明するための断面図である。
【図４】本発明による強誘電体キャパシタの（図３より
後段の）製造方法を説明するための断面図である。
後段の）製造方法を説明するための断面図である。
【図５】本発明による強誘電体キャパシタの（図４より
後段の）製造方法を説明するための断面図である。
後段の）製造方法を説明するための断面図である。
【図６】本発明による強誘電体キャパシタの（図５より
後段の）製造方法を説明するための断面図である。
後段の）製造方法を説明するための断面図である。
【図７】本発明による他の実施形態における強誘電体キ
ャパシタの製造方法を説明するための断面図である。
ャパシタの製造方法を説明するための断面図である。
２１ 半導体基板 ２２ 第１層間絶縁膜 ２３ 接着層 ２４ 第１導電層 ２４ａ 電荷蓄積電極 ２５ 強誘電体膜 ２５ａ 第１ＳＢＴ膜 ２５ｂ 第２ＳＢＴ膜 ２５ｃ 第３ＳＢＴ膜 ２６ 第２導電層 ２６ａ プレート電極 ２７ キャパシタ保護膜 ２８ 第２層間絶縁膜 ２９ バリア金属膜 ３０ 金属配線
Claims (20)
- 【請求項１】 トランジスタ及び電荷蓄積ノードが具備
された半導体基板を供給する段階と、 前記半導体基板の表面に電荷蓄積電極用の第１導電層を
蒸着する段階と、 前記第１導電層上に第１ＳＢＴ(ＳｒＢｉ2Ｔａ2Ｏ9)膜
を形成する段階と、 前記第１ＳＢＴ膜内のＢｉ成分が揮発または拡散しない
温度範囲で、第１ＳＢＴ膜を結晶化させる段階と、 前記第１ＳＢＴ膜上に第２ＳＢＴ膜を形成する段階と、 前記第２ＳＢＴ膜がペロブスカイト構造となるように、
所定温度で結晶化させる段階と、 第２ＳＢＴ膜上に第３ＳＢＴ膜を形成する段階と、 第３ＳＢＴ膜内のＢｉ成分が揮発または拡散しない範囲
で、第３ＳＢＴ膜を結晶化させる段階と、 前記第１ＳＢＴ膜、第２ＳＢＴ膜及び第３ＳＢＴ膜を炉
熱処理して、強誘電体膜を形成する段階と、 前記強誘電体膜上にプレート電極用の第２導電層を形成
する段階と、 前記第２導電層、強誘電体膜及び第１導電層を所定形態
でパターニングしてプレート電極、強誘電体膜及び電荷
蓄積電極からなるキャパシタを形成する段階とを含むこ
とを特徴とする強誘電体メモリデバイスの製造方法。 - 【請求項２】 前記第１及び第３ＳＢＴ膜を結晶化させ
る段階は、５００乃至７００℃で急速熱処理することを
特徴とする請求項１記載の強誘電体メモリデバイスの製
造方法。 - 【請求項３】 前記急速熱処理段階は、酸素雰囲気下で
１０乃至６０秒の間に行われることを特徴とする請求項
２記載の強誘電体メモリデバイスの製造方法。 - 【請求項４】 前記第２ＳＢＴ膜を結晶化させる段階
は、７００乃至８００℃で急速熱処理することを特徴と
する請求項１記載の強誘電体メモリデバイスの製造方
法。 - 【請求項５】 前記第２ＳＢＴ膜を結晶化させる段階
は、酸素雰囲気下で１０乃至６０秒の間に行われること
を特徴とする請求項４記載の強誘電体メモリデバイスの
製造方法。 - 【請求項６】 前記第１乃至第３ＳＢＴ膜を形成する段
階は、ＳＢＴ膜を塗布する段階と、前記ＳＢＴ膜を乾燥
させる段階とを含むことを特徴とする請求項１記載の強
誘電体メモリデバイスの製造方法。 - 【請求項７】 前記ＳＢＴ膜を乾燥させる段階は、前記
ＳＢＴ膜を１６０乃至１８０℃で１乃至５分の間に１次
乾燥する段階と、２６０乃至２８０℃で１乃至５分の間
に２次乾燥する段階とを含むことを特徴とする請求項６
記載の強誘電体メモリデバイスの製造方法。 - 【請求項８】 前記第１乃至第３ＳＢＴ膜を炉熱処理す
る段階は、７００乃至８００℃で１０乃至６０分の間に
行われることを特徴とする請求項１記載の強誘電体メモ
リデバイスの製造方法。 - 【請求項９】 前記半導体基板を供給する段階と、電荷
蓄積電極用の第１導電層を形成する段階との間に、接着
層を形成する段階をさらに含むことを特徴とする請求項
１記載の強誘電体メモリデバイスの製造方法。 - 【請求項１０】 前記接着層はＴｉ、Ｔａであることを
特徴とする請求項９記載の強誘電体メモリデバイスの製
造方法。 - 【請求項１１】 前記第１及び第２導電層はＰｔ膜であ
ることを特徴とする請求項１記載の強誘電体メモリデバ
イスの製造方法。 - 【請求項１２】 トランジスタ及び電荷蓄積ノードが具
備された半導体基板を供給する段階と、 前記半導体基板の表面に電荷蓄積電極用の第１導電層を
蒸着する段階と、 前記第１導電層上に第１ＳＢＴ(ＳｒＢｉ2Ｔａ2Ｏ9)膜
を形成する段階と、 前記第１ＳＢＴ膜を７００℃以下で結晶化させる段階
と、 前記第１ＳＢＴ膜上に第２ＳＢＴ膜を形成する段階と、 前記第２ＳＢＴ膜を７００℃以上で結晶化させる段階
と、 前記第２ＳＢＴ膜上に第３ＳＢＴ膜を形成する段階と、 前記第３ＳＢＴ膜を７００℃以下で結晶化させる段階
と、 前記第１ＳＢＴ膜、第２ＳＢＴ膜及び第３ＳＢＴ膜を炉
熱処理して、強誘電体膜を形成する段階と、 前記強誘電体膜上にプレート電極用の第２導電層を形成
する段階と、 前記第２導電層、強誘電体膜及び第１導電層を所定形態
でパターニングして、プレート電極、強誘電体膜及び電
荷蓄積電極からなるキャパシタを形成する段階とを含む
ことを特徴とする強誘電体メモリデバイスの製造方法。 - 【請求項１３】 前記第１及び第３ＳＢＴ膜の結晶化段
階は５００乃至７００℃で行われることを特徴とする請
求項１２記載の強誘電体メモリデバイスの製造方法。 - 【請求項１４】 前記第２ＳＢＴ膜の結晶化段階は、７
００乃至８００℃で行われることを特徴とする請求項１
２記載の強誘電体メモリデバイスの製造方法。 - 【請求項１５】 前記第１乃至第３ＳＢＴ膜を形成する
段階は、ＳＢＴ膜を塗布する段階と、前記ＳＢＴ膜を乾
燥させる段階とを含むことを特徴とする請求項１２記載
の強誘電体メモリデバイスの製造方法。 - 【請求項１６】 前記ＳＢＴ膜を乾燥させる段階は、前
記ＳＢＴ膜を１６０乃至１８０℃で１乃至５分の間に１
次乾燥する段階と、２６０乃至２８０℃で１乃至５分の
間に２次乾燥する段階とを含むことを特徴とする請求項
１５記載の強誘電体メモリデバイスの製造方法。 - 【請求項１７】 前記第１乃至第３ＳＢＴ膜を炉熱処理
する段階は、７００乃至８００℃で１０乃至６０分の間
に行われることを特徴とする請求項１２記載の強誘電体
メモリデバイスの製造方法。 - 【請求項１８】 前記半導体基板を供給する段階と電荷
蓄積電極用の第１導電層を形成する段階との間に、接着
層を形成する段階をさらに含むことを特徴とする請求項
１２記載の強誘電体メモリデバイスの製造方法。 - 【請求項１９】 前記接着層は、Ｔｉ、Ｔａであること
を特徴とする請求項１８記載の強誘電体メモリデバイス
の製造方法。 - 【請求項２０】 前記第１及び第２導電層は、Ｐｔ膜で
あることを特徴とする請求項１２記載の強誘電体メモリ
デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998/P57284 | 1998-12-22 | ||
| KR1019980057284A KR100300877B1 (ko) | 1998-12-22 | 1998-12-22 | 백금 하부전극과 에스비티 강유전체막의 화학반응을 억제할 수있는 캐패시터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208727A true JP2000208727A (ja) | 2000-07-28 |
Family
ID=19564665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11365095A Pending JP2000208727A (ja) | 1998-12-22 | 1999-12-22 | 強誘電体メモリデバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000208727A (ja) |
| KR (1) | KR100300877B1 (ja) |
| TW (1) | TW426996B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050062862A (ko) * | 2003-12-19 | 2005-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 및 그 제조방법 |
-
1998
- 1998-12-22 KR KR1019980057284A patent/KR100300877B1/ko not_active IP Right Cessation
-
1999
- 1999-12-17 TW TW088122227A patent/TW426996B/zh not_active IP Right Cessation
- 1999-12-22 JP JP11365095A patent/JP2000208727A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100300877B1 (ko) | 2001-09-22 |
| KR20000041425A (ko) | 2000-07-15 |
| TW426996B (en) | 2001-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19990013720A (ko) | 강유전체 캐패시터와 그 제조 방법 및 그 캐패시터를이용한 메모리셀 | |
| JP4140214B2 (ja) | 不揮発性半導体メモリ素子のキャパシタ製造方法 | |
| US6338970B1 (en) | Ferroelectric capacitor of semiconductor device and method for fabricating the same | |
| JP3638518B2 (ja) | 構造化された金属酸化物含有層および半導体構造素子の製造方法 | |
| JP2000260954A (ja) | 強誘電体キャパシタ、半導体装置およびその製造方法 | |
| US6346424B1 (en) | Process for producing high-epsilon dielectric layer or ferroelectric layer | |
| US20010051381A1 (en) | Method for manufacturing a ferroelectric memory | |
| JP2000068469A (ja) | 強誘電体メモリデバイス及びその製造方法 | |
| JP2000208440A (ja) | 半導体素子のキャパシタ―電極用白金膜の形成方法 | |
| JP2001237384A (ja) | 半導体装置の製造方法 | |
| JP4940494B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2000156473A (ja) | 半導体装置およびその製造方法、キャパシタの製造方法 | |
| JP2000208727A (ja) | 強誘電体メモリデバイスの製造方法 | |
| JP3294214B2 (ja) | 薄膜キャパシタ | |
| US6783996B2 (en) | Capacitor of semiconductor device and fabrication method thereof | |
| JP2002329845A (ja) | 強誘電体メモリ素子の製造方法および強誘電体メモリ装置 | |
| JPH10270652A (ja) | 半導体記憶装置の製造方法 | |
| US20070158715A1 (en) | Ferroelectric capacitor and method for fabricating the same | |
| JP2000091511A (ja) | 半導体装置の製造方法、強誘電体キャパシタ、およびその製造方法 | |
| US7300805B2 (en) | Method of manufacturing a ferroelectric capacitor | |
| KR20020002614A (ko) | 씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자제조 방법 | |
| KR100326239B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100321690B1 (ko) | 에프램 소자의 캐패시터 제조 방법 | |
| KR100388467B1 (ko) | 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법 | |
| KR20040059436A (ko) | 강유전체 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051101 |