KR100388467B1 - 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법 - Google Patents

반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법 Download PDF

Info

Publication number
KR100388467B1
KR100388467B1 KR10-2001-0038837A KR20010038837A KR100388467B1 KR 100388467 B1 KR100388467 B1 KR 100388467B1 KR 20010038837 A KR20010038837 A KR 20010038837A KR 100388467 B1 KR100388467 B1 KR 100388467B1
Authority
KR
South Korea
Prior art keywords
bismuth
lanthanum
plasma
titanium oxide
oxide film
Prior art date
Application number
KR10-2001-0038837A
Other languages
English (en)
Other versions
KR20030002097A (ko
Inventor
김남경
안상태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0038837A priority Critical patent/KR100388467B1/ko
Publication of KR20030002097A publication Critical patent/KR20030002097A/ko
Application granted granted Critical
Publication of KR100388467B1 publication Critical patent/KR100388467B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이며, 더 자세히는 (BixLay)Ti3O12(이하, BLT라 함) 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이다. 본 발명은 BLT 박막의 어닐시 플라즈마 활성화 에너지를 이용함에 있어서, 플라즈마 균일도를 향상시켜 각 셀의 강유전체 캐패시터의 분극값이 일정하도록 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 액상의 BLT 케미컬 소오스 도포, 베이크를 통한 박막화, 플라즈마 처리, 페로브스카이트 핵 생성을 위한 급속열처리, 결정립 성장을 위한 전기로열처리의 과정을 따라 BLT막을 형성하되, 플라즈마 처리시 저주파/고주파 복합 소오스를 사용하여 플라즈마를 활성화시킴으로써 플라즈마의 균일도를 확보하고 각 셀의 강유전체 캐패시터의 분극값이 일정하도록 한다. 이는 저주파 소오스에서는 이온들의 모빌 특성이 강하게 나타나고 고주파 소오스에서는 전자들의 모빌 특성이 강하게 나타나는 원리를 이용한 것이다.

Description

반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법{A method of forming BLT layer in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이며, 더 자세히는 (BixLay)Ti3O12(이하, BLT라 함) 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이다.
강유전체 물질은 높은 유전상수(dielectric constant), 분극현상의 비휘발성(nonvolatile)으로 인해 반도체 메모리에 응용되어 DRAM(dynamic random access memory)의 고직접화(1Gb 이상) 및 새로운 형태의 비휘발성 반도체 메모리(FeRAM)의 구현에 필요한 물질로 등장하였다.
강유전체 캐패시터는 기판과의 연결 방식에 따라 NPP(non-plug poly) 구조와 PP(Plug Poly) 구조로 구분할 수 있다. 우선, NPP 구조의 강유전체 캐패시터는 모스 트랜지스터의 접합과 상부 전극이 금속배선에 의해 접속되어 상부 전극이 스토리지 노드 역할을 하며 하부 전극이 셀 플레이트 노드 역할을 한다. 반면, PP 구조의 강유전체 캐패시터는 모스 트랜지스터의 접합과 하부 전극이 폴리실리콘 플러그에 의하여 접속되어 하부 전극이 스토리지 노드 역할을 하게 되며, 상부 전극이 셀 플레이트 노드 역할을 수행하게 된다. 소자의 집적도 측면을 고려하면, NPP 구조의 강유전체 캐패시터보다는 PP 구조의 강유전체 캐패시터를 채택하는 것이 바람직하지만, PP 구조를 채용하는데는 공정상의 어려움이 따른다. 즉, 유전체 및 상/하부 전극 형성시 또는 후속 열처리 등의 고온 공정을 거치면서 산소가 확산되어 폴리실리콘 플러그 상부에 유전율이 낮은 실리콘산화막(SiO2)을 생성하게 되는데, 이 경우 외부에서 가해준 전압의 대부분이 유전율이 낮은 실리콘산화막에 걸리게 되어 소자 작동에 있어서 치명적인 결함으로 작용하게 되는 문제점이 있다.
한편, 대표적인 강유전체 물질로는 (Sr,Bi)Ta2O9(이하, SBT라 함), Pb(ZrxTix-1)O3(이하, PZT라 함) 등이 있으며, 최근에는 비스무스-레이어드 페로브스카이트(Bi-layered perovskite) 구조를 가지는 BLT에 대한 연구가 활발히 진행되고 있다. BLT는 기존 강유전체의 단점이었던 피로(Fatigue) 현상(정보를 읽고 지우는 과정을 일정 횟수이상 반복할 때 저장된 정보를 잃는 등 성능이 저하되는 현상)을 극복할 수 있는 신소재 강유전체로 각광 받고 있다.
한편, BLT는 액체 상태의 BLT 케미컬 소오스를 스핀-온(spin-on) 방식으로 기판에 도포하고, 베이크 공정을 통해 박막화 과정을 거친 후, 결정화를 위한 열처리를 실시하는 공정을 통해 형성하고 있다. 베이크 공정은 액체 상태의 BLT 케미컬 소오스에 함유된 용매(solvent)를 증발시키고 금속 원소와 결합된 저온 유기물을 제거하기 위한 것으로, 통상적으로 일정 두께의 박막을 얻기 위해서는 케미컬 소오스의 1, 2차 도포를 실시하고 있기 때문에 도포 후 각각 1, 2차 베이크를 실시하고 있다. 한편, 결정화를 위한 열처리는 급속열처리(RTA)와 전기로열처리(furnace anneal)로 나누어 진행하고 있는 바, 급속열처리는 금속 원소 및 용매와 강한 결합을 이루고 있는 유기물을 완전히 제거하고 결정 핵을 생성하며 산화를 이루기 위한 것이며, 전기로열처리는 결정 핵을 결정립으로 성장시키기 위한 것이다.
여기서, 급속열처리는 700℃ 이상의 온도에서, 전기로열처리는 650℃ 이상의 온도에서 실시하기 때문에 일정 정도 이상의 분극값을 얻기 위해서는 열적부담(thermal budget)이 증가하는 문제점이 있었다. 이러한 열적부담의 증가는전술한 바와 같은 PP 구조의 실리콘산화물 발생 문제를 악화시켜 소자의 열화를 초래한다.
이러한 문제점을 해결하기 위하여 본 출원인은 플라즈마 활성화 에너지를 이용하여 어닐 공정 온도를 낮춤으로써 소자에 가해지는 열적부담을 줄이는 기술을 제안한 바 있다[2000년 12월 8일자 출원번호 제10-2000-74484호]. 그에 따르면, BLT 케미컬 소오스 도포 및 베이크 공정 후 수행하는 어닐 공정시, 플라즈마 처리, 급속열처리, 전기로열처리 순으로 진행한다. 즉, 플라즈마 처리를 통해 박막의 산화를 이룸은 물론, 플라즈마 활성화 에너지를 이용하여 금속 원소 및 용매와 강하게 결합된 유기물을 완전히 제거하고, 결정 핵의 생성 및 성장을 유도함으로써 후속 급속열처리 및 전기로열처리시 어닐 온도를 낮출 수 있도록 하였다.
그러나, 이 기술은 산소 플라즈마 처리를 수행함에 있어서 저주파 소오스만을 사용하였기 때문에 플라즈마 분포가 균일하지 않아 강유전체 캐패시터의 분극값이 셀 마다 일정하지 않아 전기적 특성 마진이 작은 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, BLT 박막의 어닐시 플라즈마 활성화 에너지를 이용함에 있어서, 플라즈마 균일도를 향상시켜 각 셀의 강유전체 캐패시터의 분극값이 일정하도록 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
18 : 하부전극
19 : BLT막
20 : 상부전극용 전도막
상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 기판 상에 액상의 비스무스-란탄-티타늄 산화막 케미컬 소오스를 도포하는 제1 단계; 베이크 공정을 실시하여 상기 비스무스-란탄-티타늄 산화막 케미컬 소오스를 박막화하는 제2 단계; 저주파/고주파 복합 소오스를 사용하여 플라즈마를 활성화시키는 제3 단계; 플라즈마 활성화 상태에서 산소를 포함하는 가스를 공급하여 상기 박막에 금속 원소 및 용매와 결합된 유기물을 제거하고 핵 생성을 유도하는 제4 단계; 및 상기 비스무스-란탄-티타늄 산화막에 대해 페로브스카이트 구조화 열처리 및 결정립 성장을 위한 열처리를 수행하는 제5 단계를 포함하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법이 제공된다.
바람직하게, 상기 저주파/고주파 복합 소오스는 1∼10kHz의 저주파 소오스와 10kHz를 넘는 고주파 소오스를 구비한다.
바람직하게, 상기 제3 단계에서, 플라즈마 소오스 가스로 Ar, Ne, N2, O2중 적어도 어느 하나를 사용한다.
바람직하게, 상기 저주파 소오스 및 저주파 복합 소오스에 대해 각각 10∼300W 범위의 플라즈마 파워를 사용한다.
바람직하게, 상기 제3 단계에서, 1mTorr∼10Torr 범위의 공정 압력과, 300∼450℃의 웨이퍼 온도를 사용한다.
바람직하게, 상기 페로브스카이트 구조화 열처리는 500∼700℃의 온도에서급속열처리 방식으로 수행한다.
바람직하게, 상기 결정립 성장을 위한 열처리는 500∼800℃의 온도에서 10∼120분 동안 전기로열처리 방식으로 수행한다.
본 발명은 액상의 BLT 케미컬 소오스 도포, 베이크를 통한 박막화, 플라즈마 처리, 페로브스카이트 핵 생성을 위한 급속열처리, 결정립 성장을 위한 전기로열처리의 과정을 따라 BLT막을 형성하되, 플라즈마 처리시 저주파/고주파 복합 소오스를 사용하여 플라즈마를 활성화시킴으로써 플라즈마의 균일도를 확보하고 각 셀의 강유전체 캐패시터의 분극값이 일정하도록 한다. 이는 저주파 소오스에서는 이온들의 모빌 특성이 강하게 나타나고 고주파 소오스에서는 전자들의 모빌 특성이 강하게 나타나는 원리를 이용한 것이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 3은 본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정은, 우선 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11), 워드라인(12), 비트라인(14) 등을 형성하고, 그 결과물로 형성된 층간절연막(13, 15)를 선택 식각하여 하부전극 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(16) 및 실리사이드/장벽금속층(17)을 형성하고, 하부전극(18)을 형성한다. 여기서, 실리사이드는 저항성 접촉(ohmic contact)을 위한 것으로 Ti 실리사이드를 사용하는 것이 바람직하며, 장벽금속층으로는 TiN막을 사용하는 것이 바람직하다. 또한, 하부전극(18)으로는 Ir, IrOx, Ru, RuOx, Pt, W, WN, TiN 등의 물질을 사용하며, 그 증착법으로는 MOCVD, PVD, PECVD법 등을 이용할 수 있다.
다음으로, 도 2에 도시된 바와 같이 하부전극(18)이 형성된 전체 구조 상부에 액상의 BLT 케미컬을 도포하고, 베이크 공정을 실시한 다음, 산소 플라즈마 처리를 수행한다. 계속하여, 급속열처리 공정 및 전기로열처리 공정을 수행하여 BLT막(19)을 형성한다.
이 과정을 보다 자세히 살펴본다.
가) 1차 BLT 도포를 실시하고, 약 160℃ 온도로 1차 베이크를 실시하고, 다시 2차 BLT 도포를 실시하고, 약 260℃ 온도로 2차 베이크를 실시한다. 이상의 과정을 통해 BLT 케미컬 소오스 내의 용매를 제거하여 박막화하고, 금속 원소와 약하게 결합된 저온 유기물을 제거한다. 이때, 도포된 BLT 내의 Bi와 La의 조성비는 Bi가 3.25∼3.35 원자농도, La가 0.80∼0.90 원자농도가 되도록 하며, 스핀-온 방식, MOD(metal organic decomposition) 방식, LSMCD(liquid source mist chemical deposition) 등의 도포 방식을 사용한다.
나) 플라즈마 소오스 가스로 Ar, Ne, N2, O2등을 공급하여 플라즈마를 활성화시킨 상태에서 O2, N2O, H2O, H2O2등의 산화 가스를 단독으로 공급하거나 Ar, N2등의 비활성 가스를 혼합하여 공급하여 플라즈마 처리를 실시한다. 이때, 플라즈마를 활성화시키기 위하여 1∼10kHz의 저주파 소오스와 10kHz를 넘는 고주파 소오스를 복합적으로 사용하며, 플라즈마 파워는 저주파 및 고주파 소오스에 대해 각각 10∼300W 범위를 가지도록 한다. 한편, 플라즈마를 활성화시키기 위하여 1mTorr∼10Torr 범위의 공정 압력과, 300∼450℃의 웨이퍼 온도 조건을 사용한다. 이와 같은 산소 플라즈마 처리를 통해 박막의 산화를 이룸은 물론, 플라즈마 활성화 에너지를 이용하여 금속 원소 및 용매와 강하게 결합된 유기물을 완전히 제거하고, 결정 핵의 생성 및 성장을 유도한다.
다) 급속열처리를 실시한다. 급속열처리시 N2, O2, N2O 등의 산화 가스를 단독으로 공급하거나, Ar, Ne, N2등의 비활성 가스를 혼합하여 공급하며, 상압에서 100℃/초의 승온 속도(ramp-up rate)로 500∼700℃까지 승온시킨다. 이와 같은 급속열처리를 통해 BLT 박막 내에 비스무스-레이어드 페로브스카이트 구조가 형성된다.
라) 전기로열처리를 실시한다. 전기로열처리시 O2, N2O, H2O, H2O2등의 산화 가스를 단독으로 공급하거나 Ar, N2등의 비활성 가스를 혼합하여 공급하며, 500∼800℃의 온도에서 10∼120분 동안 진행한다. 이와 같은 전기로열처리를 통해 결정립을 성장시킬 수 있다.
이어서, 도 3에 도시된 바와 같이 상부전극용 전도막(20)을 형성한다. 여기서, 상부전극용 전도막(20)으로는 Ir, IrOx, Ru, RuOx, Pt, W, WN, TiN 등의 물질을 사용하며, 그 증착법으로는 MOCVD, PVD, PECVD법 등을 이용할 수 있다. 이후, 상부전극용 전도막(20) 및 BLT막(19)를 패터닝하여 단위 캐패시터를 디파인 한다.
상기와 같은 공정을 실시하는 경우, 베이크 공정 후 급속열처리 공정 전에 산소 플라즈마 처리를 더 추가함에 따라 후속 급속열처리 및 전기로열처리 온도를 낮출 수 있어 소자에 가해지는 열적부담을 줄임은 물론, 플라즈마 처리시 저주파 및 고주파 소오스를 복합적으로 사용하여 플라즈마 내의 이온들의 모빌 특성과 전자들의 모빌 특성이 복합적으로 나타나도록 함으로써 플라즈마의 균일도를 향상시킬 수 있으며, 이로 인하여 각 셀의 강유전체 캐패시터의 분극값이 일정하게 나타난다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 PP 구조의 캐패시터를 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 NPP 구조의 캐패시터를 형성하는 경우에도 적용할 수 있다.
전술한 본 발명은 BLT 박막을 유전체로 사용하는 강유전체 캐패시터의 분극값을 일정하게 확보하여 소자의 전기적 특성 마진을 증대시키는 효과가 있다.

Claims (7)

  1. 기판 상에 액상의 비스무스-란탄-티타늄 산화막 케미컬 소오스를 도포하는 제1 단계;
    베이크 공정을 실시하여 상기 비스무스-란탄-티타늄 산화막 케미컬 소오스를 박막화하는 제2 단계;
    저주파/고주파 복합 소오스를 사용하여 플라즈마를 활성화시키는 제3 단계;
    플라즈마 활성화 상태에서 산소를 포함하는 가스를 공급하여 상기 박막에 금속 원소 및 용매와 결합된 유기물을 제거하고 핵 생성을 유도하는 제4 단계; 및
    상기 비스무스-란탄-티타늄 산화막에 대해 페로브스카이트 구조화 열처리 및 결정립 성장을 위한 열처리를 수행하는 제5 단계
    를 포함하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법.
  2. 제1항에 있어서,
    상기 저주파/고주파 복합 소오스는 1∼10kHz의 저주파 소오스와 10kHz를 넘는 고주파 소오스를 구비하는 것을 특징으로 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법.
  3. 제2항에 있어서,
    상기 제3 단계에서,
    플라즈마 소오스 가스로 Ar, Ne, N2, O2중 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법.
  4. 제2항에 있어서,
    상기 저주파 소오스 및 저주파 복합 소오스에 대해 각각 10∼300W 범위의 플라즈마 파워를 사용하는 것을 특징으로 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법.
  5. 제4항에 있어서,
    상기 제3 단계에서,
    1mTorr∼10Torr 범위의 공정 압력과, 300∼450℃의 웨이퍼 온도를 사용하는 것을 특징으로 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법.
  6. 제2항에 있어서,
    상기 페로브스카이트 구조화 열처리는 500∼700℃의 온도에서 급속열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법.
  7. 제5항에 있어서,
    상기 결정립 성장을 위한 열처리는 500∼800℃의 온도에서 10∼120분 동안 전기로열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법.
KR10-2001-0038837A 2001-06-30 2001-06-30 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법 KR100388467B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038837A KR100388467B1 (ko) 2001-06-30 2001-06-30 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0038837A KR100388467B1 (ko) 2001-06-30 2001-06-30 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법

Publications (2)

Publication Number Publication Date
KR20030002097A KR20030002097A (ko) 2003-01-08
KR100388467B1 true KR100388467B1 (ko) 2003-06-25

Family

ID=27712731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0038837A KR100388467B1 (ko) 2001-06-30 2001-06-30 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법

Country Status (1)

Country Link
KR (1) KR100388467B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970054073A (ko) * 1995-12-27 1997-07-31 김광호 반도체 장치의 커패시터 제조 방법
JPH10200060A (ja) * 1997-01-14 1998-07-31 Sony Corp 強誘電体キャパシタの製造方法
KR20000003484A (ko) * 1998-06-29 2000-01-15 김영환 반도체 장치의 캐패시터 형성 방법
US6063639A (en) * 1998-10-28 2000-05-16 Hyundai Electronics Industries Co., Ltd. Method for fabricating ferroelectric capacitor of nonvolatile semiconductor memory device using plasma
JP2001044385A (ja) * 1999-07-26 2001-02-16 United Microelectronics Corp Ｄｒａｍキャパシタ誘電体膜の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970054073A (ko) * 1995-12-27 1997-07-31 김광호 반도체 장치의 커패시터 제조 방법
JPH10200060A (ja) * 1997-01-14 1998-07-31 Sony Corp 強誘電体キャパシタの製造方法
KR20000003484A (ko) * 1998-06-29 2000-01-15 김영환 반도체 장치의 캐패시터 형성 방법
US6063639A (en) * 1998-10-28 2000-05-16 Hyundai Electronics Industries Co., Ltd. Method for fabricating ferroelectric capacitor of nonvolatile semiconductor memory device using plasma
JP2001044385A (ja) * 1999-07-26 2001-02-16 United Microelectronics Corp Ｄｒａｍキャパシタ誘電体膜の製造方法

Also Published As

Publication number Publication date
KR20030002097A (ko) 2003-01-08

Similar Documents

Publication Publication Date Title
JP4140214B2 (ja) 不揮発性半導体メモリ素子のキャパシタ製造方法
KR100382719B1 (ko) 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
US6346424B1 (en) Process for producing high-epsilon dielectric layer or ferroelectric layer
JP2001237402A (ja) 構造化された金属酸化物含有層および半導体構造素子の製造方法
US20010051381A1 (en) Method for manufacturing a ferroelectric memory
US6232133B1 (en) Method for fabricating a capacitor of semiconductor memory device
KR100388467B1 (ko) 반도체 소자의 비스무스-란탄-티타늄 산화막 형성방법
KR100399075B1 (ko) 반도체 소자의 강유전체 캐패시터 형성방법
KR100362184B1 (ko) 반도체 소자의 강유전체 캐패시터 형성방법
KR100388465B1 (ko) 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법
KR100362185B1 (ko) 반도체 소자의 강유전체 캐패시터 형성방법
KR100390845B1 (ko) 반도체 소자의 강유전체 캐패시터 및 그 형성방법
KR100362198B1 (ko) 반도체 소자의 강유전체 캐패시터 형성방법
KR100388466B1 (ko) 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법
KR100390844B1 (ko) 반도체 소자의 강유전체 캐패시터 및 그 형성방법
US7300805B2 (en) Method of manufacturing a ferroelectric capacitor
KR100384847B1 (ko) 캐패시터의 제조 방법
KR100384846B1 (ko) 캐패시터의 제조 방법
JP2007184442A (ja) 強誘電体キャパシタ
KR20040059436A (ko) 강유전체 메모리 소자의 제조 방법
KR100869339B1 (ko) 비스무스계 강유전체막의 형성 방법
KR100362182B1 (ko) 강유전체 메모리 소자의 제조 방법
KR100893592B1 (ko) 강유전체 메모리 소자의 제조방법
KR20010061314A (ko) 반도체 소자의 강유전체 캐패시터 형성방법
KR20030003334A (ko) 강유전체 소자의 콘케이브 커패시터 제작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee