KR100390845B1 - 반도체 소자의 강유전체 캐패시터 및 그 형성방법 - Google Patents

반도체 소자의 강유전체 캐패시터 및 그 형성방법 Download PDF

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    • H01L28/40Capacitors
    • H01L28/60Electrodes

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이며, 더 자세히는 (BixLay)Ti3O12(이하, BLT라 함) 박막을 유전체로 사용하는 강유전체 캐패시터 구조 및 형성 공정에 관한 것이다. 본 발명은 고온에서의 BLT의 피로 현상에 의한 분극 열화를 방지할 수 있는 반도체 소자의 강유전체 캐패시터 및 그 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 BLT와 하부전극의 계면에 피로 현상이 없는 비정질 상태의 SBT(N) 초박막을 삽입한다. 이 경우 전기적 분극 특성은 BLT 박막에 의존하고, BLT의 계면이 SBT(또는 SBTN) 초박막에 의해 개질되어 피로도 특성이 개선된다.

Description

반도체 소자의 강유전체 캐패시터 및 그 형성방법{Ferroelectric capacitor in semiconductor device and forming method thereof}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 박막을 유전체로 사용하는 강유전체 캐패시터 형성 공정에 관한 것이며, 더 자세히는 (BixLay)Ti3O12(이하, BLT라 함) 박막을 유전체로 사용하는 강유전체 캐패시터 구조 및 형성 공정에 관한 것이다.
강유전체 물질은 높은 유전상수(dielectric constant), 분극현상의 비휘발성(nonvolatile)으로 인해 반도체 메모리에 응용되어 DRAM(dynamic random access memory)의 고직접화(1Gb 이상) 및 새로운 형태의 비휘발성 반도체 메모리(FeRAM)의 구현에 필요한 물질로 등장하였다.
한편, 대표적인 강유전체 물질로는 Pb(ZrxTix-1)O3(PZT), (Sr,Bi)Ta2O9(SBT), SrBi2(Ta, Nb)2O9(SBTN) 등이 있으며, 최근에는 비스무스-레이어드 페로브스카이트(Bi-layered perovskite) 구조를 가지는 BLT에 대한 연구가 활발히 진행되고 있다. BLT는 기존 강유전체의 단점이었던 피로(Fatigue) 현상(정보를 읽고 지우는 과정을 일정 횟수이상 반복할 때 저장된 정보를 잃는 등 성능이 저하되는 현상)을 극복할 수 있는 신소재 강유전체로 각광 받고 있다.
그러나, 이러한 BLT의 장점은 특정 공정 조건 즉, 650℃ 이하의 온도 조건을 적용하는 경우에만 얻을 수 있는 특성이다. 한편, 강유전체 캐패시터 형성 공정은 800℃ 이상의 고온 어닐 공정을 포함하고 있기 때문에 BLT의 피로 현상이 심하게 나타나서 실제 소자에의 적용이 어려운 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고온에서의 BLT의 피로 현상에 의한 분극 열화를 방지할 수 있는 반도체 소자의 강유전체 캐패시터 및 그 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
18 : 폴리실리콘 플러그
19 : 실리사이드막
20 : 장벽금속층
21 : 하부전극용 백금막
22 : 비정질 SBT 초박막
23 : BLT 박막
24 : 상부전극용 백금막
상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 강유전체 캐패시터에 있어서, 소정의 하부층 상에 제공되는 하부전극; 상기 하부전극 상에 제공되는 비정질 상태의 SBT(N) 박막; 비정질 상태의 SBT(N) 박막 상에 제공되는 비스무스-란탄-티타늄 산화막(BLT); 및 상기 비스무스-란탄-티타늄 산화막 상에 제공되는 상부전극을 구비하는 반도체 소자의 강유전체 캐패시터가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 기판 상에 하부전극용 전도막을 형성하는 제1 단계; 상기 하부전극용 전도막 상에 비정질 상태의 SBT(N) 박막을 형성하는 제2 단계; 비정질 상태의 SBT(N) 박막 상에 비스무스-란탄-티타늄 산화막(BLT)을 형성하는 제3 단계; 및 상기 비스무스-란탄-티타늄 산화막 상에 상부전극용 전도막을 형성하는 제4 단계를 포함하는 반도체 소자의 강유전체 캐패시터 형성방법이 제공된다.
바람직하게, 상기 SBT(N) 박막은 10∼500Å 두께로 형성한다.
바람직하게, 상기 비스무스-란탄-티타늄 산화막은 50∼2000Å 두께로 형성한다.
바람직하게, 상기 제2 단계는, 상기 하부전극 상에 비정질 상태의 SBT(N) 박막을 증착하는 제5 단계와, 700℃ 이하의 온도에서 상기 SBT(N) 박막을 어닐하는 제6 단계를 포함한다.
본 발명에서는 BLT와 하부전극의 계면에 피로 현상이 없는 비정질 상태의 SBT(N) 초박막을 삽입한다. 이 경우 전기적 분극 특성은 BLT 박막에 의존하고, BLT의 계면이 SBT(또는 SBTN) 초박막에 의해 개질되어 피로도 특성이 개선된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1 내지 도 5는 본 발명의 일 실시예에 따른 강유전체 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 강유전체 캐패시터 형성 공정은, 우선 도 1에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11), 워드라인(13), 비트라인(16) 등을 형성하고, 그 과정에서 형성된 층간절연막(15, 17)를 선택 식각하여 하부전극 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(18), 실리사이드막(19) 및 장벽금속층(20)을 형성하고, 전체 구조 상부에 하부전극용 백금막(21)을 형성한다. 여기서, 실리사이드막(19)은 저항성 접촉(ohmic contact)을 위한 것으로 Ti 실리사이드를 사용하는 것이 바람직하며, 장벽금속층(20)으로는 Ti-Al-N, Ti-Si-N 등을 사용하는 것이 바람직하다. 미설명 도면 부호 '12'는 게이트 산화막, '14'는 측벽 스페이서 산화막을 각각 나타낸 것이다.
다음으로, 도 2에 도시된 바와 같이 하부전극용 백금막(21) 상부에 10∼500Å 두께의 비정질 SBT 초박막(22)을 증착한다. 비정질 SBT 초박막(22)을 대신하여 비정질 SBTN 초박막을 사용할 수 있으며, SBT 초박막(22) 또는 비정질 SBTN 초박막 증착 후 수행하는 어닐은 700℃ 이하의 온도로 수행한다.
이어서, 도 3에 도시된 바와 같이 SBT 초박막(22) 상에 50∼2000Å 두께의 BLT 박막(23)을 증착한다. BLT 박막(23)의 증착은 스핀-온(spin-on)법, MOD(metal-orgnic decomposition)법, LSMCD(liquid source mist chemical deposition)법 등과 같이 상온에서 액상 소스를 도포하고, 솔벤트 제거를 위한 베이크 공정을 실시한 후, 300∼450℃의 온도에서 10∼500W의 플라즈마 파워를 사용하여 산소 플라즈마 처리를 수행하여 박막의 산화를 이루고, O2, N2O, N2, Ar, Ne, Kr, Xe, He 등을 단독 또는 혼합 사용한 분위기에서 500∼900℃ 온도로 급속열처리(RTA)를 수행하여 핵 생성 및 성장을 유도하고, O2, N2O, N2, Ar, Ne, Kr, Xe, He 등을 단독 또는 혼합 사용한 분위기에서 500∼900℃ 온도로 전기로(furnace)열처리를 실시하여 결정립을 성장시키는 과정을 거친다. 한편, BLT 막막(23)은 Bi가 3.25∼3.35 원자농도, La가 0.80∼0.90 원자농도를 가지도록 조성비를 조절한다.
다음으로, 도 4에 도시된 바와 같이 상부전극용 백금막(24)을 형성한다.
계속하여, 도 5에 도시된 바와 같이 상부전극용 백금막(24), BLT 박막(23),비정질 SBT 초박막(22), 하부전극용 백금막(21)을 차례로 식각하여 캐패시터 구조를 형성한다.
상기와 같은 공정을 실시하는 경우, 전기적 분극 특성은 BLT 박막에 의존하고, 피로도 특성은 SBT(또는 SBTN) 초박막에 의해 개선된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 PP 구조의 캐패시터를 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 NPP 구조의 캐패시터를 형성하는 경우에도 적용할 수 있다.
또한, 전술한 실시예에서는 상/하부전극용 전도막으로 Pt를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 상/하부전극용 전도막으로 Ir, IrOx, Ru, RuOx, W, WN, TiN 등을 사용하는 경우에도 적용된다.
전술한 본 발명은 BLT 박막의 피로도 특성을 개선하는 효과가 있으며, 이로 인하여 소자의 신뢰도 및 수율의 향상을 기대할 수 있다.

Claims (5)

  1. 반도체 소자의 강유전체 캐패시터에 있어서,
    소정의 하부층 상에 제공되는 하부전극;
    상기 하부전극 상에 제공되는 비정질 상태의 SBT(N) 박막;
    비정질 상태의 SBT(N) 박막 상에 제공되는 비스무스-란탄-티타늄 산화막(BLT); 및
    상기 비스무스-란탄-티타늄 산화막 상에 제공되는 상부전극
    을 구비하는 반도체 소자의 강유전체 캐패시터.
  2. 기판 상에 하부전극용 전도막을 형성하는 제1 단계;
    상기 하부전극용 전도막 상에 비정질 상태의 SBT(N) 박막을 형성하는 제2 단계;
    비정질 상태의 SBT(N) 박막 상에 비스무스-란탄-티타늄 산화막(BLT)을 형성하는 제3 단계; 및
    상기 비스무스-란탄-티타늄 산화막 상에 상부전극용 전도막을 형성하는 제4 단계
    를 포함하는 반도체 소자의 강유전체 캐패시터 형성방법.
  3. 제2항에 있어서,
    상기 SBT(N) 박막은 10∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
  4. 제3항에 있어서,
    상기 비스무스-란탄-티타늄 산화막은 50∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
  5. 제2항 또는 제3항에 있어서,
    상기 제2 단계는,
    상기 하부전극 상에 비정질 상태의 SBT(N) 박막을 증착하는 제5 단계와,
    700℃ 이하의 온도에서 상기 SBT(N) 박막을 어닐하는 제6 단계를 포함하는 것을 특징으로 하는 반도체 소자의 강유전체 캐패시터 형성방법.
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* Cited by examiner, † Cited by third party
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990005474A (ko) * 1997-06-30 1999-01-25 김영환 강유전체 캐패시터 및 그 제조 방법
KR19990057818A (ko) * 1997-12-30 1999-07-15 김영환 유전손실을 감소시킨 강유전체 캐패시터 제조방법
KR20010004994A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 캐패시터 형성 방법
US6204203B1 (en) * 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
KR20010045968A (ko) * 1999-11-09 2001-06-05 박종섭 반도체 소자의 캐패시터 제조방법
JP2002208678A (ja) * 2001-01-11 2002-07-26 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990005474A (ko) * 1997-06-30 1999-01-25 김영환 강유전체 캐패시터 및 그 제조 방법
KR19990057818A (ko) * 1997-12-30 1999-07-15 김영환 유전손실을 감소시킨 강유전체 캐패시터 제조방법
US6204203B1 (en) * 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
KR20010004994A (ko) * 1999-06-30 2001-01-15 김영환 반도체 소자의 캐패시터 형성 방법
KR20010045968A (ko) * 1999-11-09 2001-06-05 박종섭 반도체 소자의 캐패시터 제조방법
JP2002208678A (ja) * 2001-01-11 2002-07-26 Fujitsu Ltd 半導体装置及びその製造方法

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