KR100785837B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 하부 전극을 구성하는 결정의 배향성을 높여 높은 신뢰성을 얻을 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
제1 층간 절연막(16)을 형성한 뒤, 그 위에 SiO2 캡막(17)을 형성하고, 열처리에 의해 제1 층간 절연막(16) 및 SiO2 캡막(17)중의 수분의 탈가스를 행한다. 다음에, SiO2 캡막(17)상에 Al2O3막(18)을 형성한다. 그 다음에, 산화성 분위기 중에서 Al2O3막(18)의 열처리를 행함으로써, 그 표면의 산화를 촉진시킨다. 그 후, Al2O3막(18)상에 Pt막, PLZT막 및 IrO2막을 형성하고, 이들의 패터닝을 행함에 의해, 상부 전극(24), 용량 절연막(23) 및 하부 전극(22)을 구비한 강유전체 캐패시터를 형성한다.
반도체 장치, 층간 절연막, 강유전체 개패시터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시 형태에 의한 방법에 의해서 제조하는 강유전체 메모리의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2는 본 발명의 제1 실시 형태에 의한 강유전체 메모리의 제조 방법을 공정 순서로 나타내는 단면도.
도 3은 도 2에 이어서, 본 발명의 제1 실시 형태에 의한 강유전체 메모리의 제조 방법을 공정 순서로 나타내는 단면도.
도 4는 도 3에 이어서, 본 발명의 제1 실시 형태에 의한 강유전체 메모리의 제조 방법을 공정 순서로 나타내는 단면도.
도 5는 본 발명의 제2 실시 형태에 의한 강유전체 메모리의 제조 방법을 공정 순서로 나타내는 단면도.
도 6은 각 시료의 Pt(222) 피크의 피크 적분 강도를 나타내는 그래프.
도 7은 각 시료의 반값폭을 나타내는 그래프.
도 8은 FRAM의 메모리 셀의 일례를 나타내는 회로도.
[부호의 설명]
1:강유전체 캐패시터 2:MOS트랜지스터 3:비트선
4:워드선 5:플레이트선 11:실리콘 기판 12:소자 분리 절연막
13:CMOS 트랜지스터 14:산화 방지막 15:SiO2막
16:제1 층간 절연막 17:SiO2 캡막 18:Al2O3막
19:Pt막 20:PLZT막 21:IrO2막 22:하부 전극
23:용량 절연막 24:상부 전극
본 발명은 강유전체 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
전원을 끊어도 정보를 기억할 수 있는 불휘발성 메모리로서, 플래시 메모리나 강유전체 메모리가 알려져 있다.
플래시 메모리에서는, 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 중에 플로팅 게이트가 매립되어 있어, 플로팅 게이트에 기억 정보를 나타내는 전하를 축적함에 의해서 정보가 기억된다. 정보의 기입 및 소거를 위해서는, 절연막을 통과하는 터널 전류를 흘릴 필요가 있어, 비교적 높은 전압이 필요하게 된다.
이것에 대해, 강유전체 메모리에서는, 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보가 기억된다. 강유전체막을 1쌍의 전극간의 캐패시터 유전체 로서 갖는 강유전체 캐패시터는, 전극간의 인가 전압에 따라 분극을 일으켜, 인가 전압을 제거해도 자발분극을 갖는다. 인가 전압의 극성을 반전시키면, 자발분극의 극성도 반전한다. 이 자발분극을 검출하면 정보를 판독할 수 있다. 강유전체 메모리는, 플래시 메모리에 비해 저전압으로 작동하여, 전력 절약으로 고속의 기입을 할 수 있다.
도 8(a) 및 (b)는, FRAM의 메모리 셀의 일례를 나타내는 회로도이다. 도 8(a)에 나타내는 구성은, 1비트의 정보의 기억에 2개의 트랜지스터(Ta 및 Tb)와 2개의 캐패시터(Ca 및 Cb)를 사용하는 2T/2C 형식이며, 현재, 일반적으로 사용되고 있다. 이 형식에서는, 1개의 캐패시터(Ca)에“1" 또는 “O"의 정보를 기억하고, 다른 한쪽의 캐패시터(Cb)에 반대의 정보를 기억하는 상보적인 동작이 행해진다. 프로세스의 변동에 대해서 강한 구성이지만, 도 8(b)에 나타내는 1T/1C 형식에 비해서, 셀 면적이 약 2배로 된다.
도 8(b)에 나타내는 구성은, 1비트의 정보의 기억에 1개의 트랜지스터(T1 또는 T2)와 1개의 캐패시터(C1 또는 C2)를 사용하는 1T/1C 형식이다. 이 구성은 DRAM과 동일하고, 셀 면적이 작아 고집적화가 가능하다.
그러나, 메모리 셀로부터 판독된 전하가“1"의 정보인지, 그렇지 않으면“O"의 정보인지를 판정하기 위해서, 기준 전압이 필요하다. 이 기준 전압을 발생시키는 레퍼런스 셀(reference cell)은, 판독할 때마다 분극을 반전시키게 되므로, 피로(疲勞)에 의해, 메모리 셀보다도 빨리 열화해버린다. 또한, 1T/1C 형식에서는, 판정의 마진이 2T/2C에 비해서 좁게 되어, 프로세스의 변동에 대해서 약하다. 이 때문에, 아직 실용화는 되어 있지 않다.
다음에, 도 8(a) 및 (b)에 나타내는 바와 같은 FRAM의 제조에 적합한 종래의 반도체 장치의 제조 방법에 대해서 설명한다.
FRAM의 강유전체막은, 티탄산지르콘산납(PZT), La 도프 PZT(PLZT) 등의 PZT계 재료나, SrBi2Ta2O9(SBT, Y1), SrBi2(Ta, Nb)2O 9(SBTN, YZ) 등의 Bi층상 구조 화합물 등으로 형성된다.
종래, 강유전체 박막의 막형성 방법으로는, 졸겔법 또는 스퍼터법이 사용되고 있다. 이들 막형성 방법에 의해, 하부 전극 상에 비결정상의 강유전체막을 형성하고, 그 후, 열처리에 의해서, 강유전체막을 페로브스카이트(perovskite) 구조의 결정으로 결정화시킨다.
강유전체막의 결정화는 산화성 분위기에서 행해지기 때문에, 캐패시터 전극은 Pt 등의 귀금속이나 산화해도 도전성을 갖는 IrO2, SrRuO3, La0.5Sr 0.5CoO3 등으로 형성된다.
그런데, 높은 신뢰성의 강유전체 캐패시터를 얻기 위해서는, 강유전체막의 막질이 하부 전극막의 결정성의 영향을 받기 쉽기 때문에, 배향성이 높은 하부 전극막을 형성하는 것이 필요하게 된다. 종래 방법으로서, 층간 절연막상에 티탄(Ti) 및 플라티나(Pt)를 순차 형성한 적층 구조의 하부 전극막을 형성하는 방법이 있다. 이 방법에서 Ti막을 Pt막의 아래에 형성해둠은, 층간 절연막과 Pt막 사이의 밀착성을 향상시키기 위해서이다. Ti막을 형성하지 않은 경우에는, Pt막의 형성 후의 공정에서, Pt막이 층간 절연막으로부터 박리할 가능성이 높기 때문이다.
일반적으로, Pt막은 스퍼터법에 의해 형성하고 있지만, 막형성 온도를 높게 하면, Pt막과 Ti막이 반응하여, <111> 방향으로 강하게 자기배향되지 않고 랜덤 배향한 Pt막이 얻어진다. 이 때문에, 막형성 온도를 실온으로 하고 있다.
그러나, 실온에서 형성한 Pt막의 결정립 지름은 20nm정도로 작고, 결정의 상태는 침상 결정으로 되어 있다. 이러한 상황에 대해, 강유전체 캐패시터의 특성을 더욱 양호하게 하기 위해서, Pt막의 결정립을 크게 하여, 기둥상 결정으로 하는 것이 요망된다.
그래서, 고온에서 강한 배향성의 Pt막을 형성하기 위해서, Ti막 대신에 산화 티탄(TiO2)막을 사용하는 방법이 검토되었다. TiO2막을 사용한 경우에는, Pt막과 TiO2막의 반응이 억제된다. 따라서, Pt막을 500℃정도의 고온에서 막형성할 수 있게 되어, 이 결과, 결정이 <111>방향으로 강하게 배향하여, 결정립 지름이 100∼150nm로 큰 기둥상 결정으로 되는 Pt막을 얻을 수 있게 된다.
그러나, 탈가스 처리가 행해진 층간 절연막 상에 TiO2막을 형성하면, TiO2막의 결정성이 열화해 버린다. 또한, 이것이 원인으로 되어, Pt막의 결정성을 개선하는 능력이 저하하여, Pt막 상의 강유전체막의 결정성의 개선이 불충분해져 버린다. 이 결과, 높은 신뢰성이 얻어지지 않는다. 탈가스 처리는, 층간 절연막 중의 수분 및 수소 등을 제거하는 처리이다. 강유전체막은 매우 환원되기 쉬운 막이기 때문에, 이러한 탈가스 처리를 강유전체 캐패시터의 형성 전에 행해두지 않으면, 강유전체막의 환원에 수반하여 강유전체 캐패시터의 특성이 현저히 저하해 버린다. 따라서, TiO2막을 사용한 경우라도, 충분한 특성은 얻어지지 않는다.
또한, 하부 전극막의 결정성을 개선하는 방법이, 특허 문헌 1(특개2002-289793호 공보)에도 개시되어 있다. 특허 문헌 1에 개시된 방법에서는, 탈가스 처리가 행해진 층간 절연막상에 SiO2막을 형성하고, 그 위에 Ti막을 형성하고 있다. 다음에, Ti막을 열산화함에 의해서 산화 티탄막으로 하고, 그 위에 강유전체 캐패시터의 하부 전극으로 되는 Pt막을 형성하고 있다. 이 종래의 방법에 의하면, Pt막의 결정성이 향상한다.
그러나, 이 종래의 방법에서는, Ti막의 배향성은, 그 막형성 시의 챔버내의 수분(물의 분압)에 의해서 변화해버린다. 즉, Ti막의 배향성은, 하지 SiO2막 중에 존재하는 수분의 영향을 받기 쉽다. 이 때문에, Ti막의 배향 안정성이 충분하다고는 말할 수 없다.
특허 문헌 1에는, 탈가스 처리가 행해진 층간 절연막상에 저온에서 비결정 상태의 Al2O3막을 형성하고, 그 위에 Ti막을 형성하는 방법도 개시되어 있다. 이 종래의 방법에 의하면, 비결정 상태의 Al2O3막은, 층간 절연막에 함유되는 수분의 영향을 받지 않기 때문에, 안정하게 Pt막의 결정성이 향상한다. 또한, Ti막의 퇴적 및 산화의 2공정분만큼 공정수가 저감된다.
그러나, Al2O3막상에 Pt막을 형성하는 방법에서도, 1T/1C 형식의 강유전체 메모리에 적용한 경우에는, 안정한 특성은 얻어지지만, Pt막의 결정성은 충분하다고는 말할 수 없고, 국소적으로 스위칭 전하량이 작은 셀이 형성되어, 충분한 신뢰성을 확보함이 곤란하다.
본 발명은, 하부 전극을 구성하는 결정의 배향성을 높여서 높은 신뢰성을 얻을 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본원 발명자는, 상기 과제를 해결하고자 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양에 이르렀다.
본 발명에 의한 반도체 장치에서는, 표면이 평탄화된 층간 절연막 상에, 산화 실리콘막이 형성되어 있다. 상기 산화 실리콘막 상에는, 산화알루미늄막이 형성되어 있다. 또한, 상기 산화 알루미늄막 상에 강유전체 캐패시터가 형성되어 있다.
본 발명에 의한 제1 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에 층간 절연막을 형성한 뒤, 상기 층간 절연막의 표면을 평탄화한다. 다음에, 상기 층간 절연막 상에 산화 실리콘막을 형성한다. 그 다음에, 상기 산화 실리콘막 및 상기 층간 절연막을 가열함에 의해, 상기 산화 실리콘막 및 상기 층간 절연막으로부터 수분을 제거한다. 그 후, 상기 산화 실리콘막상에 산화 알루미늄막을 형성한다. 또한, 상기 산화 알루미늄막 상에 강유전체 캐패시터를 형성한다.
본 발명에 의한 제2 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에 층간 절연막을 형성한 뒤, 상기 층간 절연막의 표면을 평탄화한다. 다음에, 상기 층간 절연막상에 산화 알루미늄막을 형성한다. 그 다음에, 산화 분위기 중에서 상기 산화 알루미늄막을 가열한다. 또한, 상기 산화 알루미늄막 상에 강유전체 캐패시터를 형성한다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대해서, 첨부한 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시 형태에 의한 방법에 의해서 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는, 한 방향으로 뻗은 복수의 비트선(3), 및 비트선(3)이 뻗은 방향에 대해서 수직인 방향으로 뻗은 복수의 워드선(4) 및 플레이트선(5)이 마련되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선 (5)이 구성하는 격자와 정합하게 하여, 복수개의 본 실시 형태에 의한 강유전체 메모리의 메모리 셀이 어레이상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 캐패시터(1) 및 MOS 트랜지스터(2)가 마련되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2)의 한쪽의 소스·드레인은 비트선(3)에 접속되고, 다른쪽의 소스·드레인은 강유전체 캐패시터(1)의 한쪽 전극에 접속되어 있다. 또한, 강유전체 캐패시터(1)의 다른쪽의 전극이 플레이트선(5)에 접속되어 있다. 또한, 각 워드선(4) 및 플레이트선(5)은 그들이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은, 그것 이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 뻗은 방향, 비트선(3)이 뻗은 방향은, 각각 행방향, 열방향으로 부른다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 캐패시터(1)에 마련된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
(제1 실시 형태)
다음에, 본 발명의 제1 실시 형태에 대해서 설명한다. 단, 여기서는, 편의상, 강유전체 메모리의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 2 내지 도 4는, 본 발명의 제1 실시 형태에 의한 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순서로 나타내는 단면도이다.
본 실시 형태에서는, 먼저, 도 2(a)에 나타내는 바와 같이, 실리콘 기판(11)의 표면에 소자 분리 절연막(12)을 형성한다. 다음에, 소정의 활성 영역(트랜지스터 형성 영역)에, 각각 불순물을 선택적으로 도입하여, 웰(도시하지 않음)을 형성한다. 실리콘 기판(11)의 도전형은 p형 또는 n형의 어느 것이라도 좋다. 그 다음에, 활성 영역내에, LDD 구조의 CMOS 트랜지스터(13)를 형성한다. 그 후, CMOS 트랜지스터(13)를 덮는 산화 방지막(14)을 CVD법에 의해 형성한다. 산화 방지막(14)으로는, 예를 들면 두께가 200nm의 SiON막을 형성한다. 이어서, 산화 방지막(14) 상에, 예를 들면 두께가 600nm의 SiO2막(15)을 CVD법에 의해 형성한다. 산화 방지막(14) 및 SiO2막(15)으로 제1 층간 절연막(16)이 구성된다. 또한, SiO2막(15)을 형성할 때에는, 반응 가스로서 예를 들면 TEOS(Tetra ethyl ortho silicate)를 사용한다.
다음에, 도 2(b)에 나타내는 바와 같이, 제1 층간 절연막(16)의 소자 분리용 절연막(12)과의 계면을 기준으로 한 두께가, 예를 들면 785nm로 되도록, 화학 기계 연마(CMP)법에 의해 SiO2막(15)을 표면으로부터 연마하여 평탄화한다.
그 다음에, 도 2(c)에 나타내는 바와 같이, SiO2막(15)상에 CVD법에 의해 SiO2 캡막(17)(산화 실리콘막)을 형성한다. 이 때의 반응 가스로는, 예를 들면 TEOS를 사용한다. 또한, SiO2 캡막(17)의 두께는, 300nm이하로 하는 것이 바람직하고, 예를 들면 100nm로 한다. 그 후, N2 분위기 중에서, 650℃, 30분간의 어닐링을 행함에 의해, 제1 층간 절연막(16) 및 SiO2 캡막(17)의 탈가스(탈수)를 충분히 행한다. 또한, 이 때의 열처리 온도는 650℃이하로 하는 것이 바람직하다. 이것은, 열처리 온도를 650℃보다 고온으로 하면, 스트레스에 의해 스위칭 전하량이 저하하기 때문이다.
그 후, SiO2 캡막(17)상에 고주파 스퍼터법에 의해 Al2O3막(18)을 형성한다. Al2O3막(18)의 두께는, 예를 들면 20nm로 한다. 이 때의 막형성 조건을 표 1에 나타낸다.
[표 1]
가스압 Ar 가스유량 RF 파워 시간
0.7Pa 20sccm 2.0kW 40초간
이어서, RTA 장치를 사용하여, O2 분위기에서, 650℃, 60초간의 열처리를 행함으로써, Al2O3막(18)의 표면을 충분히 열산화함에 의해, Al2O3막(18)의 표면에 잉여의 Al이 존재하지 않도록 한다. 이 열처리에서는, 그 온도를 제1 층간 절연막(16) 및 SiO2 캡막(17)의 탈가스를 행한 온도 이하로 하는 것이 바람직하다. 이것은, 이 온도보다도 높은 온도로 열처리를 행하면, 그 후에 Al2O3막(18)상에 형성하는 Pt막의 결정성이 낮아지기 때문이다. 그 원인으로는, 높은 온도에서 Al2O3막(18)에 대한 열처리를 행하면, 제1 층간 절연막(16) 및 SiO2 캡막(17)으로부터 수분이 빠져나가서, 이 수분이 Al2O3막(18)중에 포함되도록 되기 때문인 것으로 생각된다. 또한, 이 열처리 시에는, 통상의 가열로를 사용해도 좋다.
다음에, 도 3(b)에 나타내는 바와 같이, Al2O3막(18)상에 강유전체 캐패시터의 하부 전극으로 되는 Pt막(19)(하부 전극막)을 스퍼터법에 의해 형성한다. Pt막(19)의 두께는, 예를 들면 150nm로 한다. 이 때의 막형성 조건을 표 2에 나타낸다.
[표 2]
Ar 가스압 DC 파워 시간 온도
0.6Pa 0.5kW 180초간 450℃
다음에, 마찬가지로 도 3(b)에 나타내는 바와 같이, Pt막(19)상에 강유전체 캐패시터의 용량 절연막으로 되는 PLZT(강유전체)막(20)을 스퍼터법에 의해 비결정 상태로 형성한다. PLZT막(20)의 두께는, 예를 들면 150nm로 한다. 이 때의 막형성 조건을 표 3에 나타낸다.
[표 3]
Ar 가스압 RF 파워 시간
0.7Pa 1.0kW 260초간
그 후, O2 농도가 2.5체적%인 Ar 및 O2의 혼합 분위기 중에서, 585℃, 90초간의 급속 가열 처리를, 상온으로부터의 온도상승 속도를 125℃/초로 하여 행한다. 이러한 불활성 분위기 중에서의 저온의 열처리에 의해, PLZT막(20)이 결정화되어, PLZT막(20)의 결정은, 바람직한 <111> 방향으로 우선 배향한다.
이어서, 마찬가지로 도 3(b)에 나타내는 바와 같이, PLZT막(20)상에 강유전체 캐패시터의 상부 전극으로 되는 산화 이리듐(IrO2)막(21)(상부 전극막)을 스퍼터법에 의해 형성한다. IrO2막(21)의 두께는, 예를 들면 200nm로 한다. 이 때의 막형성 조건을 표 4에 나타낸다.
[표 4]
가스압 Ar 가스유량 O2 가스유량 DC 파워 시간
0.8Pa 100sccm 63sccm 2.0kW 30초간
여기서, 상부 전극막으로서 도전성 산화물인 IrO2를 사용함은 PLZT막(20)의 수소 열화를 억제하기 위해서이지만, Pt막 및 SrRuO3(SRO)막 등을 상부 전극막으로 서 사용해도 좋다. 단, Pt는 수소 분자에 대해서 촉매 작용을 갖고 있기 때문에, 수소 래디칼을 발생시키기 쉽고, 이것에 의해 PLZT막(20)을 환원하여, 열화시키기 쉽다. 따라서, Pt를 사용함은 바람직하다고 할 수 없다. 이것에 대해서, IrO2, SRO는 촉매 작용을 갖고 있지 않기 때문에, 수소 래디칼을 발생하기 어려워, PLZT막(20)의 수소 열화를 일으키기 어렵다.
다음에, O2 농도가 1체적%의 Ar 및 O2의 혼합 분위기 중에서, 725℃, 20초간의 급속 열처리를, 온도상승 속도를 125℃/초로 행한다. 상술한 바와 같이, PLZT막(20)의 결정화를 585℃라는 저온에서 행하면, PLZT막(20) 중의 결정은 <111> 방향으로 배향한다. 이 PLZT막(20)에 대해, 미량의 산소 분위기 중에서 더 열처리를 행함에 의해, PLZT막(20)의 결정 격자 중의 산소 결함이 보충되는 동시에, PLZT막(20)의 치밀화가 일어난다.
또한, PLZT막(20)을 치밀화시키는 열처리를, IrO2막(21)의 형성전에 행하면, PLZT막(20)중에 존재하는 다량의 기포가 1개소에 모여, 이것을 표면에서 관찰하면, PLZT막(20)의 입계부(粒界部)에 핀홀이 열린 상태로 보인다. 따라서, PLZT막(20)을 치밀화시키는 열처리를 IrO2막(21)의 형성전에 행하는 것은 바람직하지 않다. 이것에 대해서, 본 실시 형태와 같이, IrO2막(21)의 형성 후에, PLZT막(20)을 치밀화시키는 열처리를 행하면, PLZT막(20)의 표면 거칠음이 방지되고, PLZT막(20)의 표면이 평활하게 되어, PLZT막(20)과 IrO2막(21)의 계면의 평탄도가 매우 높아진다. 따라서, 이 계면에 생길 가능성이 있는 결함도 감소하는 것으로 생각된다. 또한, 증기압이 높은 Pb 및 PbO는, 열처리 시에 PLZT막(20)으로부터 탈리하기 쉽지만, 본 실시 형태에서는, 이 열처리 시에는 PLZT막(20)이 IrO2막(21)에 의해서 덮여 있기 때문에, Pb 등의 탈리를 억제하는 효과도 얻어진다.
PLZT막(20)을 치밀화시킨 뒤에는, IrO2막(21)상에 강유전체 캐패시터의 상부 전극의 패턴 형상을 가진 레지스트 패턴(도시하지 않음)을 형성하여, 이 레지스트 패턴을 마스크로서 IrO2막(21)을 에칭한다. 이 결과, 도 3(c)에 나타내는 바와 같이, IrO2막(21)으로부터 상부 전극(24)이 얻어진다. 다음에, 레지스트 패턴을 제거하고, 강유전체 캐패시터의 용량 절연막의 패턴 형상을 가진 레지스트 패턴(도시하지 않음)을 새롭게 형성하여, 이 레지스트 패턴을 마스크로서 PLZT막(20)을 에칭한다. 이 결과, 도 3(c)에 나타내는 바와 같이, PLZT막(20)으로부터 용량 절연막(23)이 얻어진다. 또한, 레지스트 패턴을 제거하여, 강유전체 캐패시터의 하부 전극의 패턴 형상을 가진 레지스트 패턴(도시하지 않음)을 새롭게 형성하고, 이 레지스트 패턴을 마스크로서 Pt막(19) 및 Al2O3막(18)을 에칭한다. 이 결과, 도 3(c)에 나타내는 바와 같이, Pt막(19)으로부터 하부 전극(22)을 얻을 수 있어, 강유전체 캐패시터가 형성된다.
그 다음에, 도 4에 나타내는 바와 같이, 수소에 의해서 환원되기 쉬운 PLZT로 되는 용량 절연막(23)을 수소로부터 보호하기 위해서, 수소를 트랩하기 쉬운 PLZT막을 보호막(25)으로서 스퍼터법에 의해 전면(全面)에 형성한다. 보호막(25)의 두께는, 예를 들면 50nm로 한다. 그 후, 제2 층간 절연막으로서 SiO2막(26)을 CVD법에 의해 전면에 형성한다. SiO2막(26)의 두께는, 예를 들면 1500nm로 한다. 이어서, CMP에 의해 SiO2막(26)을 평탄화한다.
이어서, CMOS 트랜지스터(13)의 소스/드레인 확산층 상의 실리사이드층까지 도달하는 컨택트홀(27)을, 소정 형상의 레지스트 패턴(도시하지 않음)을 마스크로서 드라이 에칭에 의해, SiO2막(26), 보호막(25), SiO2 캡막(17), SiO2막(15) 및 산화 방지막(14)에 형성한다.
다음에, 레지스트 패턴을 제거하고, 컨택트홀(27)내에 밀착층으로서 Ti막 및 TiN막을 형성한 뒤, W막을 더 매립한다. 또한, 이들 도전막에 대해서 CMP를 행함으로써, 밀착층 및 W막으로 되는 도전성 플러그(28)를 컨택트홀(27)내에 잔존시킨다.
그 다음에, 상부 전극(24)까지 도달하는 컨택트홀(30) 및 하부 전극(22)까지 도달하는 컨택트홀(29)을, 다른 소정 형상의 레지스트 패턴(도시하지 않음)을 마스크로서 드라이 에칭에 의해, SiO2막(26) 및 보호막(25)에 형성한다.
그 후, 레지스트 패턴을 제거하고, CMOS 트랜지스터(13)를 구성하는 확산층과 상부 전극(24)을 접속하는 부분 등을 포함하는 Al 배선(31)을 SiO2막(26) 상에 형성한다.
또한, 도시하지 않지만, 층간 절연막의 형성, 컨택트 플러그의 형성 및 밑으로부터 제2층째 이후의 배선의 형성 등을 더 행한다. 또한, 예를 들면 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 캐패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 제1 실시 형태에 의하면, Al2O3막(18)의 형성 전에, 제1 층간 절연막(16) 상에 SiO2 캡막(17)을 형성하고 있기 때문에, Al2O3막(18)의 평탄성이 한층더 향상하고, 그 위에 형성되는 Pt막(19)의 결정성이 한층더 향상한다. 또한, Al2O3막(18)을 형성한 뒤에, 열처리를 행함으로써 Al2O3막(18)의 표면에 잉여의 Al이 존재하지 않도록 하고 있으므로, 이 처리에 의해서도 Pt막(19)의 결정성이 한층 더 향상한다. 이 결과, 높은 신뢰성을 얻을 수 있다. 또한, Pt막(19)과 Al2O3막(18)의 밀착성은 양호하기 때문에, Pt막(19)을 Ti막 상에 형성할 필요는 없다. 따라서, Pt막(19)을 고온에서 형성해도 배향성이 저하하지 않고, Pt막(19)을 입경이 100∼150nm정도의 기둥상 결정으로 구성할 수 있다.
또한, 제1 실시 형태에서, Al2O3막(18)을 형성한 뒤의 열처리를 생략해도 좋다. 이 경우라도, SiO2 캡막(17)의 존재에 의해 높은 신뢰성이 얻어진다.
(제2 실시 형태)
다음에, 본 발명의 제2 실시 형태에 대해서 설명한다. 여기서도, 편의상, 강유전체 메모리의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 5 는, 본 발명의 제2 실시 형태에 의한 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순서로 나타내는 단면도이다.
제2 실시 형태에서는, 도 5(a)에 나타내는 바와 같이, 제1 실시 형태와 동일하게 하여 산화 방지막(14) 및 SiO2막(15)으로 이루어지는 제1 층간 절연막(16)을 형성한 뒤, N2 분위기 중에서, 650℃, 30분간의 어닐링을 행함으로써, 제1 층간 절연막(16)의 탈가스(탈수)를 충분히 행한다. 또한, 이 때의 열처리 온도는, 제1 실시 형태와 동일하게, 650℃이하로 함이 바람직하다. 또한, SiO2막(15)상에, SiO2 캡막(17)을 형성하지 않고, Al2O3막(18)을 형성한다.
다음에, 제1 실시 형태와 동일하게, RTA 장치를 사용하여, O2 분위기에서, 650℃, 60초간의 열처리를 행함으로써, Al2O3막(18)의 표면을 충분히 열산화함에 의해, Al2O3막(18)의 표면에 잉여의 Al이 존재하지 않도록 한다.
그 다음에, 도 5(b)에 나타내는 바와 같이, Al2O3막(18)상에, 제1 실시 형태와 동일하게 하여, Pt막(19)(하부 전극막), PLZT막(20) 및 IrO2막(21)을 순차 형성하고, 또한, IrO2막(21)의 형성 후의 열처리를 행함으로써, PLZT막(20)을 치밀화시킨다.
또한, 도 5(c)에 나타내는 바와 같이, 제1 실시 형태와 동일하게 하여, IrO2 막(21), PLZT막(20), Pt막(19) 및 Al2O3막(18)의 패터닝을 행함에 의해, 강유전체 캐패시터를 형성한다.
그 후, 제1 실시 형태와 동일한 공정을 거침으로써, 강유전체 캐패시터를 가진 강유전체 메모리를 완성시킨다.
이러한 제2 실시 형태에서는, SiO2 캡막(17)을 형성하지 않지만, Al2O3막(18)을 형성한 뒤에, 열처리를 행함으로써 Al2O3막(18)의 표면에 잉여의 Al가 존재하지 않도록 하고 있으므로, Pt막(19)의 결정성이 향상하여, 높은 신뢰성을 얻을 수 있다.
다음에, 본원 발명자가 실제로 행한 실험의 결과에 대해서 설명한다.
이 실험은, 다음과 같은 요령으로 행하였다. 먼저, 반도체 기판 상에 CM0S 트랜지스터를 형성한 뒤, 이 CMOS 트랜지스터를 덮는 층간 절연막을 CVD에 의해 형성하였다. 다음에, 층간 절연막의 표면을 평탄화하여, 하기 표 5에 나타내는 처리를 행하였다. 산화 Si막(SiO2 캡막)의 형성에서는, 두께가 1OOnm인 산화 Si막을 형성하였다. 산화 Si막(층간 절연막을 포함함)의 열처리에서는, N2 분위기 중에서 650℃, 30분간의 열처리를 행하였다. 산화 Al막(Al2O3)의 형성에서는, 두께가 20nm인 산화 Al막을 형성하였다. 산화 Al막의 열처리에서는, RTA 장치를 사용하여, O2 분위기 중에서 650℃, 60초간의 열처리를 행하였다. 또한, 이들 위에 Pt막을 형성하여, 이 Pt막의 결정성의 조사를 행하였다.
[표 5]
시료 No. 1 2 3 4 5
산화 Si막의 형성 없슴 없슴 없슴 있슴 있슴
산화 Si막의 열처리 있슴 있슴 있슴 있슴 있슴
산화 Al막의 형성 있슴 있슴 있슴 있슴 있슴
산화 Al막의 열처리 없슴 있슴 있슴 없슴 있슴
결정성의 조사에서는, 시료마다 Pt(222) 피크의 피크 적분 강도를 X선 회절법에 의해 측정하였다. 측정 개소는, 웨이퍼의 중심부 및 주변부로 하였다. 또한, 웨이퍼의 중심부에 대해서는, Pt(222)피크에 관하여 록킹 커브 측정을 행하여, 피크의 반값폭을 측정하였다. 피크 적분 강도는, 높을수록 Pt의 결정이 가지런함을 나타내고, 결정성이 양호함을 나타낸다. 또한, 반값폭은, 작을수록 Pt의 결정이 가지런함을 나타내고, 결정성이 양호함을 나타낸다. 이들 결과를 도 6 및 도 7에 나타낸다.
도 6 및 도 7에 나타내는 바와 같이, 시료 No.2 및 No.3에서는, 종래의 방법에 상당하는 방법으로 제조된 시료 No.1과 비교하면, 산화 Al막에 대한 열처리를 행했기 때문에, 적분 강도가 높아지는 동시에, 반값폭이 작아졌다. 이것은, 시료 No.2 및 No.3의 쪽이 시료 No.1보다도 결정성이 양호함을 나타내고 있다. 또한, 시료 No.2 및 No.3에서는, 동일한 처리를 행하고 있지만, 이것은, 재현성을 확인하기 위해서 행한 것이다.
또한, 시료 No.4에서는, 산화 Al막에 대한 열처리는 행하지 않지만, 산화 Si막을 형성했기 때문에, 시료 No.1과 비교하면, 적분 강도가 높아지는 동시에, 반값폭이 작아지게 되어, 결정성이 양호하였다.
또한, 시료 No.5에서는, 산화 Si막을 형성하는 동시에, 산화 Al막에 대한 열처리를 행했기 때문에, 상승 효과에 의해, 적분 강도가 현저하게 높아지는 동시에, 반값폭이 현저하게 작아져서, 결정성이 매우 양호하였다.
또한, 도 6에 나타내는 바와 같이, X선 회절 강도는, 주변부보다도 중앙부 쪽이 약했지만, 이것은, Pt막의 두께가, 주변부 쪽이 두껍게 되었기 때문인 것으로 생각된다.
또한, 본원 발명자가, 산화 Al막의 열처리 온도를 750℃로 한 것 외에는, 시료 No.2 및 No.3에 대해서 행한 처리와 동일한 처리를 행하여 다른 시료를 제조하여, 이 시료의 결정성을 조사한 결과, 시료 No.1 보다 양호하지만, 시료 No.2 및 No.3보다 약간 뒤떨어진 결과를 얻을 수 있었다. 이것은, 산화 Al막의 열처리 온도를 산화 Si막의 열처리 온도보다도 높게 함으로써, 산화 Al막의 열처리 시에 탈가스가 생겼기 때문인 것으로 생각된다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 예를 들면, 강유전체 재료로서 PZT 또는 PLZT 이외에, 예를 들면, SBT 및 SBTN 등을 사용해도 좋다. 또한, 강유전체막의 막형성 방법은, MOCVD법에 한정되지 않고, 다른 막형성 방법, 예를 들면, 졸겔법, 스퍼터법 등을 사용해도 좋다.
또한, 본 발명이 적용되는 반도체 장치는, 상술한 강유전체 메모리에 한정되는 것은 아니며, 강유전체 캐패시터를 구비하는 것이면, 적용할 수 있다. 예를 들 면, 다이나믹·랜덤·엑세스·메모리(DRAM) 등에 적용할 수도 있다.
이하, 본 발명의 여러 태양을 부기로서 정리하여 기재한다.
(부기 1)
표면이 평탄화된 층간 절연막과,
상기 층간 절연막상에 형성된 산화 실리콘막과,
상기 산화 실리콘막상에 형성된 산화 알루미늄막과,
상기 산화 알루미늄막상에 형성된 강유전체 캐패시터
를 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 강유전체 캐패시터는, Pt막을 포함하는 하부 전극을 갖는 것을 특징으로 하는 부기 1 기재의 반도체 장치.
(부기 3)
상기 강유전체 캐패시터에 접속된 트랜지스터를 갖는 것을 특징으로 하는 부기 1 또는 2 기재의 반도체 장치.
(부기 4)
반도체 기판의 위쪽에 층간 절연막을 형성하는 공정과,
상기 층간 절연막의 표면을 평탄화하는 공정과,
상기 층간 절연막상에 산화 실리콘막을 형성하는 공정과,
상기 산화 실리콘막 및 상기 층간 절연막을 가열함에 의해, 상기 산화 실리콘막 및 상기 층간 절연막으로부터 수분을 제거하는 공정과,
상기 산화 실리콘막상에 산화 알루미늄막을 형성하는 공정과,
상기 산화 알루미늄막상에 강유전체 캐패시터를 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5)
상기 산화 알루미늄막을 형성하는 공정과 상기 강유전체 캐패시터를 형성하는 공정의 사이에, 산화 분위기 중에서 상기 산화 알루미늄막을 가열하는 공정을 갖는 것을 특징으로 하는 부기 4 기재의 반도체 장치의 제조 방법.
(부기 6)
상기 산화 Si막의 두께를 300nm이하로 하는 것을 특징으로 하는 부기 4 또는 5 기재의 반도체 장치의 제조 방법.
(부기 7)
상기 산화 실리콘막 및 상기 층간 절연막을 가열하는 공정에서의 열처리 온도를 650℃이하로 하는 것을 특징으로 하는 부기 5 또는 6 기재의 반도체 장치의 제조 방법.
(부기 8)
상기 산화 알루미늄막을 가열하는 공정에서의 열처리 온도를, 상기 산화 실리콘막 및 상기 층간 절연막을 가열하는 공정에서의 열처리 온도 이하로 하는 것을 특징으로 하는 부기 5 내지 7 중의 어느 한 항 기재의 반도체 장치의 제조 방법.
(부기 9)
반도체 기판의 위쪽에 층간 절연막을 형성하는 공정과,
상기 층간 절연막의 표면을 평탄화하는 공정과,
상기 층간 절연막상에 산화 알루미늄막을 형성하는 공정과,
산화 분위기 중에서 상기 산화 알루미늄막을 가열하는 공정과,
상기 산화 알루미늄막상에 강유전체 캐패시터를 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
상기 층간 절연막의 표면을 평탄화하는 공정과 상기 산화 알루미늄막을 형성하는 공정의 사이에, 상기 층간 절연막을 가열함에 의해, 상기 층간 절연막으로부터 수분을 제거하는 공정을 갖는 것을 특징으로 하는 부기 9 기재의 반도체 장치의 제조 방법.
(부기 11)
상기 층간 절연막을 가열하는 공정에서의 열처리 온도를 650℃이하로 함을 특징으로 하는 부기 10 기재의 반도체 장치의 제조 방법.
(부기 12)
상기 산화 알루미늄막을 가열하는 공정에서의 열처리 온도를, 상기 층간 절연막을 가열하는 공정에서의 열처리 온도 이하로 하는 것을 특징으로 하는 부기 10 또는 11 기재의 반도체 장치의 제조 방법.
(부기 13)
상기 층간 절연막을 형성하는 공정 전에, 상기 반도체 기판의 표면에, 상기 강유전체 캐패시터에 접속되는 트랜지스터를 형성하는 공정을 갖는 것을 특징으로 하는 부기 4 내지 12 중의 어느 한 항 기재의 반도체 장치의 제조 방법.
(부기 14)
상기 산화 Al막을, 고주파 스퍼터법에 의해 형성하는 것을 특징으로 하는 부기 4 내지 13 중의 어느 한 항 기재의 반도체 장치의 제조 방법.
(부기 15) 상기 강유전체 캐패시터를 형성하는 공정은, Pt막을 포함하는 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 4 내지 14 중의 어느 한 항 기재의 반도체 장치의 제조 방법.
본 발명에 의하면, 강유전체 캐패시터의 아래에 존재하는 산화 알루미늄막, 즉 강유전체 캐패시터의 하지막의 상태를, 강유전체 캐패시터의 하부 전극을 형성할 때, 그 배향성을 양호하게 하는 상태로 할 수 있다. 따라서, 강유전체 캐패시터의 신뢰성을 높일 수 있다.

Claims (10)

  1. 표면이 평탄화된 층간 절연막과,
    상기 층간 절연막상에 형성된 산화 실리콘막과,
    상기 산화 실리콘막상에 형성된 산화 알루미늄막과,
    상기 산화 알루미늄막상에 형성된 플래너형(planar-structure type) 강유전체 캐패시터
    를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 강유전체 캐패시터는, Pt막을 포함하는 하부 전극을 갖는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 위쪽에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막의 표면을 평탄화하는 공정과,
    상기 층간 절연막상에 산화 실리콘막을 형성하는 공정과,
    상기 산화 실리콘막 및 상기 층간 절연막을 가열함에 의해, 상기 산화 실리콘막 및 상기 층간 절연막으로부터 수분을 제거하는 공정과,
    상기 산화 실리콘막상에 산화 알루미늄막을 형성하는 공정과,
    상기 산화 알루미늄막상에 플래너형 강유전체 캐패시터를 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 산화 알루미늄막을 형성하는 공정과 상기 강유전체 캐패시터를 형성하는 공정 사이에, 산화 분위기중에서 상기 산화 알루미늄막을 가열하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 산화 알루미늄막을 가열하는 공정에서의 열처리 온도를, 상기 산화 실리콘막 및 상기 층간 절연막을 가열하는 공정에서의 열처리 온도 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판의 위쪽에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막의 표면을 평탄화하는 공정과,
    상기 층간 절연막상에 산화 알루미늄막을 형성하는 공정과,
    산화 분위기중에서 상기 산화 알루미늄막을 가열하는 공정과,
    상기 산화 알루미늄막상에 플래너형 강유전체 캐패시터를 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 층간 절연막의 표면을 평탄화하는 공정과 상기 산화 알루미늄막을 형성 하는 공정 사이에, 상기 층간 절연막을 가열함에 의해, 상기 층간 절연막으로부터 수분을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 산화 알루미늄막을 가열하는 공정에서의 열처리 온도를, 상기 층간 절연막을 가열하는 공정에서의 열처리 온도 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제3항 내지 제8항 중 어느 한 항에 있어서,
    상기 산화 Al막을, 고주파 스퍼터법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제3항 내지 제8항 중 어느 한 항에 있어서,
    상기 강유전체 캐패시터를 형성하는 공정은, Pt막을 포함하는 하부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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