JP2003086776A

JP2003086776A - 半導体装置及びその製造方法

Info

Publication number: JP2003086776A
Application number: JP2001272899A
Authority: JP
Inventors: Soichiro Ozawa; 聡一郎小澤; Jeffrey Scott Cross; ジェフリースコットクロス; Yoshimasa Horii; 義正堀井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-09-10
Filing date: 2001-09-10
Publication date: 2003-03-20

Abstract

(57)【要約】【課題】強誘電体キャパシタを有する半導体装置に関
し、強誘電体キャパシタの特性の劣化を抑制すること。【解決手段】半導体基板１０上に形成された絶縁膜２２
と、絶縁膜２２上に形成されたキャパシタＱの第１電極
２３と、第１電極２３の上にＭＯＣＶＤ法で形成され且
つ還元作用を持つ粒子の濃度が１×１０¹⁹個／cm³未満
である強誘電体膜２４と、強誘電体膜２４の上に形成さ
れた前記キャパシタＱの第２電極２５とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、強誘電体キャパシタを有する半導体
装置に関する。

【０００２】

【従来の技術】電源を切っても情報を保持でき、しかも
省電力で書き込みや読み出しのできるメモリとして、強
誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目されてい
る。ＦｅＲＡＭは転送トランジスタと強誘電体キャパシ
タからなるメモリセルを有している。強誘電体キャパシ
タは、下部電極と上部電極により強誘電体膜を挟んだ構
造を有している。

【０００３】強誘電体キャパシタを構成する強誘電体膜
は、チタン酸ジルコン酸鉛（ＰＺＴ）、LaドープＰＺＴ
（ＰＬＺＴ）等のＰＺＴ系材料や、SrBi₂Ta₂O₉（ＳＢ
Ｔ、Ｙ１）、SrBi₂(Ta、Nb)₂O₉（ＳＢＴＮ、ＹＺ）等の
Bi層状構造化合物材料等があり、それらの材料は、ゾル
ゲル法、スパッタ法、ＭＯＣＶＤ法等によって成膜され
る。

【０００４】通常、強誘電体膜は、下部電極上にアモル
ファス相の強誘電体膜を形成した後に、熱処理によって
強誘電体膜をペロブスカイト構造へと結晶化させる。つ
いで上部電極を強誘電体膜上に形成してキャパシタ構造
を得る。

【０００５】上部電極の材料としてプラチナ（Pt）を用
いるのが一般的である。プラチナを用いた上部電極はリ
ーク電流が小さく、キャパシタの分極特性のヒステリシ
スカーブを大きくできるなどの利点があるが、疲労特性
が悪いこと、半導体デバイスを作る過程での劣化が大き
いこと、信頼性が悪いことが知られている。そのような
Pt上部電極については例えば1998年秋（59回）応物29a-
K-4 に記載がある。

【０００６】Pt上部電極の問題点を解決するために、Ir
O₂やSrRuO₃（ＳＲＯ）などの酸化導電材を用いた上部電
極の開発が行われている。IrO₂から上部電極を形成する
ことについては、例えばISIF 2000, 12th Internationa
l Symposium on IntergratedFerroelectrics Nop.017C
に記載がある。また、ＳＲＯよりなる上部電極を用いる
ことについては、例えば1999年春（60回）応物2p-A-6に
記載がある。

【０００７】それらIrO₂、ＳＲＯのような導電性酸化物
材料よりなる電極を用いることにより、疲労特性、劣化
を抑制して信頼性を改善することができる。

【０００８】一方、還元雰囲気、特に水素原子が強誘電
体の特性を劣化させることはよく知られている。そのた
め、強誘電体と水素を接触させないようにして半導体装
置を形成する方法が採られてきた。例えばK. Kushida-
A., J. Appl. Phys,. 85, 1069, 1999 には、上部電極
上に形成されたPbO 膜によって上部電極を透過する水素
の強誘電体膜への拡散を防ぐことが報告されている。

【０００９】また、特許第３１５７７３４号公報では、
強誘電体と層間膜の間に水を通さないTiO 等の膜を形成
して強誘電体への水素の拡散を防いでいる。

【００１０】さらに、特開平8-37282 号公報では、層間
膜中の水素原子濃度を１０×１０²¹個／cm³以下にする
ことで、水素原子に起因する強誘電体膜の劣化を抑制で
きることが示されている。

【００１１】

【発明が解決しようとする課題】しかし、強誘電体キャ
パシタの還元を防止するために従来採用されている種々
の構造は、半導体装置製造の工程を増やすものであった
り、或いは過剰に水素工程を避けることによってキャパ
シタ以外の素子特性の改善が図れなくなることがある。

【００１２】本発明の目的は、強誘電体キャパシタ特性
の劣化を抑制できる半導体装置及びその製造方法を提供
することにある。

【００１３】

【課題を解決するための手段】上記した課題は、半導体
基板上に形成された絶縁膜と、前記絶縁膜上に形成され
たキャパシタの第１電極と、前記第１電極上にＣＶＤに
より形成され且つ還元作用を持つ粒子の濃度が１×１０
¹⁹個／cm³未満である前記キャパシタ用の強誘電体膜
と、前記強誘電体膜の上に形成された前記キャパシタの
第２電極とを有することを特徴とする半導体装置によっ
て解決される。

【００１４】また、上記した課題は、半導体基板上に絶
縁膜を介してキャパシタの第１電極を形成する工程と、
前記キャパシタの強誘電体膜を前記第１電極上にＣＶＤ
法により形成する工程と、前記キャパシタの第２電極を
前記強誘電体膜上に形成する工程と、前記キャパシタの
上方に膜を形成する工程とを有する半導体装置の製造方
法において、前記強誘電体膜を形成した後の工程で、前
記強誘電体膜中の還元作用を持つ粒子の濃度を１×１０
¹⁹個／cm³未満にすることを特徴とする半導体装置の製
造方法によって解決される。

【００１５】また、上記した課題は、半導体基板にトラ
ンジスタを形成する工程と、前記半導体基板上に絶縁膜
を介してキャパシタの第１電極を形成する工程と、前記
キャパシタの強誘電体膜を前記第１電極上に形成する工
程と、前記キャパシタの第２電極を前記強誘電体膜上に
形成する工程と、前記キャパシタの上方に膜を形成する
工程とを有する半導体装置の製造方法において、前記キ
ャパシタを形成した後の工程で、前記強誘電体膜中の還
元作用を持つ粒子の濃度が１×１０¹⁹個／cm³未満とな
る条件で、前記トランジスタの特性を改善するために水
素含有雰囲気中で前記半導体基板を加熱する工程を有す
ることを特徴とする半導体装置の製造方法によって解決
される。

【００１６】本発明によれば、強誘電体膜中の還元作用
を持つ粒子の濃度、例えば水素原子と重水素原子の濃度
の総和を１×１０¹⁹個／cm³未満としたので、水素、重
水素等に起因する強誘電体の劣化を防いで強誘電体キャ
パシタの特性を抑制できことが実験により明らかになっ
た。

【００１７】また、水素原子と重水素原子の総和を１×
１０¹⁷個／cm³未満とすることにより、さらにキャパシ
タ特性の劣化を防止することができる。

【００１８】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。

【００１９】図１〜図１６は本発明の一実施形態の半導
体装置の製造方法を工程順に示す断面図である。なお、
本実施形態の半導体装置としてＦｅＲＡＭを例に挙げて
説明する。

【００２０】まず、図１に示す断面構造を得るまでの工
程を説明する。

【００２１】図１に示すように、ｐ型シリコン（半導
体）基板１０表面に、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により素子分離絶縁膜１１を選択的に形成
する。素子分離絶縁膜１１としてSTI (Shallow Trench
Isolation)を採用してもよい。

【００２２】続いて、シリコン基板１０のメモリセル領
域１、周辺回路領域２における所定の活性領域（トラン
ジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的
に導入して、ｐウェル１２ａ及びｎウェル１２ｂを形成
する。なお、図１には示していないが、周辺回路領域２
ではＣＭＯＳを形成するためにｐウェル（不図示）も形
成される。

【００２３】その後、シリコン基板１０の活性領域表面
を熱酸化して、ゲート絶縁膜１０ａとしてシリコン酸化
膜を形成する。

【００２４】次に、シリコン基板１０の上側全面にアモ
ルファスシリコン膜及びタングステンシリサイド膜を順
次形成し、これらのアモルファスシリコン膜及びタング
ステンシリサイド膜をフォトリソグラフィ法により所定
の形状にパターニングして、ゲート電極１３ａ〜１３ｃ
及び配線１４を形成する。なお、ゲート電極１３ａ〜１
３ｃを構成するアモルファスシリコン膜の代わりにポリ
シリコン膜を形成してもよい。

【００２５】メモリセル領域１では、１つのｐウェル１
２ａ上には２つのゲート電極１３ａ，１３ｂが並列に配
置され、それらのゲート電極１３ａ、１３ｂはワード線
ＷＬの一部を構成する。

【００２６】次に、メモリセル領域１において、ゲート
電極１３ａ，１３ｂの両側のｐウェル１２ａ内にｎ型不
純物をイオン注入して、ｎチャネルＭＯＳトランジスタ
のソース・ドレインとなるｎ型不純物拡散領域１５ａを
形成する。これと同時に、周辺回路領域２のｐウェル
（不図示）にもｎ型不純物拡散領域を形成してもよい。
続いて、周辺回路領域２において、ゲート電極１３ｃの
両側のｎウェル１２ｂにｐ型不純物をイオン注入して、
ｐチャネルＭＯＳトランジスタのソース・ドレインとな
るｐ型不純物拡散領域１５ｂを形成する。ｎ型不純物と
ｐ型不純物の打ち分けは、レジストパターンを使用して
行われる。

【００２７】その後に、シリコン基板１０の全面に絶縁
膜を形成した後、その絶縁膜をエッチバックしてゲート
電極１３ａ〜１３ｃ及び配線１４の両側部分に側壁絶縁
膜１６として残す。その絶縁膜として、例えばＣＶＤ
（化学気相成長）法により酸化シリコン（SiO₂）を形成
する。

【００２８】さらに、ゲート電極１３ａ，１３ｂと側壁
絶縁膜１６をマスクに使用して、メモリセル領域１のｎ
型不純物拡散領域１５ａ内に再びｎ型不純物をイオン注
入することにより、ｎ型不純物拡散領域１５ａをＬＤＤ
構造にする。これと同時に周辺回路領域２におけるｎ型
不純物拡散領域１５ａもＬＤＤ構造にする。また、周辺
回路領域２におけるｐ型不純物拡散領域１５ｂ内に再び
ｐ型不純物をイオン注入することにより、ｐ型不純物拡
散領域をＬＤＤ構造にする。

【００２９】以上の工程により、ｐウェル１２ａにはゲ
ート電極１３ａ，１３ｂとＬＤＤ構造のｎ型不純物拡散
層１５ａを有する２つのＭＯＳトランジスタＴ₁、Ｔ₂
が形成される。また、ｎウェル１２ｂにはゲート電極１
３ｃとＬＤＤ構造のｐ型不純物拡散層１５ｂを有するＭ
ＯＳトランジスタＴ₃が形成される。

【００３０】次に、ＭＯＳトランジスタを覆うカバー膜
として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜
をプラズマＣＶＤ法によりシリコン基板１０の全面に形
成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ
法により、第１の層間絶縁膜１７として膜厚１．０μｍ
程度の酸化シリコン（SiO₂）をカバー膜３の上に成長さ
せる。

【００３１】続いて、第１の層間絶縁膜１７の緻密化処
理として、例えば常圧の窒素雰囲気中で第１の層間絶縁
膜１７を７００℃の温度で３０分間熱処理する。その後
に、第１の層間絶縁膜１７の上面を化学的機械研磨（Ｃ
ＭＰ）法により平坦化する。

【００３２】次に、図２に示す構造を形成するまでの工
程を説明する。

【００３３】まず、フォトリソグラフィ法によりカバー
膜３と第１層間絶縁膜１７をパターニングして、不純物
拡散領域１５ａ，１５ｂに到達する深さのコンタクトホ
ール１７ａ〜１７ｄと、配線１４に到達する深さのビア
ホール１７ｅをそれぞれ第１の層間絶縁膜１７に形成す
る。その後、第１の層間絶縁膜１７上面とホール１７ａ
〜１７ｅ内面に膜厚２０ｎｍのTi（チタン）薄膜と膜厚
５０ｎｍのTiN （チタンナイトライド）薄膜をスパッタ
法により順に形成する。さらに、ＣＶＤ法によりタング
ステン（Ｗ）をTiN 薄膜上に成長する。これにより、コ
ンタクトホール１７ａ〜１７ｄ、ビアホール１７ｅ内に
タングステン膜が埋め込まれた状態となる。

【００３４】その後、第１の層間絶縁膜１７上面が露出
するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣ
ＭＰ法により研磨する。これによりホール１７ａ〜１７
ｅ内に残されたチタン膜、窒化チタン膜及びタングステ
ン膜は、それぞれ導電性プラグ１８ａ〜１８ｅとして使
用される。

【００３５】メモリセル領域１の１つのｐウェル１２ａ
において２つのゲート電極１３ａ，１３ｂに挟まれるｎ
型不純物拡散領域１５ａ上の第１の導電性プラグ１８ａ
は後述するビット線に接続され、さらに、残り２つの第
２の導電性プラグ１８ｂは後述するキャパシタに接続さ
れる。

【００３６】次に、図３に示すように、シランとアンモ
ニアを用いるプラズマＣＶＤ法により、第１の層間絶縁
膜１７上と導電性プラグ１８ａ〜１８ｅの上にSiON（絶
縁膜）膜２１を１２０ｎｍの厚さに形成する。このSiON
膜２１は、導電性プラグ１８ａ〜１８ｅの酸化を防止す
るために形成される。さらに、反応ガスとしてＴＥＯＳ
と酸素を用いるプラズマＣＶＤ法により厚さ１５０ｎｍ
のSiO₂膜２２をSiON膜２１上に形成する。なお、SiO₂膜
２２は、第１の層間絶縁膜１７への水の侵入を防止する
ために形成される。

【００３７】その後、SiON膜２１、SiO₂膜２２の緻密化
のために、それらの膜を例えば常圧の窒素雰囲気中で温
度６５０℃で３０分間熱処理する。

【００３８】次に、図４に示すように、ＤＣスパッタ法
により、膜厚１０〜３０ｎｍのチタンと膜厚１００〜３
００ｎｍのプラチナをSiO₂膜２２上に純に形成して二層
構造の第１導電膜を形成する。なお、第１の導電膜２３
ａとして、イリジウム、ルテニウム、酸化ルテニウム、
酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO
₃)等の膜を形成してもよい。

【００３９】続いて、ＲＦスパッタ法により、第１の導
電膜２３ａの上に強誘電体膜２４ａとして、ランタン・
カルシウム・ストロンチウムドープトチタン酸ジルコン
酸鉛（ＰＬＣＳＺＴ）膜をスパッタ法により１００〜３
００ｎｍ、例えば２００ｎｍの厚さに形成する。

【００４０】スパッタ条件は、ターゲットとして焼結し
たＰＬＣＳＺＴを用い、Arガスを用い、１．０Pa、ＲＦ
パワー１kWである。この処理中にはＰＬＣＳＺＴ膜を水
素又は重水素中に曝す工程は無く、ＰＬＣＳＺＴ膜中へ
の水素と重水素の混入は考えられない。また、後述する
ようにアニール後のＰＬＣＳＺＴ膜中の水素と重水素の
濃度は１×１０¹⁹個／cm³以下であることから、ＰＬＣ
ＳＺＴ膜のas-depo 膜中の水素又は重水素の濃度も１×
１０¹⁹個／cm³以下であることが容易に推定できる。な
お、ＰＬＣＳＺＴ膜の代わりにＰＺＴ系材料膜を形成す
る場合も同様である。

【００４１】続いて、強誘電体膜２４ａの結晶化処理と
して、酸素雰囲気中で温度６００〜８５０℃、３０〜１
２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を
行う。例えば、温度７５０℃で６０秒間アニールする。

【００４２】強誘電体材料膜の形成方法としては、上記
したスパッタ法の他にスピンオン法、ゾル−ゲル法、Ｍ
ＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ（有機
金属ＣＶＤ）法があり、ＭＯＣＶＤ法については後述す
る。

【００４３】強誘電体膜２４ａの材料としてはＰＬＣＳ
ＺＴの他に、ＰＺＴ、ＰＬＺＴのような他のＰＺＴ系材
料や、SrBi₂Ta₂O₉、SrBi₂(Ta、Nb)₂O₉等のBi層状構造化
合物材料、その他の金属酸化物強誘電体であってもよ
い。

【００４４】そのような強誘電体膜２４ａを形成した後
に、その上に第２の導電膜２５ａとして酸化イリジウム
(IrO₂)膜をスパッタ法により１００〜３００ｎｍの厚さ
に形成する。なお、第２の導電膜２５ａとして、Pt膜も
しくはＳＲＯ膜をスパッタ法により形成してもよい。

【００４５】次に、第２の導電膜２５ａの上にレジスト
を塗布し、さらにレジストを露光、現像して上部電極形
状にパターニングする。その後に、レジストパターンを
マスクに使用して第２の導電膜２５ａをドライエッチン
グして、第２の導電膜２５ａをキャパシタの上部電極２
５にする。この後に、レジストを酸素プラズマによりア
ッシングして除去する。

【００４６】次に、上部電極２５のパターン形成により
ダメージを受けた強誘電体膜２４ａを酸素雰囲気中で６
５０℃、６０分の条件でアニールし、これにより強誘電
体膜の膜質を改善する。これによる強誘電体膜２４ａ中
の還元作用を持つ粒子、例えば水素、重水素等の粒子の
濃度は１×１０¹⁷個／cm³未満である。

【００４７】この後に、Al₂O₃よりなる保護膜を上部電
極２５、強誘電体膜２４ａの上に形成してもよいが、ス
パッタ法により強誘電体膜２４ａを形成する場合には省
略する。

【００４８】続いて、強誘電体２４ａ及び第１の導電膜
２３ａをフォトリソグラフィ法により順次パターニング
する。なお、第１の導電膜２３ａをパターニングした後
に、酸素含有雰囲気内で温度６５０℃で６０分間加熱し
て強誘電体膜２４ａの膜質を改善する。

【００４９】これにより、強誘電体膜２４ａはキャパシ
タ用の誘電体膜２４となり、第１の導電膜２３ａはキャ
パシタ用の下部電極２３となる。そして、上部電極２
５、誘電体膜２４及び下部電極２３によりキャパシタＱ
が構成される。

【００５０】以上のような工程を経てキャパシタＱを形
成した後に、図６に示すように、全面にSiO₂膜及びＳＯ
Ｇ膜からなる２層構造の第２の層間絶縁膜２６を形成
し、この第２の層間絶縁膜２６によりキャパシタＱを覆
う。そのSiO₂膜は、ＴＥＯＳガスを用いるプラズマＣＶ
Ｄ法により、成長温度が３９０℃、パワーが４００Ｗの
条件でシリコン基板１０の上側全面に１００〜３００ｎ
ｍの厚さで形成される。また、ＳＯＧ膜は、ＴＥＯＳ膜
上にＳＯＧ溶液を８０〜２００ｎｍの厚さに塗布した後
に、これを加熱することにより形成される。

【００５１】そして、フォトリソグラフィ法により第２
の層間絶縁膜２６をパターニングして、キャパシタＱの
上部電極２５の上にコンタクトホール２６ａを形成す
る。その後、誘電体膜２４に対して回復アニールを実施
する。具体的には、酸素雰囲気中で５００〜６５０℃の
温度で３０〜１２０分間加熱する。

【００５２】次に、第２の層間絶縁膜２６、SiON膜２
１、SiO₂膜２２をフォトリソグラフィ法によりパターニ
ングして、メモリセル領域１の第２の導電性プラグ１８
ｂの上にコンタクトホール２６ｂを形成して第２の導電
性プラグ１８ｂを露出させる。そして、第２の層間絶縁
膜２６上とコンタクトホール２６ａ，２６ｂ内に、膜厚
１００ｎｍのTiN 膜をスパッタ法により形成する。続い
て、そのTiN 膜をフォトリソグラフィ法でパターニング
することにより、メモリセル領域１においてコンタクト
ホール２６ａ，２６ｂを通してｐウェル１２ａ上の第２
の導電性プラグ１８ｂとキャパシタ上部電極２５とを電
気的接続するための局所配線（ローカル配線）２７を形
成する。

【００５３】次に、図７に示すような構造を形成するま
での工程を説明する。

【００５４】まず、局所配線２７と第２の層間絶縁膜２
６の上に、プラズマＣＶＤ法によりＴＥＯＳ膜を２００
〜４００ｎｍの厚さに形成する。このＴＥＯＳ膜は第３
の層間絶縁膜３１として使用される。

【００５５】続いて、メモリセル領域１における第３の
層間絶縁膜３１からその下方のSiON膜２１までをフォト
リソグラフィ法によりパターニングすることにより、ｐ
ウェル１２ａの中央位置の第１の導電性プラグ１８ａの
上にコンタクトホール３１ａを形成するとともに、周辺
回路領域２の各導電性プラグ１８ｃ〜１８ｅ上にもコン
タクトホール３１ｃ〜３１ｅを形成する。

【００５６】さらに、第３の層間絶縁膜３１の上とコン
タクトホール３１ｃ〜３１ｅの中にTi膜，TiN 膜、Al
（アルミニウム）膜及びTiN 膜の４層を順次積層し、こ
れらの金属膜をパターニングすることにより、メモリセ
ル領域１でビット線３２ａを形成するとともに、周辺回
路領域２では配線３２ｃ〜３２ｅを形成する。これらの
ビット線３２ａ、配線３２ｃ〜３２ｅは、一層目のアル
ミニウム配線となる。

【００５７】なお、メモリセル領域１のビット線３２ａ
は第１の導電性プラグ１８ａに接続され、また、周辺回
路領域２の配線３２ｃ〜３２ｅは各導電性プラグ１８ｃ
〜１８ｅに接続される。

【００５８】ビット線３２ａ、配線３２ｃ〜３２ｅを構
成する各金属膜の膜厚として例えば最下層のTi膜を２０
ｎｍの厚さ、下側のTiN 膜を５０ｎｍの厚さ、Al膜を５
００ｎｍの厚さ、上側のTiN 膜を１００ｎｍの厚さとす
る。

【００５９】次に、図８に示すような構造を形成するま
での工程を説明する。

【００６０】まず、ＴＥＯＳガスと酸素(O₂)ガスを使用
するプラズマＣＶＤ法により、２．０μｍの厚さのSiO₂
からなる第４の層間絶縁膜３３を第３の層間絶縁膜３
１、ビット線３２ａ及び配線３２ｃ〜３２ｅの上に形成
する。

【００６１】さらに、第４の層間絶縁膜３３の上面をＣ
ＭＰ法により研磨して平坦化する。その研磨量は、最上
面から約１．０μｍの厚さ相当程度とする。

【００６２】さらに、フォトリソグラフィ法により第４
の層間絶縁膜３３をパターニングして、一層目のアルミ
ニウム配線、例えば周辺回路領域２の配線３２ｄに到達
するビアホール３３ａを形成する。

【００６３】続いて、ビアホール３３ａの内面と第４の
層間絶縁膜３３の上面に、膜厚２０ｎｍのＴｉ膜と膜厚
５０ｎｍのＴｉＮ膜をスパッタリングにより順次形成
し、それらの膜をグルーレイヤ３５ａとする。その後、
グルーレイヤ３５ａ上にタングステン膜３５ｂを形成す
る。これにより、ビアホール３３ａ内には、グルーレイ
ヤ３５ａとタングステン膜３５ｂが充填される。

【００６４】その後、第４の層間絶縁膜３３上面上のタ
ングステン膜３５ｂ及びグルーレイヤ３５ａをＣＭＰ法
又はエッチバックにより除去して、ビアホール３３ａ内
にのみ残存させる。

【００６５】次に、図９に示すような構造を形成するま
での工程を説明する。

【００６６】まず、第４の層間絶縁膜３３の上に第１の
TiN 膜を５０ｎｍ、Al膜を５００ｎｍ、第２のTiN 膜を
５０ｎｍの厚さに順次形成する。続いて、第１及び第２
のTiN 膜とAl膜をフォトリソグラフィ法によりパターニ
ングすることにより二層目のアルミニウム配線３６を形
成する。

【００６７】続いて、ＴＥＯＳを用いるプラズマＣＶＤ
法により、二層目のアルミニウム配線３６と第４の層間
絶縁膜３３の上に、第１のカバー絶縁膜３７としてSiO₂
膜を２００ｎｍの厚さに形成する。さらに、第１のカバ
ー絶縁膜３７の上に、プラズマＣＶＤ法によりSiN より
なる第２のカバー絶縁膜３８を５００ｎｍの厚さに形成
する。これらの第１及び第２のカバー膜３７，３８によ
り二層目の配線３６が被覆される。

【００６８】その後に、ＭＯＳトランジスタＴ₁,Ｔ₂,Ｔ
₃の特性を向上するために、水素窒素混合ガスの雰囲気
中で全体を４００〜４５０℃で加熱する。その雰囲気中
の水素含有量や加熱温度は、キャパシタＱを構成する強
誘電体膜２４ａ中で還元作用を持つ粒子、例えば水素、
重水素等の粒子の濃度が最終的に１×１０¹⁹個／cm³未
満になるような条件に設定する。即ち、強誘電体膜２４
ａの形成の初期状態から１×１０¹⁹個／cm³未満までの
強誘電体膜２４ａへの還元粒子の侵入は許容される。例
えば、キャパシタ誘電体膜２４である強誘電体膜２４ａ
において、初期状態から１×１０¹⁹個／cm³未満の還元
粒子（重水素、水素等）の増加によるキャパシタ特性は
問題がない。

【００６９】以上のような実施形態では、キャパシタＱ
を形成した後の状態において、強誘電体膜２４ａ中で還
元作用を持つ粒子の濃度を１×１０¹⁷個／cm³未満と
し、キャパシタＱを形成した後からＭＯＳトランジスタ
Ｔ₁,Ｔ₂,Ｔ₃の特性改善のための加熱処理を終えた状態
で、強誘電体膜２４ａ中の還元作用粒子濃度が１×１０
¹⁹個／cm³未満、好ましくは１×１０¹⁷個／cm³未満に
なるように各工程の条件を調整する。これにより、強誘
電体キャパシタの劣化が妨げられる。

【００７０】また、ＭＯＳトランジスタ特性の改善のた
めに水素含有雰囲気中でアニールを終えるまでの工程に
おいて、キャパシタＱの強誘電体膜２４ａ中の還元作用
原子の濃度が、１×１０¹⁹個／cm³以上になるような場
合には、例えば図１０に示すように、上部電極２５のパ
ターンを形成した後に、上部電極２５と強誘電体膜２４
ａの上にAl₂O₃等の金属酸化膜によりなる還元防止用の
保護膜３７を形成し、その後に、強誘電体膜２４ａと第
１の導電膜２３ａをパターニングする。この保護膜３７
は、強誘電体膜２４ａの還元を抑制するために形成され
る。

【００７１】これにより、水素含有雰囲気中での加熱処
理を終えた状態で、その濃度が１×１０¹⁹個／cm³未満
になるように調整することが可能である。その他に、層
間絶縁膜１７，２６，３３の形成条件やアニール条件を
選ぶことにより酸化物強誘電体膜の中の水素濃度を１×
１０¹⁹個／cm³未満、好ましくは１×１０¹⁷個／cm³未
満にして、キャパシタ特性Ｑの劣化を防止する。

【００７２】次に、スパッタ法により形成された強誘電
体膜２４ａを有するキャパシタＱの特性がキャパシタＱ
形成後の還元雰囲気でどような影響されるかを説明す
る。

【００７３】まず、図１１に示すように、半導体基板４
０上に絶縁膜４１を介してチタン層４２ａとプラチナ層
４２ｂの二層構造からなる下部電極４２を形成した後
に、下部電極上に膜厚２００ｎｍのＰＬＣＳＺＴ強誘電
体膜膜４３をスパッタ法により形成した。そして、ＰＬ
ＣＳＺＴ強誘電体膜４３を常圧の酸素雰囲気中で６００
〜７５０℃でＲＴＡ処理して膜質を改善した。さらにＰ
ＬＣＳＺＴ強誘電体膜４３上に膜厚２００ｎｍのIr₂O膜
をスパッタ法により形成し、これをレジストとエッチン
グを用いてパターニングし、これによりIr₂O上部電極４
４を複数形成し、ついで酸素雰囲気中で６５０℃で加熱
した。

【００７４】１つのIr₂O上部電極４４とその下のＰＬＣ
ＳＺＴ強誘電体膜４３及び下部電極４２によって１つの
キャパシタＱ₀が構成される。

【００７５】そのようなキャパシタＱ₀を有する試料と
して、その上部電極４４の平面形状を５０×５０μｍ²
の大きさとした第１の試料と、その平面形状を２００×
２００μｍ²の大きさとした第２の試料とを作成した。

【００７６】そして、そのような強誘電体キャパシタＱ
₀を有する第１及び第２の試料を４．５Torrの還元ガス
含有雰囲気中で温度２００℃で加熱した。還元ガス含有
雰囲気は、３％の重水素（Ｄ₂）を含む重水素・窒素雰
囲気である。ここで重水素は、濃度検出の容易さから水
素の代わりに用いられている。また、加熱時間は、０
分、１０分、１５分、２０分と複数設定した。なお、０
分の加熱というのは、加熱をしないことを示す。

【００７７】第１及び第２の試料について、二次イオン
型質量分析法（ＳＩＭＳ）によって重水素濃度を調べた
ところ、キャパシタＱ₀の部分では上部電極４４の上面
からの深さ方向に図１２に示すような重水素濃度分布が
存在した。また、キャパシタＱ₀の周囲の上部電極４４
が形成されていない部分ではＰＬＣＳＺＴ強誘電体膜４
３上面から深さ方向に図１３に示すような重水素濃度分
布が存在した。なお、図１２、図１３及び以下の図にお
いて「Ir₂OＴＥＬ」は上部電極４４が形成された箇所を
示し、「no Ir₂O ＴＥＬ」はエッチングにより上部電極
４４が除去された箇所を示している。

【００７８】ＳＩＭＳにより試料中の水素濃度を測定す
る適当な手段が無く、実験方法と趣旨を考慮すれば、重
水素の濃度を水素濃度と置き換えて考えても、また、還
元作用を持つ粒子の濃度と置き換えても、還元能力の程
度を知ることができ、問題はない。

【００７９】図１２及び図１３に基づき、熱時間の違い
により第１及び第２試料のＰＬＣＳＺＴ強誘電体膜中の
重水素原子濃度にどのような影響を及ぼすかを棒グラフ
に表して比較したところ、図１４に示すようになった。

【００８０】図１４中で、「ＴＥＬ」は、ＰＬＣＳＺＴ
強誘電体膜４３のうち上部電極４４に覆われた部分のＤ
濃度を示し、また、「ＮｏＴＥＬ」は、ＰＬＣＳＺＴ強
誘電体膜４３のうち上部電極４４がエッチングされた部
分のＤ濃度を示している。

【００８１】図１４によれば、上部電極４４に覆われて
いるＰＬＣＳＺＴ強誘電体膜４３、即ちキャパシタＱ₀
を構成しているＰＬＣＳＺＴ強誘電体膜４３の中のＤ濃
度は１０分程度の重水素・窒素雰囲気での加熱によって
殆ど増加していなかった。しかし、上部電極４４に覆わ
れていない部分のＰＬＣＳＺＴ強誘電体膜４３中のＤ濃
度は１０分程度の加熱によって８×１０¹⁸／cm³程度ま
で上昇した。

【００８２】さらに、未加熱状態（０分）の第２の試料
のキャパシタＱ₀と、１０分、１５分、２０分加熱後の
第２の試料のキャパシタＱ₀のそれぞれに±３Ｖのパル
ス電圧を印加して電圧・分極特性を調べたところ、図１
５に示すような結果が得られた。

【００８３】図１５に示した分極電荷量（Ｑsw）は、図
１４の「ＴＥＬ」のグラフを参照して明らかなように、
重水素濃度（Ｄ）が増加するに従って小さくなってく
る。本発明者らの実験によれば、重水素濃度が１×１０
¹⁹／cm³以上になると、ＦｅＲＡＭセルとして書き込
み、読み出しにエラーが生じ易い状態になった。ここ
で、重水素（Ｄ）濃度は水素（Ｈ）濃度に対応してい
て、還元原子濃度が１×１０¹⁹／cm³未満となることが
好ましい。

【００８４】次に、１ｃｍ×１ｃｍの大きさの第１の試
料について、未加熱状態のものと、重水素含有雰囲気で
２０分間加熱されたものについて、それぞれ昇温脱離分
析法（ＴＤＳ）によって測定したところ、図１６と図１
７に示すような結果が得られた。ＴＤＳの測定は、第１
の試料を真空雰囲気中に置くとともに、第１の試料を昇
温速度１℃／秒で常温から７５０℃まで昇温して行っ
た。

【００８５】図１６，図１７から明らかなように、重水
素含有雰囲気中で２０分間加熱した第１の試料は、未加
熱状態の第１の試料に比べて、酸化ジュウテリウム水素
水（ＨＤＯ、Ｄ₂Ｏ）の量と重水素（Ｄ₂）とジュウテ
リウム水素（ＨＤ）の量が多かった。なお、Ｈは水素、
Ｄは重水素、Ｏは酸素である。

【００８６】ＴＤＳの分析によっても２０分間の重水素
含有雰囲気での加熱によって、ＰＬＣＳＺＴ強誘電体膜
４３内での水素、重水素の拡散が多くなることが分か
る。

【００８７】なお、分析方法はＳＩＭＳ、ＴＤＳだけで
なく、オージェ電子分光分析法（ＡＥＳ）、水素散乱前
方分析法（ＨＦＳ）によっても測定できる。

【００８８】ところで、還元性雰囲気による強誘電体特
性の劣化については、そのメカニズムは明確になってい
ない。しかし、今回の実験により、図１８に示すような
メカニズムが考えられる。

【００８９】即ち、重水素含有雰囲気中で２００℃で第
１又は第２の試料を加熱すると、上部電極４４を構成す
るIrO₂は真空雰囲気中でIrとO₂に分解され、また、IrO₂
は化学還元作用によってIrとＤ₂Oを生成する。また、上
部電極４４を構成するIrが触媒として機能してＤ₂を２
Ｄ⁺に変える。さらに、下部電極４２を構成するPt層４
２ｂが触媒として機能してＤ₂を２Ｄ⁺に変える。そし
て、Ｄ⁺が電極４４，４２と強誘電体膜４３との境界に
拡散し、最終的に強誘電体膜４３内に入る。

【００９０】図１９(a) は、キャパシタＱ₀形成直後の
ペロブスカイト構造のモデルを示し、ＰＬＣＳＺＴ強誘
電体膜４３を構成するチタン（Ti）原子やジルコニウム
（Zr）原子はその周囲の酸素（Ｏ）原子との間をパルス
電圧Ｅの変化とともに変移して分極を生じさせる。これ
に対して、Ｄ⁺がＰＬＣＳＺＴ強誘電体膜４３中に入り
込むと、図１９(b) に示すように、Ｄ⁺はTi原子やZr原
子の変移を妨げてその変移量を小さくして分極量Ｑswを
低減する。

【００９１】ところで、上記した実施形態では、図４に
示した強誘電体膜２４ａをスパッタ法により形成した
が、ＭＯＣＶＤ法によって形成してもよい。

【００９２】ＭＯＣＶＤ法によるＰＬＣＳＺＴ膜の形成
では、水素を含んだガスを原料ガスとして用いるのが一
般的である。そのため、成膜雰囲気中に水素がない結果
としてas-depo 膜中に水素が存在しないスパッタＰＬＣ
ＳＺＴと異なり、ＭＯＣＶＤ法で成膜したＰＬＣＳＺＴ
膜では、as-depo 膜中に水素が存在する。この膜中の水
素濃度が１×１０¹⁹個／ｃｍ³以下であるとよく、ま
た、アニール等で脱水素された後の濃度が１×１０¹⁹個
／ｃｍ³以下であるとよく、また、最終的な強誘電体キ
ャパシタ中のＰＬＣＳＺＴ中の水素濃度が１×１０¹⁹個
／ｃｍ³以下であるとよい。ＰＬＣＳＺＴ膜の代わりに
ＰＺＴ系材料膜を形成する場合も同様である。

【００９３】ＭＯＣＶＤ法によりＰＺＴ膜を形成する条
件は、例えば、基板温度を６００℃に設定し、さらに、
原料ガスとしてPb(DPM)₄を流量０．４ml/min、Zr(DPM)₄
を流量０．２ml/min、Ti(DPM)₄を流量０．2ml/min 、溶
媒としてTHM を流量０．４ml/minで成長雰囲気中に流
し、その雰囲気の圧力を５００Paとする。

【００９４】この場合でも、上記したと同様に、ＭＯＳ
トランジスタを覆う絶縁膜上に強誘電体膜キャパシタＱ
を形成し、さらに層間絶縁膜、配線、カバー膜を形成
し、最終的に、キャパシタＱを構成する強誘電体膜２４
ａ内の還元元素濃度が１×１０ ¹⁹個／ｃｍ³未満になる
ように設定する。（１）半導体基板上に形成された絶縁膜と、前記絶縁膜
上に形成されたキャパシタの第１電極と、前記第１電極
上にＣＶＤにより形成され且つ還元作用を持つ粒子の濃
度が１×１０¹⁹個／cm³未満である前記キャパシタ用の
強誘電体膜と、前記強誘電体膜の上に形成された前記キ
ャパシタの第２電極とを有することを特徴とする半導体
装置。（２）前記粒子は、少なくとも水素原子と重水素原子の
いずれかであることを特徴とする付記１に記載の半導体
装置。（３）前記強誘電体は、ＰＺＴ系材料又はBi層状構造化
合物材料であることを特徴とする付記１又は付記２に記
載の半導体装置。（４）半導体基板上に絶縁膜を介してキャパシタの第１
電極を形成する工程と、前記キャパシタの強誘電体膜を
前記第１電極上にＣＶＤ法により形成する工程と、前記
キャパシタの第２電極を前記強誘電体膜上に形成する工
程と、前記キャパシタの上方に膜を形成する工程とを有
する半導体装置の製造方法において、前記強誘電体膜を
形成した後の工程で、前記強誘電体膜中の還元作用を持
つ粒子の濃度を１×１０¹⁹個／cm³未満にすることを特
徴とする半導体装置の製造方法。（５）半導体基板にトランジスタを形成する工程と、前
記半導体基板上に絶縁膜を介してキャパシタの第１電極
を形成する工程と、前記キャパシタの強誘電体膜を前記
第１電極上に形成する工程と、前記キャパシタの第２電
極を前記強誘電体膜上に形成する工程と、前記キャパシ
タの上方に膜を形成する工程とを有する半導体装置の製
造方法において、前記キャパシタを形成した後の工程
で、前記強誘電体膜中の還元作用を持つ粒子の濃度が１
×１０¹⁹個／cm³未満となる条件で、前記トランジスタ
の特性を改善するために水素含有雰囲気中で前記半導体
基板を加熱する工程を有することを特徴とする半導体装
置の製造方法。（６）前記粒子は、少なくとも水素原子と重水素原子の
いずれかであることを特徴とする付記５に記載の半導体
装置の製造方法。（７）前記強誘電体膜は、スパッタ又はＭＯＣＶＤによ
り形成されることを特徴とする付記５又は付記６に記載
の半導体装置の製造方法。

【００９５】

【発明の効果】以上述べたように本発明によれば、強誘
電体膜の水素原子と重水素原子の濃度の総和を１×１０
¹⁹個／cm³未満としたので、水素又は重水素に起因する
強誘電体の劣化を防いで強誘電体キャパシタの特性を抑
制できことが実験により明らかになった。また、水素原
子と重水素原子の総和を１×１０¹⁷個／cm³未満とする
ことにより、その効果をさらに高めることができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その１）である。

【図２】図２は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その２）である。

【図３】図３は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その３）である。

【図４】図４は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その４）である。

【図５】図５は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その５）である。

【図６】図６は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その６）である。

【図７】図７は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その７）である。

【図８】図８は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その８）である。

【図９】図９は、本発明の実施形態に係る半導体装置の
形成工程を示す断面図（その９）である。

【図１０】図１０は、本発明の実施形態に係る半導体装
置の他の形成工程を示す断面図である。

【図１１】図１１は、本発明の実施形態に係る半導体装
置を構成する強誘電体キャパシタの試料を示す断面図で
ある。

【図１２】図１２は、本発明の実施形態に係る半導体装
置のキャパシタを重水素処理した後のＳＩＭＳ分析によ
る重水素濃度分布である。

【図１３】図１３は、本発明の実施形態に係る半導体装
置のキャパシタ周辺領域を重水素処理した後のＳＩＭＳ
分析による重水素濃度分布である。

【図１４】図１４は、本発明の実施形態に係る半導体装
置のキャパシタ及びその周辺領域の強誘電体膜の重水素
処理時間と重水素濃度の関係を示す図である。

【図１５】図１５は、時間を変えて重水素処理された強
誘電体キャパシタの電圧ー分極特性を示す図である。

【図１６】図１６は、強誘電体キャパシタ初期の酸素、
水素、重水素についてのＴＳＤ分析による濃度分布を示
す図である。

【図１７】図１７は、強誘電体キャパシタのＤ₂加熱後
の酸素、水素、重水素についてのＴＳＤ分析による濃度
分布を示す図である。

【図１８】図１８は、IrO₂とＰＺＴを有するキャパシタ
のＤ₂による劣化のメカニズムである。

【図１９】図１９(a),(b) は、本発明に係る半導体装置
のキャパシタの初期とＤ₂加熱後の強誘電体膜構成原子
状態を示している。

【符号の説明】

１０…半導体基板、１１…素子分離絶縁膜、１２ａ，１
２ｂ…ウェル領域、１３ａ，１３ｂ，１３ｃ…ゲート電
極、１５ａ，１５ｂ…不純物拡散層、１６…サイドウォ
ール、１７，２６，３１，３３、１８ａ〜１８ｅ…プラ
グ、２１…SiON膜、２２…SiO₂膜、２３ａ，２５ａ…導
電膜、２４ａ…強誘電体膜、２３…下部電極、２４…誘
電体膜、２５…上部電極、２７…局所配線、３２ａ…局
所配線、３２ｂ〜３２ｇ…配線、３５…プラグ、３６…
アルミニウム配線、３７，３８…カバー膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀井義正神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5F083 FR02 GA21 JA15 JA17 JA36 JA38 JA39 JA40 JA43 MA06 MA17 MA19 MA20 NA01 NA08 PR33 PR34 PR39 PR40 PR41

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたキャパシタの第１電極と、前記第１電極上にＣＶＤにより形成され且つ還元作用を
持つ粒子の濃度が１×１０¹⁹個／cm³未満である前記キ
ャパシタ用の強誘電体膜と、前記強誘電体膜の上に形成された前記キャパシタの第２
電極とを有することを特徴とする半導体装置。
【請求項２】前記粒子は、少なくとも水素原子と重水素
原子のいずれかであることを特徴とする請求項１に記載
の半導体装置。
【請求項３】前記強誘電体は、ＰＺＴ系材料又はBi層状
構造化合物材料であることを特徴とする請求項１又は請
求項２に記載の半導体装置。
【請求項４】半導体基板上に絶縁膜を介してキャパシタ
の第１電極を形成する工程と、前記キャパシタの強誘電
体膜を前記第１電極上にＣＶＤ法により形成する工程
と、前記キャパシタの第２電極を前記強誘電体膜上に形
成する工程と、前記キャパシタの上方に膜を形成する工
程とを有する半導体装置の製造方法において、前記強誘電体膜を形成した後の工程で、前記強誘電体膜
中への還元作用を持つ粒子の濃度を１×１０¹⁹個／cm³
未満にすることを特徴とする半導体装置の製造方法。
【請求項５】半導体基板にトランジスタを形成する工程
と、前記半導体基板上に絶縁膜を介してキャパシタの第
１電極を形成する工程と、前記キャパシタの強誘電体膜
を前記第１電極上に形成する工程と、前記キャパシタの
第２電極を前記強誘電体膜上に形成する工程と、前記キ
ャパシタの上方に膜を形成する工程とを有する半導体装
置の製造方法において、前記キャパシタを形成した後の工程で、前記強誘電体膜
中の還元作用を持つ粒子の濃度が１×１０¹⁹個／cm³未
満となる条件で、前記トランジスタの特性を改善するた
めに水素含有雰囲気中で前記半導体基板を加熱する工程
を有することを特徴とする半導体装置の製造方法。