JP2003258205A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体キャパシタの特性劣化を防止するこ
とができる半導体装置を提供する。 【解決手段】 半導体基板の上方に形成された絶縁膜２
２と、絶縁膜２２の上に形成されたキャパシタの下部電
極２３と、下部電極２３の上に形成されたキャパシタの
誘電体膜２４と、誘電体膜２４の上に形成されたキャパ
シタの上部電極２５と、上部電極２５及び誘電体膜２４
を覆い、かつ下部電極２３の一部を覆う保護絶縁膜２８
とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、より詳しくは、強誘電体キャパシタを
有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、電源を切っても情報を保持でき、
しかも省電力で書き込みや読み出しのできるメモリとし
て、強誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目され
ている。ＦｅＲＡＭは転送トランジスタと強誘電体キャ
パシタからなるメモリセルを有している。強誘電体キャ
パシタは、下部電極と上部電極により強誘電体膜を挟ん
だ構造を有している。

【０００３】強誘電体キャパシタを構成する強誘電体膜
は、チタン酸ジルコン酸鉛（ＰＺＴ）、LaドープＰＺＴ
（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ₂Ｔａ₂Ｏ₉
（ＳＢＴ、Ｙ１）、ＳｒＢｉ₂(Ｔａ，Ｎｂ)₂Ｏ₉（ＳＢ
ＴＮ、ＹＺ）等のＢｉ層状構造化合物材料等があり、そ
れらの材料は、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法
等によって成膜される。

【０００４】通常、強誘電体膜は、下部電極上にアモル
ファス相の強誘電体膜を形成した後に、熱処理によって
強誘電体膜をペロブスカイト構造へと結晶化させる。次
いで、上部電極を強誘電体膜上に形成してキャパシタ構
造を得る。

【０００５】下部電極及び上部電極の材料としては、プ
ラチナ（Ｐｔ）を用いるのが一般的である。しかし、上
部電極にプラチナを用いる場合、リーク電流が小さく、
キャパシタの分極特性のヒステリシスカーブを大きくで
きるなどの利点がある反面、疲労特性が悪いこと、半導
体デバイスを作る過程での劣化が大きいこと、信頼性が
悪いことが知られている。そのようなＰｔ上部電極につ
いては、例えば1998年秋（59回）応物29a-K-4 に記載が
ある。

【０００６】このようなＰｔ上部電極の問題点を解決す
るために、ＩｒＯ₂やＳｒＲｕＯ₃（ＳＲＯ）などの酸化
導電材を用いた上部電極の開発が行われている。ＩｒＯ
₂からなる上部電極を形成することについては、例えばI
SIF 2000, 12th International Symposium on Integrat
ed Ferroelectrics Nop.017Cに記載がある。また、ＳＲ
Ｏよりなる上部電極を用いることについては、例えば19
99年春（60回）応物2p-A-6に記載がある。このように、
上部電極をＩｒＯ₂やＳＲＯのような導電性酸化物材料
により形成することにより、疲労特性、劣化を抑制して
信頼性を改善することができる。

【０００７】ところで、強誘電体膜は、還元雰囲気、特
に水素によりその特性が劣化することがよく知られてい
る。このため、強誘電体膜と水素とを接触させないよう
にして半導体装置を形成する方法が採られてきた。例え
ばK. Kushida-A., J. Appl.Phys,. 85, 1069, 1999に
は、上部電極上に形成されたＰｂＯ膜によって上部電極
を透過する水素の強誘電体膜への拡散を防ぐことが報告
されている。

【０００８】また、特許第３１５７７３４号公報では、
強誘電体キャパシタと層間絶縁膜との間にＴｉＯ等の膜
を形成して強誘電体への水素の拡散を防いでいる。

【０００９】上記した方法では、いずれも、上部電極、
キャパシタ用強誘電体膜及びＰｔ下部電極を順次ドライ
エッチングにより形成して強誘電体キャパシタを作成し
た後に水素拡散防止膜を形成している。

【００１０】

【発明が解決しようとする課題】しかしながら、上記し
た方法では、いずれも以下のような問題点が考慮されて
いない。従来、水素拡散防止膜は、強誘電体キャパシタ
を形成した後、つまり、Ｐｔ下部電極をドライエッチン
グにより形成した後に成膜される。このため、上部電極
を形成した後、上部電極及び強誘電体膜上にレジストパ
ターンを形成し、このレジスト膜をマスクにして強誘電
体膜をドライエッチングしてキャパシタ用強誘電体膜と
するとき、オーバーエッチング時に下地のＰｔ下部電極
がスパッタエッチングされて、レジスト膜の表面及びキ
ャパシタ用強誘電体膜の側面にＰｔが付着する。その
後、レジスト膜を除去すると、このＰｔが上部電極及び
キャパシタ用強誘電体膜の露出面上に残存することにな
る。

【００１１】更には、次の工程のＰｔ層をドライエッチ
ングしてＰｔ下部電極を形成する工程においても、スパ
ッタエッチングが強い条件下でエッチングする必要があ
るため、同様に上部電極及びキャパシタ用強誘電体膜の
露出面にＰｔが付着して蓄積することになる。

【００１２】Ｐｔは、例えば、Y. shimamoto, APL, 70
(23),3096.1997に記載されているように、水分や水素ガ
スを分解して水素イオンを発生させる触媒作用を有して
いる。このため、Ｐｔが上部電極やキャパシタ用強誘電
体膜上に存在すると、水素拡散防止膜を形成する前の時
点で、大気中などの水分との接触に起因して水素イオン
が発生する。この水素イオンにより強誘電体膜が還元さ
れ、その結果、強誘電体薄膜の結晶組成が崩れるため、
本来の強誘電体膜の特性を有しなくなるという問題が生
じる。また、水素拡散防止膜を形成した後においても、
層間絶縁膜などに含まれる水分などが水素拡散防止膜を
透過する場合には、Ｐｔの触媒作用により容易に水素イ
オンが発生して強誘電体膜の特性を劣化させることにな
る。

【００１３】本発明は以上の問題点を鑑みて創作された
ものであり、水分などを分解して水素イオンを発生させ
る物質（例えばＰｔ）が上部電極やキャパシタ用強誘電
体膜に直接付着しないようにして、水素イオンなどによ
るキャパシタ用強誘電体膜の特性劣化を防止することが
できる半導体装置の製造方法及び半導体装置を提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】上記問題を解決するた
め、本発明は半導体装置の製造方法に係り、半導体基板
の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第
１導電膜を形成する工程と、前記第１導電膜の上に誘電
体膜を形成する工程と、前記誘電体膜の上に第２導電膜
を形成する工程と、前記第２導電膜をパターニングして
キャパシタの上部電極を形成する工程と、前記上部電極
から露出している領域で前記誘電体膜を途中の深さまで
エッチングする工程と、前記上部電極及び前記誘電体膜
の上に保護絶縁膜を形成する工程と、第１マスクを用い
て前記保護絶縁膜及び前記誘電体膜をエッチングするこ
とにより前記キャパシタ用の誘電体パターンを形成する
工程と、第２マスクを用いて前記第１導電膜をエッチン
グすることにより前記キャパシタの下部電極を形成する
工程とを有することを特徴とする。

【００１５】前述したように、キャパシタを形成する
際、下部電極が例えばＰｔからなる場合、上部電極を形
成した後、強誘電体膜をドライエッチングしてキャパシ
タ用強誘電体膜のパターンを形成するとき、そのオーバ
ーエッチング時に下地の下部電極からＰｔがスパッタエ
ッチングされて、その結果、上部電極及びキャパシタ用
強誘電体膜の露出面に付着して残存することになる。更
には、次の工程の第１導電膜をドライエッチングして下
部電極を形成する工程においても、同様に上部電極及び
キャパシタ用強誘電体膜の露出面にＰｔが付着して蓄積
することになる。

【００１６】Ｐｔは触媒作用を有し、水分など接触する
ことで水素イオンなどを発生させるため、キャパシタの
形成工程で、上部電極やキャパシタ用強誘電体膜にＰｔ
が直接付着すると、水素イオンがキャパシタ用強誘電体
膜内に拡散して、その分極特性を劣化させる。

【００１７】本発明では、キャパシタの形成工程で、上
部電極やキャパシタ用強誘電体膜にＰｔが直接付着しな
いようにするため、強誘電体膜をドライエッチングする
工程で、下地の下部電極となる例えばＰｔ膜が露出する
前にエッチングを止め、その後、強誘電体膜の薄膜が残
っている状態で、上部電極及び強誘電体膜の側面を保護
絶縁膜で被覆する。その後、強誘電体膜の残り膜厚分と
Ｐｔ膜とをエッチングして下部電極を形成する。

【００１８】これにより、強誘電体膜の残り膜厚分をエ
ッチングする工程のオーバーエッチング時や下部電極
（例えばＰｔ膜）のエッチング時に、Ｐｔがスパッタエ
ッチングされて周囲に飛び散るとしても、保護絶縁膜上
に付着することになる。従って、Ｐｔと水分などとが接
触して水素イオンなどが発生しても、水素イオンは保護
絶縁膜によりブロックされ、キャパシタ用強誘電体膜内
に拡散しなくなるので、キャパシタ用強誘電体膜の分極
特性の劣化が防止される。

【００１９】また、上記課題を解決するため、本発明は
半導体装置に係り、半導体基板の上方に形成された絶縁
膜と、前記絶縁膜の上にキャパシタ領域とコンタクト領
域とを含んで形成された第１導電膜よりなるキャパシタ
の下部電極と、前記下部電極の上に前記キャパシタ領域
と前記コンタクト領域とを含んで形成された前記キャパ
シタの誘電体膜と、前記誘電体膜の上であって、前記キ
ャパシタ領域に形成された第２導電膜よりなる前記キャ
パシタの上部電極と、前記キャパシタと前記絶縁膜の上
に形成された層間絶縁膜と、前記下部電極の前記コンタ
クト領域の上に、前記層間絶縁膜から前記誘電体膜に形
成されたコンタクトホールとを有することを特徴とす
る。

【００２０】本発明によれば、下部電極のコンタクト領
域（キャパシタを構成しない部分）の上にも強誘電体膜
が形成されており、このコンタクト領域の強誘電体膜が
水分や水素の拡散を防止するダミーの強誘電体膜として
機能する。そして、層間絶縁膜に形成されたコンタクト
ホールは、ダミーの強誘電体膜の一部を貫通して下部電
極上に開口される。

【００２１】このため、下部電極の上面側においては、
層間絶縁膜と直接接触する部分が存在せず、上面全てが
強誘電体膜により保護される。従って、層間絶縁膜に含
まれる水分などの拡散が抑制されると共に、コンタクト
ホール内の金属プラグから水素が拡散される場合、ダミ
ーの強誘電体膜内にその水素をトラップさせることがで
きるので、正規のキャパシタ用の強誘電体膜の特性劣化
が防止される。

【００２２】また、上記課題を解決するため、本発明は
半導体装置に係り、半導体基板の上方に形成された絶縁
膜と、前記絶縁膜の上に形成されたキャパシタの下部電
極と、前記下部電極の前記キャパシタを構成する部分に
対応する部分が開口され、前記下部電極及び前記絶縁膜
を被覆する保護絶縁膜と、前記開口内の前記下部電極と
その周囲の前記保護絶縁膜の上に形成された前記キャパ
シタ用の強誘電体膜と、前記キャパシタ用の強誘電体膜
の上であって、前記キャパシタを構成する下部電極の上
方に形成された前記キャパシタの上部電極とを有するこ
とを特徴とする。

【００２３】本発明によれば、下部電極が、下部電極の
キャパシタを構成する部分に対応する部分が開口された
保護絶縁膜により被覆されている。すなわち、下部電極
において、キャパシタを構成する部分は、キャパシタ用
の強誘電体膜と上部電極との積層膜で被覆され、一方、
キャパシタを構成しない部分は、保護絶縁膜とキャパシ
タ用の強誘電体膜との積層膜により被覆されている。更
には、下部電極の側面が保護絶縁膜により被覆されてい
る。これにより、下部電極の上面及び側面への水分など
の拡散が防止される。

【００２４】従って、下部電極が例えばＰｔからなる場
合、下部電極の上面全体及び側面において、Ｐｔと水分
などとの接触が起こりにくくなることで、水素イオンな
どの発生が抑制されるので、キャパシタ用の強誘電体膜
の分極特性の劣化が防止される。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。

【００２６】１．本願発明者の調査（その１） 前述したように、強誘電体は水素により劣化するという
ことに加え、Ｐｔは水分などを分解して水素イオンを発
生するための触媒作用を有する。本願発明者は、これを
鑑み、強誘電体キャパシタを形成する工程において、Ｐ
ｔ下部電極のＰｔが上部電極及び強誘電体膜に付着した
場合の強誘電体膜に及ぼす影響を調査した。

【００２７】図１（ａ）は、強誘電体キャパシタの形成
工程における上部電極を形成した後の様子を示す部分断
面図、図１（ｂ）は強誘電体キャパシタの形成工程にお
ける強誘電体膜をエッチングする様子を示す部分断面
図、図１（ｃ）は図１（ｂ）のレジスト膜を除去した後
の様子を示す部分断面図である。

【００２８】最初に、実験サンプルの説明を行なう。ま
ず、図１（ａ）に示すように、半導体基板（不図示）の
上方に、下から順に、絶縁膜１００、下部電極となるＰ
ｔ膜１０２、強誘電体膜としてのＰＺＴ膜１０４ａ及び
上部電極となるＩｒＯ₂膜を成膜し、続いて、ＩｒＯ₂膜
の所定部をドライエッチングすることによりＩｒＯ₂上
部電極１０６を形成した。これを実験サンプル１とし
た。

【００２９】次いで、図１（ｂ）に示すように、ＩｒＯ
₂上部電極１０６及びＰＺＴ膜１０４ａ上に所定のレジ
スト膜１１０をパターニングし、このレジスト膜１１０
をマスクにしてＰＺＴ膜１０４ａをドライエッチングす
ることによりキャパシタ用ＰＺＴ膜１０４を形成した。

【００３０】このとき、同図に示すように、ＰＺＴ膜１
０４ａをドライエッチングする際に、所定量のオーバー
エッチングを行なう必要があるので、下地のＰｔ膜１０
２がスパッタエッチングされて周囲に飛び散ることにな
る。この結果、レジスト膜１１０の表面及びキャパシタ
用ＰＺＴ膜１０４ａのパターン側面にＰｔ１０８が付着
する。

【００３１】次いで、図１（ｃ）に示すように、図１
（ｂ）のレジスト膜１１０を酸素プラズマによりアッシ
ングして除去した。このとき、レジスト膜１１０などの
表面に付着したＰｔ１０８は、レジスト膜１１０を除去
しても除去されずに、ＩｒＯ₂上部電極１０６及びキャ
パシタ用ＰＺＴ膜１０４の露出面に残存することにな
る。

【００３２】このようにして、Ｐｔ膜１０２上にキャパ
シタ用ＰＺＴ膜１０４及びＩｒＯ₂上部電極１０６がパ
ターニングされたものを実験サンプル２とした。この実
験サンプル２では、Ｐｔ膜１０２上に５０×５０μｍの
ＰＺＴ膜１０４のパターンが複数形成され、この上に１
×２μｍのＩｒＯ₂上部電極１０６のパターンアレイ又
は５０×５０μｍのＩｒＯ₂上部電極１０６のパターン
が形成されている。また、Ｐｔ膜１０２上に１×２μｍ
のＰＺＴ膜１０４のパターンアレイや５０×５０μｍの
ＰＺＴ膜１０４のパターンがその表面が露出して形成さ
れている。

【００３３】なお、特に明記しないが、次の工程で、Ｉ
ｒＯ₂上部電極１０６、キャパシタ用ＰＺＴ膜１０４及
びＰｔ膜１０２の上にパターニングされたレジスト膜を
マスクにしてＰｔ膜１０２がドライエッチングされて強
誘電体キャパシタが形成される。この工程においても、
同様に、Ｐｔ１０８がＩｒＯ₂上部電極１０６及びキャ
パシタ用ＰＺＴ膜１０４の露出面に付着して蓄積する。

【００３４】次に、実験方法及び結果の説明を行なう。
まず、実験サンプル２のＩｒＯ₂上部電極１０６又はキ
ャパシタ用ＰＺＴ膜１０４上に存在するＰｔなどの元素
をＡＥＳ（Auger Electron Spectroscopy）法により分
析した。表１は実験サンプル２のＩｒＯ₂上部電極の表
面をＡＥＳにより分析した結果を示すもの、表２は実験
サンプル２のＰＺＴ膜の表面をＡＥＳにより分析した結
果を示すものである。

【００３５】

【表１】

【００３６】

【表２】

【００３７】表１に示すように、ＩｒＯ₂上部電極１０
６の表面においては、５０μｍ□のパターン内の中央部
及び１×２μｍのパターンアレイ内の端部及び中央部の
パターンでＰｔが検出され、１×２μｍのパターンアレ
イ内のうちの端部に形成されたＩｒＯ₂上部電極１０６
のパターン表面に多くのＰｔが付着していることが確認
された。

【００３８】この１×２μｍのパターンアレイ内のう
ち、その端部はその中央部よりＰｔ膜１０２の露出部か
らの距離が近いため、より多くのＰｔがスパッタされて
ＩｒＯ ₂上部電極１０６の表面に付着する傾向がある。
また、５０μｍ□のパターンの中央部では、１×２μｍ
のパターンアレイ内よりＰｔの付着量が少ない傾向が確
認された。また、実験サンプル２と同様な方法で作成し
た実験サンプル２ａの同様な場所を分析したところ同様
な傾向があることが確認された。

【００３９】なお、Ｐｂが検出されているのは、ＩｒＯ
₂上部電極１０６をドライエッチングして形成する工程
でのオーバーエッチング時に下地のＰＺＴ膜１０４中の
ＰｂがスパッタエッチングされてＩｒＯ₂上部電極１０
６上に付着したためである。また、Ｉｒが検出されてい
るのは、ＩｒＯ₂上部電極１０６自身のＩｒが検出され
たためである。

【００４０】また、表２に示すように、キャパシタ用Ｐ
ＺＴ膜１０４の表面においても、５０μｍ□のパターン
内の中央部、１×２μｍのパターンアレイ内の中心部及
び端部でＰｔが存在することが確認された。また、実験
サンプル２と同様な方法で作成した実験サンプル２ａの
同様な場所を分析したところ同様な傾向があることが確
認された。

【００４１】なお、Ｐｂ、Ｚｒ、Ｔｉ及びＯが検出され
ているのは、キャパシタ用ＰＺＴ膜１０４自身のＰｂ、
Ｚｒ、Ｔｉ及びＯが検出されたためである。

【００４２】次に、実験サンプル１及び実験サンプル２
に水素アニールを施し、強誘電体キャパシタの特性を比
較した。なお、実験サンプル１，２では、ＰＺＴ膜１０
４が成膜された後に常圧の酸素雰囲気中で６００〜７５
０℃でＲＴＡ処理されており、また、ＩｒＯ₂上部電極
１０６が形成された後に、酸素雰囲気中で６５０℃で予
め加熱処理されている。

【００４３】図２は実験サンプル１及び実験サンプル２
の（分極電荷量（Ｑｓｗ）／残留分極（μＣ ｃ
ｍ^-2））値の時間依存性を示すもの、図３は実験サンプ
ル２の水素アニール後の分極−電界ヒステリシス特性を
示すものである。

【００４４】図２に示すように、実験サンプル１（Ｉｒ
Ｏ₂上部電極形成後）の上部電極１０６と下部電極１０
２との間に±３Ｖのパルス電圧を印加して電圧・分極特
性を調べたところ、強誘電体キャパシタの（（Ｑｓｗ）
／μＣ ｃｍ^-2）値が１０分程度までほほ一定値を保
ち、その後緩やかに小さくなった。

【００４５】一方、実験サンプル２（強誘電体膜エッチ
ング後）においては、（（Ｑｓｗ）／μＣ ｃｍ^-2）値
が５分を過ぎた時点で小さくなり始めた。また、実験サ
ンプル２の分極−電圧ヒステリンス特性においては、図
３に示すように、パルス電圧を印加する前又は５分間印
加した後では、良好なヒステリシス特性が得られている
が、３Ｖのパルス電圧を１０分間、１５分間印加したも
のでは、残量分極量が小さくなっており、電圧が０Ｖに
おいて十分な残留分極量が得られないことが分かった。

【００４６】このように、図１（ｃ）に示すように、Ｉ
ｒＯ₂上部電極１０６及びキャパシタ用ＰＺＴ膜１０４
の上にＰｔ１０８が付着している実験サンプル２に水素
アニールを施すと、Ｐｔ１０８が付着していない実験サ
ンプル１よりＰｔ１０８の触媒作用によって多くの水素
イオンが発生し、この水素イオンがキャパシタ用強誘電
体膜に拡散することによりキャパシタの分極特性が劣化
することが分かった。

【００４７】以下に説明する本発明の第１実施形態の半
導体装置の製造方法は、前述した発明者の調査（その
１）の結果に基づいて考案されたものである。

【００４８】２．第１の実施の形態 図４〜図１４は本発明の第１実施形態の半導体装置の製
造方法を示す断面図である。なお、本実施形態の半導体
装置としてＦｅＲＡＭを例に挙げて説明する。

【００４９】まず、図４に示す断面構造を得るまでの工
程を説明する。

【００５０】図４に示すように、ｐ型シリコン（半導
体）基板１０表面に、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により素子分離絶縁膜１１を選択的に形成
する。素子分離絶縁膜１１としてSTI (Shallow Trench
Isolation)を採用してもよい。続いて、シリコン基板１
０のメモリセル領域１、周辺回路領域２における所定の
活性領域（トランジスタ形成領域）にｐ型不純物及びｎ
型不純物を選択的に導入して、ｐウェル１２ａ及びｎウ
ェル１２ｂを形成する。なお、図４には示していない
が、周辺回路領域２ではＣＭＯＳを形成するためにｐウ
ェル（不図示）も形成される。

【００５１】その後、シリコン基板１０の活性領域表面
を熱酸化して、ゲート絶縁膜１０ａとしてシリコン酸化
膜を形成する。

【００５２】次いで、シリコン基板１０の上側全面にア
モルファスシリコン膜及びタングステンシリサイド膜を
順次形成し、これらのアモルファスシリコン膜及びタン
グステンシリサイド膜をフォトリソグラフィ法により所
定の形状にパターニングして、ゲート電極１３ａ〜１３
ｃ及び配線１４を形成する。なお、ゲート電極１３ａ〜
１３ｃを構成するアモルファスシリコン膜の代わりにポ
リシリコン膜を形成してもよい。

【００５３】メモリセル領域１では、１つのｐウェル１
２ａ上には２つのゲート電極１３ａ，１３ｂが並列に配
置され、それらのゲート電極１３ａ、１３ｂはワード線
ＷＬの一部を構成する。

【００５４】次いで、メモリセル領域１において、ゲー
ト電極１３ａ，１３ｂの両側のｐウェル１２ａ内にｎ型
不純物をイオン注入して、ｎチャネルＭＯＳトランジス
タのソース・ドレインとなるｎ型不純物拡散領域１５ａ
を形成する。これと同時に、周辺回路領域２のｐウェル
（不図示）にもｎ型不純物拡散領域を形成してもよい。
続いて、周辺回路領域２において、ゲート電極１３ｃの
両側のｎウェル１２ｂにｐ型不純物をイオン注入して、
ｐチャネルＭＯＳトランジスタのソース・ドレインとな
るｐ型不純物拡散領域１５ｂを形成する。ｎ型不純物と
ｐ型不純物の打ち分けは、レジストパターンを使用して
行われる。

【００５５】その後に、シリコン基板１０の全面に絶縁
膜を形成した後、その絶縁膜をエッチバックしてゲート
電極１３ａ〜１３ｃ及び配線１４の両側部分に側壁絶縁
膜１６として残す。その絶縁膜として、例えばＣＶＤ
（化学気相成長）法により酸化シリコン（ＳｉＯ₂）膜
を形成する。

【００５６】さらに、ゲート電極１３ａ，１３ｂと側壁
絶縁膜１６をマスクに使用して、メモリセル領域１のｎ
型不純物拡散領域１５ａ内に再びｎ型不純物をイオン注
入することにより、ｎ型不純物拡散領域１５ａをＬＤＤ
構造にする。これと同時に周辺回路領域２におけるｎ型
不純物拡散領域１５ａもＬＤＤ構造にする。また、周辺
回路領域２におけるｐ型不純物拡散領域１５ｂ内に再び
ｐ型不純物をイオン注入することにより、ｐ型不純物拡
散領域をＬＤＤ構造にする。

【００５７】以上の工程により、ｐウェル１２ａにはゲ
ート電極１３ａ，１３ｂとＬＤＤ構造のｎ型不純物拡散
層１５ａを有する２つのＭＯＳトランジスタＴ１、Ｔ２
が形成される。また、ｎウェル１２ｂにはゲート電極１
３ｃとＬＤＤ構造のｐ型不純物拡散層１５ｂを有するＭ
ＯＳトランジスタＴ３が形成される。

【００５８】次いで、ＭＯＳトランジスタを覆うカバー
膜として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯ
Ｎ）膜をプラズマＣＶＤ法によりシリコン基板１０の全
面に形成する。その後、ＴＥＯＳガスを用いるプラズマ
ＣＶＤ法により、第１の層間絶縁膜１７として膜厚１．
０μｍ程度の酸化シリコン（ＳｉＯ₂）膜をカバー膜３
の上に成長させる。

【００５９】続いて、第１の層間絶縁膜１７の緻密化処
理として、例えば常圧の窒素雰囲気中で第１の層間絶縁
膜１７を７００℃の温度で３０分間熱処理する。その後
に、第１の層間絶縁膜１７の上面を化学的機械研磨（Ｃ
ＭＰ）法により平坦化する。

【００６０】次に、図５に示す構造を形成するまでの工
程を説明する。

【００６１】図５に示すように、まず、フォトリソグラ
フィ法によりカバー膜３と第１層間絶縁膜１７をパター
ニングして、不純物拡散領域１５ａ，１５ｂに到達する
深さのコンタクトホール１７ａ〜１７ｄと、配線１４に
到達する深さのビアホール１７ｅをそれぞれ第１の層間
絶縁膜１７に形成する。その後、第１の層間絶縁膜１７
上面とホール１７ａ〜１７ｅ内面に膜厚２０ｎｍのＴｉ
（チタン）薄膜と膜厚５０ｎｍのＴｉＮ（チタンナイト
ライド）薄膜をスパッタ法により順に形成する。さら
に、ＣＶＤ法によりタングステン（Ｗ）をＴｉＮ 薄膜
上に成長する。これにより、コンタクトホール１７ａ〜
１７ｄ、ビアホール１７ｅ内にタングステン膜が埋め込
まれた状態となる。

【００６２】その後、第１の層間絶縁膜１７上面が露出
するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣ
ＭＰ法により研磨する。これによりホール１７ａ〜１７
ｅ内に残されたチタン膜、窒化チタン膜及びタングステ
ン膜は、それぞれ導電性プラグ１８ａ〜１８ｅとして使
用される。

【００６３】メモリセル領域１の１つのｐウェル１２ａ
において２つのゲート電極１３ａ，１３ｂに挟まれるｎ
型不純物拡散領域１５ａ上の第１の導電性プラグ１８ａ
は後述するビット線に接続され、さらに、残り２つの第
２の導電性プラグ１８ｂは後述するキャパシタに接続さ
れる。以上により、図５に示す構造のものが得られる。

【００６４】次いで、図６に示すように、シランとアン
モニアを用いるプラズマＣＶＤ法により、第１の層間絶
縁膜１７上と導電性プラグ１８ａ〜１８ｅの上にＳｉＯ
Ｎ（絶縁膜）膜２１を１２０ｎｍの厚さに形成する。こ
のＳｉＯＮ膜２１は、導電性プラグ１８ａ〜１８ｅの酸
化を防止するために形成される。さらに、反応ガスとし
てＴＥＯＳと酸素を用いるプラズマＣＶＤ法により厚さ
１５０ｎｍのＳｉＯ₂膜２２をＳｉＯＮ膜２１上に形成
する。なお、ＳｉＯ₂膜２２は、第１の層間絶縁膜１７
への水の侵入を防止するために形成される。

【００６５】その後、ＳｉＯＮ膜２１、ＳｉＯ₂膜２２
の緻密化のために、それらの膜を例えば常圧の窒素雰囲
気中で温度６５０℃で３０分間熱処理する。

【００６６】次いで、図７に示すように、ＤＣスパッタ
法により、膜厚１０〜３０ｎｍのチタンと膜厚１００〜
３００ｎｍのプラチナとをＳｉＯ₂膜２２上に順に形成
して二層構造の第１導電膜を形成する。

【００６７】続いて、ＲＦスパッタ法により、第１の導
電膜２３ａの上に強誘電体膜２４ａとして、チタン酸ジ
ルコン酸鉛（ＰＺＴ）膜をスパッタ法により１００〜３
００ｎｍ、例えば２００ｎｍの厚さに形成する。

【００６８】スパッタ条件は、ターゲットとして焼結し
たＰＺＴを用い、放電ガスとしてＡｒガスを用い、１．
０Ｐａ、ＲＦパワー１ＫＷある。なお、強誘電体材料膜
の形成方法としては、上記したスパッタ法の他にスピン
オン法、ゾル−ゲル法、ＭＯＤ(Metal Organic Deposit
ion) 法又はＭＯＣＶＤ（有機金属ＣＶＤ）法を使用し
てもよい。また、強誘電体膜２４ａの材料としてはＰＺ
Ｔの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ
系材料や、SrBi₂Ta₂O₉、SrBi₂(Ta、Nb)₂O₉等のBi層状構
造化合物材料、その他の金属酸化物強誘電体であっても
よい。

【００６９】続いて、強誘電体膜２４ａの結晶化処理と
して、酸素雰囲気中で温度６００〜８５０℃、３０〜１
２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を
行う。例えば、温度７５０℃で６０秒間アニールする。

【００７０】このような強誘電体膜２４ａを形成した後
に、その上に第２の導電膜２５ａとして酸化イリジウム
(ＩｒＯ₂)膜をスパッタ法により１００〜３００ｎｍの
厚さに形成する。なお、第２の導電膜２５ａとして、Ｓ
ＲＯ膜をスパッタ法により形成してもよい。

【００７１】次に、図１３及び図１４を参照しながら、
第２の導電膜２５ａ、強誘電体膜２４ａ及び第１の導電
膜２３ａをドライエッチングにより順次パターニングし
て強誘電体キャパシタを形成する方法を詳しく説明す
る。

【００７２】（第１のキャパシタの形成方法）図１３は
本実施形態の係る第１のキャパシタの形成方法を示す部
分断面図である。本実施形態に係る第１のキャパシタの
形成方法は、図１３（ａ）に示すように、まず、図７の
第２導電膜２５ａの上に上部電極形成用のレジスト（不
図示）膜のパターンを形成し、このレジスト膜パターン
をマスクに使用して第２導電膜２５ａをドライエッチン
グして、キャパシタの上部電極２５とする。この後に、
レジスト膜を酸素プラズマによりアッシングして除去す
る。

【００７３】次に、上部電極２５のパターン形成により
ダメージを受けた強誘電体膜２４ａを酸素雰囲気中で６
５０℃、６０分の条件でアニールし、これにより強誘電
体膜の膜質を改善する。

【００７４】続いて、図１３（ｂ）に示すように、上部
電極２５及び強誘電体膜２４ａ上にキャパシタ用強誘電
体膜形成用のレジスト膜のパターン（不図示）を形成
し、このレジスト膜をマスクにして使用して、下地の第
１導電第２３ａ（Ｔｉ／Ｐｔ膜）が露出しない程度に強
誘電体膜２４ａをコントロールエッチングする。例え
ば、強誘電体膜２４ａの初期膜厚が２００ｎｍの場合、
残り膜厚が３０〜５０ｎｍ程度になるまでエッチングす
る。この工程においては、下地の第１導電第２３ａ（Ｔ
ｉ／Ｐｔ膜）からＰｔがスパッタエッチングされて飛び
散る恐れがない。

【００７５】次いで、スパッタイリング法により、膜厚
が例えば２０〜５０ｎｍのアルミナ（Ａｌ₂Ｏ₅）膜２８
（保護絶縁膜）を上部電極２５及び強誘電体膜２４ａ上
に成膜する。なお、アルミナ膜２８の代わりに、酸化チ
タン膜、ＰＺＴ系材料又はＢｉ層状構造化合物材料など
を使用してもよい。

【００７６】次いで、図１３（ｃ）に示すように、アル
ミナ膜２８上に、外形寸法が上記したキャパシタ用強誘
電体膜形成用のレジスト膜のパターンより２〜３μｍ程
度大きなレジスト膜のパターンを形成し、このレジスト
膜をマスクしてアルミナ膜２８と強誘電体膜２４ａの残
り膜厚分とをドライエッチングしてキャパシタ用強誘電
体膜２４とする。

【００７７】このとき、所定のオーバーエッチングを行
なう必要があるので、図１（ｂ）での説明のように、下
地の第１導電第２３ａ（Ｔｉ／Ｐｔ膜）がスパッタエッ
チングされて、主にレジスト膜の表面にＰｔが付着す
る。続いて、レジスト膜を酸素プラズマによりアッシン
グして除去すると、図１３（ｃ）に示すように、主にア
ルミナ膜２８上にＰｔ２３ｂが付着することになり、上
部電極２５及びキャパシタ用強誘電体膜２４の上にはＰ
ｔ２３ｂが直接付着しない。

【００７８】次いで、下部電極形成用のレジスト膜のパ
ターン（不図示）をアルミナ膜２８及び第１導電膜２３
ａ（Ｔｉ／Ｐｔ膜）上に形成し、このレジスト膜をマス
クにして第１導電膜２３ａ（Ｔｉ／Ｐｔ膜）をエッチン
グして下部電極２３とする。このとき、上記した工程と
同様に、第１導電膜２３ａ（Ｔｉ／Ｐｔ膜）中のＰｔが
スパッタエッチングされて、主にアルミナ膜２８上にＰ
ｔ２３ｂが付着する。

【００７９】続いて、酸素含有雰囲気内で温度６５０℃
で６０分間加熱してキャパシタ用強誘電体膜２４ａの膜
質を改善する。このようにして、上部電極２５、キャパ
シタ用強誘電体膜２４及び下部電極２３によりキャパシ
タＱが構成される。そして、キャパシタＱにおいては、
上部電極２５の露出部とキャパシタ用強誘電体膜２４の
上面及び側面の主要部とがアルミナ膜２８によって被覆
されている。

【００８０】本実施形態に係る第１のキャパシタの形成
方法では、まず、上部電極２５を形成し、次いで、強誘
電体膜２４ａをドライエッチングする際に、下地の第１
の導電膜２３（Ｔｉ／Ｐｔ膜）が、露出しない程度に強
誘電体膜２４ａの薄膜を残した状態でエッチングを止め
る。その後、上部電極２５及び強誘電体膜２４ａをアル
ミナ膜２８で被覆する。

【００８１】これにより、強誘電体膜２４ａの残り膜厚
分をドライエッチングするときのオーバーエッチング時
に下地の第１の導電膜２３（Ｔｉ／Ｐｔ膜）からスパッ
タエッチングされたＰｔはアルミナ膜２８上に主に付着
することになる。

【００８２】更に、第１の導電膜２３（Ｔｉ／Ｐｔ膜）
をドライエッチングする工程でスパッタエッチングされ
たＰｔもアルミナ膜２８上に主に付着することになる。

【００８３】従って、たとえ、水分がＰｔ２３ｂに接触
して触媒作用により水素イオンが発生するとしても、ア
ルミナ膜２８が水素イオンの拡散を防止するので、キャ
パシタ用強誘電体膜の特性の劣化が防止される。

【００８４】（第２のキャパシタの形成方法）図１４は
第１実施形態に係る第２のキャパシタの形成方法を示す
断面図であって、図１４（ｃ）は図８のＩ−Ｉ方向の部
分断面図である。第２のキャパシタの形成方法は、上部
電極２５を形成し、その後、強誘電体膜２４ａの所定部
を下地の第１の導電膜２３ａ（Ｔｉ／Ｐｔ膜）が露出す
るまでエッチングし、次いで、アルミナ膜２８を形成
し、続いて、第１導電膜２３ａ（Ｔｉ／Ｐｔ膜）をエッ
チングして下部電極２３とする形態である。

【００８５】第２のキャパシタの形成方法は、まず、前
述した第１のキャパシタの形成方法と同様な方法で、図
１３（ａ）に示す構造を得る。その後、図１４（ａ）に
示すように、キャパシタ用強誘電体膜形成用のレジスト
膜のパターン（不図示）を形成し、このレジスト膜をマ
スクにして、強誘電体膜２４ａをドライエッチングして
下地の第１導電膜２３ａ（Ｔｉ／Ｐｔ膜）を露出させ、
更に、所定のオーバーエッチングをかけて、キャパシタ
用強誘電体膜２４を形成する。

【００８６】このとき、前述した図１（ｂ）及び（ｃ）
での説明のように、オーバーエッチング時に、第１導電
膜２３ａ（Ｔｉ／Ｐｔ膜）中のＰｔがスパッタエッチン
グされて周囲に飛び散り、その結果、図１４（ａ）に示
すように、上部電極２５及びキャパシタ用強誘電体膜２
４の露出面にＰｔ２３ｃが僅かに付着する。なお、この
工程においては、Ｐｔ２３ｃの付着量が極力少なくなる
ように、強誘電体膜２４ａの残渣が発生しない程度にオ
ーバーエッチ量を少なく設定することが好ましい。

【００８７】次いで、同じく図１４（ｂ）に示すよう
に、スパッタリング法により、上部電極２５、キャパシ
タ用強誘電体膜２４及び第１導電膜２３ａ（Ｔｉ／Ｐｔ
膜）の上に、膜厚が例えば２０〜５０ｎｍのアルミナ膜
２８（保護絶縁膜）を成膜する。なお、アルミナ膜２８
の代わりに、酸化チタン膜、ＰＺＴ系材料又はＢｉ層状
構造化合物材料などを用いてもよい。

【００８８】次いで、図１４（ｃ）に示すように、下部
電極形成用のレジスト膜のパターン（不図示）を形成
し、このレジスト膜をマスクにして、第１導電膜２３ａ
（Ｔｉ／Ｐｔ膜）をドライエッチングすることにより、
下部電極２３を形成する。

【００８９】このとき、第１導電膜２３ａ（Ｔｉ／Ｐｔ
膜）中のＰｔが周囲に飛び散り、その結果、レジスト膜
の表面に付着することになる。そして、レジスト膜を酸
素プラズマによりアッシングして除去すると、図１４
（ｃ）に示すように、アルミナ膜２８上にＰｔ２３ｄが
付着する。このように、第２のキャパシタの形成方法に
より形成されたキャパシタＱにおいては、上部電極２５
及びキャパシタ用強誘電体膜２４の露出部が全てアルミ
ナ膜２８によって被覆されている。

【００９０】本実施形態に係る第２のキャパシタの形成
方法では、アルミナ膜２８を形成する前に、強誘電体膜
２４ａを下地の第１導電膜２３ａ（Ｔｉ／Ｐｔ膜）が露
出するまで１ステップでドライエッチングするので、オ
ーバーエッチングの際に飛び散るＰｔが上部電極２５及
びキャパシタ用強誘電体膜２４上に直接付着する。

【００９１】しかし、オーバーエッチングの際に飛び散
るＰｔの量は、次の工程の第１導電膜２３ａ（Ｔｉ／Ｐ
ｔ膜）のドライエッチングの工程で飛び散るＰｔの量に
比べるとごく微量である。つまり、第１導電膜２３ａ
（Ｔｉ／Ｐｔ膜）から飛び散るＰｔのうちのほとんどが
アルミナ膜２８上に付着する。

【００９２】このため、前述した第１のキャパシタの形
成方法と同様に、第１導電膜２３ａ（Ｔｉ／Ｐｔ膜）か
ら飛び散ったＰｔ２３ｃと水分が接触して触媒作用によ
り水素イオンが発生しても、水素イオンの拡散がアルミ
ナ膜２８でブロックされるので、キャシタ用誘電体膜２
４の水素イオンによる特性劣化が防止される。

【００９３】また、第２のキャパシタの形成方法では、
強誘電体膜２４ａをハーフエッチングする必要がないの
で、形成工程を簡易とすることができる。

【００９４】以上のように、本実施形態に係る第１又は
第２のキャパシタの形成方法により形成されたキャパシ
タＱにおいては、水分などをブロックするアルミナ膜２
８と上部電極２５又はキャパシタ用誘電体層２４との間
には、Ｐｔが全く残存しないか、又はＰｔが残存すると
してもその量をごく少なくすることができる。これによ
り、Ｐｔが触媒となって水分などから水素イオンが発生
することに起因してキャパシタ誘電体膜の特性が劣化す
ることが防止される。

【００９５】なお、本実施形態に係る第２のキャパシタ
の形成方法では、強誘電体膜２４ａのオーバーエッチン
グ時に、上部電極２５及びキャパシタ用強誘電体膜２４
上に直接付着したＰｔ２３ｃを除去しないでアルミナ膜
２８を形成する形態を例示したが、Ｐｔ２３ｃを有機溶
剤やハロゲンガスなどを用いたプラズマにより除去した
後にアルミナ膜２８を形成する形態としてもよい。

【００９６】次に、ＦｅＲＡＭの製造方法の説明に戻
る。

【００９７】以上のような工程を経てキャパシタＱを形
成することにより、図８に示す構造が得られる。次い
で、図９に示すように、全面にＳｉＯ₂膜及びＳＯＧ膜
からなる２層構造の第２の層間絶縁膜２６を形成し、こ
の第２の層間絶縁膜２６によりキャパシタＱを覆う。そ
のＳｉＯ₂膜は、ＴＥＯＳガスを用いるプラズマＣＶＤ
法により、成長温度が３９０℃、パワーが４００Ｗの条
件でシリコン基板１０の上側全面に１００〜３００ｎｍ
の厚さで形成される。また、ＳＯＧ膜は、ＴＥＯＳ膜上
にＳＯＧ溶液を８０〜２００ｎｍの厚さに塗布した後
に、これを加熱することにより形成される。

【００９８】そして、フォトリソグラフィ法により第２
の層間絶縁膜２６とアルミナ膜２８とをパターニングし
て、キャパシタＱの上部電極２５の上にコンタクトホー
ル２６ａを形成する。その後、誘電体膜２４に対して回
復アニールを実施する。具体的には、酸素雰囲気中で５
００〜６５０℃の温度で３０〜１２０分間加熱する。

【００９９】次に、第２の層間絶縁膜２６、ＳｉＯＮ膜
２１、ＳｉＯ₂膜２２をフォトリソグラフィ法によりパ
ターニングして、メモリセル領域１の第２の導電性プラ
グ１８ｂの上にコンタクトホール２６ｂを形成して第２
の導電性プラグ１８ｂを露出させる。そして、第２の層
間絶縁膜２６上とコンタクトホール２６ａ，２６ｂ内
に、膜厚１００ｎｍのＴｉＮ膜をスパッタ法により形成
する。続いて、そのＴｉＮ膜をフォトリソグラフィ法で
パターニングすることにより、メモリセル領域１におい
てコンタクトホール２６ａ，２６ｂを通してｐウェル１
２ａ上の第２の導電性プラグ１８ｂとキャパシタ上部電
極２５とを電気的接続するための局所配線（ローカル配
線）２７を形成する。

【０１００】次に、図１０に示すような構造を形成する
までの工程を説明する。

【０１０１】まず、局所配線２７と第２の層間絶縁膜２
６の上に、プラズマＣＶＤ法によりＴＥＯＳ膜を２００
〜４００ｎｍの厚さに形成する。このＴＥＯＳ膜は第３
の層間絶縁膜３１として使用される。

【０１０２】続いて、メモリセル領域１における第３の
層間絶縁膜３１からその下方のＳｉＯＮ膜２１までをフ
ォトリソグラフィ法によりパターニングすることによ
り、ｐウェル１２ａの中央位置の第１の導電性プラグ１
８ａの上にコンタクトホール３１ａを形成するととも
に、周辺回路領域２の各導電性プラグ１８ｃ〜１８ｅ上
にもコンタクトホール３１ｃ〜３１ｅを形成する。

【０１０３】さらに、第３の層間絶縁膜３１の上とコン
タクトホール３１ｃ〜３１ｅの中にＴｉ膜，ＴｉＮ膜、
Ａｌ（アルミニウム）膜及びＴｉＮ膜の４層を順次積層
し、これらの金属膜をパターニングすることにより、メ
モリセル領域１でビット線３２ａを形成するとともに、
周辺回路領域２では配線３２ｃ〜３２ｅを形成する。こ
れらのビット線３２ａ、配線３２ｃ〜３２ｅは、一層目
のアルミニウム配線となる。

【０１０４】なお、メモリセル領域１のビット線３２ａ
は第１の導電性プラグ１８ａに接続され、また、周辺回
路領域２の配線３２ｃ〜３２ｅは各導電性プラグ１８ｃ
〜１８ｅに接続される。

【０１０５】ビット線３２ａ、配線３２ｃ〜３２ｅを構
成する各金属膜の膜厚として例えば最下層のＴｉ膜を２
０ｎｍの厚さ、下側のＴｉＮ膜を５０ｎｍの厚さ、Ａｌ
膜を５００ｎｍの厚さ、上側のＴｉＮ膜を１００ｎｍの
厚さとする。

【０１０６】次に、図１１に示すような構造を形成する
までの工程を説明する。

【０１０７】まず、ＴＥＯＳガスと酸素(Ｏ₂)ガスを使
用するプラズマＣＶＤ法により、２．０μｍの厚さのＳ
ｉＯ₂からなる第４の層間絶縁膜３３を第３の層間絶縁
膜３１、ビット線３２ａ及び配線３２ｃ〜３２ｅの上に
形成する。

【０１０８】さらに、第４の層間絶縁膜３３の上面をＣ
ＭＰ法により研磨して平坦化する。その研磨量は、最上
面から約１．０μｍの厚さ相当程度とする。

【０１０９】さらに、フォトリソグラフィ法により第４
の層間絶縁膜３３をパターニングして、一層目のアルミ
ニウム配線、例えば周辺回路領域２の配線３２ｄに到達
するビアホール３３ａを形成する。

【０１１０】続いて、ビアホール３３ａの内面と第４の
層間絶縁膜３３の上面に、膜厚２０ｎｍのＴｉ膜と膜厚
５０ｎｍのＴｉＮ膜をスパッタリングにより順次形成
し、それらの膜をグルーレイヤ３５ａとする。その後、
グルーレイヤ３５ａ上にタングステン膜３５ｂをＣＶＤ
により成膜する。これにより、ビアホール３３ａ内に
は、グルーレイヤ３５ａとタングステン膜３５ｂが充填
される。

【０１１１】その後、第４の層間絶縁膜３３上面上のタ
ングステン膜３５ｂ及びグルーレイヤ３５ａをＣＭＰ法
又はエッチバックにより除去して、ビアホール３３ａ内
にのみ残存させる。

【０１１２】次に、図１２に示すような構造を形成する
までの工程を説明する。

【０１１３】まず、第４の層間絶縁膜３３の上に第１の
ＴｉＮ膜を５０ｎｍ、Ａｌ膜を５００ｎｍ、第２のＴｉ
Ｎ膜を５０ｎｍの厚さに順次形成する。続いて、第１及
び第２のＴｉＮ膜とＡｌ膜をフォトリソグラフィ法によ
りパターニングすることにより二層目のアルミニウム配
線３６を形成する。

【０１１４】続いて、ＴＥＯＳを用いるプラズマＣＶＤ
法により、二層目のアルミニウム配線３６と第４の層間
絶縁膜３３の上に、第１のカバー絶縁膜３７としてＳｉ
Ｏ₂膜を２００ｎｍの厚さに形成する。さらに、第１の
カバー絶縁膜３７の上に、プラズマＣＶＤ法によりＳｉ
Ｎよりなる第２のカバー絶縁膜３８を５００ｎｍの厚さ
に形成する。これらの第１及び第２のカバー膜３７，３
８により二層目の配線３６が被覆される。

【０１１５】その後に、ＭＯＳトランジスタＴ１,Ｔ２,
Ｔ３の特性を向上するために、水素窒素混合ガスの雰囲
気中で全体を４００〜４５０℃で加熱する。

【０１１６】以上により、本実施形態の半導体装置の製
造方法により製造されたＦｅ−ＲＡＭ（図１２）が完成
する。

【０１１７】３．本願発明者の調査（その２） 本願発明者は、ＩｒＯ₂上部電極、ＰＺＴ膜及びＰｔ下
部電極により構成されるキャパシタにおいて、Ｐｔ下部
電極自体が重水素ガスから重水素イオンを発生させる触
媒として作用するかを実験により確認した。

【０１１８】図１５は実験サンプルを説明する断面図、
図１６は実験サンプルのＰＺＴ膜内の重水素を分析した
結果を示すもの、図１７は強誘電体膜の特性が劣化する
メカニズムを示す模式図である。

【０１１９】実験サンプルとしては、図１５（ａ）に示
すように、半導体基板の上方に、絶縁膜１００を介し
て、下から順に、Ｔｉ膜１０１及びＰＬＣＳＺＴ膜１０
４ａが全面に形成されたものを実験サンプル３（Ｐｔ膜
なし）とした。また、図１５（ｂ）に示すように、半導
体基板の上方に、絶縁膜１００を介して、下から順に、
Ｔｉ膜１０１、Ｐｔ膜１０２及びＰＬＣＳＺＴ膜１０４
ｂが全面に形成されたものを実験サンプル４（Ｐｔ膜有
り）とした。

【０１２０】そして、実験サンプル３及び４に対して、
重水素ガスを含む雰囲気でアニールを施し、それぞれの
ＰＬＣＳＺＴ膜１０４ａ，１０４ｂ内の重水素（²Ｄ）
の深さ方向のプロファイルをＳＩＭＳ（Secondary Ion
Mass Spectrometry）法により分析した。

【０１２１】図１６の深さ方向プロファイルＡ及びＢに
示すように、実験サンプル４（Ｐｔ膜有り）のＰＬＣＳ
ＺＴ膜１０４ｂでは、表面から深さが深くなるにつれ
て、重水素の濃度が高くなっており、明らかに、実験サ
ンプル３（Ｐｔ膜なし）のＰＬＣＳＺＴ膜１０４ａ中の
重水素の濃度より高かった。なお、深さ方向プロファイ
ルＣは、深さ方向プロファイルＡからＢを差し引いたも
のである。

【０１２２】強誘電体膜の特性劣化は、次のようなメカ
ニズムによるものと推測される。図１７（ａ）に示すよ
うに、ＰＬＣＳＺＴ膜１０４ｂの下にＰｔ膜１０２が存
在し、かつＰＬＣＳＺＴ膜１０４ｂの表面が露出してい
る部分においては、重水素（Ｄ₂）や水分（Ｄ₂Ｏ，Ｈ₂
Ｏ）はＰＬＣＳＺＴ膜１０４ｂの中を透過して下地のＰ
ｔ膜１０２まで拡散する。なお、ＩｒＯ₂上部電極１０
６は重水素（Ｄ₂）や水分（Ｄ₂Ｏ，Ｈ₂Ｏ）を透過させ
ずにブロックする。

【０１２３】そして、この拡散した重水素（Ｄ₂）や水
分（Ｄ₂Ｏ，Ｈ₂Ｏ）とＰｔ膜１０２とが接触することで
Ｐｔ膜１０２の触媒作用により、重水素イオン（２
Ｄ⁺）や水素イオ（２Ｈ⁺）が発生する。これにより、図
１７（ｂ）に示すように、ＰＬＣＳＺＴ膜１０４ｂ内に
重水素イオン（Ｄ⁺）や水素イオン（Ｈ⁺）がトラップさ
れてＰＬＣＳＺＴ膜１０４ｂの特性が劣化する。

【０１２４】このように、Ｐｔ膜１０２がＩｒＯ₂上部
電極１０６とＰＬＣＳＺＴ膜１０４ｂとの積層膜により
被覆されている構造の場合には、Ｐｔ膜１０２への水分
などの拡散をブロックするので、重水素イオンや水素イ
オンなどの発生を抑制する能力が高い。また、Ｐｔ膜１
０２がＰＬＣＳＺＴ膜１０４ｂの単層膜で被覆される場
合においても、Ｐｔ膜１０２がＰＬＣＳＺＴ膜１０４ｂ
などの金属酸化膜に何ら被覆されていない場合に比べ
て、重水素イオンや水素イオンなどの発生を抑制するこ
とができると推測される。

【０１２５】つまり、Ｐｔ膜１０２がＩｒＯ₂上部電極
１０６とＰＬＣＳＺＴ膜１０４ｂとの積層膜、あるいは
ＰＬＣＳＺＴ膜１０４ｂの単層膜により被覆されずに露
出している場合においては、水分などがＰｔ膜１０２に
多量に付着して多量の水素イオンなどが発生するので、
ＰＬＣＳＺＴ膜１０４ｂの特性劣化が激しい。

【０１２６】これについて、図１８を参照しながら具体
的に説明する。図１８は従来のキャパシタの構造の一例
を示す部分断面図である。図１８に示すように、従来の
キャパシタの構造の一例は、半導体基板の上方に、絶縁
膜１００を介して、下から順に、下部電極１０２、キャ
パシタ用強誘電体膜１０４、第１上部電極１０６及び第
２上部電極１０６ａによりキャパシタが構成されてい
る。このキャパシタ上に層間絶縁膜１０７が形成され、
第１上部電極１０６、第２上部電極１０６ａ及び下部電
極１０２にそれぞれ接続するためのコンタクトホール１
０７ａ，１０７ｂ，１０７ｃが形成されている。このコ
ンタクトホール１０７ａ，１０７ｂ，１０７ｃ内にはＴ
ｉＮ膜１０５ｄとＷ膜１０５ｅとからなる導電性プラグ
１０５ａ，１０５ｂ，１０５ｃが充填され、これらの導
電性プラグ１０５ａ，１０５ｂ，１０５ｃには配線層１
１１が接続されている。

【０１２７】このようなキャパシタ構造において、下部
電極１０２のうち、配線層１１１と導電性プラグ１０７
ｃを介して接続される接続部を含む部分（図１８のＡ
部）の上には、キャパシタ用強誘電体膜１０４又は上部
電極１０６が形成されていない。このため、図１８のＡ
部においては、多量の水分などが層間絶縁膜２６を介し
てＰｔ下部電極２３に拡散する。その結果、多量の重水
素イオンや水素イオンが発生し、これらがキャパシタ用
強誘電体膜１０４中に拡散するので、キャパシタ用強誘
電体膜１０４の特性が劣化しやすい。

【０１２８】しかも、コンタクトホール１０７ｃには、
プラズマＣＶＤにより成膜されたＷ膜１０５ｅが充填さ
れているため、コンタクトホール１０７ｃのＴｉＮ膜１
０５ｄのステップカバレジがよくない底部においては、
Ｗ膜１０５ｅ中から水素などがＰｔ下部電極１０２に拡
散し、触媒作用により水素イオンが発生してキャパシタ
用強誘電体膜１０２に拡散することで、その特性が劣化
する。

【０１２９】以下に説明する本発明の第２及び第３の実
施形態の半導体装置は、前述した発明者の調査（その
２）の結果に基づいて考案されたものである。

【０１３０】４．第２の実施の形態 図１９（ａ）〜（ｃ）は本発明の第２実施形態に係る半
導体装置のキャパシタ構造を示す部分断面図である。

【０１３１】図１９（ａ）に示すように、本実施形態の
半導体装置のキャパシタ２９は、半導体基板の上方に、
ＳｉＯ₂膜２２を介して、下から順に、下部電極２３、
キャパシタ用強誘電体膜２４、第１上部電極２５ａ及び
第２上部電極２５ｂによりキャパシタが構成されてい
る。このキャパシタ２９上に層間絶縁膜２６が形成さ
れ、この層間絶縁膜２６には第１上部電極２５ａ、第２
上部電極２５ｂ及び下部電極２３と局所配線２７をそれ
ぞれ接続するためのコンタクトホール２６ｄ，２６ｅ，
２６ｆが形成されている。コンタクトホール２６ｄ，２
６ｅ，２６ｆ内にはＴｉＮ膜４２ｄとＷ膜４２ｅとから
なる導電性プラグ４２ａ，４２ｂ，４２ｃが充填され、
これらに配線層１１１が接続されている。

【０１３２】ここで、キャパシタ用強誘電体膜２４はＰ
ｔ下部電極２３と略同一パターンで形成され、Ｐｔ下部
電極２３のキャパシタを構成しない部分（図１９のＢ
部）にはキャパシタ用強誘電体膜２４と同一膜で形成さ
れたダミー強誘電体膜２４ｂが形成されている。そし
て、コンタクトホール２６ｆがダミー誘電体膜２４ｂの
一部を貫通して形成され、Ｐｔ下部電極２３と配線２７
とがコンタクトホール２６ｆ内の導電性プラグ４２ｃを
介して接続されている。

【０１３３】すなわち、Ｐｔ下部電極２３の上面はコン
タクトホール４２ｃが形成された部分以外はキャパシタ
用強誘電体膜２４及びダミー強誘電体膜２４ｂによって
被覆されている。このようにすることにより、ダミー強
誘電体膜２４ｂが図１９（ｂ）のＢ部のＰｔ下部電極２
３への水分などの拡散を防止するので、水素イオンなど
の発生が抑制される。

【０１３４】また、コンタクトホール４２ｃ内のＷ膜４
２ｅからＰｔ下部電極２３に水素が供給される場合にお
いては、ダミー強誘電体膜２４ｂが水素をトラップする
ので、水素とＰｔ下部電極２３との接触に起因する水素
イオンの発生を抑制することができる。

【０１３５】また、図１９（ｂ）に示すように、図１９
（ａ）のダミー強誘電体膜２４ｂの上に、更にダミー上
部電極２５ｃが形成されている形態としてもよい。これ
によれば、層間絶縁膜２６などからＰｔ下部電極２３へ
の水分などの拡散が、ダミー上部電極２５ｃとダミー誘
電体膜２４ｂとの積層膜により防止され、この結果、水
分などとＰｔ下部電極２３との接触に起因する水素イオ
ンの発生を更に抑制することができ、キャパシタ用強誘
電体膜２４の特性劣化が防止される。

【０１３６】また、図１９（ｃ）のＢ部に示すように、
Ｐｔ下部電極２３のＢ部にダミー強誘電膜２４ｂやダミ
ー上部電極２５ｃを設ける代わりに、アルミナ膜２８ａ
を設けた形態としてもよい。これによっても、図１９
（ｃ）のＢ部において、Ｐｔ下部電極２３と水分などと
の接触に起因する水素イオンの発生が抑制されるので、
キャパシタ用強誘電体膜２４の特性劣化が防止される。

【０１３７】５．第３の実施の形態 図２０（ａ）〜（ｃ）は本発明の第３の実施の形態に係
る半導体装置の製造方法を示す部分断面図である。

【０１３８】前述した第２実施形態においては、図１９
（ａ）又は（ｂ）に示すように、Ｐｔ下部電極２３が強
誘電体膜２４，２４ｂの単層膜で被覆される部分と、強
誘電体膜２４，２４ｂと上部電極２５との積層膜により
被覆される部分とが存在する。特に、Ｐｔ下部電極２３
が強誘電体膜２４，２４ｂの単層膜によってのみ被覆さ
れる部分においては、水分などの拡散を完全に防止でき
ない場合が想定される。また、Ｐｔ下部電極２３の側面
及び下面における水分などとの接触も考慮しておく必要
がある。第３実施形態に係る半導体装置は、かかる不都
合を解消したものである。なお、第１実施形態に係る半
導体装置の製造方法と同一工程においては、その詳しい
説明を省略する。

【０１３９】本実施形態の半導体装置の製造方法は、ま
ず、第１実施形態と同様な方法により、図６に示される
ＳｉＯ₂膜２２を形成した後の構造を作成する。その
後、図２０（ａ）に示すように、ＳｉＯ₂膜２２上に膜
厚が２０〜５０ｎｍの第１アルミナ膜２８ｂをスパッタ
リング法により成膜する。

【０１４０】次いで、第１アルミナ膜２８ｂ上に、第１
の実施形態と同様な方法により、Ｐｔ下部電極２３を形
成する。続いて、Ｐｔ下部電極２３及びＳｉＯ₂膜２２
の上に膜厚が２０〜５０ｎｍの第２アルミナ膜２８ｃを
スパッタリング法により形成してＰｔ下部電極２３を被
覆する。

【０１４１】次いで、図２０（ｂ）に示すように、Ｐｔ
下部電極２３のパターンのうち、後の工程で上部電極が
形成される部分に対応する部分が開口するようにして、
第２アルミナ膜２８ｃ上にレジスト膜のパターン（不図
示）を形成する。続いて、このレジスト膜をマスクにし
て、アルミナ膜２８ｃをドライエッチングして、アルミ
ナ膜２８ｃの開口部２８ｄを形成する。このアルミナ膜
２８ｃの開口部２８ｄを利用して後に個々のキャパシタ
が構成される。

【０１４２】次いで、第２アルミナ膜２８ｃ及びＰｔ下
部電極２３の上に、第１実施形態と同様な方法により、
Ｐｔ下部電極２３のパターンと略同一のキャパシタ用強
誘電体膜２４を形成する。続いて、キャパシタ用強誘電
体膜２４の上であって、アルミナ膜２８ｃの開口部２８
ｄに対応する部分に、第１実施形態と同様な方法によ
り、上部電極２５ａ，２５ｂ，２５ｃを形成する。

【０１４３】これにより、Ｐｔ下部電極２３、キャパシ
タ用強誘電体膜２４及び上部電極２５ａ，２５ｂ，２５
ｃによりキャパシタが構成される。そして、Ｐｔ下部電
極２３の上面において、上部電極２５，２５ｂ，２５ｃ
が形成されていない部分に対応する部分（図２０（ｂ）
のＣ部）が、キャパシタ用誘電体膜２３とアルミナ膜２
８ｃの積層膜により被覆されることになる。更に、Ｐｔ
下部電極２３の側面がアルミナ膜２８ｃにより被覆さ
れ、また、Ｐｔ下部電極２３の下面がアルミナ膜２８ｂ
により被覆される。

【０１４４】次いで、図２０（ｃ）に示すように、第１
の実施形態と同様な方法により、キャパシタの上に層間
絶縁膜２６を形成し、次いで、上部電極２５ａ，２５
ｂ，２５ｃにそれぞれ接続されるコンタクトホール２６
ｄ、２６ｅ．２６ｆを形成し、続いて、ＴｉＮ膜４２ｄ
とＷ膜４２ｅとからなる導電性プラグ４２ａ，４２ｂ，
４２ｃを充填する。この後に、導電性プラグ４２ａ，４
２ｂ，４２ｃに接続される局所配線２７を形成する。

【０１４５】次いで、第１実施形態と同様な方法によ
り、多層配線を形成して、本実施形態の半導体装置が完
成する。

【０１４６】本実施形態の半導体装置においては、Ｐｔ
下部電極２３の上面におけるキャパシタを構成する部分
は、上部電極２５，２５ｂ，２５ｃ及びキャパシタ用強
誘電体膜２４の積層膜によって被覆され、また、キャシ
タを構成しない部分においては、キャパシタ用強誘電体
膜２４とアルミナ膜２８ｃとの積層膜により被覆されて
いる。更には、Ｐｔ下部電極２３の側面及び下面におい
ても、アルミナ膜２８ｂ，２８ｃで被覆されている。

【０１４７】これにより、水分などがＰｔ下部電極２３
に拡散して接触することに起因する水素イオンの発生が
抑制され、この結果、キャパシタ用強誘電体膜２４の特
性劣化が防止される。

【０１４８】なお、Ｐｔ下部電極２３の下面に設けられ
たアルミナ膜２８ｂは、半導体装置のキャパシタの特性
に応じて適宜設ければよいものであって、Ｐｔ下部電極
２３の下面をアルミナ膜２８ｂで被覆しない形態として
もよい。

【０１４９】（付記１） 半導体基板の上方に形成され
た絶縁膜と、前記絶縁膜の上に形成されたキャパシタの
下部電極と、前記下部電極の上に形成された前記キャパ
シタの誘電体膜と、前記誘電体膜の上に形成された前記
キャパシタの上部電極と、前記上部電極及び前記誘電体
膜を覆い、かつ前記下部電極の一部を覆う保護絶縁膜と
を有することを特徴とする半導体装置。

【０１５０】（付記２） 半導体基板の上方に形成され
た絶縁膜と、前記絶縁膜の上にキャパシタ領域とコンタ
クト領域とを含んで形成された第１導電膜よりなるキャ
パシタの下部電極と、前記下部電極の上に前記キャパシ
タ領域とコンタクト領域とを含んで形成された前記キャ
パシタの誘電体膜と、前記誘電体膜の上であって、前記
キャパシタ領域に形成された第２導電膜よりなる前記キ
ャパシタの上部電極と、前記キャパシタと前記絶縁膜の
上に形成された層間絶縁膜と、前記下部電極の前記コン
タクト領域の上に、前記層間絶縁膜から前記誘電体膜に
形成されたコンタクトホールとを有することを特徴とす
る半導体装置。

【０１５１】（付記３） 前記第２導電膜は、前記誘電
体膜の前記コンタクト領域上にも形成され、且つ前記第
２導電膜に前記コンタクトホールが形成されていること
を特徴とする付記２に記載の半導体装置。

【０１５２】（付記４）半導体基板の上方に形成された
絶縁膜と、前記絶縁膜の上に形成されたキャパシタの下
部電極と、前記下部電極の前記キャパシタを構成する部
分に対応する部分が開口され、前記下部電極及び前記絶
縁膜を被覆する保護絶縁膜と、前記開口内の前記下部電
極とその周囲の前記保護絶縁膜の上に形成された前記キ
ャパシタ用の強誘電体膜と、前記キャパシタ用の強誘電
体膜の上であって、前記キャパシタを構成する下部電極
の上方に形成された前記キャパシタの上部電極とを有す
ることを特徴とする半導体装置。

【０１５３】（付記５）前記下部電極と前記絶縁膜との
間に第２保護絶縁膜が形成されていることを特徴とする
付記４に記載の半導体装置。

【０１５４】（付記６）前記保護絶縁膜は、金属酸化材
料であることを特徴とする付記１、付記４又は付記５に
記載の半導体装置の製造方法。

【０１５５】（付記７）半導体基板の上方に絶縁膜を形
成する工程と、前記絶縁膜の上に第１導電膜を形成する
工程と、前記第１導電膜の上に誘電体膜を形成する工程
と、前記誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタの上部電
極を形成する工程と、前記上部電極から露出している領
域で前記誘電体膜を途中の深さまでエッチングする工程
と、前記上部電極及び前記誘電体膜の上に保護絶縁膜を
形成する工程と、第１マスクを用いて前記保護絶縁膜及
び前記誘電体膜をエッチングすることにより前記キャパ
シタ用の誘電体パターンを形成する工程と、第２マスク
を用いて前記第１導電膜をエッチングすることにより前
記キャパシタの下部電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法。

【０１５６】（付記８）前記下部電極は前記上部電極の
側方にコンタクト領域を有し、該コンタクト領域には前
記保護絶縁膜が残されることを特徴とする付記７に記載
の半導体装置の製造方法。

【０１５７】（付記９）半導体基板の上方に絶縁膜を形
成する工程と、前記絶縁膜の上に第１導電膜を形成する
工程と、前記第１導電膜の上に誘電体膜を形成する工程
と、前記誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタの上部電
極を形成する工程と、第１マスクを用いて前記誘電体膜
をエッチングすることにより前記キャパシタ用の誘電体
パターンを形成する工程と、前記上部電極、前記誘電体
パターン及び前記第１導電膜の上に保護絶縁膜を形成す
る工程と、第２マスクを用いて前記保護絶縁膜及び前記
第１導電膜をエッチングすることにより、前記上部電極
の側方にコンタクト領域をもつ前記キャパシタの下部電
極を形成する工程とを有し、該コンタクト領域に前記保
護絶縁膜が残されることを特徴とする半導体装置の製造
方法。

【０１５８】（付記１０）半導体基板の上方に絶縁膜を
形成する工程と、前記絶縁膜の上に第１導電膜を形成す
る工程と、前記第１導電膜の上に誘電体膜を形成する工
程と、前記誘電体膜の上に第２導電膜を形成する工程
と、前記第２導電膜をパターニングしてキャパシタの上
部電極を形成する工程と、前記誘電体膜をパターニング
することにより前記キャパシタ用の誘電体パターンを形
成する工程と、前記第１導電膜をパターニングすること
により前記キャパシタの下部電極を形成する工程とを有
し、前記下部電極のうちコンタクト領域には、前記誘電
体膜と前記第１導電膜のうち少なくとも前記誘電体膜が
残されることを特徴とする半導体装置の製造方法。

【０１５９】（付記１１）前記キャパシタの上に層間絶
縁膜を形成する工程と、前記層間絶縁膜から前記誘電体
膜までをパターニングすることにより、前記下部電極の
前記コンタクト領域の上にコンタクトホールを形成する
工程をさらに有することを特徴とする付記１０に記載の
半導体装置の製造方法。

【０１６０】

【発明の効果】以上説明したように、本発明によれば、
キャパシタをドライエッチングにより形成する際、強誘
電体膜をエッチングするとき、下地の下部電極が露出し
ない程度に薄膜を残してエッチングした後、あるいは強
誘電体膜を下部電極が露出するまでエッチングした後
に、それらの上に保護絶縁膜、例えば金属酸化膜を形成
し、その後、下部電極をエッチングする。

【０１６１】これにより、下部電極が例えば触媒作用を
有するＰｔ膜を含む場合、下部電極をドライエッチング
により形成する工程においては、Ｐｔは殆ど金属酸化膜
上に付着するようになる。従って、Ｐｔの触媒作用によ
り水素イオンなどが発生しても金属酸化膜がその拡散を
ブロックするため、キャパシタ用強誘電体膜の特性劣化
が防止される。

【図面の簡単な説明】

【図１】図１（ａ）は、強誘電体キャパシタの形成工程
における上部電極を形成した後の様子を示す部分断面
図、図１（ｂ）は強誘電体キャパシタの形成工程におけ
る強誘電体膜をエッチングする様子を示す部分断面図、
図１（ｃ）は図１（ｂ）のレジスト膜を除去した後の様
子を示す部分断面図である。

【図２】図２は実験サンプル１及び実験サンプル２の
（分極電荷量（Ｑｓｗ）／残留分極（μＣ ｃｍ^-2））
値の時間依存性を示すものである。

【図３】図３は実験サンプル２の水素アニール後の分極
−電界ヒステリシス特性を示すものである。

【図４】図４は本発明の第１実施形態の半導体装置の製
造方法を示す断面図（その１）である。

【図５】図５は本発明の第１実施形態の半導体装置の製
造方法を示す断面図（その２）である。

【図６】図６は本発明の第１実施形態の半導体装置の製
造方法を示す断面図（その３）である。

【図７】図７は本発明の第１実施形態の半導体装置の製
造方法を示す断面図（その４）である。

【図８】図８は本発明の第１実施形態の半導体装置の製
造方法を示す断面図（その５）である。

【図９】図９は本発明の第１実施形態の半導体装置の製
造方法を示す断面図（その６）である。

【図１０】図１０は本発明の第１実施形態の半導体装置
の製造方法を示す断面図（その７）である。

【図１１】図１１は本発明の第１実施形態の半導体装置
の製造方法を示す断面図（その８）である。

【図１２】図１２は本発明の第１実施形態の半導体装置
の製造方法を示す断面図（その９）である。

【図１３】図１３は本発明の第１実施形態の半導体装置
の製造方法に係る第１のキャパシタの製造方法を示す断
面図である。

【図１４】図１４は本発明の第１実施形態の半導体装置
の製造方法に係る第２のキャパシタの製造方法を示す断
面図である。

【図１５】図１５（ａ）は実験サンプル３を説明する断
面図、図１５（ｂ）は実験サンプル４を説明する断面図
である。

【図１６】図１６は実験サンプル３のＰＺＴ膜内の重水
素を分析した結果を示すものである。

【図１７】図１７（ａ）及び（ｂ）は強誘電体膜の特性
が劣化するメカニズムを示す模式図である。

【図１８】図１８は従来のキャパシタの構造の一例を示
す断面図である。

【図１９】図１９（ａ）〜（ｃ）は本発明の第２実施形
態に係る半導体装置のキャパシタ構造を示す断面図であ
る。

【図２０】図２０（ａ）〜（ｃ）は本発明の第３の実施
の形態に係る半導体装置の製造方法を示す断面図であ
る。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離絶縁膜、１
２ａ，１２ｂ・・・ウェル領域、１３ａ，１３ｂ，１３
ｃ・・・ゲート電極、１５ａ，１５ｂ・・・不純物拡散
層、１６・・・サイドウォール、１７，２６，３１，３
３、１８ａ〜１８ｅ，４２ａ〜４２ｃ・・・導電性プラ
グ、２１・・・ＳｉＯＮ膜、２２・・・ＳｉＯ₂膜、２
３ａ，２５ａ・・・導電膜、２４ａ・・・強誘電体膜、
２４ｂ・・・ダミー強誘電体膜、２３・・・下部電極、
２３ｂ〜２３ｄ・・・Ｐｔ、２４・・・誘電体膜、２５
・・・上部電極、２５ｃ・・・ダミー上部電極、２６ａ
〜２６ｆ・・・コンタクトホール、２７・・・局所配
線、２８，２８ａ〜２８ｃ・・・アルミナ膜（保護絶縁
膜）、３２ａ・・・局所配線、３２ｂ〜３２ｇ・・・配
線、３６・・・アルミニウム配線、３７，３８・・・カ
バー膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀井 義正 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F004 AA08 DB13 DB14 EA32 5F083 AD10 AD21 FR02 GA21 JA02 JA05 JA15 JA17 JA35 JA36 JA38 JA39 JA40 JA43 JA56 MA05 MA06 MA18 MA20 NA01 PR21 PR22 PR33 PR34 PR43 PR44 PR45 PR53 PR54 PR55

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上方に形成された絶縁膜
   と、 前記絶縁膜の上に形成されたキャパシタの下部電極と、 前記下部電極の上に形成された前記キャパシタの誘電体
   膜と、 前記誘電体膜の上に形成された前記キャパシタの上部電
   極と、 前記上部電極及び前記誘電体膜を覆い、かつ前記下部電
   極の一部を覆う保護絶縁膜とを有することを特徴とする
   半導体装置。
2. 【請求項２】 半導体基板の上方に形成された絶縁膜
   と、 前記絶縁膜の上にキャパシタ領域とコンタクト領域とを
   含んで形成された第１導電膜よりなるキャパシタの下部
   電極と、 前記下部電極の上に前記キャパシタ領域と前記コンタク
   ト領域とを含んで形成された前記キャパシタの誘電体膜
   と、 前記誘電体膜の上であって、前記キャパシタ領域に形成
   された第２導電膜よりなる前記キャパシタの上部電極
   と、 前記キャパシタと前記絶縁膜の上に形成された層間絶縁
   膜と、 前記下部電極の前記コンタクト領域の上に、前記層間絶
   縁膜から前記誘電体膜に形成されたコンタクトホールと
   を有することを特徴とする半導体装置。
3. 【請求項３】 半導体基板の上方に形成された絶縁膜
   と、 前記絶縁膜の上に形成されたキャパシタの下部電極と、 前記下部電極の前記キャパシタを構成する部分に対応す
   る部分が開口され、前記下部電極及び前記絶縁膜を被覆
   する保護絶縁膜と、 前記開口内の前記下部電極とその周囲の前記保護絶縁膜
   の上に形成された前記キャパシタ用の強誘電体膜と、 前記キャパシタ用の強誘電体膜の上であって、前記キャ
   パシタを構成する下部電極の上方に形成された前記キャ
   パシタの上部電極とを有することを特徴とする半導体装
   置。
4. 【請求項４】 半導体基板の上方に絶縁膜を形成する工
   程と、 前記絶縁膜の上に第１導電膜を形成する工程と、 前記第１導電膜の上に誘電体膜を形成する工程と、 前記誘電体膜の上に第２導電膜を形成する工程と、 前記第２導電膜をパターニングしてキャパシタの上部電
   極を形成する工程と、前記上部電極から露出している領
   域で前記誘電体膜を途中の深さまでエッチングする工程
   と、 前記上部電極及び前記誘電体膜の上に保護絶縁膜を形成
   する工程と、 第１マスクを用いて前記保護絶縁膜及び前記誘電体膜を
   エッチングすることにより前記キャパシタ用の誘電体パ
   ターンを形成する工程と、 第２マスクを用いて前記第１導電膜をエッチングするこ
   とにより前記キャパシタの下部電極を形成する工程とを
   有することを特徴とする半導体装置の製造方法。
5. 【請求項５】 半導体基板の上方に絶縁膜を形成する工
   程と、 前記絶縁膜の上に第１導電膜を形成する工程と、 前記第１導電膜の上に誘電体膜を形成する工程と、 前記誘電体膜の上に第２導電膜を形成する工程と、 前記第２導電膜をパターニングしてキャパシタの上部電
   極を形成する工程と、 前記誘電体膜をパターニングすることにより前記キャパ
   シタ用の誘電体パターンを形成する工程と、 前記第１導電膜をパターニングすることにより前記キャ
   パシタの下部電極を形成する工程とを有し、 前記下部電極のうちコンタクト領域には、前記誘電体膜
   と前記第１導電膜のうち少なくとも前記誘電体膜が残さ
   れることを特徴とする半導体装置の製造方法。