JP2003282832A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
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- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】キャパシタを有する半導体装置に関し、同じ基
板上に形成される複数種類のキャパシタを用途に応じた
特性にすること。 【解決手段】絶縁膜の第１領域の上に順に形成された第
１下部電極１４ａ、第１強誘電体膜１５ａ及び第１上部
電極１６ａを有する第１キャパシタと、前記絶縁膜の第
２領域の上に順に形成された第２下部電極１４ｂ、第２
強誘電体膜１５ｂ及び第２上部電極１６ｂを有する第２
キャパシタとを有し、第１強誘電体膜１５ａは第１の元
素を含む複数種類の元素からなる第１の強誘電体材料か
ら構成され、第２強誘電体膜１５ｂは第１の元素を含む
複数種類の元素からなる第２の強誘電体材料から構成さ
れ、第２強誘電体膜１５ｂ内の第１の元素の濃度は第１
強誘電体膜１５ａ内の第１の元素の濃度よりも低いこと
を含む。
板上に形成される複数種類のキャパシタを用途に応じた
特性にすること。 【解決手段】絶縁膜の第１領域の上に順に形成された第
１下部電極１４ａ、第１強誘電体膜１５ａ及び第１上部
電極１６ａを有する第１キャパシタと、前記絶縁膜の第
２領域の上に順に形成された第２下部電極１４ｂ、第２
強誘電体膜１５ｂ及び第２上部電極１６ｂを有する第２
キャパシタとを有し、第１強誘電体膜１５ａは第１の元
素を含む複数種類の元素からなる第１の強誘電体材料か
ら構成され、第２強誘電体膜１５ｂは第１の元素を含む
複数種類の元素からなる第２の強誘電体材料から構成さ
れ、第２強誘電体膜１５ｂ内の第１の元素の濃度は第１
強誘電体膜１５ａ内の第１の元素の濃度よりも低いこと
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、電源を切っても情報を保持でき、
省電力で書き込み、読み出しのできる半導体メモリの１
つとして、強誘電体不揮発性メモリ（ＦｅＲＡＭ(Ferro
electric Random Access Memory)）が注目されている。
省電力で書き込み、読み出しのできる半導体メモリの１
つとして、強誘電体不揮発性メモリ（ＦｅＲＡＭ(Ferro
electric Random Access Memory)）が注目されている。
【０００３】ＦｅＲＡＭは、強誘電体のヒステリシス特
性を利用して情報を記憶する構造を有している。強誘電
体材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）など
が用いられている。
性を利用して情報を記憶する構造を有している。強誘電
体材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）など
が用いられている。
【０００４】ＦｅＲＡＭでは、メモリセル領域に形成さ
れる第１のキャパシタと、周辺回路領域に形成されて電
源電圧を昇圧又は降圧するための第２のキャパシタとが
存在する。
れる第１のキャパシタと、周辺回路領域に形成されて電
源電圧を昇圧又は降圧するための第２のキャパシタとが
存在する。
【０００５】第１のキャパシタは、強誘電体材料の特徴
である分極反転（ヒステリシス）により情報を記憶する
機能を有し、疲労特性、飽和特性などの強誘電体特性に
優れた強誘電体材料が要求される。疲労特性は、書き換
え回数が多くなってきた場合の劣化の特徴を示してい
る。また、飽和特性は、低い電圧で十分な能力を発揮す
るかの指標となる。
である分極反転（ヒステリシス）により情報を記憶する
機能を有し、疲労特性、飽和特性などの強誘電体特性に
優れた強誘電体材料が要求される。疲労特性は、書き換
え回数が多くなってきた場合の劣化の特徴を示してい
る。また、飽和特性は、低い電圧で十分な能力を発揮す
るかの指標となる。
【０００６】第２のキャパシタは、特に強誘電体材料を
使用する必要がなく、ＤＲＡＭなどに使用されるキャパ
シタと同じように容量が大きく、リークが少ない材料を
選択する必要がある。
使用する必要がなく、ＤＲＡＭなどに使用されるキャパ
シタと同じように容量が大きく、リークが少ない材料を
選択する必要がある。
【０００７】しかし、ＦｅＲＡＭでは、第１のキャパシ
タと第２のキャパシタの誘電体膜として共に強誘電体材
料から構成されている。
タと第２のキャパシタの誘電体膜として共に強誘電体材
料から構成されている。
【０００８】第２のキャパシタの誘電体膜として強誘電
体材料を選択するのは、ＤＲＡＭのキャパシタのよう
に、誘電体膜を酸化シリコンから構成するよりも面積当
たりの容量を大きくできるからである。強誘電体材料
は、酸化シリコンに比べて大きな誘電率を持っている。
例えば、酸化シリコンの誘電率が３．４であるのに対
し、強誘電体材料であるＰＺＴの誘電率は１００以上で
ある。
体材料を選択するのは、ＤＲＡＭのキャパシタのよう
に、誘電体膜を酸化シリコンから構成するよりも面積当
たりの容量を大きくできるからである。強誘電体材料
は、酸化シリコンに比べて大きな誘電率を持っている。
例えば、酸化シリコンの誘電率が３．４であるのに対
し、強誘電体材料であるＰＺＴの誘電率は１００以上で
ある。
【０００９】従来のＦｅＲＡＭ工程では、第１のキャパ
シタと第２のキャパシタを同じ工程で形成し、第２のキ
ャパシタを第１のキャパシタよりも大きな面積で形成し
ている。
シタと第２のキャパシタを同じ工程で形成し、第２のキ
ャパシタを第１のキャパシタよりも大きな面積で形成し
ている。
【００１０】
【発明が解決しようとする課題】しかし、周辺回路領域
に形成されるキャパシタの誘電体膜を強誘電体材料から
構成することは、上記したように容量の大きさ、誘電率
の大きさの点から有利であるが、リーク電流特性が悪い
という欠点もある。即ち、第１のキャパシタの特性を向
上させるほど、第２のキャパシタのリーク電流が増加す
るという不都合が生じる。
に形成されるキャパシタの誘電体膜を強誘電体材料から
構成することは、上記したように容量の大きさ、誘電率
の大きさの点から有利であるが、リーク電流特性が悪い
という欠点もある。即ち、第１のキャパシタの特性を向
上させるほど、第２のキャパシタのリーク電流が増加す
るという不都合が生じる。
【００１１】本発明の目的は、同じ基板上に形成される
複数種類のキャパシタを用途に応じた特性にすることが
できる半導体装置及びその製造方法を提供することにあ
る。
複数種類のキャパシタを用途に応じた特性にすることが
できる半導体装置及びその製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記した課題は、半導体
基板の上方に形成された絶縁膜と、前記絶縁膜の第１領
域の上に順に形成された第１下部電極、第１強誘電体膜
及び第１上部電極を有する第１キャパシタと、前記絶縁
膜の第２領域の上に順に形成された第２下部電極、第２
強誘電体膜及び第２上部電極を有する第２キャパシタと
を有し、前記第１強誘電体膜は第１の元素を含む複数種
類の元素からなる第１の強誘電体材料から構成され、前
記第２強誘電体膜は前記第１の元素を含む複数種類の元
素からなる第２の強誘電体材料から構成され、前記第２
強誘電体膜内の前記第１の元素の濃度は、前記第１強誘
電体膜内の前記第１の元素の濃度よりも低いことを特徴
とする半導体装置によって解決される。
基板の上方に形成された絶縁膜と、前記絶縁膜の第１領
域の上に順に形成された第１下部電極、第１強誘電体膜
及び第１上部電極を有する第１キャパシタと、前記絶縁
膜の第２領域の上に順に形成された第２下部電極、第２
強誘電体膜及び第２上部電極を有する第２キャパシタと
を有し、前記第１強誘電体膜は第１の元素を含む複数種
類の元素からなる第１の強誘電体材料から構成され、前
記第２強誘電体膜は前記第１の元素を含む複数種類の元
素からなる第２の強誘電体材料から構成され、前記第２
強誘電体膜内の前記第１の元素の濃度は、前記第１強誘
電体膜内の前記第１の元素の濃度よりも低いことを特徴
とする半導体装置によって解決される。
【００１３】上記した課題は、半導体基板の上方に絶縁
膜を形成する工程と、前記絶縁膜の第１領域と第２領域
のそれぞれの上に第１の導電膜を形成する工程と、第１
の元素を含む複数種類の元素からなる強誘電体膜を前記
第１の導電膜の上に形成する工程と、前記強誘電体膜の
上に第２の導電膜を形成する工程と、前記第２の導電膜
をパターニングすることにより、前記第１領域では第１
キャパシタを構成する第１上部電極を形成するとともに
前記第２領域では第２キャパシタを構成する第２上部電
極を形成する工程と、前記強誘電体膜をパターニングす
ることにより、前記第１領域では前記第１キャパシタを
構成する第１誘電体膜を形成するとともに前記第２領域
では前記第２キャパシタを構成する第２誘電体膜を形成
する工程と、前記第１の導電膜をパターニングすること
により、前記第１領域では前記第１キャパシタを構成す
る第１下部電極を形成するとともに前記第２領域では前
記第２キャパシタを構成する第２下部電極を形成する工
程とを有し、前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を、前記第１誘電体膜を構成
する前記強誘電体膜内の前記第１元素の濃度よりも選択
的に低くする工程をさらに有することを特徴とする半導
体装置の製造方法によって解決される。
膜を形成する工程と、前記絶縁膜の第１領域と第２領域
のそれぞれの上に第１の導電膜を形成する工程と、第１
の元素を含む複数種類の元素からなる強誘電体膜を前記
第１の導電膜の上に形成する工程と、前記強誘電体膜の
上に第２の導電膜を形成する工程と、前記第２の導電膜
をパターニングすることにより、前記第１領域では第１
キャパシタを構成する第１上部電極を形成するとともに
前記第２領域では第２キャパシタを構成する第２上部電
極を形成する工程と、前記強誘電体膜をパターニングす
ることにより、前記第１領域では前記第１キャパシタを
構成する第１誘電体膜を形成するとともに前記第２領域
では前記第２キャパシタを構成する第２誘電体膜を形成
する工程と、前記第１の導電膜をパターニングすること
により、前記第１領域では前記第１キャパシタを構成す
る第１下部電極を形成するとともに前記第２領域では前
記第２キャパシタを構成する第２下部電極を形成する工
程とを有し、前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を、前記第１誘電体膜を構成
する前記強誘電体膜内の前記第１元素の濃度よりも選択
的に低くする工程をさらに有することを特徴とする半導
体装置の製造方法によって解決される。
【００１４】本発明によれば、用途の異なる第１キャパ
シタの誘電体膜と第２キャパシタの誘電体膜をそれぞれ
複数の元素から構成される強誘電体材料から構成し、さ
らにその強誘電体材料のうち例えばリーク電流増加原因
となる所定の元素濃度を第２キャパシタの誘電体膜内で
選択的に低くしている。所定の元素濃度の調整は、強誘
電体膜を形成した後にアニールによって行うことが可能
である。
シタの誘電体膜と第２キャパシタの誘電体膜をそれぞれ
複数の元素から構成される強誘電体材料から構成し、さ
らにその強誘電体材料のうち例えばリーク電流増加原因
となる所定の元素濃度を第２キャパシタの誘電体膜内で
選択的に低くしている。所定の元素濃度の調整は、強誘
電体膜を形成した後にアニールによって行うことが可能
である。
【００１５】従って、１回の強誘電体膜の形成で用途に
応じた複数種類のキャパシタの形成が可能になり、用途
に応じたキャパシタを作り分けるために半導体装置の形
成工程が大幅に増えることはないし、コスト高の抑制が
可能になる。
応じた複数種類のキャパシタの形成が可能になり、用途
に応じたキャパシタを作り分けるために半導体装置の形
成工程が大幅に増えることはないし、コスト高の抑制が
可能になる。
【００１６】例えば、強誘電体膜としてＰＺＴを採用す
る場合には、構成元素である鉛の濃度をアニールによっ
て低減させることにより、第２キャパシタのリーク電流
を小さくすることが可能である。また、構成元素の抜け
を防止するために第１キャパシタを保護絶縁膜によって
覆えば、アニールによる第１キャパシタの飽和特性、疲
労特性の劣化が避けられる。
る場合には、構成元素である鉛の濃度をアニールによっ
て低減させることにより、第２キャパシタのリーク電流
を小さくすることが可能である。また、構成元素の抜け
を防止するために第１キャパシタを保護絶縁膜によって
覆えば、アニールによる第１キャパシタの飽和特性、疲
労特性の劣化が避けられる。
【００１７】
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図１〜図６は、本発明の第１実施
形態に係る半導体記憶装置の形成工程を示す断面図であ
る。
基づいて説明する。 （第１の実施の形態）図１〜図６は、本発明の第１実施
形態に係る半導体記憶装置の形成工程を示す断面図であ
る。
【００１８】まず、図１に示す断面構造を形成するまで
の工程を説明する。
の工程を説明する。
【００１９】図１において、ｐ型シリコン（半導体）基
板１の表面には、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法によって素子分離絶縁膜２が形成される。な
お、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形
成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench
Isolation)構造を採用してもよい。
板１の表面には、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法によって素子分離絶縁膜２が形成される。な
お、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形
成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench
Isolation)構造を採用してもよい。
【００２０】素子分離絶縁膜２を形成した後に、シリコ
ン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける
所定の活性領域（トランジスタ形成領域）にｐ型不純物
とｎ型不純物を選択して導入することにより、メモリセ
ル領域Ａの活性領域にｐウェル３ａを形成し、周辺回路
領域Ｂの活性領域にｎウェル３ｂを形成する。
ン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける
所定の活性領域（トランジスタ形成領域）にｐ型不純物
とｎ型不純物を選択して導入することにより、メモリセ
ル領域Ａの活性領域にｐウェル３ａを形成し、周辺回路
領域Ｂの活性領域にｎウェル３ｂを形成する。
【００２１】なお、図１には示していないが、周辺回路
領域ＢではＣＭＯＳを形成するためにｐウェル（不図
示）も形成される。
領域ＢではＣＭＯＳを形成するためにｐウェル（不図
示）も形成される。
【００２２】その後、シリコン基板１の表面を熱酸化し
て、ｐウェル３ａとｎウェル３ｂの上でゲート絶縁膜４
として使用されるシリコン酸化膜を形成する。
て、ｐウェル３ａとｎウェル３ｂの上でゲート絶縁膜４
として使用されるシリコン酸化膜を形成する。
【００２３】次に、素子分離絶縁膜２及びゲート絶縁膜
４の上にアモルファスシリコン膜とタングステンシリサ
イド膜を順に形成する。そして、アモルファスシリコン
膜及びタングステンシリサイド膜をフォトリソグラフィ
法により所定の形状にパターニングして、ｐウェル３ａ
の上にゲート電極５ａ，５ｂを形成し、ｎウェル３ｂの
上にゲート電極５ｃを形成する。
４の上にアモルファスシリコン膜とタングステンシリサ
イド膜を順に形成する。そして、アモルファスシリコン
膜及びタングステンシリサイド膜をフォトリソグラフィ
法により所定の形状にパターニングして、ｐウェル３ａ
の上にゲート電極５ａ，５ｂを形成し、ｎウェル３ｂの
上にゲート電極５ｃを形成する。
【００２４】メモリセル領域Ａでは、ｐウェル３ａ上に
は２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおい
て形成され、これらのゲート電極５ａ，５ｂは素子分離
絶縁膜２の上に延在してワード線ＷＬとなる。
は２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおい
て形成され、これらのゲート電極５ａ，５ｂは素子分離
絶縁膜２の上に延在してワード線ＷＬとなる。
【００２５】なお、ゲート電極５ａ〜５ｃを構成するア
モルファスシリコン膜の代わりにポリシリコン膜を形成
してもよい。
モルファスシリコン膜の代わりにポリシリコン膜を形成
してもよい。
【００２６】次に、メモリセル領域Ａのｐウェル３ａの
うち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオ
ン注入して、ｎチャネルＭＯＳトランジスタＴ1 ，Ｔ2
のソース／ドレインとなる第１〜第３のｎ型不純物拡散
領域７ａ，７ｂ，７ｃを形成する。ｐウェル３ａの中央
に位置する第２のｎ型不純物拡散領域７ｂはビット線に
電気的に接続され、また、ｐウェル３ａの両側に位置す
る第１、第３のｎ型不純物拡散領域７ａ，７ｃはキャパ
シタに電気的に接続される。
うち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオ
ン注入して、ｎチャネルＭＯＳトランジスタＴ1 ，Ｔ2
のソース／ドレインとなる第１〜第３のｎ型不純物拡散
領域７ａ，７ｂ，７ｃを形成する。ｐウェル３ａの中央
に位置する第２のｎ型不純物拡散領域７ｂはビット線に
電気的に接続され、また、ｐウェル３ａの両側に位置す
る第１、第３のｎ型不純物拡散領域７ａ，７ｃはキャパ
シタに電気的に接続される。
【００２７】続いて、周辺回路領域Ｂのｎウェル３ｂの
うち、ゲート電極５ｃの両側にｐ型不純物をイオン注入
して、ｐチャネルＭＯＳトランジスタＴ3 のソース／ド
レインとなる第１、第２のｐ型不純物拡散領域８ａ，８
ｂを形成する。
うち、ゲート電極５ｃの両側にｐ型不純物をイオン注入
して、ｐチャネルＭＯＳトランジスタＴ3 のソース／ド
レインとなる第１、第２のｐ型不純物拡散領域８ａ，８
ｂを形成する。
【００２８】その後に、シリコン基板１、素子分離絶縁
膜２及びゲート電極５ａ，５ｂ，５ｃの上に絶縁膜を形
成する。そして、絶縁膜をエッチバックすることによ
り、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁膜６と
して残す。その絶縁膜として、例えばＣＶＤ法により形
成される酸化シリコン（SiO2）を使用する。
膜２及びゲート電極５ａ，５ｂ，５ｃの上に絶縁膜を形
成する。そして、絶縁膜をエッチバックすることによ
り、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁膜６と
して残す。その絶縁膜として、例えばＣＶＤ法により形
成される酸化シリコン（SiO2）を使用する。
【００２９】さらに、ｐウェル３ａ上のゲート電極５
ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物
拡散領域７ａ〜７ｃにｎ型不純物をイオン注入すること
によりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にす
る。また、ｎウェル３ｂ上のゲート電極５ｃ及び側壁絶
縁膜６をマスクにしてｐ型不純物拡散領域８ａ，８ｂに
ｐ型不純物をイオン注入することによりｐ型不純物拡散
領域８ａ，８ｂをＬＤＤ構造にする。
ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物
拡散領域７ａ〜７ｃにｎ型不純物をイオン注入すること
によりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にす
る。また、ｎウェル３ｂ上のゲート電極５ｃ及び側壁絶
縁膜６をマスクにしてｐ型不純物拡散領域８ａ，８ｂに
ｐ型不純物をイオン注入することによりｐ型不純物拡散
領域８ａ，８ｂをＬＤＤ構造にする。
【００３０】なお、上記したｎ型不純物とｐ型不純物の
打ち分けは、図示しないレジストパターンを使用して行
われる。
打ち分けは、図示しないレジストパターンを使用して行
われる。
【００３１】これにより、第１及び第２のｎ型不純物拡
散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭ
ＯＳトランジスタＴ1 の形成と、第２及び第３のｎ型不
純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２
のｎＭＯＳトランジスタＴ2の形成と、第１及び第２の
ｐ型不純物拡散領域８ａ，８ｂとゲート電極５ｃを有す
るｐＭＯＳトランジスタＴ3 の形成が終了する。
散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭ
ＯＳトランジスタＴ1 の形成と、第２及び第３のｎ型不
純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２
のｎＭＯＳトランジスタＴ2の形成と、第１及び第２の
ｐ型不純物拡散領域８ａ，８ｂとゲート電極５ｃを有す
るｐＭＯＳトランジスタＴ3 の形成が終了する。
【００３２】この後に、ｎＭＯＳトランジスタＴ1 ，Ｔ
2 及びｐＭＯＳトランジスタＴ3 を覆うカバー膜１０を
シリコン基板１上にプラズマＣＶＤ法により形成する。
カバー膜１０として例えば酸窒化シリコン（SiON）膜を
形成する。
2 及びｐＭＯＳトランジスタＴ3 を覆うカバー膜１０を
シリコン基板１上にプラズマＣＶＤ法により形成する。
カバー膜１０として例えば酸窒化シリコン（SiON）膜を
形成する。
【００３３】次に、ＴＥＯＳガスを用いるプラズマＣＶ
Ｄ法により、酸化シリコン（SiO2）膜を約１．０μｍの
厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜
１１として使用する。
Ｄ法により、酸化シリコン（SiO2）膜を約１．０μｍの
厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜
１１として使用する。
【００３４】続いて、第１の層間絶縁膜１１の緻密化処
理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１
を７００℃の温度で３０分間熱処理する。その後に、第
１の層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Ch
emical Mechanical Polishing ）法により研磨して平坦
化する。
理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１
を７００℃の温度で３０分間熱処理する。その後に、第
１の層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Ch
emical Mechanical Polishing ）法により研磨して平坦
化する。
【００３５】次に、図２(a) に示す構造を形成するまで
の工程を説明する。
の工程を説明する。
【００３６】まず、第１の層間絶縁膜１１上に、第１の
導電膜１４としてTi膜とプラチナ（Pt）膜を順に形成す
る。Ti膜とPt膜はＤＣスパッタ法により形成される。こ
の場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さ
を１００〜３００ｎｍ程度とする。なお、第１の導電膜
１４として、イリジウム、ルテニウム、酸化ルテニウ
ム、酸化イリジウム、酸化ルテニウムストロンチウム(S
rRuO3)等のいずれかの導電膜を形成してもよい。
導電膜１４としてTi膜とプラチナ（Pt）膜を順に形成す
る。Ti膜とPt膜はＤＣスパッタ法により形成される。こ
の場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さ
を１００〜３００ｎｍ程度とする。なお、第１の導電膜
１４として、イリジウム、ルテニウム、酸化ルテニウ
ム、酸化イリジウム、酸化ルテニウムストロンチウム(S
rRuO3)等のいずれかの導電膜を形成してもよい。
【００３７】その後に、強誘電体膜１５として厚さ１０
０〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Z
r1-xTix )O3 ）膜をＲＦスパッタ法により第１の導電膜
１４上に形成する。強誘電体層１５の形成方法は、その
他に、ＭＯＤ(metal organicdeposition)法、ＭＯＣＶ
Ｄ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。ま
た、強誘電体層１５の材料としては、ＰＺＴ以外に、Ｐ
ＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、Sr
Bi2Ta2O9（ＳＢＴ、Ｙ１）、SrBi2(Ta,Nb)2O9（ＳＢＴ
Ｎ、ＹＺ）等のBi層状構造化合物、その他の金属酸化物
強誘電体を採用してもよい。
０〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Z
r1-xTix )O3 ）膜をＲＦスパッタ法により第１の導電膜
１４上に形成する。強誘電体層１５の形成方法は、その
他に、ＭＯＤ(metal organicdeposition)法、ＭＯＣＶ
Ｄ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。ま
た、強誘電体層１５の材料としては、ＰＺＴ以外に、Ｐ
ＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、Sr
Bi2Ta2O9（ＳＢＴ、Ｙ１）、SrBi2(Ta,Nb)2O9（ＳＢＴ
Ｎ、ＹＺ）等のBi層状構造化合物、その他の金属酸化物
強誘電体を採用してもよい。
【００３８】そして、強誘電体膜１５を構成するＰＺＴ
膜の結晶化処理として、酸素雰囲気中で温度６５０〜８
５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Therm
al Annealing) を行う。例えば、温度７００℃で６０秒
間アニールする。
膜の結晶化処理として、酸素雰囲気中で温度６５０〜８
５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Therm
al Annealing) を行う。例えば、温度７００℃で６０秒
間アニールする。
【００３９】続いて、強誘電体膜１５の上に第２の導電
膜１６として酸化イリジウム(IrO2)膜をスパッタ法によ
り１００〜３００ｎｍの厚さに形成する。なお、第２の
導電膜１６として、プラチナもしくは酸化ルテニウムス
トロンチウム（ＳＲＯ）を用いてもよい。
膜１６として酸化イリジウム(IrO2)膜をスパッタ法によ
り１００〜３００ｎｍの厚さに形成する。なお、第２の
導電膜１６として、プラチナもしくは酸化ルテニウムス
トロンチウム（ＳＲＯ）を用いてもよい。
【００４０】次に、図２(b) に示す構図を形成するまで
の工程を説明する。
の工程を説明する。
【００４１】まず、第２の導電膜１６をパターニングす
ることにより、メモリセル領域Ａの素子分離絶縁膜２の
上方においてキャパシタ用の上部電極１６ａを複数成形
すると同時に、周辺回路領域Ｂの素子分離絶縁膜２の上
方においてキャパシタ用の上部電極１６ｂを形成する。
ることにより、メモリセル領域Ａの素子分離絶縁膜２の
上方においてキャパシタ用の上部電極１６ａを複数成形
すると同時に、周辺回路領域Ｂの素子分離絶縁膜２の上
方においてキャパシタ用の上部電極１６ｂを形成する。
【００４２】続いて、強誘電体膜１５をパターニングす
ることにより、メモリセル領域Ａにおいて複数の上部電
極１６ａの下でワード線ＷＬにほぼ平行に延在するスト
ライプ形状のキャパシタ用の誘電体膜１５ａを形成する
とともに、周辺回路領域Ｂにおいて上部電極の１６ｂの
下にキャパシタ用の誘電体膜１５ｂを形成する。
ることにより、メモリセル領域Ａにおいて複数の上部電
極１６ａの下でワード線ＷＬにほぼ平行に延在するスト
ライプ形状のキャパシタ用の誘電体膜１５ａを形成する
とともに、周辺回路領域Ｂにおいて上部電極の１６ｂの
下にキャパシタ用の誘電体膜１５ｂを形成する。
【００４３】次に、図３(a) に示すように、第１の導電
膜１４をパターニングすることにより、メモリセル領域
Ａにおいて誘電体膜１５ａの下でストライプ状に延在す
るキャパシタ用の下部電極１４ａを形成するとともに、
周辺回路領域Ｂにおいて誘電体膜１５ｂの下にキャパシ
タ用の下部電極１４ｂを形成する。
膜１４をパターニングすることにより、メモリセル領域
Ａにおいて誘電体膜１５ａの下でストライプ状に延在す
るキャパシタ用の下部電極１４ａを形成するとともに、
周辺回路領域Ｂにおいて誘電体膜１５ｂの下にキャパシ
タ用の下部電極１４ｂを形成する。
【００４４】これにより、メモリセル領域Ａでは、下部
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。
【００４５】第１のキャパシタＱ1 は、例えば平面形状
が２．０μｍ×１．８μｍ程度の大きさを有し、強誘電
体膜のヒステリシス特性により情報の書き込み、読み出
しが行われる。また、第２のキャパシタＱ2 は、例えば
平面形状が２５μｍ×１０μｍ程度の大きさを有し、電
圧のブーストなどに使用される。
が２．０μｍ×１．８μｍ程度の大きさを有し、強誘電
体膜のヒステリシス特性により情報の書き込み、読み出
しが行われる。また、第２のキャパシタＱ2 は、例えば
平面形状が２５μｍ×１０μｍ程度の大きさを有し、電
圧のブーストなどに使用される。
【００４６】次に、図３(b) に示すように、第１及び第
２のキャパシタＱ1 ，Ｑ2 と第１の層間絶縁膜１１の上
に保護絶縁膜１７として例えばＴＥＯＳ（テトラエトキ
シシラン）、ヘリウム及び酸素の混合ガスを用いてＣＶ
Ｄ法により酸化シリコン膜（ＴＥＯＳ膜）を２００ｎｍ
程度の厚さに形成する。
２のキャパシタＱ1 ，Ｑ2 と第１の層間絶縁膜１１の上
に保護絶縁膜１７として例えばＴＥＯＳ（テトラエトキ
シシラン）、ヘリウム及び酸素の混合ガスを用いてＣＶ
Ｄ法により酸化シリコン膜（ＴＥＯＳ膜）を２００ｎｍ
程度の厚さに形成する。
【００４７】なお、保護絶縁膜１７としては、ＴＥＯＳ
膜の他、シラン（SiH4）と酸素（O2）を用いて形成され
た酸化シリコン膜、又は窒化シリコン膜、又は窒化酸化
シリコン膜などを適用してもよい。
膜の他、シラン（SiH4）と酸素（O2）を用いて形成され
た酸化シリコン膜、又は窒化シリコン膜、又は窒化酸化
シリコン膜などを適用してもよい。
【００４８】次に、図４(a) に示すように、フォトリソ
グラフィー法により保護絶縁膜１７をパターニングして
周辺回路部Ｂの少なくとも第２のキャパシタＱ2 上から
除去する。保護絶縁膜１７のパターニングは、レジスト
マスク（不図示）を使用し、エッチングガスとしてCF4
とO2の混合ガスを用いてダウンフロープラズマエッチン
グによって行われる。
グラフィー法により保護絶縁膜１７をパターニングして
周辺回路部Ｂの少なくとも第２のキャパシタＱ2 上から
除去する。保護絶縁膜１７のパターニングは、レジスト
マスク（不図示）を使用し、エッチングガスとしてCF4
とO2の混合ガスを用いてダウンフロープラズマエッチン
グによって行われる。
【００４９】その後に、常圧の酸素（O2）雰囲気中にシ
リコン基板１を置いて保護絶縁膜１７に覆われていない
第２のキャパシタＱ2 を例えば６５０℃の温度、６０分
間でアニールする。
リコン基板１を置いて保護絶縁膜１７に覆われていない
第２のキャパシタＱ2 を例えば６５０℃の温度、６０分
間でアニールする。
【００５０】これにより、周辺回路領域Ｂ内の第２のキ
ャパシタＱ2 の強誘電体膜を構成する例えばＰＺＴ膜の
鉛（Pb）の抜けが促進される。この結果、第２のキャパ
シタＱ2 のリーク電流はアニール前に比べて小さくな
る。これに対して、メモリセル領域Ａ内の第１のキャパ
シタＱ1 は保護絶縁膜１７によって覆われているので、
構成原子の抜けが防止される。
ャパシタＱ2 の強誘電体膜を構成する例えばＰＺＴ膜の
鉛（Pb）の抜けが促進される。この結果、第２のキャパ
シタＱ2 のリーク電流はアニール前に比べて小さくな
る。これに対して、メモリセル領域Ａ内の第１のキャパ
シタＱ1 は保護絶縁膜１７によって覆われているので、
構成原子の抜けが防止される。
【００５１】なお、第２のキャパシタＱ2 のアニールは
減圧雰囲気中で行ってPb抜けをさらに促進するようにし
てもよい。また、第２のキャパシタＱ2 のアニール温度
は６５０℃以上が好ましい。さらに、アニール雰囲気に
導入されるガスは酸素に限られりものはなく、酸素・ア
ルゴン混合ガス、窒素ガスなどのいずれかを採用しても
よい。これらは、以下の実施形態でも同様に適用され
る。
減圧雰囲気中で行ってPb抜けをさらに促進するようにし
てもよい。また、第２のキャパシタＱ2 のアニール温度
は６５０℃以上が好ましい。さらに、アニール雰囲気に
導入されるガスは酸素に限られりものはなく、酸素・ア
ルゴン混合ガス、窒素ガスなどのいずれかを採用しても
よい。これらは、以下の実施形態でも同様に適用され
る。
【００５２】次に、図４(b) に示すように、保護絶縁膜
１７、第１の層間絶縁膜１１及び第２のキャパシタＱ2
の上に、第２の層間絶縁膜１８として酸化シリコン膜を
約１μｍの厚さに形成する。この酸化シリコン膜は、Ｔ
ＥＯＳ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ
法により形成される。
１７、第１の層間絶縁膜１１及び第２のキャパシタＱ2
の上に、第２の層間絶縁膜１８として酸化シリコン膜を
約１μｍの厚さに形成する。この酸化シリコン膜は、Ｔ
ＥＯＳ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ
法により形成される。
【００５３】なお、シランを用いて第２の層間絶縁膜１
８を形成してもよく、この場合にはメモリセル領域Ａ内
における保護絶縁膜１７は第１のキャパシタＱ1 への還
元ガスの侵入を防止する。
８を形成してもよく、この場合にはメモリセル領域Ａ内
における保護絶縁膜１７は第１のキャパシタＱ1 への還
元ガスの侵入を防止する。
【００５４】続いて、第２の層間層間絶縁膜１８の上面
をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の
第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａの
キャパシタの上で保護絶縁膜１７の膜厚と合わせて約３
００ｎｍ程度とする。
をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の
第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａの
キャパシタの上で保護絶縁膜１７の膜厚と合わせて約３
００ｎｍ程度とする。
【００５５】次に、図５(a) に示すように、第２の層間
絶縁膜１８、保護絶縁膜１７、第１層間絶縁膜１１及び
カバー膜１０をフォトリソグラフィー法によりパターニ
ングすることにより、第１〜第３のｎ型不純物拡散領域
７ａ〜７ｃと第２のｐ型不純物拡散領域８ｂの上にそれ
ぞれ第１〜第４のコンタクトホール１８ａ〜１８ｄを形
成する。これと同時に、第２の層間絶縁膜１８及び保護
絶縁膜１７をパターニングしてｐウェル３ａ上の複数の
第１のキャパシタＱ1 の各々の上部電極１５ａの上にそ
れぞれ第５、第６のコンタクトホール１８ｅ，１８ｆを
形成する。さらに、同じパターニング工程において、第
２の層間絶縁膜１８をパターニングすることにより、第
２のキャパシタＱ2 の上部電極１５ｂの上に第７のコン
タクトホール１８ｇを形成する。
絶縁膜１８、保護絶縁膜１７、第１層間絶縁膜１１及び
カバー膜１０をフォトリソグラフィー法によりパターニ
ングすることにより、第１〜第３のｎ型不純物拡散領域
７ａ〜７ｃと第２のｐ型不純物拡散領域８ｂの上にそれ
ぞれ第１〜第４のコンタクトホール１８ａ〜１８ｄを形
成する。これと同時に、第２の層間絶縁膜１８及び保護
絶縁膜１７をパターニングしてｐウェル３ａ上の複数の
第１のキャパシタＱ1 の各々の上部電極１５ａの上にそ
れぞれ第５、第６のコンタクトホール１８ｅ，１８ｆを
形成する。さらに、同じパターニング工程において、第
２の層間絶縁膜１８をパターニングすることにより、第
２のキャパシタＱ2 の上部電極１５ｂの上に第７のコン
タクトホール１８ｇを形成する。
【００５６】その後、第２の層間絶縁膜１８上と第１〜
第７のコンタクトホール１８ａ〜１８ｇ内に、膜厚２０
ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッタにより順
に形成し、さらにTiN 膜の上にＷ膜をＣＶＤ方により形
成する。Ｗ膜は第１〜第７のコンタクトホール１８ａ〜
１８ｇ内を完全に埋め込む厚さに形成される。
第７のコンタクトホール１８ａ〜１８ｇ内に、膜厚２０
ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をスパッタにより順
に形成し、さらにTiN 膜の上にＷ膜をＣＶＤ方により形
成する。Ｗ膜は第１〜第７のコンタクトホール１８ａ〜
１８ｇ内を完全に埋め込む厚さに形成される。
【００５７】続いて、図５(b) に示すように、Ti膜、Ti
N 膜及びＷ膜をＣＭＰ法により研磨して第２の層間絶縁
膜１８の上面上から除去する。これにより、第１〜第７
のコンタクトホール１８ａ〜１８ｇ内に残されたTi膜、
TiN 膜及びＷ膜をそれぞれ第１〜第７の導電性プラグ１
９ａ〜１９ｇとして使用する。
N 膜及びＷ膜をＣＭＰ法により研磨して第２の層間絶縁
膜１８の上面上から除去する。これにより、第１〜第７
のコンタクトホール１８ａ〜１８ｇ内に残されたTi膜、
TiN 膜及びＷ膜をそれぞれ第１〜第７の導電性プラグ１
９ａ〜１９ｇとして使用する。
【００５８】次に、第２の層間絶縁膜１８の上と第１〜
第７の導電性プラグ１９ａ〜１９ｇの上に、配線用金属
膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、
膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び
膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形成し
た後に、配線用金属膜をフォトリソグラフィー法により
パターニングする。
第７の導電性プラグ１９ａ〜１９ｇの上に、配線用金属
膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、
膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び
膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形成し
た後に、配線用金属膜をフォトリソグラフィー法により
パターニングする。
【００５９】この配線用金属膜のパターニングにより、
図６に示すように、メモリセル領域Ａにおいて第２の層
間絶縁膜１８の上に第１、第２の金属配線２０ａ，２０
ｂと導電性パッド２０ｃを形成する一方、周辺回路領域
Ｂにおいて第２の層間絶縁膜１８の上に第３の金属配線
２０ｄを形成する。
図６に示すように、メモリセル領域Ａにおいて第２の層
間絶縁膜１８の上に第１、第２の金属配線２０ａ，２０
ｂと導電性パッド２０ｃを形成する一方、周辺回路領域
Ｂにおいて第２の層間絶縁膜１８の上に第３の金属配線
２０ｄを形成する。
【００６０】これにより、メモリセル領域Ａのｐウェル
３ａの上方において、一方の第１のキャパシタＱ1 の上
部電極１６ａと第１のｎ型不純物拡散領域７ａは、第１
の金属配線２０ａと第１、第５の導電性プラグ１９ａ、
１９ｅを介して電気的に接続される。また、他方の第１
のキャパシタＱ1 の上部電極１６ａと第３のｎ型不純物
拡散領域７ｃは、第２の金属配線２０ｂと第３、第６の
導電性プラグ１９ｃ、１９ｆを介して電気的に接続され
る。なお、第２のｎ型不純物拡散領域７ｂは、上方に形
成されるビット線（不図示）に導電性パッド２０ｃ及び
第２の導電性プラグ１９ｂを介して電気的に接続され
る。
３ａの上方において、一方の第１のキャパシタＱ1 の上
部電極１６ａと第１のｎ型不純物拡散領域７ａは、第１
の金属配線２０ａと第１、第５の導電性プラグ１９ａ、
１９ｅを介して電気的に接続される。また、他方の第１
のキャパシタＱ1 の上部電極１６ａと第３のｎ型不純物
拡散領域７ｃは、第２の金属配線２０ｂと第３、第６の
導電性プラグ１９ｃ、１９ｆを介して電気的に接続され
る。なお、第２のｎ型不純物拡散領域７ｂは、上方に形
成されるビット線（不図示）に導電性パッド２０ｃ及び
第２の導電性プラグ１９ｂを介して電気的に接続され
る。
【００６１】また、周辺回路領域Ｂにおいて、第２のｐ
型不純物拡散領域８ｂは、第３の金属配線２０ｄと第
４、第７の導電性プラグ１９ｄ，１９ｇを介して第２の
キャパシタＱ2 の上部電極１６ｂに電気的に接続され
る。
型不純物拡散領域８ｂは、第３の金属配線２０ｄと第
４、第７の導電性プラグ１９ｄ，１９ｇを介して第２の
キャパシタＱ2 の上部電極１６ｂに電気的に接続され
る。
【００６２】第１〜第３の金属配線２０ａ、２０ｂ、２
０ｄを形成した後に、さらに第３の層間絶縁膜を形成
し、導電性プラグを形成し、さらに第３の層間絶縁膜の
上にビット線などを形成するが、その詳細は省略する。
０ｄを形成した後に、さらに第３の層間絶縁膜を形成
し、導電性プラグを形成し、さらに第３の層間絶縁膜の
上にビット線などを形成するが、その詳細は省略する。
【００６３】上記した実施形態によれば、メモリセル領
域Ａ内に形成された第１のキャパシタＱ1 を保護絶縁膜
１７により覆った状態で、周辺回路領域Ｂ内で昇圧など
に使用される第２のキャパシタＱ2 を露出させて選択的
にアニールしている。これにより、第２のキャパシタＱ
2 においては、リーク電流増加要因となる原子が強誘電
体膜１５ｂから飛び出してリーク電流を減少させる。
域Ａ内に形成された第１のキャパシタＱ1 を保護絶縁膜
１７により覆った状態で、周辺回路領域Ｂ内で昇圧など
に使用される第２のキャパシタＱ2 を露出させて選択的
にアニールしている。これにより、第２のキャパシタＱ
2 においては、リーク電流増加要因となる原子が強誘電
体膜１５ｂから飛び出してリーク電流を減少させる。
【００６４】ところで、キャパシタの誘電体膜を構成す
るＰＺＴ膜に含まれる鉛（Pb）とジルコニウム（Zr）と
チタン（Ti）の濃度（組成比）、即ち構成元素の濃度の
違いによってキャパシタの疲労特性、飽和特性、リーク
電流がどのように相違するかを調べたところ、以下のよ
うな結果が得られた。
るＰＺＴ膜に含まれる鉛（Pb）とジルコニウム（Zr）と
チタン（Ti）の濃度（組成比）、即ち構成元素の濃度の
違いによってキャパシタの疲労特性、飽和特性、リーク
電流がどのように相違するかを調べたところ、以下のよ
うな結果が得られた。
【００６５】まず、疲労特性について、ＰＺＴ膜内のPb
の濃度とＰＺＴ膜の分極電荷量Ｑswの減少の割合の関係
を調べたところ、図７に示す結果が得られ、Pbの濃度の
減少にともなって分極電荷量Ｑswも減少することがわか
る。
の濃度とＰＺＴ膜の分極電荷量Ｑswの減少の割合の関係
を調べたところ、図７に示す結果が得られ、Pbの濃度の
減少にともなって分極電荷量Ｑswも減少することがわか
る。
【００６６】また、飽和特性について、ＰＺＴ膜に含ま
れるPbの濃度とキャパシタの分極電荷の飽和電圧の関係
を調べたところ、図８に示すような結果が得られ、Pbの
濃度の減少にともなって飽和電圧が高くなることがわか
る。なお、図８の縦軸は、飽和電圧値の９０％となる電
圧（Ｖ９０）を示している。
れるPbの濃度とキャパシタの分極電荷の飽和電圧の関係
を調べたところ、図８に示すような結果が得られ、Pbの
濃度の減少にともなって飽和電圧が高くなることがわか
る。なお、図８の縦軸は、飽和電圧値の９０％となる電
圧（Ｖ９０）を示している。
【００６７】図７、図８によれば、ＰＺＴ膜中のPbの減
少は強誘電体特性を劣化させるので、メモリセル領域Ａ
内の第１のキャパシタＱ1 のＰＺＴ膜の組成を最適な値
で形成した後にＰＺＴ膜からのPbの抜けを防止する必要
がある。
少は強誘電体特性を劣化させるので、メモリセル領域Ａ
内の第１のキャパシタＱ1 のＰＺＴ膜の組成を最適な値
で形成した後にＰＺＴ膜からのPbの抜けを防止する必要
がある。
【００６８】ところで、酸素雰囲気中において強誘電体
キャパシタを６５０℃、６０分で加熱した場合に、保護
絶縁膜１７で覆われない強誘電体キャパシタのリーク電
流とPbの濃度の関係は、図９の実線のようになる。一
方、酸素雰囲気中において強誘電体キャパシタを６５０
℃、６０分で加熱した場合に、保護絶縁膜１７で覆われ
た強誘電体キャパシタのリーク電流とPbの濃度の関係
は、図９の破線のようになる。
キャパシタを６５０℃、６０分で加熱した場合に、保護
絶縁膜１７で覆われない強誘電体キャパシタのリーク電
流とPbの濃度の関係は、図９の実線のようになる。一
方、酸素雰囲気中において強誘電体キャパシタを６５０
℃、６０分で加熱した場合に、保護絶縁膜１７で覆われ
た強誘電体キャパシタのリーク電流とPbの濃度の関係
は、図９の破線のようになる。
【００６９】図９によれば、Pbの濃度が低下するほど単
位面積あたりのリーク電流が減ることがわかる。しか
も、図９によれば、Pbの濃度が同じであっても、保護絶
縁膜１７で強誘電体キャパシタを覆わない方が単位面積
当たりのリーク電流が小さくなることがわかる。
位面積あたりのリーク電流が減ることがわかる。しか
も、図９によれば、Pbの濃度が同じであっても、保護絶
縁膜１７で強誘電体キャパシタを覆わない方が単位面積
当たりのリーク電流が小さくなることがわかる。
【００７０】従って、上記した第１のキャパシタＱ1 と
第２のキャパシタＱ2 に同じ電圧を印加した場合に、第
２のキャパシタＱ2 の単位面積当たりのリーク電流は、
第１のキャパシタＱ1 の単位面積当たりのリーク電流よ
りも小さくなる。
第２のキャパシタＱ2 に同じ電圧を印加した場合に、第
２のキャパシタＱ2 の単位面積当たりのリーク電流は、
第１のキャパシタＱ1 の単位面積当たりのリーク電流よ
りも小さくなる。
【００７１】なお、図７、図８、図９に示したPbの濃度
の調整は、ＰＺＴ膜の形成条件を変えて行われている。
の調整は、ＰＺＴ膜の形成条件を変えて行われている。
【００７２】次に、保護絶縁膜１７に覆われない強誘電
体キャパシタのアニール温度とＰＺＴ膜からのPbの抜け
量を調べたところ、図１０に示すような結果が得られ
た。即ち、アニール温度が高くなるほどＰＺＴ膜からの
Pbの抜け量が多くなることがわかる。また、アニール温
度が７５０℃以上では、温度が高くなってもPbの抜ける
量が急激に増えるわけでないので、アニール温度は６５
０℃〜７５０℃が好適である。
体キャパシタのアニール温度とＰＺＴ膜からのPbの抜け
量を調べたところ、図１０に示すような結果が得られ
た。即ち、アニール温度が高くなるほどＰＺＴ膜からの
Pbの抜け量が多くなることがわかる。また、アニール温
度が７５０℃以上では、温度が高くなってもPbの抜ける
量が急激に増えるわけでないので、アニール温度は６５
０℃〜７５０℃が好適である。
【００７３】以上のことから、第２のキャパシタＱ2 を
構成する強誘電体膜１５については飽和特性、疲労特性
は重要視されないので、酸素雰囲気中のアニールによっ
てPbを減少させることは問題にならない一方で、昇圧の
ためにリーク電流を減らすことが重要であってPbを減少
させる方が望ましいといえる。
構成する強誘電体膜１５については飽和特性、疲労特性
は重要視されないので、酸素雰囲気中のアニールによっ
てPbを減少させることは問題にならない一方で、昇圧の
ためにリーク電流を減らすことが重要であってPbを減少
させる方が望ましいといえる。
【００７４】これに対して、第２のキャパシタＱ2 を構
成する強誘電体膜１５からリーク電流増加要因となる元
素を減らすためのアニールの際に、第１のキャパシタＱ
1 を保護絶縁膜１７によって選択的に覆うようにしてい
るので、第１のキャパシタＱ 1 からのPbの減少は防止さ
れ、第１のキャパシタＱ1 の強誘電体膜の疲労特性、飽
和特性の劣化が回避される。
成する強誘電体膜１５からリーク電流増加要因となる元
素を減らすためのアニールの際に、第１のキャパシタＱ
1 を保護絶縁膜１７によって選択的に覆うようにしてい
るので、第１のキャパシタＱ 1 からのPbの減少は防止さ
れ、第１のキャパシタＱ1 の強誘電体膜の疲労特性、飽
和特性の劣化が回避される。
【００７５】ところで、第１のキャパシタＱ1 に用いら
れる強誘電体膜のPbの濃度と、第２のキャパシタＱ2 に
用いられる強誘電体膜とのPbの濃度を異ならせるため
に、それらの強誘電体膜を２工程によって作り分けるこ
とも考えられる。即ち、第１のキャパシタに用いられる
強誘電体膜を疲労特性、飽和特性などに優れた材料から
形成し、第２のキャパシタに用いられる強誘電体膜をリ
ーク電流が少ない材料から形成するといった２つの成膜
工程を採用することも可能である。
れる強誘電体膜のPbの濃度と、第２のキャパシタＱ2 に
用いられる強誘電体膜とのPbの濃度を異ならせるため
に、それらの強誘電体膜を２工程によって作り分けるこ
とも考えられる。即ち、第１のキャパシタに用いられる
強誘電体膜を疲労特性、飽和特性などに優れた材料から
形成し、第２のキャパシタに用いられる強誘電体膜をリ
ーク電流が少ない材料から形成するといった２つの成膜
工程を採用することも可能である。
【００７６】しかし、１つの半導体基板上で２種類の強
誘電体膜を別々に成長することは難しいし、強誘電体膜
を２回形成することは、コスト高の原因ともなる。
誘電体膜を別々に成長することは難しいし、強誘電体膜
を２回形成することは、コスト高の原因ともなる。
【００７７】従って、上記したように、メモリセル領域
Ａの第１のキャパシタＱ1 を保護絶縁膜で覆いながら、
周辺回路領域Ｂの第２のキャパシタＱ2 を露出させてア
ニールしてリーク電流を減らすことが工程上重要であ
る。
Ａの第１のキャパシタＱ1 を保護絶縁膜で覆いながら、
周辺回路領域Ｂの第２のキャパシタＱ2 を露出させてア
ニールしてリーク電流を減らすことが工程上重要であ
る。
【００７８】なお、上記したように第２のキャパシタＱ
2 の強誘電体膜１５としてＰＺＴ系強誘電体膜を用いる
場合には、ＰＺＴ強誘電体膜のPbの一部をアニールによ
り抜くことにより、第２のキャパシタＱ2 のリーク電流
を低減することができる。これに対して、第２のキャパ
シタＱ2 の強誘電体膜１５としてBi層状構造化合物を用
いる場合には、Bi層状構造化合物中のBi,Ta の一部をア
ニールによって抜くことにより、第２のキャパシタＱ2
のリーク電流を低減することができる。Bi層状構造化合
物を強誘電体膜１５として採用する場合にBi層状構造化
合物中のBi,Taの一部をアニールによって抜いてリーク
電流を低減することについては以下の実施形態でも同様
に採用される。（第２の実施の形態）第２のキャパシタ
Ｑ2 のアニールのタイミングは、以下に説明するよう
に、強誘電体膜のパターニング後であって且つ第１の導
電膜のパターニング前に行ってもよい。
2 の強誘電体膜１５としてＰＺＴ系強誘電体膜を用いる
場合には、ＰＺＴ強誘電体膜のPbの一部をアニールによ
り抜くことにより、第２のキャパシタＱ2 のリーク電流
を低減することができる。これに対して、第２のキャパ
シタＱ2 の強誘電体膜１５としてBi層状構造化合物を用
いる場合には、Bi層状構造化合物中のBi,Ta の一部をア
ニールによって抜くことにより、第２のキャパシタＱ2
のリーク電流を低減することができる。Bi層状構造化合
物を強誘電体膜１５として採用する場合にBi層状構造化
合物中のBi,Taの一部をアニールによって抜いてリーク
電流を低減することについては以下の実施形態でも同様
に採用される。（第２の実施の形態）第２のキャパシタ
Ｑ2 のアニールのタイミングは、以下に説明するよう
に、強誘電体膜のパターニング後であって且つ第１の導
電膜のパターニング前に行ってもよい。
【００７９】図１１〜図１３は、本発明の第２実施形態
を示す半導体装置の製造工程を示す断面図である。
を示す半導体装置の製造工程を示す断面図である。
【００８０】まず、図１に示したように、シリコン基板
１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ
2 などを形成し、シリコン基板１の周辺回路領域Ｂにｐ
ＭＯＳトランジスタＴ3 などを形成し、さらにカバー真
ｊく１０、第１の層間絶縁膜１１を形成する。続いて、
図２(a) に示したように、第１層間絶縁膜１１の上に第
１の導電膜１４、強誘電体膜１５及び第２の導電膜１６
を順に形成する。さらに、図２(b) に示したように、第
２の導電膜１６をパターニングしてキャパシタＱ1 ，Ｑ
2 の上部電極１６ａ，１６ｂを形成し、ついで強誘電体
膜１５をパターニングしてキャパシタＱ1 ，Ｑ2 の誘電
体膜１５ａ，１５ｂを形成する。
１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ
2 などを形成し、シリコン基板１の周辺回路領域Ｂにｐ
ＭＯＳトランジスタＴ3 などを形成し、さらにカバー真
ｊく１０、第１の層間絶縁膜１１を形成する。続いて、
図２(a) に示したように、第１層間絶縁膜１１の上に第
１の導電膜１４、強誘電体膜１５及び第２の導電膜１６
を順に形成する。さらに、図２(b) に示したように、第
２の導電膜１６をパターニングしてキャパシタＱ1 ，Ｑ
2 の上部電極１６ａ，１６ｂを形成し、ついで強誘電体
膜１５をパターニングしてキャパシタＱ1 ，Ｑ2 の誘電
体膜１５ａ，１５ｂを形成する。
【００８１】以上の構成は、第１実施形態に示した工程
に従って形成される。
に従って形成される。
【００８２】次に、図１１(a) に示すように、上部電極
１６ａ，１６ｂと誘電体膜１５ａ，１５ｂ及び第１の導
電膜１４の上に保護絶縁膜１７を形成する。保護絶縁膜
１７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガ
スを用いてＣＶＤ法により厚さ２００ｎｍ程度の酸化シ
リコン膜（ＴＥＯＳ膜）を形成する。
１６ａ，１６ｂと誘電体膜１５ａ，１５ｂ及び第１の導
電膜１４の上に保護絶縁膜１７を形成する。保護絶縁膜
１７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガ
スを用いてＣＶＤ法により厚さ２００ｎｍ程度の酸化シ
リコン膜（ＴＥＯＳ膜）を形成する。
【００８３】なお、保護絶縁膜１７として、ＴＥＯＳ膜
の他、SiH4とO2を用いて形成された酸化シリコン膜、又
は、窒化シリコン膜、窒化酸化シリコン膜などを適用し
てもよい。
の他、SiH4とO2を用いて形成された酸化シリコン膜、又
は、窒化シリコン膜、窒化酸化シリコン膜などを適用し
てもよい。
【００８４】続いて、図１１(b) に示すように、保護絶
縁膜１７をフォトリソグラフィー法によりパターニング
して周辺回路領域Ｂの第２のキャパシタＱ2 を露出させ
る。
縁膜１７をフォトリソグラフィー法によりパターニング
して周辺回路領域Ｂの第２のキャパシタＱ2 を露出させ
る。
【００８５】その後に、常圧のO2雰囲気中にシリコン基
板１を置いて例えば６５０℃の温度で６０分間でアニー
ルする。
板１を置いて例えば６５０℃の温度で６０分間でアニー
ルする。
【００８６】これにより、周辺回路領域Ｂ内の第２のキ
ャパシタＱ2 の誘電体膜１５ｂを構成する例えばＰＺＴ
膜からPbの抜けが促進される。この結果、第２のキャパ
シタＱ2 のリーク電流はアニール前に比べて小さくな
る。これに対して、メモリセル領域Ａ内の第１のキャパ
シタＱ1 は保護絶縁膜１７によって覆われているので、
Pbの抜けが防止される。なお、第２のキャパシタＱ2 の
アニールは減圧雰囲気中で行ってPb抜けをさらに促進す
るようにしてもよい。また、第２のキャパシタＱ 2 のア
ニール温度は６５０℃以上が好ましい。
ャパシタＱ2 の誘電体膜１５ｂを構成する例えばＰＺＴ
膜からPbの抜けが促進される。この結果、第２のキャパ
シタＱ2 のリーク電流はアニール前に比べて小さくな
る。これに対して、メモリセル領域Ａ内の第１のキャパ
シタＱ1 は保護絶縁膜１７によって覆われているので、
Pbの抜けが防止される。なお、第２のキャパシタＱ2 の
アニールは減圧雰囲気中で行ってPb抜けをさらに促進す
るようにしてもよい。また、第２のキャパシタＱ 2 のア
ニール温度は６５０℃以上が好ましい。
【００８７】次に、図１２(a) に示すように、メモリセ
ル領域Ａ内の保護絶縁膜１７及び第１の導電膜１４と周
辺回路領域Ｂ内の第１の導電膜１４とをそれぞれフォト
リソグラフィー法によりパターニングすることにより、
誘電体膜１５ａ，１５ｂの下に下部電極１４ａ，１４ｂ
を形成する。
ル領域Ａ内の保護絶縁膜１７及び第１の導電膜１４と周
辺回路領域Ｂ内の第１の導電膜１４とをそれぞれフォト
リソグラフィー法によりパターニングすることにより、
誘電体膜１５ａ，１５ｂの下に下部電極１４ａ，１４ｂ
を形成する。
【００８８】これにより、メモリセル領域Ａでは、下部
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。
【００８９】その後に、図１２(b) に示すように、保護
絶縁膜１７、第１の層間絶縁膜１１及び第２のキャパシ
タＱ2 の上に、第２の層間絶縁膜１８を形成する。
絶縁膜１７、第１の層間絶縁膜１１及び第２のキャパシ
タＱ2 の上に、第２の層間絶縁膜１８を形成する。
【００９０】次に、図１３に示すように、第２の層間絶
縁膜１８、第１の層間絶縁膜１１及びカバー膜１０のう
ち、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上に
第１〜第３の導電性プラグ１９ａ〜１９ｃを形成し、第
２のｐ型不純物拡散領域８ｂの上に第４の導電性プラグ
１９ｄを形成する。また、メモリセル領域Ａにおいて第
２の層間絶縁膜１８及び保護絶縁膜１７のうち、ｐウェ
ル３ａの近傍の２つの第１のキャパシタＱ1 の上にそれ
ぞれ第５，第６の導電性プラグ１９ｅ，１９ｆを形成す
る。さらに、周辺回路領域Ｂにおいて、第２の層間絶縁
膜１８のうち第２のキャパシタＱ2 の上に第７の導電性
プラグ１９ｇを形成する。続いて、第２の層間絶縁膜の
上に第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導
電性パッド２０ｂを形成する。
縁膜１８、第１の層間絶縁膜１１及びカバー膜１０のう
ち、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上に
第１〜第３の導電性プラグ１９ａ〜１９ｃを形成し、第
２のｐ型不純物拡散領域８ｂの上に第４の導電性プラグ
１９ｄを形成する。また、メモリセル領域Ａにおいて第
２の層間絶縁膜１８及び保護絶縁膜１７のうち、ｐウェ
ル３ａの近傍の２つの第１のキャパシタＱ1 の上にそれ
ぞれ第５，第６の導電性プラグ１９ｅ，１９ｆを形成す
る。さらに、周辺回路領域Ｂにおいて、第２の層間絶縁
膜１８のうち第２のキャパシタＱ2 の上に第７の導電性
プラグ１９ｇを形成する。続いて、第２の層間絶縁膜の
上に第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導
電性パッド２０ｂを形成する。
【００９１】導電性プラグ１９ａ〜１９ｇと第１〜第３
の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０
ｂは、それぞれ第１実施形態に示した工程に従って形成
される。
の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０
ｂは、それぞれ第１実施形態に示した工程に従って形成
される。
【００９２】以上のように本実施形態では、第１の導電
膜１４をパターニングする前に、メモリセル領域Ａの誘
電体膜１５ａと上部電極１６ａを保護絶縁膜１７で覆う
一方、周辺回路領域Ｂの誘電体膜１５ｂと上部電極１６
ｂを保護絶縁膜１７から露出した状態にし、この状態で
周辺回路領域Ｂの誘電体膜１５ｂ及び上部電極１６ｂを
酸素雰囲気中でアニールするようにした。
膜１４をパターニングする前に、メモリセル領域Ａの誘
電体膜１５ａと上部電極１６ａを保護絶縁膜１７で覆う
一方、周辺回路領域Ｂの誘電体膜１５ｂと上部電極１６
ｂを保護絶縁膜１７から露出した状態にし、この状態で
周辺回路領域Ｂの誘電体膜１５ｂ及び上部電極１６ｂを
酸素雰囲気中でアニールするようにした。
【００９３】従って、第１のキャパシタＱ1 の誘電体膜
１５ａを構成するＰＺＴ膜からのPbの抜けが防止され、
且つ第２のキャパシタＱ2 の誘電体膜１５ｂを構成する
ＰＺＴ膜からPbの抜けが促進される。
１５ａを構成するＰＺＴ膜からのPbの抜けが防止され、
且つ第２のキャパシタＱ2 の誘電体膜１５ｂを構成する
ＰＺＴ膜からPbの抜けが促進される。
【００９４】これにより、第１実施形態で説明したと同
様に、メモリセル領域Ａでは第１のキャパシタＱ1 から
のPbの抜けが防止されて疲労特性、飽和特性の劣化が防
止される。また、周辺回路領域Ｂでは第２のキャパシタ
Ｑ2 からのPbの抜けが促進されて第２のキャパシタＱ2
の疲労特性、飽和特性は劣化するが、第２のキャパシタ
Ｑ2 のリーク電流は第１のキャパシタＱ1 のリーク電流
よりも小さくなる。
様に、メモリセル領域Ａでは第１のキャパシタＱ1 から
のPbの抜けが防止されて疲労特性、飽和特性の劣化が防
止される。また、周辺回路領域Ｂでは第２のキャパシタ
Ｑ2 からのPbの抜けが促進されて第２のキャパシタＱ2
の疲労特性、飽和特性は劣化するが、第２のキャパシタ
Ｑ2 のリーク電流は第１のキャパシタＱ1 のリーク電流
よりも小さくなる。
【００９５】従って、強誘電体膜の１回の形成によっ
て、用途に適合した特性の異なる複数種類のキャパシタ
の形成が可能になる。
て、用途に適合した特性の異なる複数種類のキャパシタ
の形成が可能になる。
【００９６】ところで、図１１(a) では、強誘電体膜１
５をパターニングした後に保護絶縁膜１７を形成してい
る。しかし、上部電極１６ａ，１６ｂを形成した後であ
って強誘電体膜１５をパターニングする前に、上部電極
１６ａ，１６ｂと強誘電体膜１５の上に保護絶縁膜１７
を形成してもよい。この場合にも、保護絶縁膜１７をパ
ターニングして周辺回路領域Ｂの上部電極１６ｂ及びそ
の周辺から除去した後に、酸素雰囲気中でアニールする
ことにより周辺回路領域Ｂ内の強誘電体膜１５から所定
の元素、即ちPbの一部を抜くようにする。その後に、強
誘電体膜１５と第１の導電膜１４をパターニングしてキ
ャパシタＱ1 ，Ｑ2 を形成する。
５をパターニングした後に保護絶縁膜１７を形成してい
る。しかし、上部電極１６ａ，１６ｂを形成した後であ
って強誘電体膜１５をパターニングする前に、上部電極
１６ａ，１６ｂと強誘電体膜１５の上に保護絶縁膜１７
を形成してもよい。この場合にも、保護絶縁膜１７をパ
ターニングして周辺回路領域Ｂの上部電極１６ｂ及びそ
の周辺から除去した後に、酸素雰囲気中でアニールする
ことにより周辺回路領域Ｂ内の強誘電体膜１５から所定
の元素、即ちPbの一部を抜くようにする。その後に、強
誘電体膜１５と第１の導電膜１４をパターニングしてキ
ャパシタＱ1 ，Ｑ2 を形成する。
【００９７】なお、シランを用いて第２の層間絶縁膜１
８を形成する場合には、メモリセル領域Ａ内における保
護絶縁膜１７は第１のキャパシタＱ1 への還元ガスの侵
入を防止する。 （第３の実施の形態）第２のキャパシタＱ2 を構成する
強誘電体膜１５のアニールのタイミングは、以下に説明
するように、第１の導電膜１４のパターニングの前に行
ってもよい。
８を形成する場合には、メモリセル領域Ａ内における保
護絶縁膜１７は第１のキャパシタＱ1 への還元ガスの侵
入を防止する。 （第３の実施の形態）第２のキャパシタＱ2 を構成する
強誘電体膜１５のアニールのタイミングは、以下に説明
するように、第１の導電膜１４のパターニングの前に行
ってもよい。
【００９８】図１４、図１５は、本発明の第３実施形態
を示す半導体装置の製造工程を示す断面図である。
を示す半導体装置の製造工程を示す断面図である。
【００９９】まず、図１に示したように、シリコン基板
１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ
2 などを形成し、シリコン基板１の周辺回路領域Ｂにｐ
ＭＯＳトランジスタＴ3 などを形成し、カバー膜１０、
第１の層間絶縁膜１１を形成する。続いて、図２(a) に
示したように、第１の層間絶縁膜１１の上に第１の導電
膜１４、強誘電体膜１５及び第２の導電膜１６を順に形
成する。以上の構成は、第１実施形態に示した工程に従
って形成される。
１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ
2 などを形成し、シリコン基板１の周辺回路領域Ｂにｐ
ＭＯＳトランジスタＴ3 などを形成し、カバー膜１０、
第１の層間絶縁膜１１を形成する。続いて、図２(a) に
示したように、第１の層間絶縁膜１１の上に第１の導電
膜１４、強誘電体膜１５及び第２の導電膜１６を順に形
成する。以上の構成は、第１実施形態に示した工程に従
って形成される。
【０１００】次に、図１４(a) に示すように、第２の導
電膜１６上に保護絶縁膜１７を形成する。保護絶縁膜１
７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガス
を用いてＣＶＤ法により厚さ２００ｎｍ程度の酸化シリ
コン膜（ＴＥＯＳ膜）を形成する。なお、保護絶縁膜１
７として、ＴＥＯＳ膜の他、SiH4とO2を用いて形成され
た酸化シリコン膜、又は、窒化シリコン膜、窒化酸化シ
リコン膜などを適用してもよい。
電膜１６上に保護絶縁膜１７を形成する。保護絶縁膜１
７として例えばＴＥＯＳ、ヘリウム及び酸素の混合ガス
を用いてＣＶＤ法により厚さ２００ｎｍ程度の酸化シリ
コン膜（ＴＥＯＳ膜）を形成する。なお、保護絶縁膜１
７として、ＴＥＯＳ膜の他、SiH4とO2を用いて形成され
た酸化シリコン膜、又は、窒化シリコン膜、窒化酸化シ
リコン膜などを適用してもよい。
【０１０１】さらに、周辺回路領域Ｂにある保護絶縁膜
１７をエッチングして除去し、これにより第２の導電膜
１６を露出させる。
１７をエッチングして除去し、これにより第２の導電膜
１６を露出させる。
【０１０２】その後に、常圧のO2雰囲気中にシリコン基
板１を置いて例えば６５０℃の温度で６０分間でアニー
ルする。なお、アニールは減圧雰囲気中で行ってPbの抜
けを促進するようにしてもよい。また、アニール温度は
６５０℃以上が好ましい。
板１を置いて例えば６５０℃の温度で６０分間でアニー
ルする。なお、アニールは減圧雰囲気中で行ってPbの抜
けを促進するようにしてもよい。また、アニール温度は
６５０℃以上が好ましい。
【０１０３】これにより、周辺回路領域Ｂ内で強誘電体
膜１５を構成するＰＺＴ膜からPbの抜けが促進される一
方、メモリセル領域Ａ内で強誘電体膜１５を構成するＰ
ＺＴ膜からのPbの抜けが保護絶縁膜１７によって防止さ
れる。
膜１５を構成するＰＺＴ膜からPbの抜けが促進される一
方、メモリセル領域Ａ内で強誘電体膜１５を構成するＰ
ＺＴ膜からのPbの抜けが保護絶縁膜１７によって防止さ
れる。
【０１０４】次に、図１４(b) に示すように、保護絶縁
膜１７、第２の導電膜１６、強誘電体膜１５及び第１の
導電膜１４を第１実施形態のようにパターニングするこ
とにより、メモリセル領域Ａには第１のキャパシタＱ1
を形成し、周辺回路領域Ｂには第２のキャパシタＱ2 を
形成する。
膜１７、第２の導電膜１６、強誘電体膜１５及び第１の
導電膜１４を第１実施形態のようにパターニングするこ
とにより、メモリセル領域Ａには第１のキャパシタＱ1
を形成し、周辺回路領域Ｂには第２のキャパシタＱ2 を
形成する。
【０１０５】なお、保護絶縁膜１７は、第２の導電膜１
６とともにパターニングしてもよいし、第２の導電膜１
６のパターニングの前に除去してもよい。保護絶縁膜１
７を除去する場合には、キャパシタＱ1 ，Ｑ2 をアルミ
ナなどからなる別の保護絶縁膜で覆うのが好ましい。
６とともにパターニングしてもよいし、第２の導電膜１
６のパターニングの前に除去してもよい。保護絶縁膜１
７を除去する場合には、キャパシタＱ1 ，Ｑ2 をアルミ
ナなどからなる別の保護絶縁膜で覆うのが好ましい。
【０１０６】第１のキャパシタＱ1 は、第１の導電膜１
４からなる下部電極１４ａと、強誘電体膜１５からなる
誘電体膜１５ａと、第２の導電膜１６からなる上部電極
１６ａとから構成される。また、第２のキャパシタＱ2
は、第１の導電膜１４からなる下部電極１４ｂと、強誘
電体膜１５からなる誘電体膜１５ｂと、第２の導電膜１
６からなる上部電極１６ｂとから構成される。
４からなる下部電極１４ａと、強誘電体膜１５からなる
誘電体膜１５ａと、第２の導電膜１６からなる上部電極
１６ａとから構成される。また、第２のキャパシタＱ2
は、第１の導電膜１４からなる下部電極１４ｂと、強誘
電体膜１５からなる誘電体膜１５ｂと、第２の導電膜１
６からなる上部電極１６ｂとから構成される。
【０１０７】ところで、周辺回路領域Ｂ内の第２のキャ
パシタＱ2 を構成するＰＺＴ膜は保護絶縁膜１７に覆わ
れない状態でアニールされているので、Pbの減少によっ
てリーク電流はアニール前に比べて小さくなる。これに
対して、メモリセル領域Ａ内の第１のキャパシタＱ1 は
アニールの際に保護絶縁膜１７によってPbの抜けが防止
されて飽和特性、疲労特性が劣化しない。
パシタＱ2 を構成するＰＺＴ膜は保護絶縁膜１７に覆わ
れない状態でアニールされているので、Pbの減少によっ
てリーク電流はアニール前に比べて小さくなる。これに
対して、メモリセル領域Ａ内の第１のキャパシタＱ1 は
アニールの際に保護絶縁膜１７によってPbの抜けが防止
されて飽和特性、疲労特性が劣化しない。
【０１０８】次に、図１５に示すように、第２の層間絶
縁膜１８、第１の層間絶縁膜１１及びカバー膜１０のう
ち、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上に
第１〜第３の導電性プラグ１９ａ〜１９ｃを形成し、第
２のｐ型不純物拡散領域８ｂの上に第４の導電性プラグ
１９ｄを形成する。また、メモリセル領域Ａにおいて第
２の層間絶縁膜１８及び保護絶縁膜１７のうち、ｐウェ
ル３ａの近傍の２つの第１のキャパシタＱ1 の上にそれ
ぞれ第５，第６の導電性プラグ１９ｅ，１９ｆを形成す
る。さらに、周辺回路領域Ｂにおいて、第２の層間絶縁
膜１８のうち第２のキャパシタＱ2 の上に第７の導電性
プラグ１９ｇを形成する。続いて、第２の層間絶縁膜の
上に第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導
電性パッド２０ｂを形成する。
縁膜１８、第１の層間絶縁膜１１及びカバー膜１０のう
ち、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃの上に
第１〜第３の導電性プラグ１９ａ〜１９ｃを形成し、第
２のｐ型不純物拡散領域８ｂの上に第４の導電性プラグ
１９ｄを形成する。また、メモリセル領域Ａにおいて第
２の層間絶縁膜１８及び保護絶縁膜１７のうち、ｐウェ
ル３ａの近傍の２つの第１のキャパシタＱ1 の上にそれ
ぞれ第５，第６の導電性プラグ１９ｅ，１９ｆを形成す
る。さらに、周辺回路領域Ｂにおいて、第２の層間絶縁
膜１８のうち第２のキャパシタＱ2 の上に第７の導電性
プラグ１９ｇを形成する。続いて、第２の層間絶縁膜の
上に第１〜第３の金属配線２０ａ，２０ｂ，２０ｄと導
電性パッド２０ｂを形成する。
【０１０９】導電性プラグ１９ａ〜１９ｇと第１〜第３
の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０
ｂは、それぞれ第１実施形態に示した工程に従って形成
される。
の金属配線２０ａ，２０ｂ，２０ｄと導電性パッド２０
ｂは、それぞれ第１実施形態に示した工程に従って形成
される。
【０１１０】以上のように本実施形態では、キャパシタ
Ｑ1 ，Ｑ2 形成のためのパターニングの前に、メモリセ
ル領域Ａの第２の導電膜１６を保護絶縁膜１７で覆う一
方、周辺回路領域Ｂの第２の導電膜１６を露出した状態
にし、この状態で周辺回路領域Ｂの強誘電体膜１５及び
第２の導電膜１６を酸素雰囲気中でアニールするように
した。
Ｑ1 ，Ｑ2 形成のためのパターニングの前に、メモリセ
ル領域Ａの第２の導電膜１６を保護絶縁膜１７で覆う一
方、周辺回路領域Ｂの第２の導電膜１６を露出した状態
にし、この状態で周辺回路領域Ｂの強誘電体膜１５及び
第２の導電膜１６を酸素雰囲気中でアニールするように
した。
【０１１１】従って、第１の導電膜１４、強誘電体膜１
５及び第２の導電膜１６パターニングによって形成され
た第１のキャパシタＱ1 の誘電体膜１５ａとなるＰＺＴ
膜からのPbの抜けが防止され、且つ第２のキャパシタＱ
2 の誘電体膜１５ｂとなるＰＺＴ膜からPbが抜けが促進
される。
５及び第２の導電膜１６パターニングによって形成され
た第１のキャパシタＱ1 の誘電体膜１５ａとなるＰＺＴ
膜からのPbの抜けが防止され、且つ第２のキャパシタＱ
2 の誘電体膜１５ｂとなるＰＺＴ膜からPbが抜けが促進
される。
【０１１２】これにより、第１実施形態で説明したと同
様に、メモリセル領域Ａでは第１のキャパシタＱ1 から
のPbの抜けが防止されて疲労特性、飽和特性の劣化が防
止される。また、周辺回路領域Ｂでは第２のキャパシタ
Ｑ2 からのPbの抜けが促進されて第２のキャパシタＱ2
の疲労特性、飽和特性は劣化するが、第２のキャパシタ
Ｑ2 のリーク電流は第１のキャパシタＱ1 のリーク電流
よりも小さくなる。
様に、メモリセル領域Ａでは第１のキャパシタＱ1 から
のPbの抜けが防止されて疲労特性、飽和特性の劣化が防
止される。また、周辺回路領域Ｂでは第２のキャパシタ
Ｑ2 からのPbの抜けが促進されて第２のキャパシタＱ2
の疲労特性、飽和特性は劣化するが、第２のキャパシタ
Ｑ2 のリーク電流は第１のキャパシタＱ1 のリーク電流
よりも小さくなる。
【０１１３】従って、強誘電体膜の１回の形成によっ
て、用途にあった特性の異なる複数種類のキャパシタの
形成が可能になる。 （第４の実施の形態）第２のキャパシタＱ2 を構成する
強誘電体膜１５のアニールのタイミングは、以下に説明
するように、強誘電体膜の形成後で且つ第２の導電膜の
形成前に行ってもよい。
て、用途にあった特性の異なる複数種類のキャパシタの
形成が可能になる。 （第４の実施の形態）第２のキャパシタＱ2 を構成する
強誘電体膜１５のアニールのタイミングは、以下に説明
するように、強誘電体膜の形成後で且つ第２の導電膜の
形成前に行ってもよい。
【０１１４】図１６〜図１８は、本発明の第４実施形態
を示す半導体装置の製造工程を示す断面図である。
を示す半導体装置の製造工程を示す断面図である。
【０１１５】まず、図１に示したように、シリコン基板
１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ
2 などを形成し、シリコン基板１の周辺回路領域Ｂにｐ
ＭＯＳトランジスタＴ3 などを形成した後に、カバー膜
１０、第１の層間絶縁膜１１を形成する。以上の構成
は、第１実施形態に示した工程に従って形成される。
１のメモリセル領域ＡにｎＭＯＳトランジスタＴ1 、Ｔ
2 などを形成し、シリコン基板１の周辺回路領域Ｂにｐ
ＭＯＳトランジスタＴ3 などを形成した後に、カバー膜
１０、第１の層間絶縁膜１１を形成する。以上の構成
は、第１実施形態に示した工程に従って形成される。
【０１１６】次に、図１６(a) に示す構造を形成するま
での工程を説明する。
での工程を説明する。
【０１１７】まず、第１の層間絶縁膜１１上に、第１の
導電膜１４としてTi膜とプラチナ（Pt）膜を順に形成す
る。Ti膜とPt膜はＤＣスパッタ法により形成される。こ
の場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さ
を１００〜３００ｎｍ程度とする。なお、第１の導電膜
１４として、イリジウム、ルテニウム、酸化ルテニウ
ム、酸化イリジウム、酸化ルテニウムストロンチウム(S
rRuO3)等の膜を形成してもよい。
導電膜１４としてTi膜とプラチナ（Pt）膜を順に形成す
る。Ti膜とPt膜はＤＣスパッタ法により形成される。こ
の場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さ
を１００〜３００ｎｍ程度とする。なお、第１の導電膜
１４として、イリジウム、ルテニウム、酸化ルテニウ
ム、酸化イリジウム、酸化ルテニウムストロンチウム(S
rRuO3)等の膜を形成してもよい。
【０１１８】その後に、強誘電体膜１６として厚さ１０
０〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１
の導電膜１５上に形成する。強誘電体層１５の形成方法
は、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法であっても
よい。また、強誘電体層１５の材料としては、第１実施
形態に示した他のＰＺＴ系材料や、Bi層状構造化合物、
その他の金属酸化物強誘電体を採用してもよい。
０〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１
の導電膜１５上に形成する。強誘電体層１５の形成方法
は、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法であっても
よい。また、強誘電体層１５の材料としては、第１実施
形態に示した他のＰＺＴ系材料や、Bi層状構造化合物、
その他の金属酸化物強誘電体を採用してもよい。
【０１１９】続いて、強誘電体膜１５の上に保護絶縁膜
１７を形成する。保護絶縁膜１７として例えばＴＥＯ
Ｓ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法によ
り厚さ２００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）
を形成する。なお、保護絶縁膜１７として、ＴＥＯＳ膜
の他、SiH4とO2を用いて形成された酸化シリコン膜、又
は、窒化シリコン膜、窒化酸化シリコン膜などを適用し
てもよい。
１７を形成する。保護絶縁膜１７として例えばＴＥＯ
Ｓ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法によ
り厚さ２００ｎｍ程度の酸化シリコン膜（ＴＥＯＳ膜）
を形成する。なお、保護絶縁膜１７として、ＴＥＯＳ膜
の他、SiH4とO2を用いて形成された酸化シリコン膜、又
は、窒化シリコン膜、窒化酸化シリコン膜などを適用し
てもよい。
【０１２０】その後に、常圧のO2雰囲気中にシリコン基
板１を置いて例えば６５０℃の温度で６０分間で強誘電
体膜１５をアニールすることにより、周辺回路領域Ｂか
ら露出した強誘電体膜１５を構成するＰＺＴ膜からPbを
放出させる。
板１を置いて例えば６５０℃の温度で６０分間で強誘電
体膜１５をアニールすることにより、周辺回路領域Ｂか
ら露出した強誘電体膜１５を構成するＰＺＴ膜からPbを
放出させる。
【０１２１】なお、減圧雰囲気中のアニールによってPb
の抜けを促進させてもよい。また、アニール温度は６５
０℃以上が好ましい。
の抜けを促進させてもよい。また、アニール温度は６５
０℃以上が好ましい。
【０１２２】これにより、周辺回路領域Ｂ内で強誘電体
膜１５を構成するＰＺＴ膜からPbの抜けが促進される一
方、メモリセル領域Ａ内で強誘電体膜１５を構成するＰ
ＺＴ膜からのPbの抜けは保護絶縁膜１７によって防止さ
れる。従って、周辺回路領域Ｂの強誘電体膜１５のPb組
成比は、メモリセル領域Ａの強誘電体膜１５のPb組成比
よりも小さくなる。
膜１５を構成するＰＺＴ膜からPbの抜けが促進される一
方、メモリセル領域Ａ内で強誘電体膜１５を構成するＰ
ＺＴ膜からのPbの抜けは保護絶縁膜１７によって防止さ
れる。従って、周辺回路領域Ｂの強誘電体膜１５のPb組
成比は、メモリセル領域Ａの強誘電体膜１５のPb組成比
よりも小さくなる。
【０１２３】その後に、CF4 とO2のプラズマを用いて保
護絶縁膜１７をドラインエッチングにより除去する。
護絶縁膜１７をドラインエッチングにより除去する。
【０１２４】次に、図１６(b) に示すように、強誘電体
膜１５の上に第２の導電膜１６として酸化イリジウム膜
をスパッタにより１００〜３００ｎｍの厚さに形成す
る。なお、第２の導電膜１６としてプラチナ若しくは酸
化ルテニウムを用いてもよい。
膜１５の上に第２の導電膜１６として酸化イリジウム膜
をスパッタにより１００〜３００ｎｍの厚さに形成す
る。なお、第２の導電膜１６としてプラチナ若しくは酸
化ルテニウムを用いてもよい。
【０１２５】次に、図１７(a) に示す構図を形成するま
での工程を説明する。
での工程を説明する。
【０１２６】まず、第２の導電膜１６をパターニングす
ることにより、メモリセル領域Ａにおいてキャパシタ用
の上部電極１６ａを複数成形すると同時に、周辺回路領
域Ｂにおいてキャパシタ用の上部電極１６ｂを形成す
る。
ることにより、メモリセル領域Ａにおいてキャパシタ用
の上部電極１６ａを複数成形すると同時に、周辺回路領
域Ｂにおいてキャパシタ用の上部電極１６ｂを形成す
る。
【０１２７】続いて、強誘電体膜１５をパターニングす
ることにより、メモリセル領域Ａにおいて複数の上部電
極１６ａの下でワード線ＷＬとほぼ平行に延在するスト
ライプ状のキャパシタ用の誘電体膜１５ａを形成すると
ともに、周辺回路領域Ｂにおいて上部電極の１６ｂの下
にキャパシタ用の誘電体膜１５ｂを形成する。
ることにより、メモリセル領域Ａにおいて複数の上部電
極１６ａの下でワード線ＷＬとほぼ平行に延在するスト
ライプ状のキャパシタ用の誘電体膜１５ａを形成すると
ともに、周辺回路領域Ｂにおいて上部電極の１６ｂの下
にキャパシタ用の誘電体膜１５ｂを形成する。
【０１２８】さらに、第１の導電膜１４をパターニング
することにより、メモリセル領域Ａにおいて誘電体膜１
５ａの下でストライプ状に延在するキャパシタ用の下部
電極１４ａを形成するとともに、周辺回路領域Ｂにおい
て誘電体膜１５ｂの下にキャパシタ用の下部電極１４ｂ
を形成する。
することにより、メモリセル領域Ａにおいて誘電体膜１
５ａの下でストライプ状に延在するキャパシタ用の下部
電極１４ａを形成するとともに、周辺回路領域Ｂにおい
て誘電体膜１５ｂの下にキャパシタ用の下部電極１４ｂ
を形成する。
【０１２９】これにより、メモリセル領域Ａでは、下部
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。周辺回路領域Ｂ内の第２のキャパシタＱ2 を構成す
るＰＺＴ膜は保護絶縁膜１７に覆われない状態でアニー
ルされたので、そのリーク電流はアニール前に比べて小
さくなる。これに対して、メモリセル領域Ａ内の第１の
キャパシタＱ1 はアニールの際に保護絶縁膜１７によっ
てPbの抜けが防止されるので飽和特性、疲労特性が劣化
しない。
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。周辺回路領域Ｂ内の第２のキャパシタＱ2 を構成す
るＰＺＴ膜は保護絶縁膜１７に覆われない状態でアニー
ルされたので、そのリーク電流はアニール前に比べて小
さくなる。これに対して、メモリセル領域Ａ内の第１の
キャパシタＱ1 はアニールの際に保護絶縁膜１７によっ
てPbの抜けが防止されるので飽和特性、疲労特性が劣化
しない。
【０１３０】その後に、図１７(b) に示すように、キャ
パシタＱ1 ，Ｑ2 の上と第１の層間絶縁膜１１の上にキ
ャパシタ保護絶縁膜２１として厚さ２００ｎｍ程度のア
ルミナ膜をスパッタにより形成する。キャパシタ保護絶
縁膜２１はその後の工程からのキャパシタＱ1 ，Ｑ2 へ
の還元ガスの侵入を防止する。
パシタＱ1 ，Ｑ2 の上と第１の層間絶縁膜１１の上にキ
ャパシタ保護絶縁膜２１として厚さ２００ｎｍ程度のア
ルミナ膜をスパッタにより形成する。キャパシタ保護絶
縁膜２１はその後の工程からのキャパシタＱ1 ，Ｑ2 へ
の還元ガスの侵入を防止する。
【０１３１】その後に、図１８に示すように、キャパシ
タ保護絶縁膜２１の上に第２の層間絶縁膜１８を形成
し、第１〜第７の導電性プラグ１９ａ〜１９ｇを形成
し、さらに第２の層間絶縁膜の上に第１〜第３の金属配
線２０ａ，２０ｂ，２０ｄと導電性パッド２０ｃを形成
する。それらの構成は、第１実施形態に示した工程に従
って形成される。
タ保護絶縁膜２１の上に第２の層間絶縁膜１８を形成
し、第１〜第７の導電性プラグ１９ａ〜１９ｇを形成
し、さらに第２の層間絶縁膜の上に第１〜第３の金属配
線２０ａ，２０ｂ，２０ｄと導電性パッド２０ｃを形成
する。それらの構成は、第１実施形態に示した工程に従
って形成される。
【０１３２】以上のように本実施形態では、第１の導電
膜１４、強誘電体膜１５を形成した後であって第２の導
電膜１６を形成する前に、メモリセル領域Ａの強誘電体
膜１５を保護絶縁膜１７で覆う一方、周辺回路領域Ｂの
強誘電体膜１５を露出させ、このような状態で周辺回路
領域Ｂの強誘電体膜１５を酸素雰囲気中でアニールする
ようにした。
膜１４、強誘電体膜１５を形成した後であって第２の導
電膜１６を形成する前に、メモリセル領域Ａの強誘電体
膜１５を保護絶縁膜１７で覆う一方、周辺回路領域Ｂの
強誘電体膜１５を露出させ、このような状態で周辺回路
領域Ｂの強誘電体膜１５を酸素雰囲気中でアニールする
ようにした。
【０１３３】従って、メモリセル領域Ａの強誘電体膜１
５からのPbの抜けが防止され、且つ周辺回路領域Ｂから
のPbの抜けが促進される。
５からのPbの抜けが防止され、且つ周辺回路領域Ｂから
のPbの抜けが促進される。
【０１３４】これにより、第１実施形態で説明したと同
様に、メモリセル領域Ａでは第１のキャパシタＱ1 から
のPbの抜けが防止されて疲労特性、飽和特性の劣化が防
止される。また、周辺回路領域Ｂでは第２のキャパシタ
Ｑ2 からのPbの抜けが促進されて第２のキャパシタＱ2
の疲労特性、飽和特性は劣化するが、第２のキャパシタ
Ｑ2 のリーク電流は第１のキャパシタＱのリーク電流よ
りも小さくなる。（第５の実施の形態）シリコン基板１
に形成される第１〜第３のｎ型不純物拡散領域７ａ〜７
ｃと第２のｐ型不純物拡散領域８ｂのそれぞれの上に形
成される導電性プラグを２段から構成してもよく、その
ような導電性プラグを有するＦｅＲＡＭ及びその形成工
程を以下に説明する。
様に、メモリセル領域Ａでは第１のキャパシタＱ1 から
のPbの抜けが防止されて疲労特性、飽和特性の劣化が防
止される。また、周辺回路領域Ｂでは第２のキャパシタ
Ｑ2 からのPbの抜けが促進されて第２のキャパシタＱ2
の疲労特性、飽和特性は劣化するが、第２のキャパシタ
Ｑ2 のリーク電流は第１のキャパシタＱのリーク電流よ
りも小さくなる。（第５の実施の形態）シリコン基板１
に形成される第１〜第３のｎ型不純物拡散領域７ａ〜７
ｃと第２のｐ型不純物拡散領域８ｂのそれぞれの上に形
成される導電性プラグを２段から構成してもよく、その
ような導電性プラグを有するＦｅＲＡＭ及びその形成工
程を以下に説明する。
【０１３５】まず、第１実施形態に示した工程に従っ
て、第１のｎＭＯＳトランジスタＴ1、第２のｎＭＯＳ
トランジスタＴ2 及びｐＭＯＳトランジスタＴ3 をシリ
コン基板１に形成する。
て、第１のｎＭＯＳトランジスタＴ1、第２のｎＭＯＳ
トランジスタＴ2 及びｐＭＯＳトランジスタＴ3 をシリ
コン基板１に形成する。
【０１３６】次に、図１９に示すように、ｎＭＯＳトラ
ンジスタＴ1 ，Ｔ2 及びｐＭＯＳトランジスタＴ3 を覆
うカバー膜１０をシリコン基板１上にプラズマＣＶＤ法
により形成する。カバー膜１０として例えば酸窒化シリ
コン（SiON）膜を形成する。
ンジスタＴ1 ，Ｔ2 及びｐＭＯＳトランジスタＴ3 を覆
うカバー膜１０をシリコン基板１上にプラズマＣＶＤ法
により形成する。カバー膜１０として例えば酸窒化シリ
コン（SiON）膜を形成する。
【０１３７】次に、ＴＥＯＳガスを用いるプラズマＣＶ
Ｄ法により、酸化シリコン（SiO2）膜を約１．０μｍの
厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜
１１として使用する。
Ｄ法により、酸化シリコン（SiO2）膜を約１．０μｍの
厚さに成長し、この酸化シリコン膜を第１の層間絶縁膜
１１として使用する。
【０１３８】続いて、第１の層間絶縁膜１１の緻密化処
理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１
を７００℃の温度で３０分間熱処理する。その後に、第
１の層間絶縁膜１１の上面をＣＭＰ法により研磨して平
坦化する。
理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１
を７００℃の温度で３０分間熱処理する。その後に、第
１の層間絶縁膜１１の上面をＣＭＰ法により研磨して平
坦化する。
【０１３９】次に、第１の層間絶縁膜１１をフォトリソ
グラフィ法によりパターニングすることにより、第１〜
第３のｎ型不純物拡散領域７ａ〜７ｃ及び第２のｐ型不
純物拡散領域８ｂのそれぞれの上に第１〜第４のコンタ
クトホール１１ａ〜１１ｄを形成する。
グラフィ法によりパターニングすることにより、第１〜
第３のｎ型不純物拡散領域７ａ〜７ｃ及び第２のｐ型不
純物拡散領域８ｂのそれぞれの上に第１〜第４のコンタ
クトホール１１ａ〜１１ｄを形成する。
【０１４０】その後、第１の層間絶縁膜１１の上面と第
１〜第４のコンタクトホール１１ａ〜１１ｄの内面にグ
ルー膜として厚さ２０ｎｍのチタン（Ti）膜と厚さ５０
ｎｍのTiN （チタンナイトライド）膜をスパッタ法によ
り順に形成する。さらに、ホール１１ａ〜１１ｄを完全
に埋め込む厚さのタングステン（Ｗ）膜をＣＶＤ法によ
りグルー膜上に成長する。
１〜第４のコンタクトホール１１ａ〜１１ｄの内面にグ
ルー膜として厚さ２０ｎｍのチタン（Ti）膜と厚さ５０
ｎｍのTiN （チタンナイトライド）膜をスパッタ法によ
り順に形成する。さらに、ホール１１ａ〜１１ｄを完全
に埋め込む厚さのタングステン（Ｗ）膜をＣＶＤ法によ
りグルー膜上に成長する。
【０１４１】その後、第１の層間絶縁膜１１上面が露出
するまでタングステン膜及びグルー膜をＣＭＰ法により
順次研磨する。これにより、第１〜第４のホール１１ａ
〜１１ｄ内に残されたタングステン膜及びグルー膜は、
それぞれ第１〜第４の導電性プラグ１２ａ〜１２ｄとし
て使用される。
するまでタングステン膜及びグルー膜をＣＭＰ法により
順次研磨する。これにより、第１〜第４のホール１１ａ
〜１１ｄ内に残されたタングステン膜及びグルー膜は、
それぞれ第１〜第４の導電性プラグ１２ａ〜１２ｄとし
て使用される。
【０１４２】メモリセル領域Ａのｐウェル３ａにおい
て、２つのゲート電極５ａ，５ｂに挟まれる第２のｎ型
不純物拡散領域７ｂ上の第２の導電性プラグ１２ｂはビ
ット線に接続され、さらに、その両側方の第１、第３の
導電性プラグ１２ａ，１２ｃは後述するキャパシタの上
部電極に接続される。
て、２つのゲート電極５ａ，５ｂに挟まれる第２のｎ型
不純物拡散領域７ｂ上の第２の導電性プラグ１２ｂはビ
ット線に接続され、さらに、その両側方の第１、第３の
導電性プラグ１２ａ，１２ｃは後述するキャパシタの上
部電極に接続される。
【０１４３】なお、ホール１１ａ〜１１ｄを形成した後
に、コンタクト補償のために不純物拡散領域７ａ〜７
ｃ、８ａ，８ｂに不純物をイオン注入してもよい。
に、コンタクト補償のために不純物拡散領域７ａ〜７
ｃ、８ａ，８ｂに不純物をイオン注入してもよい。
【０１４４】次に、第１の層間絶縁膜１１上と導電性プ
ラグ１２ａ〜１２ｄ上に、下地絶縁膜１３として、厚さ
１００ｎｍ程度のSiON膜と厚さ１５０ｎｍ程度のSiO2膜
をＣＶＤ法により順に形成する。SiON膜は導電性プラグ
１２ａ〜１２ｄの酸化を防止するために形成され、ま
た、SiO2膜は後述するキャパシタの下部電極の結晶性を
改善するために形成される。なお、下地絶縁膜１３を構
成するSiO2膜はソースガスとしてＴＥＯＳを用いて形成
される。
ラグ１２ａ〜１２ｄ上に、下地絶縁膜１３として、厚さ
１００ｎｍ程度のSiON膜と厚さ１５０ｎｍ程度のSiO2膜
をＣＶＤ法により順に形成する。SiON膜は導電性プラグ
１２ａ〜１２ｄの酸化を防止するために形成され、ま
た、SiO2膜は後述するキャパシタの下部電極の結晶性を
改善するために形成される。なお、下地絶縁膜１３を構
成するSiO2膜はソースガスとしてＴＥＯＳを用いて形成
される。
【０１４５】次に、図２０(a) に示す構造を形成するま
での工程を説明する。
での工程を説明する。
【０１４６】まず、下地絶縁膜１３上に、第１の導電膜
１４としてTi膜とPt膜を順に形成する。Ti膜とPt膜はＤ
Ｃスパッタ法により形成される。この場合、Ti膜の厚さ
を１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎ
ｍ程度とする。なお、第１の導電膜１４として、イリジ
ウム、ルテニウム、酸化ルテニウム、酸化イリジウム、
酸化ルテニウムストロンチウム等の導電膜を形成しても
よい。
１４としてTi膜とPt膜を順に形成する。Ti膜とPt膜はＤ
Ｃスパッタ法により形成される。この場合、Ti膜の厚さ
を１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎ
ｍ程度とする。なお、第１の導電膜１４として、イリジ
ウム、ルテニウム、酸化ルテニウム、酸化イリジウム、
酸化ルテニウムストロンチウム等の導電膜を形成しても
よい。
【０１４７】その後に、強誘電体膜１５として厚さ１０
０〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１
の導電膜１４上に形成する。強誘電体層１５の形成方法
は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法
などがある。また、強誘電体層１５の材料としては、Ｐ
ＺＴ以外に、第１実施形態で示したＰＺＴ系材料又はBi
層状構造化合物、その他の金属酸化物強誘電体を採用し
てもよい。
０〜３００ｎｍのＰＺＴ膜をＲＦスパッタ法により第１
の導電膜１４上に形成する。強誘電体層１５の形成方法
は、その他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法
などがある。また、強誘電体層１５の材料としては、Ｐ
ＺＴ以外に、第１実施形態で示したＰＺＴ系材料又はBi
層状構造化合物、その他の金属酸化物強誘電体を採用し
てもよい。
【０１４８】そして、強誘電体膜１５を構成するＰＺＴ
膜の結晶化処理として、酸素雰囲気中で温度６５０〜８
５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Therm
al Annealing) を行う。例えば、温度７００℃で６０秒
間アニールする。
膜の結晶化処理として、酸素雰囲気中で温度６５０〜８
５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Therm
al Annealing) を行う。例えば、温度７００℃で６０秒
間アニールする。
【０１４９】続いて、強誘電体膜１５の上に第２の導電
膜１６として酸化イリジウム膜をスパッタ法により１０
０〜３００ｎｍの厚さに形成する。なお、第２の導電膜
１６として、プラチナもしくは酸化ルテニウムストロン
チウムを用いてもよい。
膜１６として酸化イリジウム膜をスパッタ法により１０
０〜３００ｎｍの厚さに形成する。なお、第２の導電膜
１６として、プラチナもしくは酸化ルテニウムストロン
チウムを用いてもよい。
【０１５０】次に、図２０(b) に示す構図を形成するま
での工程を説明する。
での工程を説明する。
【０１５１】まず、第２の導電膜１６をパターニングす
ることにより、メモリセル領域Ａにおいてキャパシタ用
の上部電極１６ａを複数成形すると同時に、周辺回路領
域Ｂにおいてキャパシタ用の上部電極１６ｂを形成す
る。
ることにより、メモリセル領域Ａにおいてキャパシタ用
の上部電極１６ａを複数成形すると同時に、周辺回路領
域Ｂにおいてキャパシタ用の上部電極１６ｂを形成す
る。
【０１５２】続いて、強誘電体膜１５をパターニングす
ることにより、メモリセル領域Ａにおいて複数の上部電
極１６ａの下でワード線ＷＬ延在方向に沿ったストライ
プ形状のキャパシタ用の誘電体膜１５ａを形成するとと
もに、周辺回路領域Ｂにおいて上部電極の１６ｂの下に
キャパシタ用の誘電体膜１５ｂを形成する。
ることにより、メモリセル領域Ａにおいて複数の上部電
極１６ａの下でワード線ＷＬ延在方向に沿ったストライ
プ形状のキャパシタ用の誘電体膜１５ａを形成するとと
もに、周辺回路領域Ｂにおいて上部電極の１６ｂの下に
キャパシタ用の誘電体膜１５ｂを形成する。
【０１５３】次に、図２１(a) に示すように、第１の導
電膜１４をパターニングすることにより、メモリセル領
域Ａにおいて誘電体膜１５ａの下でストライプ状に延在
するキャパシタ用の下部電極１４ａを形成するととも
に、周辺回路領域Ｂにおいて誘電体膜１５ｂの下にキャ
パシタ用の下部電極１４ｂを形成する。
電膜１４をパターニングすることにより、メモリセル領
域Ａにおいて誘電体膜１５ａの下でストライプ状に延在
するキャパシタ用の下部電極１４ａを形成するととも
に、周辺回路領域Ｂにおいて誘電体膜１５ｂの下にキャ
パシタ用の下部電極１４ｂを形成する。
【０１５４】これにより、メモリセル領域Ａでは、下部
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。
電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有す
る第１のキャパシタＱ1 が形成される。また、周辺回路
領域Ｂでは、下部電極１４ｂ、誘電体膜１５ｂ及び上部
電極１６ｂを有する第２のキャパシタＱ2 が形成され
る。
【０１５５】第１のキャパシタＱ1 は、強誘電体膜のヒ
ステリシス特性により情報の書き込み、読み出しが行わ
れる。また、第２のキャパシタＱ2 は、電圧のブースト
などに使用される。
ステリシス特性により情報の書き込み、読み出しが行わ
れる。また、第２のキャパシタＱ2 は、電圧のブースト
などに使用される。
【０１５６】次に、図２１(b) に示すように、第１及び
第２のキャパシタＱ1 ，Ｑ2 と下地絶縁膜１３の上に保
護絶縁膜１７として例えばＴＥＯＳ、ヘリウム及び酸素
の混合ガスを用いてＣＶＤ法により酸化シリコン膜（Ｔ
ＥＯＳ膜）を２００ｎｍ程度の厚さに形成する。
第２のキャパシタＱ1 ，Ｑ2 と下地絶縁膜１３の上に保
護絶縁膜１７として例えばＴＥＯＳ、ヘリウム及び酸素
の混合ガスを用いてＣＶＤ法により酸化シリコン膜（Ｔ
ＥＯＳ膜）を２００ｎｍ程度の厚さに形成する。
【０１５７】なお、保護絶縁膜１７としては、ＴＥＯＳ
膜の他、SiH4とO2を用いて形成された酸化シリコン膜、
又は窒化シリコン膜、又は窒化酸化シリコン膜などを適
用してもよい。
膜の他、SiH4とO2を用いて形成された酸化シリコン膜、
又は窒化シリコン膜、又は窒化酸化シリコン膜などを適
用してもよい。
【０１５８】次に、図２２(a) に示すように、フォトリ
ソグラフィー法により保護絶縁膜１７をパターニングし
て周辺回路部Ｂの少なくとも第２のキャパシタＱ2 上か
ら除去する。保護絶縁膜１７のパターニングは、レジス
トマスク（不図示）を使用し、エッチングガスとしてCF
4 とO2の混合ガスを用いてダウンフロープラズマエッチ
ングによって行われる。
ソグラフィー法により保護絶縁膜１７をパターニングし
て周辺回路部Ｂの少なくとも第２のキャパシタＱ2 上か
ら除去する。保護絶縁膜１７のパターニングは、レジス
トマスク（不図示）を使用し、エッチングガスとしてCF
4 とO2の混合ガスを用いてダウンフロープラズマエッチ
ングによって行われる。
【０１５９】その後に、常圧の酸素雰囲気中にシリコン
基板１を置いて保護絶縁膜１７に覆われていない第２の
キャパシタＱ2 を例えば６５０℃の温度、６０分間でア
ニールする。
基板１を置いて保護絶縁膜１７に覆われていない第２の
キャパシタＱ2 を例えば６５０℃の温度、６０分間でア
ニールする。
【０１６０】これにより、周辺回路領域Ｂ内の第２のキ
ャパシタＱ2 の強誘電体膜を構成する例えばＰＺＴ膜の
Pbの抜けが促進される。この結果、第２のキャパシタＱ
2 のリーク電流はアニール前に比べて小さくなる。これ
に対して、メモリセル領域Ａ内の第１のキャパシタＱ1
は保護絶縁膜１７によって覆われているので、構成原子
の抜けが防止される。
ャパシタＱ2 の強誘電体膜を構成する例えばＰＺＴ膜の
Pbの抜けが促進される。この結果、第２のキャパシタＱ
2 のリーク電流はアニール前に比べて小さくなる。これ
に対して、メモリセル領域Ａ内の第１のキャパシタＱ1
は保護絶縁膜１７によって覆われているので、構成原子
の抜けが防止される。
【０１６１】なお、第２のキャパシタＱ2 のアニールは
減圧雰囲気中で行ってPb抜けをさらに促進するようにし
てもよい。また、第２のキャパシタＱ2 のアニール温度
は６５０℃以上が好ましい。さらに、アニール雰囲気に
導入されるガスは酸素に限られりものはなく、酸素・ア
ルゴン混合ガス、窒素ガスなどを採用してもよい。これ
らは、以下の実施形態でも同様に適用される。
減圧雰囲気中で行ってPb抜けをさらに促進するようにし
てもよい。また、第２のキャパシタＱ2 のアニール温度
は６５０℃以上が好ましい。さらに、アニール雰囲気に
導入されるガスは酸素に限られりものはなく、酸素・ア
ルゴン混合ガス、窒素ガスなどを採用してもよい。これ
らは、以下の実施形態でも同様に適用される。
【０１６２】次に、図２２(b) に示すように、保護絶縁
膜１７、下地絶縁膜１３及び第２のキャパシタＱ2 の上
に、第２の層間絶縁膜１８として酸化シリコン膜を約１
μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯ
Ｓ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ法に
より形成される。
膜１７、下地絶縁膜１３及び第２のキャパシタＱ2 の上
に、第２の層間絶縁膜１８として酸化シリコン膜を約１
μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯ
Ｓ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ法に
より形成される。
【０１６３】なお、シランを用いて第２の層間絶縁膜１
８を形成してもよく、この場合にはメモリセル領域Ａ内
における保護絶縁膜１７は第１のキャパシタＱ1 への還
元ガスの侵入を防止する。
８を形成してもよく、この場合にはメモリセル領域Ａ内
における保護絶縁膜１７は第１のキャパシタＱ1 への還
元ガスの侵入を防止する。
【０１６４】続いて、第２の層間層間絶縁膜１８の上面
をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の
第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａの
キャパシタの上で保護絶縁膜１７の膜厚と合わせて約３
００ｎｍ程度とする。
をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の
第２層間絶縁膜１８の残り膜厚は、メモリセル領域Ａの
キャパシタの上で保護絶縁膜１７の膜厚と合わせて約３
００ｎｍ程度とする。
【０１６５】次に、図２３(a) に示すように、第２の層
間絶縁膜１８、保護絶縁膜１７及び下地絶縁膜１３をフ
ォトリソグラフィー法によりパターニングして、第１〜
第４の導電性プラグ１２ａ〜１２ｄの上にそれぞれ第５
〜第８のコンタクトホール２２ａ〜２２ｄを形成すると
ともに、ｐウェル３ａ近傍の素子分離絶縁膜２上方の２
つの第１のキャパシタＱ1 の上部電極１５ａの上にそれ
ぞれ第９、第１０のコンタクトホール２２ｅ，２２ｆを
形成し、第２のキャパシタＱ2 の上部電極１５ｂの上に
第１１のコンタクトホール２２ｇを形成する。
間絶縁膜１８、保護絶縁膜１７及び下地絶縁膜１３をフ
ォトリソグラフィー法によりパターニングして、第１〜
第４の導電性プラグ１２ａ〜１２ｄの上にそれぞれ第５
〜第８のコンタクトホール２２ａ〜２２ｄを形成すると
ともに、ｐウェル３ａ近傍の素子分離絶縁膜２上方の２
つの第１のキャパシタＱ1 の上部電極１５ａの上にそれ
ぞれ第９、第１０のコンタクトホール２２ｅ，２２ｆを
形成し、第２のキャパシタＱ2 の上部電極１５ｂの上に
第１１のコンタクトホール２２ｇを形成する。
【０１６６】その後、第２の層間絶縁膜１８上と第５〜
第１１のコンタクトホール２２ａ〜２２ｇ内に、膜厚５
０ｎｍ程度のTiN 膜をスパッタにより形成し、さらにTi
N 膜の上にＷ膜を形成する。Ｗ膜は第５〜第１１のコン
タクトホール１８ａ〜１８ｇ内を完全に埋め込む厚さに
形成される。
第１１のコンタクトホール２２ａ〜２２ｇ内に、膜厚５
０ｎｍ程度のTiN 膜をスパッタにより形成し、さらにTi
N 膜の上にＷ膜を形成する。Ｗ膜は第５〜第１１のコン
タクトホール１８ａ〜１８ｇ内を完全に埋め込む厚さに
形成される。
【０１６７】続いて、図２３(b) に示すように、TiN 膜
とＷ膜をＣＭＰ法により研磨して第２の層間絶縁膜１８
の上面上から除去する。これにより、第５〜第１１のコ
ンタクトホール２２ａ〜２２ｇ内に残されたTiN 膜とＷ
膜をそれぞれ第５〜第１１の導電性プラグ２３ａ〜２３
ｇとして使用する。
とＷ膜をＣＭＰ法により研磨して第２の層間絶縁膜１８
の上面上から除去する。これにより、第５〜第１１のコ
ンタクトホール２２ａ〜２２ｇ内に残されたTiN 膜とＷ
膜をそれぞれ第５〜第１１の導電性プラグ２３ａ〜２３
ｇとして使用する。
【０１６８】次に、第２の層間絶縁膜１８の上と第５〜
第１１の導電性プラグ２３ａ〜２３ｇの上に、配線用金
属膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi
膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜
及び膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形
成した後に、配線用金属膜をフォトリソグラフィー法に
よりパターニングする。
第１１の導電性プラグ２３ａ〜２３ｇの上に、配線用金
属膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi
膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜
及び膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形
成した後に、配線用金属膜をフォトリソグラフィー法に
よりパターニングする。
【０１６９】この配線用金属膜のパターニングにより、
図２４に示すように、メモリセル領域Ａにおいて第２の
層間絶縁膜１８の上に第１、第２の金属配線２０ａ，２
０ｂと導電性パッド２０ｃを形成する一方、周辺回路領
域Ｂにおいて第２の層間絶縁膜１８の上に第３の金属配
線２０ｄを形成する。
図２４に示すように、メモリセル領域Ａにおいて第２の
層間絶縁膜１８の上に第１、第２の金属配線２０ａ，２
０ｂと導電性パッド２０ｃを形成する一方、周辺回路領
域Ｂにおいて第２の層間絶縁膜１８の上に第３の金属配
線２０ｄを形成する。
【０１７０】メモリセル領域Ａにおいて、第１の金属配
線２０ａは、第１の導電性プラグ１２ａ上の第５の導電
性プラグ２３ａと上部電極１６ａ上の第９の導電性プラ
グ２３ｅに接続される。第２の金属配線２０ｂは、第３
の導電性プラグ１２ｃ上の第７の導電性プラグ２３ｃと
別の上部電極１６ａ上の第１０の導電性プラグ２３ｆに
接続される。また、導電性パッド２０ｃは第２の導電性
プラグ２３ｂの上に形成される。
線２０ａは、第１の導電性プラグ１２ａ上の第５の導電
性プラグ２３ａと上部電極１６ａ上の第９の導電性プラ
グ２３ｅに接続される。第２の金属配線２０ｂは、第３
の導電性プラグ１２ｃ上の第７の導電性プラグ２３ｃと
別の上部電極１６ａ上の第１０の導電性プラグ２３ｆに
接続される。また、導電性パッド２０ｃは第２の導電性
プラグ２３ｂの上に形成される。
【０１７１】周辺回路領域Ｂにおいて、第３の金属配線
２０ｄは、第４の導電性プラグ１２ｄ上の第８の導電性
プラグ２３ｄと上部電極１６ｂ上の第１１の導電性プラ
グ２３ｇに接続される。
２０ｄは、第４の導電性プラグ１２ｄ上の第８の導電性
プラグ２３ｄと上部電極１６ｂ上の第１１の導電性プラ
グ２３ｇに接続される。
【０１７２】これにより、メモリセル領域Ａにおいて、
第１のｎ型不純物拡散領域７ａと第１のキャパシタＱ1
の上部電極１６ａは、第１の金属配線２０ａと第１、第
５、第９の導電性プラグ１２ａ、２３ａ、２３ｅを介し
て電気的に接続される。また、第３のｎ型不純物拡散領
域７ｃと別の第１のキャパシタＱ1 の上部電極１６ａ
は、第２の金属配線２０ｂと第３、第７、第１０の導電
性プラグ１２ｃ、２３ｃ、２３ｆを介して電気的に接続
される。なお、第２のｎ型不純物拡散領域７ｂは、導電
性パッド２０ｃと第２，第６の導電性プラグ１２ｂ、２
３ｂを介して上方のビット線（不図示）に電気的に接続
される。
第１のｎ型不純物拡散領域７ａと第１のキャパシタＱ1
の上部電極１６ａは、第１の金属配線２０ａと第１、第
５、第９の導電性プラグ１２ａ、２３ａ、２３ｅを介し
て電気的に接続される。また、第３のｎ型不純物拡散領
域７ｃと別の第１のキャパシタＱ1 の上部電極１６ａ
は、第２の金属配線２０ｂと第３、第７、第１０の導電
性プラグ１２ｃ、２３ｃ、２３ｆを介して電気的に接続
される。なお、第２のｎ型不純物拡散領域７ｂは、導電
性パッド２０ｃと第２，第６の導電性プラグ１２ｂ、２
３ｂを介して上方のビット線（不図示）に電気的に接続
される。
【０１７３】また、周辺回路領域Ｂにおいて、第２のｐ
型不純物拡散領域８ｂは、第３の金属配線２０ｄと第
４、第８、第１１の導電性プラグ１２ｄ，２３ｄ，２３
ｇを介してキャパシタＱ2 の上部電極１６ｂに電気的に
接続される。
型不純物拡散領域８ｂは、第３の金属配線２０ｄと第
４、第８、第１１の導電性プラグ１２ｄ，２３ｄ，２３
ｇを介してキャパシタＱ2 の上部電極１６ｂに電気的に
接続される。
【０１７４】第１〜第３の金属配線２０ａ、２０ｂ、２
０ｄを形成した後に、さらに第３の層間絶縁膜を形成
し、導電性プラグを形成し、さらに第３の層間絶縁膜の
上にビット線などを形成するが、その詳細は省略する。
０ｄを形成した後に、さらに第３の層間絶縁膜を形成
し、導電性プラグを形成し、さらに第３の層間絶縁膜の
上にビット線などを形成するが、その詳細は省略する。
【０１７５】上記した実施形態によれば、メモリセル領
域Ａ内に形成された第１のキャパシタＱ1 を保護絶縁膜
１７により覆った状態で、周辺回路領域Ｂ内で昇圧など
に使用される第２のキャパシタＱ2 を選択的にアニール
している。これにより、第２のキャパシタＱ2 において
は、リーク電流増加要因となる原子が強誘電体膜１５ｂ
から飛び出してリーク電流を減少させる。
域Ａ内に形成された第１のキャパシタＱ1 を保護絶縁膜
１７により覆った状態で、周辺回路領域Ｂ内で昇圧など
に使用される第２のキャパシタＱ2 を選択的にアニール
している。これにより、第２のキャパシタＱ2 において
は、リーク電流増加要因となる原子が強誘電体膜１５ｂ
から飛び出してリーク電流を減少させる。
【０１７６】また、本実施形態では、不純物拡散領域と
金属配線を接続するためにplug-to-plug構造を採用した
ので、上記した他の実施形態に比べて導電性プラグを構
成するための埋込が容易になる。
金属配線を接続するためにplug-to-plug構造を採用した
ので、上記した他の実施形態に比べて導電性プラグを構
成するための埋込が容易になる。
【０１７７】なお、plug-to-plug構造を採用する場合で
も、第２〜第４実施形態と同様なキャパシタの形成工程
に従って第１のキャパシタＱ1 と第２のキャパシタＱ2
を形成してもよい。 （第６の実施の形態）第１、第２、第６の実施形態で示
した第２のキャパシタＱ2 を構成する下部電極１４ｂ及
び誘電体膜１５ｂの平面形状を四角にする場合に、上部
電極１６ｂの平面形状を、図１９(a) に示すようにチェ
ッカー形状にしたり、図１９(b) に示すように孔２２を
有する形状にしてもよい。これにより、上部電極１６ｂ
には強誘電体膜１５から所定の元素が抜けやすくするた
めの強誘電体露出領域が形成されることになる。
も、第２〜第４実施形態と同様なキャパシタの形成工程
に従って第１のキャパシタＱ1 と第２のキャパシタＱ2
を形成してもよい。 （第６の実施の形態）第１、第２、第６の実施形態で示
した第２のキャパシタＱ2 を構成する下部電極１４ｂ及
び誘電体膜１５ｂの平面形状を四角にする場合に、上部
電極１６ｂの平面形状を、図１９(a) に示すようにチェ
ッカー形状にしたり、図１９(b) に示すように孔２２を
有する形状にしてもよい。これにより、上部電極１６ｂ
には強誘電体膜１５から所定の元素が抜けやすくするた
めの強誘電体露出領域が形成されることになる。
【０１７８】これによれば、上部電極１６ｂの下の強誘
電体膜１５の露出面積が増えて、アニールによる強誘電
体膜１５からPb又はBiが抜け易くなる。
電体膜１５の露出面積が増えて、アニールによる強誘電
体膜１５からPb又はBiが抜け易くなる。
【０１７９】なお、上記した各実施形態は、プレーナ型
のキャパシタについて説明したが、第１層間絶縁膜１１
内の導電性プラグをキャパシタ下部電極の下面に直に接
続する構造のスタック型キャパシタに適用してもよい。 （付記１）半導体基板の上方に形成された絶縁膜と、前
記絶縁膜の第１領域の上に順に形成された第１下部電
極、第１強誘電体膜及び第１上部電極を有する第１キャ
パシタと、前記絶縁膜の第２領域の上に順に形成された
第２下部電極、第２強誘電体膜及び第２上部電極を有す
る第２キャパシタとを有し、前記第１強誘電体膜は第１
の元素を含む複数種類の元素からなる第１の強誘電体材
料から構成され、前記第２強誘電体膜は前記第１の元素
を含む複数種類の元素からなる第２の強誘電体材料から
構成され、前記第２強誘電体膜内の前記第１の元素の濃
度は、前記第１強誘電体膜内の前記第１の元素の濃度よ
りも低いことを特徴とする半導体装置。 （付記２）前記第１キャパシタを覆い且つ前記第２キャ
パシタを露出する保護膜を有することを特徴とする請求
項１に記載の半導体装置。 （付記３）前記保護絶縁膜は、少なくとも第１キャパシ
タの前記第１上部電極の上に形成されていることを特徴
とする付記２に記載の半導体装置。 （付記４）前記保護絶縁膜は、酸化シリコン、窒化シリ
コン、窒化酸化シリコン、窒化シリコンのいずれかから
構成されることを特徴とする付記２又は付記３に記載の
半導体装置。 （付記５）前記第１の強誘電体材料はＰＺＴ系材料であ
り、前記第２の強誘電体材料はＰＺＴ系材料であり、前
記第１元素は鉛であることを特徴とする付記１乃至付記
４のいずれかに記載の半導体装置。 （付記６）前記第２キャパシタの面積は、前記第１キャ
パシタの面積よりも大きいことを特徴とする付記１乃至
付記５のいずれかに記載の半導体装置。 （付記７）前記第１領域はメモリセル領域であり、前記
第２領域は周辺回路領域であることを特徴とする付記１
乃至付記６のいずれかに記載の半導体装置。 （付記８）半導体基板の上方に絶縁膜を形成する工程
と、前記絶縁膜の第１領域と第２領域のそれぞれの上に
第１の導電膜を形成する工程と、第１の元素を含む複数
種類の元素からなる強誘電体膜を前記第１の導電膜の上
に形成する工程と、前記強誘電体膜の上に第２の導電膜
を形成する工程と、前記第２の導電膜をパターニングす
ることにより、前記第１領域では第１キャパシタを構成
する第１上部電極を形成するとともに前記第２領域では
第２キャパシタを構成する第２上部電極を形成する工程
と、前記強誘電体膜をパターニングすることにより、前
記第１領域では前記第１キャパシタを構成する第１誘電
体膜を形成するとともに前記第２領域では前記第２キャ
パシタを構成する第２誘電体膜を形成する工程と、前記
第１の導電膜をパターニングすることにより、前記第１
領域では前記第１キャパシタを構成する第１下部電極を
形成するとともに前記第２領域では前記第２キャパシタ
を構成する第２下部電極を形成する工程とを有し、前記
第２誘電体膜を構成する前記強誘電体膜内の前記第１元
素の濃度を、前記第１誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度よりも選択的に低くする工程
をさらに有することを特徴とする半導体装置の製造方
法。 （付記９）前記第２誘電体膜を構成する前記強誘電体膜
内の前記第１元素の濃度を選択的に低くする工程は、前
記第１の導電膜をパターニングして前記第１下部電極及
び前記第２下部電極を形成した後に、前記第１キャパシ
タを保護絶縁膜により覆いながら前記第２キャパシタを
アニールする工程であることを特徴とする付記８に記載
の半導体装置の製造方法。 （付記１０）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜をパターニングして前記第１上部電極
と前記第２上部電極を形成した後に、前記第１上部電極
及び前記強誘電体膜を前記第１領域で保護絶縁膜により
覆いながら前記第２領域内の前記第２上部電極と前記強
誘電体膜をアニールする工程であることを特徴とする付
記８に記載の半導体装置の製造方法。 （付記１１）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜をパターニングして前記第１上部電極
と前記第２上部電極を形成し、さらに前記強誘電体膜を
パターニングして前記第１誘電体膜と前記第２誘電体膜
を形成した後に、前記第１誘電体膜及び前記第１上部電
極を前記第１領域で保護絶縁膜により覆いながら前記第
２上部電極と前記第２誘電体膜をアニールする工程であ
ることを特徴とする付記８に記載の半導体装置の製造方
法。 （付記１２）前記第２上部電極には、前記第２領域のキ
ャパシタ形成領域で前記強誘電体膜を露出するための露
出部を形成することを特徴とする付記８乃至付記１１の
いずれかに記載の半導体装置の製造方法。 （付記１３）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜を形成した後に、前記第２の導電膜を
前記第１領域で保護絶縁膜により覆いながら前記第２領
域内の前記強誘電体膜をアニールする工程であることを
特徴とする付記８に記載の半導体装置の製造方法。 （付記１４）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記強誘電体膜を形成した後に、前記強誘電体膜を前記
第１領域で保護絶縁膜により覆いながら前記第２領域内
の前記強誘電体膜をアニールする工程であることを特徴
とする付記８に記載の半導体装置の製造方法。 （付記１５）前記保護絶縁膜は、前記第２の導電膜を形
成する前に除去されることを特徴とする付記１４に記載
の半導体装置の製造方法。 （付記１６）前記保護絶縁膜は、基板全面に形成された
後にパターニングされて前記第２領域から除去され且つ
前記第１領域に残されることを特徴とする付記９乃至付
記１４のいずれかに記載の半導体装置の製造方法。 （付記１７）前記保護絶縁膜は、酸化シリコン、窒化シ
リコン、窒化酸化シリコン、窒化シリコンのいずれかか
ら構成されることを特徴とする付記９乃至付記１６のい
ずれかに記載の半導体装置。 （付記１８）前記アニールは、酸素、酸素・アルゴン混
合ガス、又は窒素ガスを含む雰囲気中おいてなされるこ
とを特徴とする付記８乃至付記１７のいずれかに記載の
半導体装置の製造方法。 （付記１９）前記アニールは、６５０℃以上の温度でな
されることを特徴とする付記８乃至付記１８のいずれか
に記載の半導体装置の製造方法。 （付記２０）前記アニールは、減圧雰囲気中に前記半導
体基板を置いてなされることを特徴とする付記８乃至付
記１９のいずれかに記載の半導体装置。
のキャパシタについて説明したが、第１層間絶縁膜１１
内の導電性プラグをキャパシタ下部電極の下面に直に接
続する構造のスタック型キャパシタに適用してもよい。 （付記１）半導体基板の上方に形成された絶縁膜と、前
記絶縁膜の第１領域の上に順に形成された第１下部電
極、第１強誘電体膜及び第１上部電極を有する第１キャ
パシタと、前記絶縁膜の第２領域の上に順に形成された
第２下部電極、第２強誘電体膜及び第２上部電極を有す
る第２キャパシタとを有し、前記第１強誘電体膜は第１
の元素を含む複数種類の元素からなる第１の強誘電体材
料から構成され、前記第２強誘電体膜は前記第１の元素
を含む複数種類の元素からなる第２の強誘電体材料から
構成され、前記第２強誘電体膜内の前記第１の元素の濃
度は、前記第１強誘電体膜内の前記第１の元素の濃度よ
りも低いことを特徴とする半導体装置。 （付記２）前記第１キャパシタを覆い且つ前記第２キャ
パシタを露出する保護膜を有することを特徴とする請求
項１に記載の半導体装置。 （付記３）前記保護絶縁膜は、少なくとも第１キャパシ
タの前記第１上部電極の上に形成されていることを特徴
とする付記２に記載の半導体装置。 （付記４）前記保護絶縁膜は、酸化シリコン、窒化シリ
コン、窒化酸化シリコン、窒化シリコンのいずれかから
構成されることを特徴とする付記２又は付記３に記載の
半導体装置。 （付記５）前記第１の強誘電体材料はＰＺＴ系材料であ
り、前記第２の強誘電体材料はＰＺＴ系材料であり、前
記第１元素は鉛であることを特徴とする付記１乃至付記
４のいずれかに記載の半導体装置。 （付記６）前記第２キャパシタの面積は、前記第１キャ
パシタの面積よりも大きいことを特徴とする付記１乃至
付記５のいずれかに記載の半導体装置。 （付記７）前記第１領域はメモリセル領域であり、前記
第２領域は周辺回路領域であることを特徴とする付記１
乃至付記６のいずれかに記載の半導体装置。 （付記８）半導体基板の上方に絶縁膜を形成する工程
と、前記絶縁膜の第１領域と第２領域のそれぞれの上に
第１の導電膜を形成する工程と、第１の元素を含む複数
種類の元素からなる強誘電体膜を前記第１の導電膜の上
に形成する工程と、前記強誘電体膜の上に第２の導電膜
を形成する工程と、前記第２の導電膜をパターニングす
ることにより、前記第１領域では第１キャパシタを構成
する第１上部電極を形成するとともに前記第２領域では
第２キャパシタを構成する第２上部電極を形成する工程
と、前記強誘電体膜をパターニングすることにより、前
記第１領域では前記第１キャパシタを構成する第１誘電
体膜を形成するとともに前記第２領域では前記第２キャ
パシタを構成する第２誘電体膜を形成する工程と、前記
第１の導電膜をパターニングすることにより、前記第１
領域では前記第１キャパシタを構成する第１下部電極を
形成するとともに前記第２領域では前記第２キャパシタ
を構成する第２下部電極を形成する工程とを有し、前記
第２誘電体膜を構成する前記強誘電体膜内の前記第１元
素の濃度を、前記第１誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度よりも選択的に低くする工程
をさらに有することを特徴とする半導体装置の製造方
法。 （付記９）前記第２誘電体膜を構成する前記強誘電体膜
内の前記第１元素の濃度を選択的に低くする工程は、前
記第１の導電膜をパターニングして前記第１下部電極及
び前記第２下部電極を形成した後に、前記第１キャパシ
タを保護絶縁膜により覆いながら前記第２キャパシタを
アニールする工程であることを特徴とする付記８に記載
の半導体装置の製造方法。 （付記１０）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜をパターニングして前記第１上部電極
と前記第２上部電極を形成した後に、前記第１上部電極
及び前記強誘電体膜を前記第１領域で保護絶縁膜により
覆いながら前記第２領域内の前記第２上部電極と前記強
誘電体膜をアニールする工程であることを特徴とする付
記８に記載の半導体装置の製造方法。 （付記１１）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜をパターニングして前記第１上部電極
と前記第２上部電極を形成し、さらに前記強誘電体膜を
パターニングして前記第１誘電体膜と前記第２誘電体膜
を形成した後に、前記第１誘電体膜及び前記第１上部電
極を前記第１領域で保護絶縁膜により覆いながら前記第
２上部電極と前記第２誘電体膜をアニールする工程であ
ることを特徴とする付記８に記載の半導体装置の製造方
法。 （付記１２）前記第２上部電極には、前記第２領域のキ
ャパシタ形成領域で前記強誘電体膜を露出するための露
出部を形成することを特徴とする付記８乃至付記１１の
いずれかに記載の半導体装置の製造方法。 （付記１３）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記第２の導電膜を形成した後に、前記第２の導電膜を
前記第１領域で保護絶縁膜により覆いながら前記第２領
域内の前記強誘電体膜をアニールする工程であることを
特徴とする付記８に記載の半導体装置の製造方法。 （付記１４）前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、
前記強誘電体膜を形成した後に、前記強誘電体膜を前記
第１領域で保護絶縁膜により覆いながら前記第２領域内
の前記強誘電体膜をアニールする工程であることを特徴
とする付記８に記載の半導体装置の製造方法。 （付記１５）前記保護絶縁膜は、前記第２の導電膜を形
成する前に除去されることを特徴とする付記１４に記載
の半導体装置の製造方法。 （付記１６）前記保護絶縁膜は、基板全面に形成された
後にパターニングされて前記第２領域から除去され且つ
前記第１領域に残されることを特徴とする付記９乃至付
記１４のいずれかに記載の半導体装置の製造方法。 （付記１７）前記保護絶縁膜は、酸化シリコン、窒化シ
リコン、窒化酸化シリコン、窒化シリコンのいずれかか
ら構成されることを特徴とする付記９乃至付記１６のい
ずれかに記載の半導体装置。 （付記１８）前記アニールは、酸素、酸素・アルゴン混
合ガス、又は窒素ガスを含む雰囲気中おいてなされるこ
とを特徴とする付記８乃至付記１７のいずれかに記載の
半導体装置の製造方法。 （付記１９）前記アニールは、６５０℃以上の温度でな
されることを特徴とする付記８乃至付記１８のいずれか
に記載の半導体装置の製造方法。 （付記２０）前記アニールは、減圧雰囲気中に前記半導
体基板を置いてなされることを特徴とする付記８乃至付
記１９のいずれかに記載の半導体装置。
【０１８０】
【発明の効果】以上述べたように本発明によれば、用途
の異なる第１キャパシタと第２キャパシタのそれぞれの
誘電体膜を複数元素を有する強誘電体材料から構成し、
さらに強誘電体材料のうち所定の元素について第１キャ
パシタの誘電体膜よりも第２キャパシタの誘電体膜の方
をアニールにより低くしているので、１回の強誘電体膜
の形成で用途に応じた複数種類のキャパシタの形成が可
能になり、半導体装置の形成工程が大幅に増えることを
防止し、コスト高の抑制が可能になる。
の異なる第１キャパシタと第２キャパシタのそれぞれの
誘電体膜を複数元素を有する強誘電体材料から構成し、
さらに強誘電体材料のうち所定の元素について第１キャ
パシタの誘電体膜よりも第２キャパシタの誘電体膜の方
をアニールにより低くしているので、１回の強誘電体膜
の形成で用途に応じた複数種類のキャパシタの形成が可
能になり、半導体装置の形成工程が大幅に増えることを
防止し、コスト高の抑制が可能になる。
【図１】図１は、本発明の第１実施形態に係る半導体装
置の製造工程を示す断面図（その１）である。
置の製造工程を示す断面図（その１）である。
【図２】図２(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その２）である。
半導体装置の製造工程を示す断面図（その２）である。
【図３】図３(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その３）である。
半導体装置の製造工程を示す断面図（その３）である。
【図４】図４(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その４）である。
半導体装置の製造工程を示す断面図（その４）である。
【図５】図５(a),(b) は、本発明の第１実施形態に係る
半導体装置の製造工程を示す断面図（その５）である。
半導体装置の製造工程を示す断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装
置の製造工程を示す断面図（その６）である。
置の製造工程を示す断面図（その６）である。
【図７】図７は、本発明の実施形態に係る半導体装置の
キャパシタに用いられるＰＺＴ膜中の鉛濃度と疲労によ
る分極電荷損失率の関係を示す図である。
キャパシタに用いられるＰＺＴ膜中の鉛濃度と疲労によ
る分極電荷損失率の関係を示す図である。
【図８】図８は、本発明の実施形態に係る半導体装置の
キャパシタに用いられるＰＺＴ膜中の鉛濃度と飽和電圧
の関係を示す図である。
キャパシタに用いられるＰＺＴ膜中の鉛濃度と飽和電圧
の関係を示す図である。
【図９】図９は、本発明の実施形態に係る半導体装置の
キャパシタに用いられるＰＺＴ膜中の鉛濃度とリーク電
流の関係を示す図である。
キャパシタに用いられるＰＺＴ膜中の鉛濃度とリーク電
流の関係を示す図である。
【図１０】図１０は、本発明の実施形態に係る半導体装
置のキャパシタに用いられるＰＺＴ膜のアニール温度と
鉛抜け量の関係を示す図である。
置のキャパシタに用いられるＰＺＴ膜のアニール温度と
鉛抜け量の関係を示す図である。
【図１１】図１１(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その１）であ
る。
係る半導体装置の製造工程を示す断面図（その１）であ
る。
【図１２】図１２(a),(b) は、本発明の第２実施形態に
係る半導体装置の製造工程を示す断面図（その２）であ
る。
係る半導体装置の製造工程を示す断面図（その２）であ
る。
【図１３】図１３は、本発明の第２実施形態に係る半導
体装置の製造工程を示す断面図（その３）である。
体装置の製造工程を示す断面図（その３）である。
【図１４】図１４(a),(b) は、本発明の第３実施形態に
係る半導体装置の製造工程を示す断面図（その１）であ
る。
係る半導体装置の製造工程を示す断面図（その１）であ
る。
【図１５】図１５は、本発明の第３実施形態に係る半導
体装置の製造工程を示す断面図（その２）である。
体装置の製造工程を示す断面図（その２）である。
【図１６】図１６(a),(b) は、本発明の第４実施形態に
係る半導体装置の製造工程を示す断面図（その１）であ
る。
係る半導体装置の製造工程を示す断面図（その１）であ
る。
【図１７】図１７(a),(b) は、本発明の第４実施形態に
係る半導体装置の製造工程を示す断面図（その２）であ
る。
係る半導体装置の製造工程を示す断面図（その２）であ
る。
【図１８】図１８は、本発明の第４実施形態に係る半導
体装置の製造工程を示す断面図（その３）である。
体装置の製造工程を示す断面図（その３）である。
【図１９】図１９は、本発明の第５実施形態に係る半導
体装置の製造工程を示す断面図（その１）である。
体装置の製造工程を示す断面図（その１）である。
【図２０】図２０(a),(b) は、本発明の第５実施形態に
係る半導体装置の製造工程を示す断面図（その２）であ
る。
係る半導体装置の製造工程を示す断面図（その２）であ
る。
【図２１】図２１(a),(b) は、本発明の第５実施形態に
係る半導体装置の製造工程を示す断面図（その３）であ
る。
係る半導体装置の製造工程を示す断面図（その３）であ
る。
【図２２】図２２(a),(b) は、本発明の第５実施形態に
係る半導体装置の製造工程を示す断面図（その４）であ
る。
係る半導体装置の製造工程を示す断面図（その４）であ
る。
【図２３】図２３(a),(b) は、本発明の第５実施形態に
係る半導体装置の製造工程を示す断面図（その５）であ
る。
係る半導体装置の製造工程を示す断面図（その５）であ
る。
【図２４】図２４は、本発明の第５実施形態に係る半導
体装置の製造工程を示す断面図（その６）である。
体装置の製造工程を示す断面図（その６）である。
【図２５】図２５は、本発明の第６実施形態に係る半導
体装置のキャパシタを示す上面図である。
体装置のキャパシタを示す上面図である。
１…シリコン（半導体）基板、２…素子分離絶縁膜、３
ａ，３ｂ…活性領域、４…ゲート電極、５ａ〜５ｃ…ゲ
ート電極、６…側壁絶縁膜、７ａ〜７ｃ…ｎ型不純物拡
散領域、８ａ，８ｂ…ｐ型不純物拡散領域、１０…カバ
ー膜、１１…第１層間絶縁膜、１２ａ〜１２ｄ…導電性
プラグ、１３…下地絶縁膜、１４…第１の導電膜、１４
ａ，１４ｂ…下部電極、１５…強誘電体膜、１５ａ，１
５ｂ…誘電体膜、１６…第２の導電膜、１６ａ，１６ｂ
…上部電極、１７…保護絶縁膜、１９ａ〜１９ｇ…導電
性プラグ、２３ａ〜２３ｇ…導電性プラグ、Ｑ1 ，Ｑ2
…キャパシタ。
ａ，３ｂ…活性領域、４…ゲート電極、５ａ〜５ｃ…ゲ
ート電極、６…側壁絶縁膜、７ａ〜７ｃ…ｎ型不純物拡
散領域、８ａ，８ｂ…ｐ型不純物拡散領域、１０…カバ
ー膜、１１…第１層間絶縁膜、１２ａ〜１２ｄ…導電性
プラグ、１３…下地絶縁膜、１４…第１の導電膜、１４
ａ，１４ｂ…下部電極、１５…強誘電体膜、１５ａ，１
５ｂ…誘電体膜、１６…第２の導電膜、１６ａ，１６ｂ
…上部電極、１７…保護絶縁膜、１９ａ〜１９ｇ…導電
性プラグ、２３ａ〜２３ｇ…導電性プラグ、Ｑ1 ，Ｑ2
…キャパシタ。
Claims (8)
- 【請求項１】半導体基板の上方に形成された絶縁膜と、 前記絶縁膜の第１領域の上に順に形成された第１下部電
極、第１強誘電体膜及び第１上部電極を有する第１キャ
パシタと、 前記絶縁膜の第２領域の上に順に形成された第２下部電
極、第２強誘電体膜及び第２上部電極を有する第２キャ
パシタとを有し、 前記第１強誘電体膜は第１の元素を含む複数種類の元素
からなる第１の強誘電体材料から構成され、 前記第２強誘電体膜は前記第１の元素を含む複数種類の
元素からなる第２の強誘電体材料から構成され、 前記第２強誘電体膜内の前記第１の元素の濃度は、前記
第１強誘電体膜内の前記第１の元素の濃度よりも低いこ
とを特徴とする半導体装置。 - 【請求項２】前記第１キャパシタを覆い且つ前記第２キ
ャパシタを露出する保護膜を有することを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】半導体基板の上方に絶縁膜を形成する工程
と、 前記絶縁膜の第１領域と第２領域のそれぞれの上に第１
の導電膜を形成する工程と、 第１の元素を含む複数種類の元素からなる強誘電体膜を
前記第１の導電膜の上に形成する工程と、 前記強誘電体膜の上に第２の導電膜を形成する工程と、 前記第２の導電膜をパターニングすることにより、前記
第１領域では第１キャパシタを構成する第１上部電極を
形成するとともに前記第２領域では第２キャパシタを構
成する第２上部電極を形成する工程と、 前記強誘電体膜をパターニングすることにより、前記第
１領域では前記第１キャパシタを構成する第１誘電体膜
を形成するとともに前記第２領域では前記第２キャパシ
タを構成する第２誘電体膜を形成する工程と、 前記第１の導電膜をパターニングすることにより、前記
第１領域では前記第１キャパシタを構成する第１下部電
極を形成するとともに前記第２領域では前記第２キャパ
シタを構成する第２下部電極を形成する工程とを有し、 前記第２誘電体膜を構成する前記強誘電体膜内の前記第
１元素の濃度を、前記第１誘電体膜を構成する前記強誘
電体膜内の前記第１元素の濃度よりも選択的に低くする
工程をさらに有することを特徴とする半導体装置の製造
方法。 - 【請求項４】前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、 前記第１の導電膜をパターニングして前記第１下部電極
及び前記第２下部電極を形成した後に、前記第１キャパ
シタを保護絶縁膜により覆いながら前記第２キャパシタ
をアニールする工程であることを特徴とする請求項３に
記載の半導体装置の製造方法。 - 【請求項５】前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、 前記第２の導電膜をパターニングして前記第１上部電極
と前記第２上部電極を形成した後に、前記第１上部電極
及び前記強誘電体膜を前記第１領域で保護絶縁膜により
覆いながら前記第２領域内の前記第２上部電極と前記強
誘電体膜をアニールする工程であることを特徴とする請
求項３に記載の半導体装置の製造方法。 - 【請求項６】前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、 前記第２の導電膜をパターニングして前記第１上部電極
と前記第２上部電極を形成し、さらに前記強誘電体膜を
パターニングして前記第１誘電体膜と前記第２誘電体膜
を形成した後に、前記第１誘電体膜及び前記第１上部電
極を前記第１領域で保護絶縁膜により覆いながら前記第
２上部電極と前記第２誘電体膜をアニールする工程であ
ることを特徴とする請求項３に記載の半導体装置の製造
方法。 - 【請求項７】前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、 前記第２の導電膜を形成した後に、前記第２の導電膜を
前記第１領域で保護絶縁膜により覆いながら前記第２領
域内の前記強誘電体膜をアニールする工程であることを
特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項８】前記第２誘電体膜を構成する前記強誘電体
膜内の前記第１元素の濃度を選択的に低くする工程は、 前記強誘電体膜を形成した後に、前記強誘電体膜を前記
第１領域で保護絶縁膜により覆いながら前記第２領域内
の前記強誘電体膜をアニールする工程であることを特徴
とする請求項３に記載の半導体装置の製造方法。
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| JP2007513495A (ja) * | 2003-10-22 | 2007-05-24 | マイクロン テクノロジー インコーポレイテッド | イメージャ用デュアルコンデンサ構造及びその製造方法 |
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| JP2009212381A (ja) * | 2008-03-05 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP2011199071A (ja) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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| US7009235B2 (en) * | 2003-11-10 | 2006-03-07 | Unity Semiconductor Corporation | Conductive memory stack with non-uniform width |
| US7061035B2 (en) * | 2003-10-01 | 2006-06-13 | Infineon Technologies Ag | Self-aligned V0-contact for cell size reduction |
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| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP4308691B2 (ja) * | 2004-03-19 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体基板および半導体基板の製造方法 |
| CN102176457B (zh) * | 2006-09-27 | 2016-01-13 | 富士通半导体股份有限公司 | 具有电容器的半导体器件及其制造方法 |
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| KR100292819B1 (ko) * | 1998-07-07 | 2001-09-17 | 윤종용 | 커패시터및그의제조방법 |
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| JP2002270788A (ja) | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2002
- 2002-03-20 JP JP2002077714A patent/JP3847645B2/ja not_active Expired - Fee Related
- 2002-12-10 US US10/315,179 patent/US6809360B2/en not_active Expired - Lifetime
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