JP2003273332A - 半導体装置及びその製造方法 - Google Patents
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Abstract
パシタ中の強誘電体膜の劣化を防ぐことができる半導体
装置とその製造方法を提供すること。 【解決手段】 シリコン基板(半導体基板)1の上方に
第1絶縁膜9を形成する工程と、その第1絶縁膜9上
に、キャパシタQの下部電極11aと、誘電体膜12a
と、上部電極13aとを形成する工程と、少なくとも上
記誘電体膜12aと上部電極13aとを覆う第1キャパ
シタ保護絶縁膜14を形成する工程と、その第1キャパ
シタ保護絶縁膜14を覆う第2キャパシタ保護絶縁膜1
6を、上記シリコン基板1にバイアス電圧を印加しない
状態で化学的気相成長法により形成する工程と、上記第
2キャパシタ保護絶縁膜16上に、上記半導体基板1に
バイアス電圧を印加した状態で、化学的気相成長法によ
り第2絶縁膜17を形成する工程とを有することを特徴
とする半導体装置の製造方法による。
Description
の製造方法に関し、より詳しくは、キャパシタの誘電体
膜に強誘電体材料を用いた不揮発性メモリ(FeRA
M:Ferroelectric Random Access Memory)を有する半
導体装置とその製造方法に関する。
から、今後セル面積がますます縮小されると考えられ
る。そのように縮小されると、隣接するキャパシタ間の
間隔も縮まり、それに併せて配線間隔も狭くなる。キャ
パシタ間や配線間は絶縁膜で埋め込まれるのが一般的で
ある。しかし、上記のように高集積化が進むと、その絶
縁膜としては、キャパシタ間に空洞(す、ボイドともい
う)が形成されない埋め込み性の良いものを使用しなけ
ればならない。
は、従来、高密度プラズマCVD(HDPCVD:High
Density Plasma Chemical Vapor Deposition)法で成膜
された膜が知られている。
ては、例えば特開2001−210798号公報の図1
に見ることができる。その公報においては、図1のキャ
パシタを覆う絶縁膜134として、HDP酸化物が使用
され得ることがその段落番号0042に開示されてい
る。
報においても、その図4aのキャパシタを覆う絶縁膜4
08として、HDP酸化物が使用され得ることがその段
落番号0084に開示されている。
D法の成膜ガスとしては通常SiH4が使用され、成膜
中にそのSiH4が分解されて水素が発生し、キャパシ
タの強誘電体膜がその水素に曝される機会が生じる。
性物質に曝されるとその強誘電体特性が劣化してしまう
ので、それを防ぐための何らかの対策が必要である。
VD法においては、強誘電体膜を水素から隔離する方法
として、キャパシタを金属酸化物よりなる絶縁膜、例え
ばアルミナ(Al2O3)膜、で覆う構造が知られている。
そのような構造については、特願平11−21560
0、特開2001−44375、特開平6−29098
4、及び特許3056973に開示されている。
は、このアルミナ膜は水素をブロックするのに十分では
なく、強誘電体膜が水素により劣化し得ることが本発明
者によって明らかとなった。
を形成する際、キャパシタ中の強誘電体膜の劣化を防ぐ
ことができる半導体装置とその製造方法を提供すること
を目的とする。
基板の上方に第1絶縁膜を形成する工程と、前記第1絶
縁膜上に、順に、第1導電膜、強誘電体膜、及び第2導
電膜を形成する工程と、前記第2導電膜をパターニング
してキャパシタの上部電極を形成する工程と、前記強誘
電体膜をパターニングしてキャパシタの誘電体膜を形成
する工程と、前記第1導電膜をパターニングしてキャパ
シタの下部電極を形成する工程と、前記誘電体膜と前記
上部電極とを覆う第1キャパシタ保護絶縁膜を形成する
工程と、前記第1キャパシタ保護絶縁膜を覆う第2キャ
パシタ保護絶縁膜を、前記半導体基板にバイアス電圧を
印加しない状態で化学的気相成長法により形成する工程
と、前記第2キャパシタ保護絶縁膜上に、前記半導体基
板にバイアス電圧を印加した状態で、化学的気相成長法
により第2絶縁膜を形成する工程とを有することを特徴
とする半導体装置の製造方法によって解決する。
部電極とを覆う第1キャパシタ保護絶縁膜を形成する。
そして、その第1キャパシタ保護絶縁膜上に、バイアス
電圧が半導体基板に印加されない状態で第2キャパシタ
保護絶縁膜を形成したうえで、バイアス電圧が印加され
た状態で第2絶縁膜を形成する。
を形成することで、例えばキャパシタの肩部に電界が集
中し、その電界によってスパッタ性のイオンが肩部に引
き込まれる。これにより、肩部では膜の堆積とスパッタ
とが同時に行われ、該肩部に膜が厚く形成されるのが防
がれる。これにより、キャパシタの側面の膜厚が均一に
ならされて、高アスペクトレシオのキャパシタ間に埋め
込み性の良い第2絶縁膜が形成される。埋め込み性が良
いので、高集積化が進んでキャパシタ間の間隔が狭くな
っても、その間の第2絶縁膜に空洞が形成されることが
ない。
状態で第2絶縁膜を形成しても、スパッタ性のイオンや
その他のイオンは第2キャパシタ保護絶縁膜によってそ
の衝突エネルギが吸収され、その運動速度が遅くなる。
これにより、下層の第1キャパシタ保護絶縁膜でイオン
をブロックすることができるようになり、キャパシタ誘
電体膜がそのイオンによって劣化するのが防がれる。
半導体基板にバイアス電圧が印加されない状態で成膜さ
れるので、その成膜時にキャパシタ誘電体膜が劣化する
のが防がれる。
を、半導体基板にバイアス電圧が印加されない状態で形
成することで、成膜時にキャパシタ誘電体膜が劣化する
のが防がれる。
化学的気相成長法により上記第2キャパシタ保護絶縁膜
を形成することで、その第2のキャパシタ保護絶縁膜の
カバレッジが良くなるので、衝突するイオンがキャパシ
タの上部と側部とで均等に吸収される。しかも、TEO
SはSiH4と比較して還元性の水素を発生し難いので、水
素によりキャパシタを劣化させる恐れが無い。
のいずれかを含む反応ガスを使用する化学的気相成長法
により上記第2絶縁膜を形成すると、第2キャパシタ保
護絶縁膜の炭素含有量は上記第2絶縁膜のそれよりも多
くなる。
は、キャパシタ誘電体膜と上部電極とを覆う下層保護絶
縁膜と、この下層保護絶縁膜上及び第1絶縁膜上に形成
される上層保護絶縁膜の2層構造にするのが好適であ
る。これによれば、キャパシタと第1絶縁膜とが上層保
護絶縁膜によって連続的に覆われるので、水素等の還元
性物質が第1絶縁膜を経由してキャパシタ誘電体膜に浸
入するのが防がれる。
は、第1キャパシタ保護絶縁膜と第2キャパシタ保護絶
縁膜との合計膜厚を、複数の上部電極の最小間隔の半分
以下に設定することで、キャパシタ間に空洞が形成され
ず、そのキャパシタ間が第2絶縁膜で所望に埋め込まれ
る。
ャパシタ誘電体膜とキャパシタ上部電極との合計膜厚よ
りも厚く、且つ、その合計膜厚に1μmを加算した膜厚
よりも薄く設定するのが好適である。これによれば、第
2絶縁膜の成膜時に発生するイオンによってキャパシタ
誘電体膜が劣化するのを最大限抑えながら、キャパシタ
間が第2絶縁膜で埋め込まれる。
する場合は、研磨する前にその上に第3絶縁膜を形成
し、その第2、第3絶縁膜を研磨することで研磨膜厚が
増大し、研磨後の膜厚分布が一様になる。
て、添付図面を参照しながら詳細に説明する。 (第1の実施の形態)図1〜図10は、本発明の第1の
実施の形態に係る半導体装置の製造方法を工程順に示す
断面図である。
程を説明する。
ン(半導体)基板1表面に、素子分離絶縁膜2をLOC
OS(Local Oxidation of Silicon)法により形成す
る。素子分離絶縁膜2としては、LOCOS法の他、S
TI(Shallow Trench Isolation)法を採用しても良
い。
に、シリコン基板1の所定の活性領域(トランジスタ形
成領域)にp型不純物及びn型不純物を選択的に導入し
て、pウェル3a及びnウェル3bを形成する。
熱酸化して、ゲート絶縁膜5としてシリコン酸化膜を形
成する。
又は多結晶のシリコン膜を形成し、pウェル3a上では
n型不純物、nウェル3b上ではp型不純物をシリコン
膜内にイオン注入してシリコン膜を低抵抗化する。その
後に、シリコン膜をフォトリソグラフィー法により所定
の形状にパターニングして、ゲート電極6a、6bを形
成する。そのゲート電極6a、6bは、互いにほぼ平行
に配置され、ワード線WLの一部を構成している。
ェル3a内にn型不純物をイオン注入して、nチャネル
MOSトランジスタのソース/ドレインとなるn型不純
物拡散領域4aを形成する。続いて、nウェル3bにp
型不純物をイオン注入して、不図示のpチャネルMOS
トランジスタのソース/ドレインとなるp型不純物拡散
領域4bを形成する。
形成した後、その絶縁膜をエッチバックしてゲート電極
6a、6bの両側部分にのみ側壁絶縁膜10として残
す。その絶縁膜として、例えばCVD法(化学的気相成
長法)により酸化シリコン(SiO2)を形成する。
膜10とをマスクに使用して、pウェル3a内に再びn
型不純物イオンを注入することによりn型不純物拡散領
域4aをLDD(Lightly Doped Drain)構造にし、さ
らに、nウェル3b内に再びp型不純物イオンを注入す
ることによりp型不純物拡散領域4bもLDD構造とす
る。
は、不図示のレジストパターンを使用して行われる。
6a、6bとその両側のn型不純物領域4a等によって
n型MOSFETが構成される。そして、nウェル3b
とp型不純物拡散領域4bとゲート電極(不図示)等に
より、不図示のp型MOSFETが構成される。
(チタン)、Co(コバルト)の膜を形成した後に、こ
の高融点金属膜を加熱してn型不純物拡散領域4a、p
型不純物拡散領域4bの表面にそれぞれ高融点金属シリ
サイド層8a、8bを形成する。その後、ウエットエッ
チングにより未反応の高融点金属膜を除去する。
基板1の全面にカバー絶縁膜7として酸窒化シリコン
(SiON)膜を約200nmの厚さに形成する。更に、T
EOS(tetraethoxy silane)ガスを用いるプラズマC
VD法により、第1層間絶縁膜(第1絶縁膜)9として
酸化シリコン(SiO2)をカバー絶縁膜7上に約1.0μ
mの厚さに成長する。
磨(CMP:Chemical Mechanical Polishing)法により
研磨してその表面を平坦化する。
での工程を説明する。
タン(Ti)膜とプラチナ(Pt)膜を第1層間絶縁膜9上
に順に形成し、これらの膜を第1導電膜11とする。こ
の場合、Ti膜の厚さを10〜30nm程度、例えば20
nmとし、Pt膜の厚さを100〜300nm程度、例え
ば175nmとする。そのTi膜は、Pt膜と第1層間絶縁
膜9との密着性を改善する役割と、Pt膜の結晶性を向上
させる役割とを果たす。
ム、ルテニウム、酸化ルテニウム、酸化ルテニウムスト
ロンチウム(SrRuO3)等の膜を形成してもよい。
b(Zr1-xTix)O3)膜を第1導電膜11の上に100〜30
0nmの厚さ、例えば240nmに形成し、これを強誘
電体膜12として使用する。
置き、例えば725℃、20秒間、昇温速度125℃/
secの条件で、強誘電体膜12を構成するPZT膜を急
速熱処理(RTA:Rapid Thermal Annealing)処理する
ことにより、PZT膜の結晶化処理を行う。
のスパッタリング法の他に、スピンオン法、ゾル−ゲル
法、MOD(Metal Organi Deposition)法、MOCV
D法がある。また、強誘電体膜12を構成する材料とし
ては、PZTの他に、PZTにランタン(La)を添加し
たPLZT(Lead Lanthanum Zirconate Titanate :(Pb
1-3x/2Lax)(Zr1-yTiy)O3)、及びPZTにランタン(L
a)とカルシウム(Ca)とストロンチウム(Sr)とを添
加したPLCSZTのようなPZT系材料や、ビスマス
(Bi)系材料のSrBi2(TaxNb1-x)2O9(但し、0<x≦
1)、Bi4Ti2O12等がある。
後、その上に第2導電膜13として酸化イリジウム(Ir
Ox)膜をスパッタリング法により100〜300nmの
厚さ、例えば200nmの厚さに形成する。なお、第2
導電膜13として、プラチナ(Pt)膜又は酸化ルテニウ
ムストロンチウム(SRO)膜をスパッタリングにより
形成しても良い。
工程を説明する。
パターン(不図示)を第2導電膜13上に形成した後
に、そのレジストパターンをエッチングマスクに使用し
て第2導電膜13をパターニングし、これにより残った
第2導電膜13をキャパシタ上部電極13aとして使用
する。
後に、温度650℃、60分間の条件で、強誘電体膜1
2を酸素雰囲気中でアニールする。このアニールは、ス
パッタリング及びエッチングの際に強誘電体膜12に入
ったダメージを回復させるために行われる。
あり、上の図2(b)は図11のI−I断面図に相当す
る。
シタ上部電極13a上にレジストパターン(不図示)を
形成し、そのレジストパターンをエッチングマスクに使
用して強誘電体膜12をパターニングして、これにより
残った強誘電体膜12をキャパシタ誘電体膜12aとし
て使用する。そして、そのレジストパターンを除去した
後に、温度650℃、60分間でキャパシタ誘電体膜1
2aを酸素雰囲気中でアニールする。
あり、上の図3(a)は図12のI−I断面図に相当す
る。
タ誘電体膜12aとキャパシタ上部電極13aとを覆う
下層保護絶縁膜14aとして、アルミナ(Al2O3)をス
パッタリング法により50nmの厚さに常温下で形成す
る。この下層保護絶縁膜14aは、還元され易いキャパ
シタ誘電体膜12aを水素等の還元性物質から保護し
て、水素がその内部に入るのをブロックするために形成
される。
膜する際、シリコン基板1にバイアス電圧を印加してし
まうと、そのバイアスによってターゲット原子がシリコ
ン基板1に高速で引き込まれ、それによりキャパシタ誘
電体膜12aが劣化する恐れがある。従って、下層保護
絶縁膜14aを形成する際には、シリコン基板1にバイ
アス電圧を印加しないのが好ましい。本発明ではバイア
ス電圧を印加しないので、上記のような不都合は生じな
い。
ZT膜、PZT膜、酸化チタン膜、窒化アルミニウム
膜、窒化シリコン膜、又は窒化酸化シリコン膜を形成し
ても良い。
工程を説明する。
間、昇温速度125℃/secの条件で、下層保護絶縁膜
14aの下のキャパシタ誘電体膜12aを急速熱処理
(RTA)してその膜質を改善する。
ト(不図示)を塗布し、それを露光、現像して、キャパ
シタ上部電極13aとキャパシタ誘電体膜12aを覆う
ように残す。そして、そのレジストをエッチングマスク
に使用して、下層保護絶縁膜14aと第1導電膜11と
をパターニングする。これにより、下層保護絶縁膜14
aは、キャパシタ上部電極13a上とキャパシタ誘電体
膜12a上とに残る。そして、このパターニングにより
残った第1導電膜11をキャパシタ下部電極11aとし
て使用する。なお、下層保護絶縁膜14aと第1導電膜
11とのエッチングは、塩素をエッチングガスに使用す
るドライエッチングにより行われる。
下部電極11a、キャパシタ誘電体膜12a、及び上部
電極13aを順に積層してなるキャパシタQが形成され
ることになる。
あり、上の図4(a)は図13のI−I断面図に相当す
る。但し、図13では下層保護絶縁膜14aを省略して
ある。
絶縁膜9上と下層保護絶縁膜14a上とに、上層保護絶
縁膜14bとしてアルミナ(Al2O3)をスパッタリング
法により20nmの厚さに常温下で形成する。
縁膜14aと共に第1キャパシタ保護絶縁膜14を構成
する。第1キャパシタ保護絶縁膜14をこのような2層
構造とすることでその膜厚が稼がれ、誘電体膜12aに
水素がより一層浸入し難くなる。また、上層保護絶縁膜
14bがキャパシタQと第1層間絶縁膜9とを連続的に
覆うことによって、水素等の還元性物質が外部から第1
層間絶縁膜9を経由してキャパシタQに浸入するのが防
がれる。
の下層保護絶縁膜14bを形成する際にシリコン基板1
にバイアス電圧を印加しないことで、キャパシタ誘電体
膜12aがターゲット原子によって劣化するのを防ぐこ
とができる。
工程を説明する。
チャンバ50内にシリコン基板1を載置する。そのシリ
コン基板1が載置される基板載置台51は接地されてお
り、一方、ガス分散板53は高周波電源54に接続され
て高周波電力が印加される。
保護絶縁膜16として厚さが100nmの酸化シリコン
(SiO2)が第1キャパシタ保護絶縁膜14上に形成され
る。
する際、基板載置台51(図17参照)が接地されてい
るため、シリコン基板1にはバイアス電圧が印加されて
いない。従って、プラズマ化した反応ガスがバイアス電
圧によってシリコン基板1に引き込まれることが無いの
で、その反応ガスによってキャパシタ誘電体膜12aが
劣化する恐れが無い。
350℃で第2キャパシタ保護絶縁膜16を加熱するこ
とにより、その表面及び内部の水を外部に放出させる。
このような脱水処理の後に、第2キャパシタ保護絶縁膜
16をN2O プラズマに曝して脱水とともに膜質を改善
する。これにより、後の工程での加熱と水によるキャパ
シタの劣化が防止される。
チャンバ(不図示)内において行ってもよい。そのチャ
ンバ内には、シリコン基板1を載せる支持電極とこれに
対向する対向電極が配置され、対向電極には高周波電源
が接続可能な状態となっている。そして、チャンバ内に
N2Oガスを導入した状態で、まず、対向電極には高周波
電源を印加しない状態で絶縁膜の脱水処理を行い、次
に、対向電極に高周波電源を印加した状態で電極間にN2
Oプラズマを発生させて絶縁膜のN2Oプラズマ処理を行
う。この場合、高周波電源の周波数は13.56MHz
であり、そのパワーは300Wである。また、N2Oの流
量は700sccmである。
はN2Oプラズマを使用することが好ましいが、NOプラズ
マ、N2プラズマ等を使用してもよく、このことについて
は後述する工程でも同様である。
16の膜厚は、任意ではなく図19(a)に示すように
設定するのが好ましい。
が複数形成される場合に、上部電極13a同士の間隔の
中で最小の間隔をBとし、第1キャパシタ保護絶縁膜1
4と第2キャパシタ保護絶縁膜16との合計膜厚をAと
している。
2)を満たさないと(図19(b))、キャパシタQ間
に空洞が形成され、その空洞を後の工程で絶縁膜により
埋め込むことができないので好ましくない。
上の関係A<(B/2)を満たすようにしているので、
キャパシタQ間に空洞が形成されず、後の工程でキャパ
シタQ間を絶縁膜で所望に埋め込むことができる。この
利点は、後述の第2実施形態でも得られる。
工程を説明する。
ensity Plasma CVD)装置のチャンバ60内にシリコン
基板1を載置する。一般に、HDPCVD法とは、プラ
ズマ密度が約1×1011〜1×1013cm-3程度のプラズ
マ雰囲気中で行われるCVD法を言う。このプラズマ密
度は、第2キャパシタ保護絶縁膜16を成膜するような
通常のプラズマCVD法におけるプラズマ密度(約1×
109〜1×1010cm- 3程度)よりも高い。更に、その
HDPCVD法においては、イオンの平均自由工程を長
くするため、約1mTorr〜7mTorr程度の低圧力下で成膜
が行われる。この圧力は、上記の通常のプラズマCVD
法の圧力(約2〜10Torr程度)よりも低い。
バ60の上方に設けられたコイル63に第1高周波電源
64が接続され、更に、基板載置台61に第2高周波電
源62が接続される。なお、コイル63は、シリコン基
板1の主面と平行な面内において巻かれており、図では
その断面が示されている。
を印加することで、シリコン基板1にバイアス電圧が印
加されるので、プラズマ化した反応ガスがシリコン基板
1に引き込まれる。そのような反応ガスの中には、膜の
堆積に寄与するものの他に、堆積した膜をスパッタする
ものもある。このスパッタ作用により、キャパシタの肩
部では膜の堆積とスパッタとが同時に行われ、該肩部に
膜が厚く形成されるのが防がれる。これにより、キャパ
シタの側面の膜厚が均一にならされて、高アスペクトレ
シオのキャパシタ間に埋め込み性の良い第2絶縁膜を形
成することができる。
の条件下で成膜を行う。 ・SiH4流量・・・69sccm ・O2流量・・・300sccm ・Ar流量・・・300sccm ・圧力・・・6.2mTorr ・第1高周波電源64の周波数・・・13.56MHz ・第1高周波電源64のパワー・・・3000W ・第2高周波電源62の周波数・・・2MHz ・第2高周波電源62のパワー・・・1200W ・成膜温度・・・250℃ これにより、図5(b)に示すように、第2層間絶縁膜
17として、厚さが800nm程度の酸化シリコン(Si
O2)が第2キャパシタ保護絶縁膜16上に埋め込み性良
く形成される。埋め込み性が良いので、高集積化が進ん
でキャパシタQ間の間隔が狭くなっても、その間の第2
層間絶縁膜17に空洞が形成されることがない。
H8等のシラン系ガス、又はSiCl4等の塩素含有ガス使用
しても良い。
フッ素、P(リン)、又はB(ボロン)等を含有させても
よい。その場合は、上記のシラン系ガスに加え、更にC2
F6、B2H6、B(OCH3)3、B(OC2H5)3、又はPH3等を反応ガス
に添加すればよい。
同様である・上記のように、HDPCVD法では基板に
バイアス電圧が印加されているので、SiH4から解離した
水素イオンH+がシリコン基板1に引き込まれると考え
られる。そのため、基板にバイアス電圧を印加しないプ
ラズマCVD法と比較して、水素イオンH+によってキ
ャパシタ誘電体膜12aが劣化し易いと考えられる。
劣化によって、キャパシタのインプリント特性が劣化す
ると考えられる。インプリント特性の劣化とは、キャパ
シタにある信号(例えば「1」)を書いた後、そのまま
の状態である時間放置した後に、逆の信号(例えば
「0」)をそのキャパシタに書いた場合にその逆信号を
読み出すことができなくなる、という問題である。すな
わち、逆方向の信号がキャパシタに刷り込まれて、逆信
号が書き込みにくくなっている状態である。
ため、本願発明者は、次のような実験を行った。この実
験では、第2層間絶縁膜17をHDPCVD法で形成す
る場合と、それをバイアス電圧を印加しないプラズマC
VD法で形成する場合とにおいて、各々のインプリント
特性の劣化が比較された。なお、プラズマCVD法にお
いては、TEOSを含む反応ガスが用いられた。また、
第2キャパシタ保護絶縁膜16は形成せず、第2層間絶
縁膜17を第1キャパシタ保護絶縁膜14上に直に形成
した。
て、左側の縦軸のQ3(88)(μC/cm2)とは、2ト
ランジスタ/2キャパシタタイプの2対のキャパシタに
逆信号を書き込み、それを150℃、88時間ベークし
た後の分極電荷量の差を表す。また、右側のQ3レート
とは、e時間(e=自然対数)後のキャパシタの劣化率
を表す。即ち、Q3(88)の値が大きいほど、またQ3レ
ートの絶対値が小さいほど、インプリント特性が優れて
いることになる。
印加しない場合(プラズマTEOS)にインプリント特
性が最も良い。そして、HDPCVDを用いるとインプ
リント特性が悪くなり、特に、バイアス電圧(基板載置
台61(図18参照)に印加する高周波電圧)が大きく
なるにつれて、そのインプリント特性が悪くなる。
層間絶縁膜17を形成すると、バイアス電圧を印加しな
い場合と比べてキャパシタQが劣化するのが明らかとな
った。しかも、同図に示されるように、キャパシタQの
劣化は、バイアス電圧が大きいほど甚だしいことが明ら
かとなった。
タ保護絶縁膜14(図5(b)参照)だけでは、その水
素イオンH+を十分にブロックすることができず、キャ
パシタ誘電体膜12aを劣化させると考えられる。
保護絶縁膜14の上に更に第2キャパシタ保護絶縁膜1
6を形成したので、その第2キャパシタ保護絶縁膜16
によって水素イオンH+の衝突エネルギが吸収され、そ
の運動速度が遅くなる。これにより、下層の第1キャパ
シタ保護絶縁膜14で水素イオンH+をブロックするこ
とができるようになり、キャパシタ誘電体膜12aが水
素イオンH+によって劣化するのを防ぐことができる。
2キャパシタ保護絶縁膜16はカバレッジが良いため、
衝突する水素イオンH+をキャパシタQの上部と側部と
で均等に吸収することができる。
水素を発生し難いので、水素によりキャパシタQを劣化
させる恐れが無い。
してプラズマ処理を行ってもよい。その条件は、第2キ
ャパシタ保護絶縁膜16のそれと同様なので省略する。
シタQ間を埋め込む目的で形成されるので、それを不必
要に厚く形成する必要はない。もし、それをあまり厚く
形成し過ぎると、その成膜時間が長くなるので、たとえ
第2キャパシタ保護絶縁膜16を形成しても、キャパシ
タ誘電体膜12aが水素イオンH+やスパッタ性のイオ
ンに長時間曝されてダメージを受けてしまう恐れがあ
る。そこで、第2層間絶縁膜17の膜厚は、キャパシタ
Qの高さ約600nm(≒下部電極11a、キャパシタ
誘電体膜12a、及び上部電極13aの合計膜厚)より
も厚く、且つ、その高さに1μmを加算した膜厚(=1
600nm)よりも薄く設定されるのが好ましい。その
ような膜厚によれば、キャパシタ誘電体膜12aがダメ
ージを受けるのを最大限抑えながら、キャパシタQ間を
第2層間絶縁膜17で埋め込むことができる。
膜18として厚さ700nm程度の酸化シリコン(Si
O2)を第2層間絶縁膜17上に形成する。この第3絶縁
膜18は、図17に示したプラズマCVD装置で形成さ
れ、その成膜条件は次の通りである。 ・TEOSガス流量・・・460sccm ・He(TEOSのキャリアガス)流量・・・480sccm ・O2流量・・・700sccm ・圧力・・・9.0Torr ・高周波電源54の周波数・・・13.56MHz ・高周波電源54のパワー・・・400W ・成膜温度・・・390℃ 次いで、図6(b)に示すように、第2層間絶縁膜17
と第3絶縁膜18とをCMP法により研磨し、その表面
を平坦化する。その平坦化は、上部電極13a上での第
2層間絶縁膜17の厚さが200nmになるまで行われ
る。
で、研磨膜厚を増大させることができ、それにより研磨
後の膜厚分布を一様にすることができる。
るスラリー中の水分や、その後の洗浄時に使用される洗
浄液中の水分は、第2層間絶縁膜17表面に付着したり
その内部に吸収される。そこで、第2層間絶縁膜17を
N2Oプラズマに曝して脱水とともに膜質を改善する。こ
れにより、後の工程での加熱と水によるキャパシタの劣
化が防止される。
絶縁膜17の上にレジスト19を塗布し、これを露光、
現像して、不純物拡散領域4a、4bの上にそれぞれホ
ール形成用窓19a〜19dを形成する。
シタ保護絶縁膜16、上層保護絶縁膜14b、第1層間
絶縁膜9、及びカバー絶縁膜7をドライエッチングし
て、不純物拡散領域4a、4bの上にコンタクトホール
17a〜17dを形成する。このとき、第2層間絶縁膜
17、第2キャパシタ保護絶縁膜16、上層保護絶縁膜
14b、及び第1層間絶縁膜9をエッチングする場合に
は、例えばAr、C4F8、O2の混合ガスがエッチングガスと
して使用される。そして、酸窒化シリコンよりなるカバ
ー絶縁膜7をエッチングする場合には、上記の混合ガス
にCF4を添加したものをエッチングガスとして使用す
る。
は、上が広くて下が狭いテーパ状となり、深さ方向中央
での直径は約0.5μmとなる。
上の図7(a)は図14のI−I断面図に相当する。
(b)に示すように、第2層間絶縁膜17の上とコンタ
クトホール17a〜17dの内面にスパッタリング法に
よりチタン(Ti)膜を20nm、窒化チタン(TiN) 膜を
50nmの厚さに形成し、これらの膜をグルー膜20と
する。さらに、フッ化タングステンガス(WF6) 、アルゴ
ン、水素の混合ガスを使用するCVD法により、グルー
膜20の上にタングステン膜21を形成する。なお、タ
ングステン膜21の成長初期にはシラン(SiH4)ガス
も使用する。タングステン膜21は、各コンタクトホー
ル17a〜17dを完全に埋め込む厚さ、例えば第2層
間絶縁膜17上で500nm程度とする。
それぞれテーパ形状となっているので、それらの中に埋
め込まれたタングステン膜21には空洞が形成され難
い。
絶縁膜17上のタングステン膜21とグルー膜20とを
CMP法により除去し、各コンタクトホール17a〜1
7d内にのみ残す。これにより、コンタクトホール17
a〜17d内のタングステン膜21とグルー膜20をプ
ラグ21a〜21dとして使用する。ここで、CMP法
の代わりにエッチングバックを用いると、タングステン
膜21のエッチングとグルー膜20のエッチングでそれ
ぞれ異なるエッチングガスが必要となるので、エッチン
グ管理に手間がかかる。
d形成後の洗浄処理、CMP後の洗浄処理等の工程で第
2層間絶縁膜17表面に付着したり内部に浸透した水分
を除去するために、真空チャンバ(不図示)中で390
℃の温度で第2層間絶縁膜17を加熱して水を外部に放
出させる。このような脱水処理の後に、第2層間絶縁膜
17をN2プラズマに曝して膜質を改善するアニールを例
えば2分間行う。ここで、N2O プラズマではなく、N2プ
ラズマを使用したのは、コンタクトホール17a〜17
d内のタングステン膜21のエッチングを防止するため
と、脱水してキャパシタの劣化を防止するためだけでな
く、キャパシタQを構成する膜が熱ストレスによって剥
がれることを防止するためである。膜の剥がれは、その
周辺の膜との熱ストレスの違い等によって発生する。
間絶縁膜17とプラグ21a〜21dの上に、プラズマ
CVD法によりSiON膜を例えば100nmの厚さに形成
する。このSiON膜は、シラン(SiH4)とN2O の混合ガス
を用いて形成され、プラグ21a〜21dの酸化を防止
するための酸化防止絶縁膜22として使用される。
ソグラフィー法により酸化防止絶縁膜22、第2層間絶
縁膜17、第2キャパシタ保護絶縁膜16、第1キャパ
シタ保護絶縁膜14をパターニングして、キャパシタQ
の上部電極13aに至るコンタクトホール17e〜17
gを形成する。
キャパシタ誘電体膜12aを酸素雰囲気中でアニールし
て、誘電体膜12aの膜質を改善する。この場合、プラ
グ21a〜21dは酸化防止絶縁膜22によって酸化が
防止される。
上の図9(a)は図15のI−I断面図に相当する。図
15に示すように、下部電極11aの上には、コンタク
トホール17e〜17gと同時に下部電極用コンタクト
ホール17h〜17jが形成される。
のガスを用いてSiON酸化防止絶縁膜22をドライエッチ
ングする。
a〜21d、上部電極13aの各表面を約10nmエッ
チングして清浄面を露出させる。その後に、図10に示
すように、第2層間絶縁膜17、プラグ21a〜21
d、キャパシタQのコンタクトホール17e〜17gの
上に、アルミニウムを含む4層構造の導電膜をスパッタ
法により形成する。その導電膜は、下から順に、膜厚5
0nmの窒化チタン膜、膜厚500nmの銅含有(0.
5%)アルミニウム膜、膜厚5nmのチタン膜、膜厚1
00nmの窒化チタン膜である。
ー法によりパターニングして、図10に示すように、導
電性コンタクトパッド23bと一層目金属配線23a、
23c〜23dを形成する。このうち、一層目金属配線
23a、23c〜23dは、コンタクトホール17e〜
17gを介して上部電極13aと電気的に接続される。
上の図10は図16のI−I断面図に相当する。図16
に示すように、上記の導電膜は下部電極用コンタクトホ
ール17h〜17j内にも形成されて、そこで下部電極
11aと電気的に接続された一層目金属配線23e〜2
3gとなっている。
と一層目金属配線23a、23c〜20d、及び第2層
間絶縁膜17を覆う絶縁膜(不図示)を形成する。そし
て、フォトリソグラフィー法によりその絶縁膜をパター
ニングして、導電性コンタクトパッド23b上にコンタ
クトホールを形成し、その中にTiN膜とタングステン膜
との2層構造のプラグを形成する。その後、そのプラグ
と電気的に接続される二層目金属配線を絶縁膜上に形成
する。
たように、キャパシタQを覆う第1キャパシタ保護絶縁
膜14を形成した後、更にその上に第2キャパシタ保護
絶縁膜16を形成したうえで、その上にHDPCVD法
で第2層間絶縁膜17を形成するようにした。
される水素イオンH+やスパッタ性のイオンは、第2キ
ャパシタ保護絶縁膜16によりその衝突エネルギが吸収
されて運動速度が遅くなるので、その下の第1キャパシ
タ保護絶縁膜14が上記のイオンをブロックすることが
でき、キャパシタ誘電体膜12aが上記のイオンによっ
て劣化するのを防ぐことができる。
の効果を確かめるために行った実験の結果について示す
グラフである。
にチップを集積形成し、その工程中に不良の発生しなか
ったn個のチップに対して行われた。そして、そのチッ
プ中のキャパシタにデータ(「0」、「1」等)を書き
込み、その後ウエハに150℃のベークをかけた。次い
で、FeRAM動作保証のワースト条件(例えば最低電
源電圧4.5V、温度85℃)でキャパシタからデータ
を読み出して、それが最初に書き込んだデータと同じも
のか否かをチェックした。更にその後、今読み出したデ
ータと逆のデータ(即ち「0」、「1」を逆にする)を
書き込み、それが正しく読めるか否かをチェックした。
そして、このフローにおいて、上記2回の読み出しのう
ちいずれかでエラーが出た場合にそのチップは「不良」
であるとし、「不良」のチップ数をmとした。
義されるウエハリテンション歩留まりを表す。リテンシ
ョンとは、データが壊れることなく長時間にわったって
保持される能力を言う。そして、図21の横軸は、ベー
クの累積時間を表す。
絶縁膜16の厚さを100nmとした。また、比較のた
めに、第2キャパシタ保護絶縁膜16を形成せず、アル
ミナよりなる第1キャパシタ保護絶縁膜14の上に直に
HDPCVD法で第2層間絶縁膜17を形成した場合も
調査した。
絶縁膜16が無い場合は、ベークをかけた直後から歩留
まりが悪化している。
形成した場合は、ベークを1000時間かけても歩留ま
りが悪化せず、略100%に近い値を保持している。
絶縁膜17を形成する場合には、単層の第1キャパシタ
保護絶縁膜14だけではキャパシタQへのプロセスダメ
ージを防ぎきれず、その上に更に第2キャパシタ絶縁膜
16を形成することで、キャパシタQへのダメージが効
果的に低減されるのがわかる。 (第2の実施の形態)以下に本発明の第2の実施の形態
を図面に基づいて説明する。
形態に係る半導体装置の製造工程を示す断面図である。
スタック型のFeRAMに適用したものである。
るまでの工程を説明する。
シリコン(半導体)基板71のトランジスタ形成領域の
周囲にフォトリソグラフィー法により素子分離用溝を形
成した後に、素子分離用溝の中に酸化シリコン(SiO2)を
埋め込み、STI構造の素子分離絶縁膜72を形成す
る。なお、LOCOS法により形成した絶縁膜を素子分
離絶縁膜として採用してもよい。
形成領域にp型不純物を導入してpウェル71aを形成
する。さらに、シリコン基板71のトランジスタ形成領
域表面を熱酸化して、ゲート絶縁膜73となるシリコン
酸化膜を形成する。
質又は多結晶のシリコン膜及びタングステンシリサイド
膜を順次形成し、これらのシリコン膜及びタングステン
シリサイド膜をフォトリソグラフィー法によりパターニ
ングして、ゲート電極74a,74bを形成する。
ゲート電極74a,74bが並列に形成され、それらの
ゲート電極4a,4bはワード線WLの一部を構成す
る。
4a,74bの両側にn型不純物をイオン注入してソー
ス/ドレインとなる第1〜第3のn型不純物拡散領域7
5a〜75cを形成する。
化シリコン(SiO2)膜をシリコン基板71の全面に形成
した後に、その絶縁膜をエッチバックしてゲート電極7
4a,74bの両側部分に側壁絶縁膜76として残す。
絶縁膜76をマスクに使用して、第1〜第3のn型不純
物拡散領域75a〜75cに再びn型不純物をイオン注
入することにより、第1〜第3のn型不純物拡散領域7
5a〜75cをLDD構造にする。
る2つのゲート電極74a,74bの間の第1のn型不
純物拡散領域75aはビット線に電気的に接続され、ト
ランジスタ形成領域の両端側の第2、第3のn型不純物
拡散領域75b,75cはキャパシタの下部電極に電気
的に接続される。
ート電極74a,74bとLDD構造のn型不純物拡散
領域75a〜75cを有する2つのMOSトランジスタ
T1,T2が形成される。
カバー絶縁膜77として約200nmの厚さの酸窒化シ
リコン(SiON)膜をプラズマCVD法によりシリコン基
板71の全面に形成する。その後、TEOSガスを用い
るプラズマCVD法により、膜厚1.0μm程度の酸化
シリコン(SiO2)を第1層間絶縁膜78としてカバー絶
縁膜77の上に形成する。
として、例えば常圧の窒素雰囲気中で第1層間絶縁膜7
8を700℃の温度で30分間熱処理する。その後に、
第1層間絶縁膜78の上面を化学機械研磨(CMP)法
により平坦化する。
での工程を説明する。
ー絶縁膜77と第1層間絶縁膜78をパターニングし
て、第1の不純物拡散領域75aに到達する深さの第1
のコンタクトホール78aを形成する。その後、第1層
間絶縁膜78上面とコンタクトホール78a内面に、グ
ルー膜として膜厚30nmのチタン(Ti)膜と膜厚50
nmの窒化チタン(TiN )膜をスパッタ法により順に形
成する。さらに、WF6 を用いるCVD法によってタング
ステン(W)膜をTiN 膜上に成長して第1のコンタクト
ホール78a内を完全に埋め込む。
により研磨して第1層間絶縁膜78の上面上から除去す
る。第1のコンタクトホール78a内に残されたタング
ステン膜、TiN 膜及びTi膜は第1プラグ79として使用
される。
層間絶縁膜78上と第1プラグ79上に、膜厚100n
mの窒化シリコン(Si3N4)よりなる酸化防止絶縁膜80
aと膜厚100nmのSiO2よりなる下地絶縁膜80bを
プラズマCVD法により順に形成する。そのSiO2膜はT
EOSを用いてプラズマCVDにより成長される。酸化
防止絶縁膜80aは、後のアニール等による熱処理の際
にプラグ79が異常酸化してコンタクト不良を起こさな
いようにするために形成され、その膜厚を例えば70n
m以上にすることが望ましい。
80a、及び下地絶縁膜80bにより、第1絶縁膜94
が構成される。
て、図23(a) に示すように第1絶縁膜94をエッチン
グすることにより、第2及び第3の不純物拡散領域75
b,75cの上に第2及び第3のコンタクトホール78
b,78cを形成する。
3のコンタクトホール78b,78c内面に、グルー膜
として膜厚30nmのTi膜と膜厚50nmのTiN 膜をス
パッタ法により順に形成する。さらに、CVD法により
W膜をTiN 膜上に成長して第2、第3のコンタクトホー
ル78b,78c内を完全に埋め込む。
TiN 膜及びTi膜をCMP法により研磨して下地絶縁膜8
0bの上面上から除去する。これにより第2、第3のコ
ンタクトホール78b,78c内に残されたタングステ
ン膜、TiN 膜及びTi膜をそれぞれ第2、第3プラグ81
a,81bとする。
での工程を説明する。
と下地絶縁膜80b上に、例えば膜厚200nmのイリ
ジウム(Ir)膜82をスパッタ法により形成する。さら
に、イリジウム膜82の上に、例えば膜厚23nmの酸
化プラチナ(PtO)膜83をスパッタ法により形成する。
続いて、酸化プラチナ膜83上に、例えば膜厚50nm
のプラチナ(Pt)膜84をスパッタ法により形成する。
4を多層構造の第1導電膜85とする。なお、第1導電
膜85を形成する前又は後に例えば膜剥がれ防止のため
に下地絶縁膜80bをアニールする。アニール方法とし
て、例えば、アルゴン雰囲気中において600〜750
℃で加熱するRTAを採用する。
6として例えば膜厚100nmのPZT膜をスパッタ法
により形成する。強誘電体膜86の形成方法は、その他
に、MOD法、MOCVD(有機金属CVD)法、ゾル・
ゲル法などがある。また、強誘電体膜86の材料として
は、PZTの他に、PLCSZT、PLZTのような他
のPZT系材料や、ビスマス(Bi)系材料のSrBi2(TaxN
b1-x)2O9(但し、0<x≦1)、Bi4Ti2O12等を使用し
てもよい。
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度600℃、
時間90秒の条件を第1ステップ、酸素雰囲気中で基板
温度750℃、時間60秒の条件を第2ステップとする
2ステップのRTA処理を採用する。
膜87として例えば膜厚200nmの酸化イリジウム(I
rO2)をスパッタ法により形成する。酸化イリジウム膜の
成長条件は、スパッタパワーを1kWとし、成長雰囲気中
にアルゴンと酸素をそれぞれ流す。
スク88としてTiN 膜88aとSiO2膜88bを順に形成
する。SiO2膜88bはシリコンソースとしてTEOSガ
スを用いるプラズマCVDにより形成される。そのハー
ドマスク88は、フォトリソグラフィー法により第2及
び第3プラグ81a,81bの上方にキャパシタ平面形
状となるようにパターニングされる。
スク88に覆われない領域の第2導電膜87、強誘電体
膜86、第1導電膜85を順次エッチングしてパターニ
ングする。この場合、強誘電体膜86は、塩素とアルゴ
ンを含む雰囲気中でスパッタ反応によりエッチングされ
る。また、第2導電膜87と第1導電膜85は、臭素(B
r2)導入雰囲気中でスパッタ反応によりエッチングさ
れる。
は、第1導電膜85よりなるキャパシタQの下部電極8
5aと、強誘電体膜86よりなるキャパシタQの誘電体
膜86aと、第2導電膜87よりなるキャパシタQの上
部電極87aが形成される。そして、1つのトランジス
タ形成領域において、1つの下部電極85aは第2プラ
グ81aを介して第2不純物拡散領域75bに電気的に
接続され、また、別の下部電極85aは第3プラグ81
bを介して第3不純物拡散領域75cに電気的に接続さ
れる。その後に、ハードマスク88を除去する。
のダメージを回復するために、回復アニールを行う。こ
の場合の回復アニールは、例えば、基板温度650℃、
60分間の条件で酸素雰囲気中で行われる。
タQを覆う第1キャパシタ保護絶縁膜89として膜厚5
0nmのアルミナ(Al2O3)をスパッタにより下地絶縁
膜80b上に形成した後に、酸素雰囲気中で650℃で
60分間の条件でキャパシタQをアニールする。この第
1キャパシタ保護絶縁膜89は、プロセスダメージから
キャパシタQを保護するものである。
VD装置内(図17参照)に入れ、次の条件で成膜を行
う。 ・TEOSガス流量・・・460sccm ・He(TEOSのキャリアガス)流量・・・480sccm ・O2流量・・・700sccm ・圧力・・・9.0Torr ・高周波電源54の周波数・・・13.56MHz ・高周波電源54のパワー・・・400W ・成膜温度・・・390℃ これにより、図25(a)に示すように、第2キャパシ
タ保護絶縁膜95として、厚さが100nmの酸化シリ
コン(SiO2)が第1キャパシタ保護絶縁膜89上に形成
される。
膜95に対して脱水処理とプラズマ処理とを行っても良
い。その条件は第1実施形態と同様なので省略する。
のHDPCVD法により、第2層間絶縁膜(第2絶縁
膜)90として厚さ800nm程度の酸化シリコン(Si
O2)を第2キャパシタ保護絶縁膜95上に形成する。そ
の第2層間絶縁膜90は、第1実施形態で説明した図1
8のHDPCVD装置内で形成され、その成膜条件は次
の通りである。 ・SiH4流量・・・69sccm ・O2流量・・・300sccm ・Ar流量・・・300sccm ・圧力・・・6.2Torr ・第1高周波電源64の周波数・・・13.56MHz ・第1高周波電源64のパワー・・・3000W ・第2高周波電源62の周波数・・・2MHz ・第2高周波電源62のパワー・・・1200W ・成膜温度・・・250℃ この第2層間絶縁膜90をHDPCVD法で成膜する
際、その下に第2キャパシタ保護絶縁膜95を形成した
ことで、成膜時に生成される水素イオンH+やスパッタ
性のイオンの衝突エネルギがそこで吸収される。従っ
て、下層の第1キャパシタ保護絶縁膜89で上記のイオ
ンをブロックすることができるようになり、キャパシタ
誘電体膜86aが上記のイオンによって劣化するのを防
ぐことができる。
2キャパシタ保護絶縁膜95はカバレッジが良いため、
衝突する水素イオンH+をキャパシタの上部と側部とで
均等に吸収することができる。
水素を発生し難いので、水素によりキャパシタQを劣化
させる恐れが無い。
してプラズマ処理を行ってもよい。その条件は第1実施
形態と同様なので省略する。
nm程度の酸化シリコン(SiO2)を第2層間絶縁膜90
上に形成する。その成膜条件は第1実施形態ど同じなの
で省略する。
層間絶縁膜90と第3絶縁膜96とをCMP法により研
磨し、その表面を平坦化する。その平坦化は、上部電極
87a上での第2層間絶縁膜90の厚さが300nmに
なるまで行われる。
で、研磨膜厚を増大させることができ、それにより研磨
後の膜厚分布を一様にすることができる。
て、図26(b) に示すように、第2層間絶縁膜90、
第2キャパシタ保護絶縁膜95、第1キャパシタ保護絶
縁膜89、酸化防止絶縁膜80a及び下地絶縁膜80b
をエッチングすることにより第1プラグ79の上にホー
ル90aを形成する。
90上に、グルー膜として膜厚30nmのTi膜と膜厚5
0nmのTiN 膜をスパッタ法により順に形成する。さら
に、CVD法によりW膜をグルー膜上に成長するととも
にホール90a内を完全に埋め込む。
により研磨して第2層間絶縁膜90の上面上から除去す
る。そして、図27(a)に示すように、ホール90a
内に残されたタングステン膜及びグルー膜を第4プラグ
91とする。この第4プラグ91は、第1プラグ79を
介して第1不純物拡散領域75aに電気的に接続され
る。
での工程を説明する。
90上に、第2の酸化防止絶縁膜(不図示)としてSiON
膜をCVD法により形成する。さらに、第2の酸化防止
絶縁膜(不図示)、第2層間絶縁膜90、第2キャパシ
タ保護絶縁膜95、及び第1キャパシタ保護絶縁膜89
をフォトリソグラフィー法によりパターニングしてキャ
パシタQの上部電極87aに至るコンタクトホール90
bを形成する。
よりダメージを受けたキャパシタQはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度550℃として60分間行われる。
れた酸化防止絶縁膜をエッチバックによって除去すると
ともに、第4プラグ91の表面を露出させる。
コンタクトホール90b内と第2層間絶縁膜90の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール90bを介し
て上部電極87aと電気的に接続される一層目金属配線
91aと第4プラグ91に接続される導電性コンタクト
パッド91bを形成する。
配線91a及び導電性コンタクトパッド91bの上に第
3層間絶縁膜92を形成する。続いて、第3層間絶縁膜
92をパターニングして導電性コンタクトパッド91b
の上にホール92aを形成し、そのホール92a内に下
から順にTiN 膜及びW膜からなる第5プラグ93を形成
する。
含む二層目配線を第3層間絶縁膜92上に形成する。そ
のビット線は、第5プラグ93、導電性コンタクトパッ
ド91b、第4プラグ91及び第1プラグ79を介して
第1不純物拡散領域75aに電気的に接続される。それ
に続いて、二層目配線層を覆う絶縁膜等が形成される
が、その詳細は省略する。
あり、上の図27bは図28のI−I線断面図に相当す
る。また、図29は図28のII−II線断面図である。
も、第2キャパシタ保護絶縁膜95を形成したことで、
HDPCVD法で第2層間絶縁膜90を形成する際に、
キャパシタの誘電体膜86aがダメージを受けるのを防
ぐことができる。
と、下部電極、誘電体膜、及び上部電極を前記第1絶縁
膜上に順に形成してなるキャパシタと、前記誘電体膜と
前記上部電極とを覆う第1キャパシタ保護絶縁膜と、前
記第1キャパシタ保護絶縁膜上に形成された第2キャパ
シタ保護絶縁膜と、前記第2キャパシタ保護絶縁膜上に
形成された第2絶縁膜とを備え、前記第2キャパシタ保
護絶縁膜の炭素含有量が、前記第2絶縁膜の炭素含有量
よりも多いことを特徴とする半導体装置。 (付記2) 前記第2キャパシタ保護絶縁膜は、シリコ
ン酸化膜であることを特徴とする付記1に記載の半導体
装置。 (付記3) 前記第2絶縁膜は、シリコン酸化膜である
ことを特徴とする付記1又は付記2に記載の半導体装
置。 (付記4) 前記第1キャパシタ保護絶縁膜は、アルミ
ナ、PLZT、PZT、酸化チタン、窒化アルミニウ
ム、窒化シリコン、窒化酸化シリコンのいずれかからな
ることを特徴とする付記1乃至付記3のいずれかに記載
の半導体装置。 (付記5) 前記誘電体膜は、PZT系材料、ビスマス
系材料のいずれかからなることを特徴とする付記1乃至
付記4のいずれかに記載の半導体装置。 (付記6) 前記上部電極に至るホールが前記第1キャ
パシタ保護絶縁膜、前記第2キャパシタ保護絶縁膜、及
び前記第2絶縁膜に形成され、前記ホールを介して前記
上部電極と電気的に接続された配線が前記第2絶縁膜上
に形成されたことを特徴とする付記1乃至付記5のいず
れかに記載の半導体装置。 (付記7) 半導体基板の上方に第1絶縁膜を形成する
工程と、前記第1絶縁膜上に、順に、第1導電膜、強誘
電体膜、及び第2導電膜を形成する工程と、前記第2導
電膜をパターニングしてキャパシタの上部電極を形成す
る工程と、前記強誘電体膜をパターニングしてキャパシ
タの誘電体膜を形成する工程と、前記第1導電膜をパタ
ーニングしてキャパシタの下部電極を形成する工程と、
前記誘電体膜と前記上部電極とを覆う第1キャパシタ保
護絶縁膜を形成する工程と、前記第1キャパシタ保護絶
縁膜を覆う第2キャパシタ保護絶縁膜を、前記半導体基
板にバイアス電圧を印加しない状態で化学的気相成長法
により形成する工程と、前記第2キャパシタ保護絶縁膜
上に、前記半導体基板にバイアス電圧を印加した状態
で、化学的気相成長法により第2絶縁膜を形成する工程
とを有することを特徴とする半導体装置の製造方法。 (付記8) 前記第1キャパシタ保護絶縁膜を形成する
工程は、前記半導体基板にバイアス電圧が印加されない
状態で行われることを特徴とする付記7に記載の半導体
装置の製造方法。 (付記9) 前記第2キャパシタ保護絶縁膜を形成する
工程は、前記第2絶縁膜を形成する工程よりも高い圧力
中で行われることを特徴とする付記7又は付記8に記載
の半導体装置の製造方法。 (付記10) 前記第2キャパシタ保護絶縁膜を形成す
る工程におけるプラズマ密度は、前記第2絶縁膜を形成
する工程におけるプラズマ密度よりも低いことを特徴と
する付記7乃至付記9いずれかに記載の半導体装置の製
造方法。 (付記11) 前記第2キャパシタ保護絶縁膜を形成す
る工程は、TEOSを含む反応ガスを使用する化学的気
相成長法により行われることを特徴とする付記7乃至付
記10のいずれかに記載の半導体装置の製造方法。 (付記12) 前記第2絶縁膜を形成する工程は、Si
H4、Si2H6、Si3H8及びSiCl 4のいずれかを含む反応ガス
を使用する化学的気相成長法により行われることを特徴
とする付記7乃至付記11のいずれかに記載の半導体装
置の製造方法。 (付記13) 前記第2絶縁膜を形成する工程は、フッ
素、リン、及びボロンのいずれかを含むガスを前記反応
ガスに添加することを特徴とする付記12に記載の半導
体装置の製造方法。 (付記14) 前記第2キャパシタ保護絶縁膜を形成す
る工程は、前記第2キャパシタ保護絶縁膜を加熱して脱
水処理する工程を有することを特徴とする付記7乃至付
記13のいずれかに記載の半導体装置の製造方法。 (付記15) 前記第2キャパシタ保護絶縁膜を形成す
る工程は、前記第2キャパシタ保護絶縁膜をN(窒素)
含有のプラズマ雰囲気に曝して膜質を改善する工程を有
することを特徴とする付記7乃至付記14のいずれか一
に記載の半導体装置の製造方法。 (付記16) 前記第2絶縁膜を形成する工程は、前記
第2絶縁膜をN(窒素)含有のプラズマ雰囲気に曝して
膜質を改善する工程を有することを特徴とする付記7乃
至付記15のいずれか一に記載の半導体装置の製造方
法。 (付記17) 前記第1キャパシタ保護絶縁膜を形成す
る工程は、前記誘電体膜と前記上部電極とを覆う下層保
護絶縁膜を前記第1導電膜上に形成する工程と、前記下
層保護絶縁膜をパターニングして少なくとも前記誘電体
膜上と前記上部電極上に残す工程と、前記第1絶縁膜上
と前記下層保護絶縁膜上とに上層保護絶縁膜を形成し
て、前記上層保護膜と前記下層保護膜とを前記第1キャ
パシタ保護絶縁膜として適用する工程とを有することを
特徴とする特徴とする付記7乃至付記16のいずれかに
記載の半導体装置の製造方法。 (付記18) 前記キャパシタが複数形成され、前記第
1キャパシタ保護絶縁膜と第2キャパシタ保護絶縁膜と
の合計膜厚は、複数の前記上部電極の最小間隔の半分以
下であることを特徴とする付記7乃至付記17のいずれ
かに記載の半導体装置の製造方法。 (付記19) 前記第2絶縁膜の膜厚は、前記下部電極
と前記誘電体膜と前記キャパシタ上部電極との合計膜厚
よりも厚く、且つ、前記合計膜厚に1μmを加算した膜
厚よりも薄いことを特徴とする付記7乃至付記18のい
ずれかに記載の半導体装置の製造方法。 (付記20) 前記第2絶縁膜を形成する工程は、前記
第2絶縁膜上に第3絶縁膜を形成する工程と、前記第2
絶縁膜と前記第3絶縁膜とを研磨して表面を平坦化する
工程とを有することを特徴とする付記7乃至付記19の
いずれかに記載の半導体装置の製造方法。
キャパシタ誘電体膜と上部電極とを覆う第1キャパシタ
保護絶縁膜を形成する。そして、その第1キャパシタ保
護絶縁膜上に、バイアス電圧が半導体基板に印加されな
い状態で第2キャパシタ保護絶縁膜を形成したうえで、
バイアス電圧が印加された状態で第2絶縁膜を形成す
る。
膜を形成することができると共に、その第2絶縁膜の成
膜時に生成されるイオンによってキャパシタ誘電体膜が
受けるダメージを第2キャパシタ保護絶縁膜により低減
することができる。
れない状態で第1キャパシタ保護絶縁膜を形成すること
で、その成膜時にキャパシタ誘電体膜が劣化するのを防
ぐことができる。
化学的気相成長法により第2キャパシタ保護絶縁膜を形
成することで、第2キャパシタ保護絶縁膜のカバレッジ
を良くすることができ、衝突するイオンをキャパシタの
上部と側部とで均等に吸収させることができる。しか
も、TEOSはSiH4と比較して還元性の水素を発生し難
いので、水素によりキャパシタを劣化させる恐れが無
い。
護絶縁膜と上層保護絶縁膜との2層構造にすることで、
水素等の還元性物質がキャパシタ誘電体膜に浸入し難く
なる。
は、第1キャパシタ保護絶縁膜と第2キャパシタ保護絶
縁膜との合計膜厚を、複数の上部電極の最小間隔の半分
以下に設定することで、キャパシタ間に空洞が形成され
ること無しに、そのキャパシタ間を第2絶縁膜で所望に
埋め込むことができる。
ャパシタ誘電体膜とキャパシタ上部電極との合計膜厚よ
りも厚く、且つ、その合計膜厚に1μmを加算した膜厚
よりも薄く設定することで、キャパシタ誘電体膜が受け
るダメージを最大限抑えながら、キャパシタ間を第2絶
縁膜で埋め込むことができる。
する場合は、研磨する前にその上に第3絶縁膜を形成
し、その第2、第3絶縁膜を研磨することで研磨膜厚を
増大させることができ、研磨後の膜厚分布を一様にする
ことができる。
あるFeRAMの製造工程を示す断面図(その1)であ
る。
あるFeRAMの製造工程を示す断面図(その2)であ
る。
あるFeRAMの製造工程を示す断面図(その3)であ
る。
あるFeRAMの製造工程を示す断面図(その4)であ
る。
あるFeRAMの製造工程を示す断面図(その5)であ
る。
あるFeRAMの製造工程を示す断面図(その6)であ
る。
あるFeRAMの製造工程を示す断面図(その7)であ
る。
あるFeRAMの製造工程を示す断面図(その8)であ
る。
あるFeRAMの製造工程を示す断面図(その9)であ
る。
であるFeRAMの製造工程を示す断面図(その10)
である。
形態に係る半導体装置の平面図である。
形態に係る半導体装置の平面図である。
形態に係る半導体装置の平面図である。
形態に係る半導体装置の平面図である。
形態に係る半導体装置の平面図である。
に係る半導体装置の平面図である。
造工程に使用されるプラズマCVD装置の構成図であ
る。
造工程に使用されるHDPCVD装置の構成図である。
造工程において、第2キャパシタ絶縁膜の膜厚が満足す
べき条件について説明するための断面図である。
の製造工程において、バイアス電圧を印加して第2絶縁
膜を形成した場合と、バイアス電圧を印加しないで形成
した場合とで、キャパシタQが受けるダメージの差につ
いて示すグラフである。
の製造工程において、第2キャパシタ保護絶縁膜を形成
した場合としない場合とでキャパシタQが受けるダメー
ジの差について示すグラフである。
であるFeRAMの製造工程を示す断面図(その1)で
ある。
であるFeRAMの製造工程を示す断面図(その2)で
ある。
であるFeRAMの製造工程を示す断面図(その3)で
ある。
であるFeRAMの製造工程を示す断面図(その4)で
ある。
であるFeRAMの製造工程を示す断面図(その5)で
ある。
であるFeRAMの製造工程を示す断面図(その6)で
ある。
施形態に係る半導体装置の平面図である。
素子分離絶縁膜、3a、3b、71a・・・ウエル、4
a、4b、75a〜75c・・・不純物拡散領域、5、7
3・・・ゲート絶縁膜、6a、6b、74a、74b・・・ゲ
ート電極、7、77・・・カバー絶縁膜、8a、8b・・・高
融点金属シリサイド層、9・・・第1層間絶縁膜(第1絶
縁膜)、10、76・・・側壁絶縁膜、11、85・・・第1
導電膜、11a、85a・・・下部電極、12、86・・・強
誘電体膜、12a、86a・・・キャパシタ誘電体膜、1
3、87・・・第2導電膜、13a、87a・・・上部電極、
14、89・・・第1キャパシタ保護絶縁膜、14a・・・下
層保護絶縁膜、14b・・・上層保護絶縁膜、16、95・
・・第2キャパシタ保護絶縁膜、17、90・・・第2層間
絶縁膜(第2絶縁膜)、17a〜17g、78a〜78
c、90b・・・コンタクトホール、17h〜17j・・・下
部電極用コンタクトホール、18、96・・・第3絶縁
膜、19・・・レジスト、19a〜19d・・・ホール形成用
窓、20・・・グルー膜、21・・・タングステン膜、21a
〜21d、79、81a、81b、91、93・・・プラ
グ、22、80a・・・酸化防止絶縁膜、23a、23c
〜23g、91a・・・一層目金属配線、23b・・・導電性
コンタクトパッド、50、60・・・チャンバ、51、6
1・・・基板載置台、53、63・・・ガス分散板、54、6
4・・・高周波電源、62・・・低周波電源、78・・・第1層
間絶縁膜、90a、92a・・・、ホール、92・・・第3層
間絶縁膜、94・・・第1絶縁膜。
Claims (10)
- 【請求項1】 半導体基板の上方に形成された第1絶縁
膜と、 下部電極、誘電体膜、及び上部電極を前記第1絶縁膜上
に順に形成してなるキャパシタと、 前記誘電体膜と前記上部電極とを覆う第1キャパシタ保
護絶縁膜と、 前記第1キャパシタ保護絶縁膜上に形成された第2キャ
パシタ保護絶縁膜と、 前記第2キャパシタ保護絶縁膜上に形成された第2絶縁
膜とを備え、 前記第2キャパシタ保護絶縁膜の炭素含有量が、前記第
2絶縁膜の炭素含有量よりも多いことを特徴とする半導
体装置。 - 【請求項2】 半導体基板の上方に第1絶縁膜を形成す
る工程と、 前記第1絶縁膜上に、順に、第1導電膜、強誘電体膜、
及び第2導電膜を形成する工程と、 前記第2導電膜をパターニングしてキャパシタの上部電
極を形成する工程と、 前記強誘電体膜をパターニングしてキャパシタの誘電体
膜を形成する工程と、 前記第1導電膜をパターニングしてキャパシタの下部電
極を形成する工程と、 前記誘電体膜と前記上部電極とを覆う第1キャパシタ保
護絶縁膜を形成する工程と、 前記第1キャパシタ保護絶縁膜を覆う第2キャパシタ保
護絶縁膜を、前記半導体基板にバイアス電圧を印加しな
い状態で化学的気相成長法により形成する工程と、 前記第2キャパシタ保護絶縁膜上に、前記半導体基板に
バイアス電圧を印加した状態で、化学的気相成長法によ
り第2絶縁膜を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項3】 前記第1キャパシタ保護絶縁膜を形成す
る工程は、前記半導体基板にバイアス電圧が印加されな
い状態で行われることを特徴とする請求項2に記載の半
導体装置の製造方法。 - 【請求項4】 前記第2キャパシタ保護絶縁膜を形成す
る工程は、前記第2絶縁膜を形成する工程よりも高い圧
力中で行われることを特徴とする請求項2又は請求項3
に記載の半導体装置の製造方法。 - 【請求項5】 前記第2キャパシタ保護絶縁膜を形成す
る工程におけるプラズマ密度は、前記第2絶縁膜を形成
する工程におけるプラズマ密度よりも低いことを特徴と
する請求項2乃至請求項4のいずれか一項に記載の半導
体装置の製造方法。 - 【請求項6】 前記第2キャパシタ保護絶縁膜を形成す
る工程は、TEOSを含む反応ガスを使用する化学的気
相成長法により行われることを特徴とする請求項2乃至
請求項5のいずれか一項に記載の半導体装置の製造方
法。 - 【請求項7】 前記第2絶縁膜を形成する工程は、Si
H4、Si2H6、Si3H8及びSiCl4のいずれかを含む反応ガス
を使用する化学的気相成長法により行われることを特徴
とする請求項2乃至請求項6のいずれかに記載の半導体
装置の製造方法。 - 【請求項8】 前記第1キャパシタ保護絶縁膜を形成す
る工程は、 前記誘電体膜と前記上部電極とを覆う下層保護絶縁膜を
前記第1導電膜上に形成する工程と、 前記下層保護絶縁膜をパターニングして少なくとも前記
誘電体膜上と前記上部電極上に残す工程と、 前記第1絶縁膜上と前記下層保護絶縁膜上とに上層保護
絶縁膜を形成して、前記上層保護膜と前記下層保護膜と
を前記第1キャパシタ保護絶縁膜として適用する工程と
を有することを特徴とする特徴とする請求項2乃至請求
項7のいずれか一項に記載の半導体装置の製造方法。 - 【請求項9】 前記キャパシタが複数形成され、 前記第1キャパシタ保護絶縁膜と第2キャパシタ保護絶
縁膜との合計膜厚は、複数の前記上部電極の最小間隔の
半分以下であることを特徴とする請求項2乃至請求項8
のいずれか一項に記載の半導体装置の製造方法。 - 【請求項10】 前記第2絶縁膜を形成する工程は、 前記第2絶縁膜上に第3絶縁膜を形成する工程と、 前記第2絶縁膜と前記第3絶縁膜とを研磨して表面を平
坦化する工程とを更に有することを特徴とする請求項2
乃至請求項9のいずれか一項に記載の半導体装置の製造
方法。
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