JP2003273332A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 キャパシタを覆う絶縁膜を形成する際、キャ
パシタ中の強誘電体膜の劣化を防ぐことができる半導体
装置とその製造方法を提供すること。 【解決手段】 シリコン基板（半導体基板）１の上方に
第１絶縁膜９を形成する工程と、その第１絶縁膜９上
に、キャパシタＱの下部電極１１ａと、誘電体膜１２ａ
と、上部電極１３ａとを形成する工程と、少なくとも上
記誘電体膜１２ａと上部電極１３ａとを覆う第１キャパ
シタ保護絶縁膜１４を形成する工程と、その第１キャパ
シタ保護絶縁膜１４を覆う第２キャパシタ保護絶縁膜１
６を、上記シリコン基板１にバイアス電圧を印加しない
状態で化学的気相成長法により形成する工程と、上記第
２キャパシタ保護絶縁膜１６上に、上記半導体基板１に
バイアス電圧を印加した状態で、化学的気相成長法によ
り第２絶縁膜１７を形成する工程とを有することを特徴
とする半導体装置の製造方法による。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、キャパシタの誘電体
膜に強誘電体材料を用いた不揮発性メモリ（ＦｅＲＡ
Ｍ:Ferroelectric Random Access Memory）を有する半
導体装置とその製造方法に関する。
【０００２】
【従来の技術】ＦｅＲＡＭにおいては、高集積化の要請
から、今後セル面積がますます縮小されると考えられ
る。そのように縮小されると、隣接するキャパシタ間の
間隔も縮まり、それに併せて配線間隔も狭くなる。キャ
パシタ間や配線間は絶縁膜で埋め込まれるのが一般的で
ある。しかし、上記のように高集積化が進むと、その絶
縁膜としては、キャパシタ間に空洞（す、ボイドともい
う）が形成されない埋め込み性の良いものを使用しなけ
ればならない。
【０００３】そのような埋め込み性の良い絶縁膜として
は、従来、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ:High
Density Plasma Chemical Vapor Deposition）法で成膜
された膜が知られている。
【０００４】ＨＤＰＣＶＤ法で成膜された絶縁膜につい
ては、例えば特開２００１−２１０７９８号公報の図１
に見ることができる。その公報においては、図１のキャ
パシタを覆う絶縁膜１３４として、ＨＤＰ酸化物が使用
され得ることがその段落番号００４２に開示されてい
る。
【０００５】同様に、特開２００１−２３０３８２号公
報においても、その図４ａのキャパシタを覆う絶縁膜４
０８として、ＨＤＰ酸化物が使用され得ることがその段
落番号００８４に開示されている。
【０００６】
【発明が解決しようとする課題】ところで、ＨＤＰＣＶ
Ｄ法の成膜ガスとしては通常ＳｉＨ4が使用され、成膜
中にそのＳｉＨ4が分解されて水素が発生し、キャパシ
タの強誘電体膜がその水素に曝される機会が生じる。
【０００７】しかしながら、強誘電体膜が水素等の還元
性物質に曝されるとその強誘電体特性が劣化してしまう
ので、それを防ぐための何らかの対策が必要である。
【０００８】ＨＤＰＣＶＤ法ではない通常のプラズマＣ
ＶＤ法においては、強誘電体膜を水素から隔離する方法
として、キャパシタを金属酸化物よりなる絶縁膜、例え
ばアルミナ（Al2O3）膜、で覆う構造が知られている。
そのような構造については、特願平１１−２１５６０
０、特開２００１−４４３７５、特開平６−２９０９８
４、及び特許３０５６９７３に開示されている。
【０００９】しかしながら、ＨＤＰＣＶＤ法において
は、このアルミナ膜は水素をブロックするのに十分では
なく、強誘電体膜が水素により劣化し得ることが本発明
者によって明らかとなった。
【００１０】本発明の目的は、キャパシタを覆う絶縁膜
を形成する際、キャパシタ中の強誘電体膜の劣化を防ぐ
ことができる半導体装置とその製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】上記した課題は、半導体
基板の上方に第１絶縁膜を形成する工程と、前記第１絶
縁膜上に、順に、第１導電膜、強誘電体膜、及び第２導
電膜を形成する工程と、前記第２導電膜をパターニング
してキャパシタの上部電極を形成する工程と、前記強誘
電体膜をパターニングしてキャパシタの誘電体膜を形成
する工程と、前記第１導電膜をパターニングしてキャパ
シタの下部電極を形成する工程と、前記誘電体膜と前記
上部電極とを覆う第１キャパシタ保護絶縁膜を形成する
工程と、前記第１キャパシタ保護絶縁膜を覆う第２キャ
パシタ保護絶縁膜を、前記半導体基板にバイアス電圧を
印加しない状態で化学的気相成長法により形成する工程
と、前記第２キャパシタ保護絶縁膜上に、前記半導体基
板にバイアス電圧を印加した状態で、化学的気相成長法
により第２絶縁膜を形成する工程とを有することを特徴
とする半導体装置の製造方法によって解決する。
【００１２】次に、本発明の作用について説明する。
【００１３】本発明によれば、キャパシタ誘電体膜と上
部電極とを覆う第１キャパシタ保護絶縁膜を形成する。
そして、その第１キャパシタ保護絶縁膜上に、バイアス
電圧が半導体基板に印加されない状態で第２キャパシタ
保護絶縁膜を形成したうえで、バイアス電圧が印加され
た状態で第２絶縁膜を形成する。
【００１４】バイアス電圧を印加した状態で第２絶縁膜
を形成することで、例えばキャパシタの肩部に電界が集
中し、その電界によってスパッタ性のイオンが肩部に引
き込まれる。これにより、肩部では膜の堆積とスパッタ
とが同時に行われ、該肩部に膜が厚く形成されるのが防
がれる。これにより、キャパシタの側面の膜厚が均一に
ならされて、高アスペクトレシオのキャパシタ間に埋め
込み性の良い第２絶縁膜が形成される。埋め込み性が良
いので、高集積化が進んでキャパシタ間の間隔が狭くな
っても、その間の第２絶縁膜に空洞が形成されることが
ない。
【００１５】しかも、たとえバイアス電圧が印加された
状態で第２絶縁膜を形成しても、スパッタ性のイオンや
その他のイオンは第２キャパシタ保護絶縁膜によってそ
の衝突エネルギが吸収され、その運動速度が遅くなる。
これにより、下層の第１キャパシタ保護絶縁膜でイオン
をブロックすることができるようになり、キャパシタ誘
電体膜がそのイオンによって劣化するのが防がれる。
【００１６】更に、その第２キャパシタ保護絶縁膜は、
半導体基板にバイアス電圧が印加されない状態で成膜さ
れるので、その成膜時にキャパシタ誘電体膜が劣化する
のが防がれる。
【００１７】同様に、上記第１キャパシタ保護絶縁膜
を、半導体基板にバイアス電圧が印加されない状態で形
成することで、成膜時にキャパシタ誘電体膜が劣化する
のが防がれる。
【００１８】また、ＴＥＯＳを含む反応ガスを使用する
化学的気相成長法により上記第２キャパシタ保護絶縁膜
を形成することで、その第２のキャパシタ保護絶縁膜の
カバレッジが良くなるので、衝突するイオンがキャパシ
タの上部と側部とで均等に吸収される。しかも、ＴＥＯ
ＳはSiH4と比較して還元性の水素を発生し難いので、水
素によりキャパシタを劣化させる恐れが無い。
【００１９】この場合、SiH4、Si2H6、Si3H8及びSiCl4
のいずれかを含む反応ガスを使用する化学的気相成長法
により上記第２絶縁膜を形成すると、第２キャパシタ保
護絶縁膜の炭素含有量は上記第２絶縁膜のそれよりも多
くなる。
【００２０】また、上記の第１キャパシタ保護絶縁膜
は、キャパシタ誘電体膜と上部電極とを覆う下層保護絶
縁膜と、この下層保護絶縁膜上及び第１絶縁膜上に形成
される上層保護絶縁膜の２層構造にするのが好適であ
る。これによれば、キャパシタと第１絶縁膜とが上層保
護絶縁膜によって連続的に覆われるので、水素等の還元
性物質が第１絶縁膜を経由してキャパシタ誘電体膜に浸
入するのが防がれる。
【００２１】更に、キャパシタが複数形成される場合
は、第１キャパシタ保護絶縁膜と第２キャパシタ保護絶
縁膜との合計膜厚を、複数の上部電極の最小間隔の半分
以下に設定することで、キャパシタ間に空洞が形成され
ず、そのキャパシタ間が第２絶縁膜で所望に埋め込まれ
る。
【００２２】また、第２絶縁膜の膜厚を、下部電極とキ
ャパシタ誘電体膜とキャパシタ上部電極との合計膜厚よ
りも厚く、且つ、その合計膜厚に１μｍを加算した膜厚
よりも薄く設定するのが好適である。これによれば、第
２絶縁膜の成膜時に発生するイオンによってキャパシタ
誘電体膜が劣化するのを最大限抑えながら、キャパシタ
間が第２絶縁膜で埋め込まれる。
【００２３】なお、第２絶縁膜の表面を研磨して平坦化
する場合は、研磨する前にその上に第３絶縁膜を形成
し、その第２、第３絶縁膜を研磨することで研磨膜厚が
増大し、研磨後の膜厚分布が一様になる。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て、添付図面を参照しながら詳細に説明する。 （第１の実施の形態）図１〜図１０は、本発明の第１の
実施の形態に係る半導体装置の製造方法を工程順に示す
断面図である。
【００２５】まず、図１に示す断面構造を得るまでの工
程を説明する。
【００２６】図１に示すように、ｎ型又はｐ型のシリコ
ン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣ
ＯＳ（Local Oxidation of Silicon）法により形成す
る。素子分離絶縁膜２としては、ＬＯＣＯＳ法の他、Ｓ
ＴＩ（Shallow Trench Isolation）法を採用しても良
い。
【００２７】そのような素子分離絶縁膜２を形成した後
に、シリコン基板１の所定の活性領域（トランジスタ形
成領域）にｐ型不純物及びｎ型不純物を選択的に導入し
て、ｐウェル３ａ及びｎウェル３ｂを形成する。
【００２８】その後、シリコン基板１の活性領域表面を
熱酸化して、ゲート絶縁膜５としてシリコン酸化膜を形
成する。
【００２９】次に、シリコン基板１の上側全面に非晶質
又は多結晶のシリコン膜を形成し、ｐウェル３ａ上では
ｎ型不純物、ｎウェル３ｂ上ではｐ型不純物をシリコン
膜内にイオン注入してシリコン膜を低抵抗化する。その
後に、シリコン膜をフォトリソグラフィー法により所定
の形状にパターニングして、ゲート電極６ａ、６ｂを形
成する。そのゲート電極６ａ、６ｂは、互いにほぼ平行
に配置され、ワード線ＷＬの一部を構成している。
【００３０】次に、ゲート電極６ａ、６ｂの両側のｐウ
ェル３ａ内にｎ型不純物をイオン注入して、ｎチャネル
ＭＯＳトランジスタのソース／ドレインとなるｎ型不純
物拡散領域４ａを形成する。続いて、ｎウェル３ｂにｐ
型不純物をイオン注入して、不図示のｐチャネルＭＯＳ
トランジスタのソース／ドレインとなるｐ型不純物拡散
領域４ｂを形成する。
【００３１】続いて、シリコン基板１の全面に絶縁膜を
形成した後、その絶縁膜をエッチバックしてゲート電極
６ａ、６ｂの両側部分にのみ側壁絶縁膜１０として残
す。その絶縁膜として、例えばＣＶＤ法（化学的気相成
長法）により酸化シリコン（SiO2）を形成する。
【００３２】さらに、ゲート電極６ａ、６ｂと側壁絶縁
膜１０とをマスクに使用して、ｐウェル３ａ内に再びｎ
型不純物イオンを注入することによりｎ型不純物拡散領
域４ａをＬＤＤ（Lightly Doped Drain）構造にし、さ
らに、ｎウェル３ｂ内に再びｐ型不純物イオンを注入す
ることによりｐ型不純物拡散領域４ｂもＬＤＤ構造とす
る。
【００３３】なお、ｎ型不純物とｐ型不純物の打ち分け
は、不図示のレジストパターンを使用して行われる。
【００３４】以上のように、ｐウェル３ａとゲート電極
６ａ、６ｂとその両側のｎ型不純物領域４ａ等によって
ｎ型ＭＯＳＦＥＴが構成される。そして、ｎウェル３ｂ
とｐ型不純物拡散領域４ｂとゲート電極（不図示）等に
より、不図示のｐ型ＭＯＳＦＥＴが構成される。
【００３５】次に、全面に高融点金属膜、例えば、Ｔｉ
（チタン）、Ｃｏ（コバルト）の膜を形成した後に、こ
の高融点金属膜を加熱してｎ型不純物拡散領域４ａ、ｐ
型不純物拡散領域４ｂの表面にそれぞれ高融点金属シリ
サイド層８ａ、８ｂを形成する。その後、ウエットエッ
チングにより未反応の高融点金属膜を除去する。
【００３６】次に、プラズマＣＶＤ法により、シリコン
基板１の全面にカバー絶縁膜７として酸窒化シリコン
（SiON）膜を約２００ｎｍの厚さに形成する。更に、Ｔ
ＥＯＳ（tetraethoxy silane）ガスを用いるプラズマＣ
ＶＤ法により、第１層間絶縁膜（第１絶縁膜）９として
酸化シリコン（SiO2）をカバー絶縁膜７上に約１．０μ
ｍの厚さに成長する。
【００３７】続いて、第１層間絶縁膜９を化学的機械研
磨（ＣＭＰ:Chemical Mechanical Polishing）法により
研磨してその表面を平坦化する。
【００３８】次に、図２（ａ）に示す構造を形成するま
での工程を説明する。
【００３９】まず、ＤＣスパッタリング法によって、チ
タン（Ti）膜とプラチナ（Pt）膜を第１層間絶縁膜９上
に順に形成し、これらの膜を第１導電膜１１とする。こ
の場合、Ti膜の厚さを１０〜３０ｎｍ程度、例えば２０
ｎｍとし、Pt膜の厚さを１００〜３００ｎｍ程度、例え
ば１７５ｎｍとする。そのTi膜は、Pt膜と第１層間絶縁
膜９との密着性を改善する役割と、Pt膜の結晶性を向上
させる役割とを果たす。
【００４０】なお、第１導電膜１１として、イリジウ
ム、ルテニウム、酸化ルテニウム、酸化ルテニウムスト
ロンチウム（SrRuO3）等の膜を形成してもよい。
【００４１】次に、スパッタリング法により、ＰＺＴ(P
b(Zr1-xTix)O3)膜を第１導電膜１１の上に１００〜３０
０ｎｍの厚さ、例えば２４０ｎｍに形成し、これを強誘
電体膜１２として使用する。
【００４２】続いて、酸素雰囲気中にシリコン基板１を
置き、例えば７２５℃、２０秒間、昇温速度１２５℃／
secの条件で、強誘電体膜１２を構成するＰＺＴ膜を急
速熱処理（ＲＴＡ:Rapid Thermal Annealing）処理する
ことにより、ＰＺＴ膜の結晶化処理を行う。
【００４３】強誘電体膜１２の形成方法としては、上記
のスパッタリング法の他に、スピンオン法、ゾル−ゲル
法、ＭＯＤ（Metal Organi Deposition）法、ＭＯＣＶ
Ｄ法がある。また、強誘電体膜１２を構成する材料とし
ては、ＰＺＴの他に、ＰＺＴにランタン（La）を添加し
たＰＬＺＴ（Lead Lanthanum Zirconate Titanate :(Pb
1-3x/2Lax)(Zr1-yTiy)O3）、及びＰＺＴにランタン（L
a）とカルシウム（Ca）とストロンチウム（Sr）とを添
加したＰＬＣＳＺＴのようなＰＺＴ系材料や、ビスマス
（Bi）系材料のSrBi2(TaxNb1-x)2O9（但し、０＜ｘ≦
１）、Bi4Ti2O12等がある。
【００４４】上記のような強誘電体膜１２を形成した
後、その上に第２導電膜１３として酸化イリジウム（Ir
Ox）膜をスパッタリング法により１００〜３００ｎｍの
厚さ、例えば２００ｎｍの厚さに形成する。なお、第２
導電膜１３として、プラチナ（Pt）膜又は酸化ルテニウ
ムストロンチウム（ＳＲＯ）膜をスパッタリングにより
形成しても良い。
【００４５】次に、図２（ｂ）に示す構造を得るまでの
工程を説明する。
【００４６】まず、キャパシタ上部電極形状のレジスト
パターン（不図示）を第２導電膜１３上に形成した後
に、そのレジストパターンをエッチングマスクに使用し
て第２導電膜１３をパターニングし、これにより残った
第２導電膜１３をキャパシタ上部電極１３ａとして使用
する。
【００４７】そして、そのレジストパターンを除去した
後に、温度６５０℃、６０分間の条件で、強誘電体膜１
２を酸素雰囲気中でアニールする。このアニールは、ス
パッタリング及びエッチングの際に強誘電体膜１２に入
ったダメージを回復させるために行われる。
【００４８】なお、この場合の平面図は図１１の通りで
あり、上の図２（ｂ）は図１１のＩ−Ｉ断面図に相当す
る。
【００４９】続いて、図３（ａ）に示すように、キャパ
シタ上部電極１３ａ上にレジストパターン（不図示）を
形成し、そのレジストパターンをエッチングマスクに使
用して強誘電体膜１２をパターニングして、これにより
残った強誘電体膜１２をキャパシタ誘電体膜１２ａとし
て使用する。そして、そのレジストパターンを除去した
後に、温度６５０℃、６０分間でキャパシタ誘電体膜１
２ａを酸素雰囲気中でアニールする。
【００５０】なお、この場合の平面図は図１２の通りで
あり、上の図３（ａ）は図１２のＩ−Ｉ断面図に相当す
る。
【００５１】次に、図３（ｂ）に示すように、キャパシ
タ誘電体膜１２ａとキャパシタ上部電極１３ａとを覆う
下層保護絶縁膜１４ａとして、アルミナ（Al2O3）をス
パッタリング法により５０ｎｍの厚さに常温下で形成す
る。この下層保護絶縁膜１４ａは、還元され易いキャパ
シタ誘電体膜１２ａを水素等の還元性物質から保護し
て、水素がその内部に入るのをブロックするために形成
される。
【００５２】ところで、この下層保護絶縁膜１４ａを成
膜する際、シリコン基板１にバイアス電圧を印加してし
まうと、そのバイアスによってターゲット原子がシリコ
ン基板１に高速で引き込まれ、それによりキャパシタ誘
電体膜１２ａが劣化する恐れがある。従って、下層保護
絶縁膜１４ａを形成する際には、シリコン基板１にバイ
アス電圧を印加しないのが好ましい。本発明ではバイア
ス電圧を印加しないので、上記のような不都合は生じな
い。
【００５３】なお、下層保護絶縁膜１４ａとして、ＰＬ
ＺＴ膜、ＰＺＴ膜、酸化チタン膜、窒化アルミニウム
膜、窒化シリコン膜、又は窒化酸化シリコン膜を形成し
ても良い。
【００５４】次に、図４（ａ）に示す構造を得るまでの
工程を説明する。
【００５５】まず、酸素雰囲気中で、７００℃、６０秒
間、昇温速度１２５℃／secの条件で、下層保護絶縁膜
１４ａの下のキャパシタ誘電体膜１２ａを急速熱処理
（ＲＴＡ）してその膜質を改善する。
【００５６】次に、下層保護絶縁膜１４ａの上にレジス
ト（不図示）を塗布し、それを露光、現像して、キャパ
シタ上部電極１３ａとキャパシタ誘電体膜１２ａを覆う
ように残す。そして、そのレジストをエッチングマスク
に使用して、下層保護絶縁膜１４ａと第１導電膜１１と
をパターニングする。これにより、下層保護絶縁膜１４
ａは、キャパシタ上部電極１３ａ上とキャパシタ誘電体
膜１２ａ上とに残る。そして、このパターニングにより
残った第１導電膜１１をキャパシタ下部電極１１ａとし
て使用する。なお、下層保護絶縁膜１４ａと第１導電膜
１１とのエッチングは、塩素をエッチングガスに使用す
るドライエッチングにより行われる。
【００５７】これにより、第１層間絶縁膜９の上には、
下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部
電極１３ａを順に積層してなるキャパシタＱが形成され
ることになる。
【００５８】なお、この場合の平面図は図１３の通りで
あり、上の図４（ａ）は図１３のＩ−Ｉ断面図に相当す
る。但し、図１３では下層保護絶縁膜１４ａを省略して
ある。
【００５９】次に、図４（ｂ）に示すように、第１層間
絶縁膜９上と下層保護絶縁膜１４ａ上とに、上層保護絶
縁膜１４ｂとしてアルミナ（Al2O3）をスパッタリング
法により２０ｎｍの厚さに常温下で形成する。
【００６０】この上層保護絶縁膜１４ｂは、下層保護絶
縁膜１４ａと共に第１キャパシタ保護絶縁膜１４を構成
する。第１キャパシタ保護絶縁膜１４をこのような２層
構造とすることでその膜厚が稼がれ、誘電体膜１２ａに
水素がより一層浸入し難くなる。また、上層保護絶縁膜
１４ｂがキャパシタＱと第１層間絶縁膜９とを連続的に
覆うことによって、水素等の還元性物質が外部から第１
層間絶縁膜９を経由してキャパシタＱに浸入するのが防
がれる。
【００６１】上層保護絶縁膜１４ａの場合と同様に、こ
の下層保護絶縁膜１４ｂを形成する際にシリコン基板１
にバイアス電圧を印加しないことで、キャパシタ誘電体
膜１２ａがターゲット原子によって劣化するのを防ぐこ
とができる。
【００６２】次に、図５（ａ）に示す構造を得るまでの
工程を説明する。
【００６３】まず、図１７に示すプラズマＣＶＤ装置の
チャンバ５０内にシリコン基板１を載置する。そのシリ
コン基板１が載置される基板載置台５１は接地されてお
り、一方、ガス分散板５３は高周波電源５４に接続され
て高周波電力が印加される。
【００６４】次いで、次の条件下で成膜を行う。 ・ＴＥＯＳガス流量・・・４６０sccm ・He（ＴＥＯＳのキャリアガス）流量・・・４８０sccm ・O2流量・・・７００sccm ・圧力・・・９．０Ｔｏｒｒ ・高周波電源５４の周波数・・・１３．５６ＭＨｚ ・高周波電源５４のパワー・・・４００Ｗ ・成膜温度・・・３９０℃ これにより、図５（ａ）に示すように、第２キャパシタ
保護絶縁膜１６として厚さが１００ｎｍの酸化シリコン
（SiO2）が第１キャパシタ保護絶縁膜１４上に形成され
る。
【００６５】この第２キャパシタ保護絶縁膜１６を形成
する際、基板載置台５１（図１７参照）が接地されてい
るため、シリコン基板１にはバイアス電圧が印加されて
いない。従って、プラズマ化した反応ガスがバイアス電
圧によってシリコン基板１に引き込まれることが無いの
で、その反応ガスによってキャパシタ誘電体膜１２ａが
劣化する恐れが無い。
【００６６】その後、真空チャンバ（不図示）中で温度
３５０℃で第２キャパシタ保護絶縁膜１６を加熱するこ
とにより、その表面及び内部の水を外部に放出させる。
このような脱水処理の後に、第２キャパシタ保護絶縁膜
１６をN2O プラズマに曝して脱水とともに膜質を改善
する。これにより、後の工程での加熱と水によるキャパ
シタの劣化が防止される。
【００６７】そのような脱水処理とプラズマ処理は同じ
チャンバ（不図示）内において行ってもよい。そのチャ
ンバ内には、シリコン基板１を載せる支持電極とこれに
対向する対向電極が配置され、対向電極には高周波電源
が接続可能な状態となっている。そして、チャンバ内に
N2Oガスを導入した状態で、まず、対向電極には高周波
電源を印加しない状態で絶縁膜の脱水処理を行い、次
に、対向電極に高周波電源を印加した状態で電極間にN2
Oプラズマを発生させて絶縁膜のN2Oプラズマ処理を行
う。この場合、高周波電源の周波数は１３．５６ＭＨｚ
であり、そのパワーは３００Ｗである。また、N2Oの流
量は７００sccmである。
【００６８】なお、脱水処理に続くプラズマ処理の際に
はN2Oプラズマを使用することが好ましいが、NOプラズ
マ、N2プラズマ等を使用してもよく、このことについて
は後述する工程でも同様である。
【００６９】ところで、この第２キャパシタ保護絶縁膜
１６の膜厚は、任意ではなく図１９（ａ）に示すように
設定するのが好ましい。
【００７０】図１９（ａ）、（ｂ）では、キャパシタＱ
が複数形成される場合に、上部電極１３ａ同士の間隔の
中で最小の間隔をＢとし、第１キャパシタ保護絶縁膜１
４と第２キャパシタ保護絶縁膜１６との合計膜厚をＡと
している。
【００７１】このとき、もしＡ、Ｂが関係Ａ＜（Ｂ／
２）を満たさないと（図１９（ｂ））、キャパシタＱ間
に空洞が形成され、その空洞を後の工程で絶縁膜により
埋め込むことができないので好ましくない。
【００７２】一方、本発明では、図１９（ａ）のように
上の関係Ａ＜（Ｂ／２）を満たすようにしているので、
キャパシタＱ間に空洞が形成されず、後の工程でキャパ
シタＱ間を絶縁膜で所望に埋め込むことができる。この
利点は、後述の第２実施形態でも得られる。
【００７３】次に、図５（ｂ）に示す構造を得るまでの
工程を説明する。
【００７４】まず、図１８に示すＨＤＰＣＶＤ（High D
ensity Plasma CVD）装置のチャンバ６０内にシリコン
基板１を載置する。一般に、ＨＤＰＣＶＤ法とは、プラ
ズマ密度が約１×１０11〜１×１０13cm-3程度のプラズ
マ雰囲気中で行われるＣＶＤ法を言う。このプラズマ密
度は、第２キャパシタ保護絶縁膜１６を成膜するような
通常のプラズマＣＶＤ法におけるプラズマ密度（約１×
１０9〜１×１０10cm- 3程度）よりも高い。更に、その
ＨＤＰＣＶＤ法においては、イオンの平均自由工程を長
くするため、約１mTorr〜７mTorr程度の低圧力下で成膜
が行われる。この圧力は、上記の通常のプラズマＣＶＤ
法の圧力（約２〜１０Torr程度）よりも低い。
【００７５】そして、そのＨＤＰＣＶＤ法では、チャン
バ６０の上方に設けられたコイル６３に第１高周波電源
６４が接続され、更に、基板載置台６１に第２高周波電
源６２が接続される。なお、コイル６３は、シリコン基
板１の主面と平行な面内において巻かれており、図では
その断面が示されている。
【００７６】上記のように基板載置台６１に高周波電源
を印加することで、シリコン基板１にバイアス電圧が印
加されるので、プラズマ化した反応ガスがシリコン基板
１に引き込まれる。そのような反応ガスの中には、膜の
堆積に寄与するものの他に、堆積した膜をスパッタする
ものもある。このスパッタ作用により、キャパシタの肩
部では膜の堆積とスパッタとが同時に行われ、該肩部に
膜が厚く形成されるのが防がれる。これにより、キャパ
シタの側面の膜厚が均一にならされて、高アスペクトレ
シオのキャパシタ間に埋め込み性の良い第２絶縁膜を形
成することができる。
【００７７】そのようなＨＤＰＣＶＤ法を用いて、以下
の条件下で成膜を行う。 ・SiH4流量・・・６９sccm ・O2流量・・・３００sccm ・Ar流量・・・３００sccm ・圧力・・・６．２mTorr ・第１高周波電源６４の周波数・・・１３．５６ＭＨｚ ・第１高周波電源６４のパワー・・・３０００Ｗ ・第２高周波電源６２の周波数・・・２ＭＨｚ ・第２高周波電源６２のパワー・・・１２００Ｗ ・成膜温度・・・２５０℃ これにより、図５（ｂ）に示すように、第２層間絶縁膜
１７として、厚さが８００ｎｍ程度の酸化シリコン（Si
O2）が第２キャパシタ保護絶縁膜１６上に埋め込み性良
く形成される。埋め込み性が良いので、高集積化が進ん
でキャパシタＱ間の間隔が狭くなっても、その間の第２
層間絶縁膜１７に空洞が形成されることがない。
【００７８】なお、上記のSiH4に代えて、Si2H6又はSi3
H8等のシラン系ガス、又はSiCl4等の塩素含有ガス使用
しても良い。
【００７９】更に、必要なら、第２層間絶縁膜１７にＦ
フッ素、P（リン）、又はB（ボロン）等を含有させても
よい。その場合は、上記のシラン系ガスに加え、更にC2
F6、B2H6、B(OCH3)3、B(OC2H5)3、又はPH3等を反応ガス
に添加すればよい。
【００８０】これらのことは、後述の第２実施形態でも
同様である・上記のように、ＨＤＰＣＶＤ法では基板に
バイアス電圧が印加されているので、SiH4から解離した
水素イオンＨ+がシリコン基板１に引き込まれると考え
られる。そのため、基板にバイアス電圧を印加しないプ
ラズマＣＶＤ法と比較して、水素イオンＨ+によってキ
ャパシタ誘電体膜１２ａが劣化し易いと考えられる。
【００８１】そして、そのキャパシタ誘電体膜１２ａの
劣化によって、キャパシタのインプリント特性が劣化す
ると考えられる。インプリント特性の劣化とは、キャパ
シタにある信号（例えば「１」）を書いた後、そのまま
の状態である時間放置した後に、逆の信号（例えば
「０」）をそのキャパシタに書いた場合にその逆信号を
読み出すことができなくなる、という問題である。すな
わち、逆方向の信号がキャパシタに刷り込まれて、逆信
号が書き込みにくくなっている状態である。
【００８２】そのようなバイアス電圧の影響を確かめる
ため、本願発明者は、次のような実験を行った。この実
験では、第２層間絶縁膜１７をＨＤＰＣＶＤ法で形成す
る場合と、それをバイアス電圧を印加しないプラズマＣ
ＶＤ法で形成する場合とにおいて、各々のインプリント
特性の劣化が比較された。なお、プラズマＣＶＤ法にお
いては、ＴＥＯＳを含む反応ガスが用いられた。また、
第２キャパシタ保護絶縁膜１６は形成せず、第２層間絶
縁膜１７を第１キャパシタ保護絶縁膜１４上に直に形成
した。
【００８３】その結果を図２０に示す。図２０におい
て、左側の縦軸のＱ３(88)（μＣ／ｃｍ2）とは、２ト
ランジスタ／２キャパシタタイプの２対のキャパシタに
逆信号を書き込み、それを１５０℃、８８時間ベークし
た後の分極電荷量の差を表す。また、右側のＱ３レート
とは、ｅ時間（ｅ＝自然対数）後のキャパシタの劣化率
を表す。即ち、Ｑ３(88)の値が大きいほど、またＱ３レ
ートの絶対値が小さいほど、インプリント特性が優れて
いることになる。
【００８４】図２０に示されるように、バイアス電圧を
印加しない場合（プラズマＴＥＯＳ）にインプリント特
性が最も良い。そして、ＨＤＰＣＶＤを用いるとインプ
リント特性が悪くなり、特に、バイアス電圧（基板載置
台６１（図１８参照）に印加する高周波電圧）が大きく
なるにつれて、そのインプリント特性が悪くなる。
【００８５】これにより、バイアス電圧を印加して第２
層間絶縁膜１７を形成すると、バイアス電圧を印加しな
い場合と比べてキャパシタＱが劣化するのが明らかとな
った。しかも、同図に示されるように、キャパシタＱの
劣化は、バイアス電圧が大きいほど甚だしいことが明ら
かとなった。
【００８６】ところで、アルミナよりなる第１キャパシ
タ保護絶縁膜１４（図５（ｂ）参照）だけでは、その水
素イオンＨ+を十分にブロックすることができず、キャ
パシタ誘電体膜１２ａを劣化させると考えられる。
【００８７】これに対し、本発明では、第１キャパシタ
保護絶縁膜１４の上に更に第２キャパシタ保護絶縁膜１
６を形成したので、その第２キャパシタ保護絶縁膜１６
によって水素イオンＨ+の衝突エネルギが吸収され、そ
の運動速度が遅くなる。これにより、下層の第１キャパ
シタ保護絶縁膜１４で水素イオンＨ+をブロックするこ
とができるようになり、キャパシタ誘電体膜１２ａが水
素イオンＨ+によって劣化するのを防ぐことができる。
【００８８】しかも、ＴＥＯＳを使用して成膜された第
２キャパシタ保護絶縁膜１６はカバレッジが良いため、
衝突する水素イオンＨ+をキャパシタＱの上部と側部と
で均等に吸収することができる。
【００８９】更に、ＴＥＯＳはSiH4と比較して還元性の
水素を発生し難いので、水素によりキャパシタＱを劣化
させる恐れが無い。
【００９０】なお、必要なら、第２層間絶縁膜１７に対
してプラズマ処理を行ってもよい。その条件は、第２キ
ャパシタ保護絶縁膜１６のそれと同様なので省略する。
【００９１】ところで、第２層間絶縁膜１７は、キャパ
シタＱ間を埋め込む目的で形成されるので、それを不必
要に厚く形成する必要はない。もし、それをあまり厚く
形成し過ぎると、その成膜時間が長くなるので、たとえ
第２キャパシタ保護絶縁膜１６を形成しても、キャパシ
タ誘電体膜１２ａが水素イオンＨ+やスパッタ性のイオ
ンに長時間曝されてダメージを受けてしまう恐れがあ
る。そこで、第２層間絶縁膜１７の膜厚は、キャパシタ
Ｑの高さ約６００ｎｍ（≒下部電極１１ａ、キャパシタ
誘電体膜１２ａ、及び上部電極１３ａの合計膜厚）より
も厚く、且つ、その高さに１μｍを加算した膜厚（＝１
６００ｎｍ）よりも薄く設定されるのが好ましい。その
ような膜厚によれば、キャパシタ誘電体膜１２ａがダメ
ージを受けるのを最大限抑えながら、キャパシタＱ間を
第２層間絶縁膜１７で埋め込むことができる。
【００９２】次に、図６（ａ）に示すように、第３絶縁
膜１８として厚さ７００ｎｍ程度の酸化シリコン（Si
O2）を第２層間絶縁膜１７上に形成する。この第３絶縁
膜１８は、図１７に示したプラズマＣＶＤ装置で形成さ
れ、その成膜条件は次の通りである。 ・ＴＥＯＳガス流量・・・４６０sccm ・He（ＴＥＯＳのキャリアガス）流量・・・４８０sccm ・O2流量・・・７００sccm ・圧力・・・９．０Ｔｏｒｒ ・高周波電源５４の周波数・・・１３．５６ＭＨｚ ・高周波電源５４のパワー・・・４００Ｗ ・成膜温度・・・３９０℃ 次いで、図６（ｂ）に示すように、第２層間絶縁膜１７
と第３絶縁膜１８とをＣＭＰ法により研磨し、その表面
を平坦化する。その平坦化は、上部電極１３ａ上での第
２層間絶縁膜１７の厚さが２００ｎｍになるまで行われ
る。
【００９３】このとき、第３絶縁膜１８を形成したこと
で、研磨膜厚を増大させることができ、それにより研磨
後の膜厚分布を一様にすることができる。
【００９４】このＣＭＰ法による平坦化の際に使用され
るスラリー中の水分や、その後の洗浄時に使用される洗
浄液中の水分は、第２層間絶縁膜１７表面に付着したり
その内部に吸収される。そこで、第２層間絶縁膜１７を
N2Oプラズマに曝して脱水とともに膜質を改善する。こ
れにより、後の工程での加熱と水によるキャパシタの劣
化が防止される。
【００９５】次に、図７（ａ）に示すように、第２層間
絶縁膜１７の上にレジスト１９を塗布し、これを露光、
現像して、不純物拡散領域４ａ、４ｂの上にそれぞれホ
ール形成用窓１９ａ〜１９ｄを形成する。
【００９６】続いて、第２層間絶縁膜１７、第２キャパ
シタ保護絶縁膜１６、上層保護絶縁膜１４ｂ、第１層間
絶縁膜９、及びカバー絶縁膜７をドライエッチングし
て、不純物拡散領域４ａ、４ｂの上にコンタクトホール
１７ａ〜１７ｄを形成する。このとき、第２層間絶縁膜
１７、第２キャパシタ保護絶縁膜１６、上層保護絶縁膜
１４ｂ、及び第１層間絶縁膜９をエッチングする場合に
は、例えばAr、C4F8、O2の混合ガスがエッチングガスと
して使用される。そして、酸窒化シリコンよりなるカバ
ー絶縁膜７をエッチングする場合には、上記の混合ガス
にCF4を添加したものをエッチングガスとして使用す
る。
【００９７】なお、コンタクトホール１７ａ〜１７ｄ
は、上が広くて下が狭いテーパ状となり、深さ方向中央
での直径は約０．５μｍとなる。
【００９８】この場合の平面図は図１４の通りであり、
上の図７（ａ）は図１４のＩ−Ｉ断面図に相当する。
【００９９】次に、レジスト１９を除去した後に、図７
（ｂ）に示すように、第２層間絶縁膜１７の上とコンタ
クトホール１７ａ〜１７ｄの内面にスパッタリング法に
よりチタン（Ti）膜を２０ｎｍ、窒化チタン(TiN) 膜を
５０ｎｍの厚さに形成し、これらの膜をグルー膜２０と
する。さらに、フッ化タングステンガス(WF6) 、アルゴ
ン、水素の混合ガスを使用するＣＶＤ法により、グルー
膜２０の上にタングステン膜２１を形成する。なお、タ
ングステン膜２１の成長初期にはシラン（SiH４）ガス
も使用する。タングステン膜２１は、各コンタクトホー
ル１７ａ〜１７ｄを完全に埋め込む厚さ、例えば第２層
間絶縁膜１７上で５００ｎｍ程度とする。
【０１００】なお、コンタクトホール１７ａ〜１７ｄは
それぞれテーパ形状となっているので、それらの中に埋
め込まれたタングステン膜２１には空洞が形成され難
い。
【０１０１】次に、図８（ａ）に示すように、第２層間
絶縁膜１７上のタングステン膜２１とグルー膜２０とを
ＣＭＰ法により除去し、各コンタクトホール１７ａ〜１
７ｄ内にのみ残す。これにより、コンタクトホール１７
ａ〜１７ｄ内のタングステン膜２１とグルー膜２０をプ
ラグ２１ａ〜２１ｄとして使用する。ここで、ＣＭＰ法
の代わりにエッチングバックを用いると、タングステン
膜２１のエッチングとグルー膜２０のエッチングでそれ
ぞれ異なるエッチングガスが必要となるので、エッチン
グ管理に手間がかかる。
【０１０２】その後に、コンタクトホール１７ａ〜１７
ｄ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第
２層間絶縁膜１７表面に付着したり内部に浸透した水分
を除去するために、真空チャンバ（不図示）中で３９０
℃の温度で第２層間絶縁膜１７を加熱して水を外部に放
出させる。このような脱水処理の後に、第２層間絶縁膜
１７をN2プラズマに曝して膜質を改善するアニールを例
えば２分間行う。ここで、N2O プラズマではなく、N2プ
ラズマを使用したのは、コンタクトホール１７ａ〜１７
ｄ内のタングステン膜２１のエッチングを防止するため
と、脱水してキャパシタの劣化を防止するためだけでな
く、キャパシタＱを構成する膜が熱ストレスによって剥
がれることを防止するためである。膜の剥がれは、その
周辺の膜との熱ストレスの違い等によって発生する。
【０１０３】続いて、図８（ｂ）に示すように、第２層
間絶縁膜１７とプラグ２１ａ〜２１ｄの上に、プラズマ
ＣＶＤ法によりSiON膜を例えば１００ｎｍの厚さに形成
する。このSiON膜は、シラン（SiH4）とN2O の混合ガス
を用いて形成され、プラグ２１ａ〜２１ｄの酸化を防止
するための酸化防止絶縁膜２２として使用される。
【０１０４】次に、図９（ａ）に示すように、フォトリ
ソグラフィー法により酸化防止絶縁膜２２、第２層間絶
縁膜１７、第２キャパシタ保護絶縁膜１６、第１キャパ
シタ保護絶縁膜１４をパターニングして、キャパシタＱ
の上部電極１３ａに至るコンタクトホール１７ｅ〜１７
ｇを形成する。
【０１０５】この後に、５５０℃、６０分間の条件で、
キャパシタ誘電体膜１２ａを酸素雰囲気中でアニールし
て、誘電体膜１２ａの膜質を改善する。この場合、プラ
グ２１ａ〜２１ｄは酸化防止絶縁膜２２によって酸化が
防止される。
【０１０６】この場合の平面図は図１５の通りであり、
上の図９（ａ）は図１５のＩ−Ｉ断面図に相当する。図
１５に示すように、下部電極１１ａの上には、コンタク
トホール１７ｅ〜１７ｇと同時に下部電極用コンタクト
ホール１７ｈ〜１７ｊが形成される。
【０１０７】その後に、図９（ｂ）に示すように、CF系
のガスを用いてSiON酸化防止絶縁膜２２をドライエッチ
ングする。
【０１０８】次に、ＲＦエッチング法によりプラグ２１
ａ〜２１ｄ、上部電極１３ａの各表面を約１０ｎｍエッ
チングして清浄面を露出させる。その後に、図１０に示
すように、第２層間絶縁膜１７、プラグ２１ａ〜２１
ｄ、キャパシタＱのコンタクトホール１７ｅ〜１７ｇの
上に、アルミニウムを含む４層構造の導電膜をスパッタ
法により形成する。その導電膜は、下から順に、膜厚５
０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有（０．
５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１
００ｎｍの窒化チタン膜である。
【０１０９】そして、その導電膜をフォトリソグラフィ
ー法によりパターニングして、図１０に示すように、導
電性コンタクトパッド２３ｂと一層目金属配線２３ａ、
２３ｃ〜２３ｄを形成する。このうち、一層目金属配線
２３ａ、２３ｃ〜２３ｄは、コンタクトホール１７ｅ〜
１７ｇを介して上部電極１３ａと電気的に接続される。
【０１１０】この場合の平面図は図１６の通りであり、
上の図１０は図１６のＩ−Ｉ断面図に相当する。図１６
に示すように、上記の導電膜は下部電極用コンタクトホ
ール１７ｈ〜１７ｊ内にも形成されて、そこで下部電極
１１ａと電気的に接続された一層目金属配線２３ｅ〜２
３ｇとなっている。
【０１１１】この後は、導電性コンタクトパッド２３ｂ
と一層目金属配線２３ａ、２３ｃ〜２０ｄ、及び第２層
間絶縁膜１７を覆う絶縁膜（不図示）を形成する。そし
て、フォトリソグラフィー法によりその絶縁膜をパター
ニングして、導電性コンタクトパッド２３ｂ上にコンタ
クトホールを形成し、その中にTiN膜とタングステン膜
との２層構造のプラグを形成する。その後、そのプラグ
と電気的に接続される二層目金属配線を絶縁膜上に形成
する。
【０１１２】上記した実施形態では、図５（ｂ）に示し
たように、キャパシタＱを覆う第１キャパシタ保護絶縁
膜１４を形成した後、更にその上に第２キャパシタ保護
絶縁膜１６を形成したうえで、その上にＨＤＰＣＶＤ法
で第２層間絶縁膜１７を形成するようにした。
【０１１３】このようにすると、ＨＤＰＣＶＤ法で生成
される水素イオンＨ+やスパッタ性のイオンは、第２キ
ャパシタ保護絶縁膜１６によりその衝突エネルギが吸収
されて運動速度が遅くなるので、その下の第１キャパシ
タ保護絶縁膜１４が上記のイオンをブロックすることが
でき、キャパシタ誘電体膜１２ａが上記のイオンによっ
て劣化するのを防ぐことができる。
【０１１４】図２１は、第２キャパシタ保護絶縁膜１６
の効果を確かめるために行った実験の結果について示す
グラフである。
【０１１５】この実験は、上記の諸工程を行ってウエハ
にチップを集積形成し、その工程中に不良の発生しなか
ったｎ個のチップに対して行われた。そして、そのチッ
プ中のキャパシタにデータ（「０」、「１」等）を書き
込み、その後ウエハに１５０℃のベークをかけた。次い
で、ＦｅＲＡＭ動作保証のワースト条件（例えば最低電
源電圧４．５Ｖ、温度８５℃）でキャパシタからデータ
を読み出して、それが最初に書き込んだデータと同じも
のか否かをチェックした。更にその後、今読み出したデ
ータと逆のデータ（即ち「０」、「１」を逆にする）を
書き込み、それが正しく読めるか否かをチェックした。
そして、このフローにおいて、上記２回の読み出しのう
ちいずれかでエラーが出た場合にそのチップは「不良」
であるとし、「不良」のチップ数をｍとした。
【０１１６】図２１の縦軸は、（ｍ／ｎ）×１００で定
義されるウエハリテンション歩留まりを表す。リテンシ
ョンとは、データが壊れることなく長時間にわったって
保持される能力を言う。そして、図２１の横軸は、ベー
クの累積時間を表す。
【０１１７】なお、この実験では、第２キャパシタ保護
絶縁膜１６の厚さを１００ｎｍとした。また、比較のた
めに、第２キャパシタ保護絶縁膜１６を形成せず、アル
ミナよりなる第１キャパシタ保護絶縁膜１４の上に直に
ＨＤＰＣＶＤ法で第２層間絶縁膜１７を形成した場合も
調査した。
【０１１８】図２１に示されるように、第２キャパシタ
絶縁膜１６が無い場合は、ベークをかけた直後から歩留
まりが悪化している。
【０１１９】これに対し、第２キャパシタ絶縁膜１６を
形成した場合は、ベークを１０００時間かけても歩留ま
りが悪化せず、略１００％に近い値を保持している。
【０１２０】この結果より、ＨＤＰＣＶＤ法で第２層間
絶縁膜１７を形成する場合には、単層の第１キャパシタ
保護絶縁膜１４だけではキャパシタＱへのプロセスダメ
ージを防ぎきれず、その上に更に第２キャパシタ絶縁膜
１６を形成することで、キャパシタＱへのダメージが効
果的に低減されるのがわかる。 （第２の実施の形態）以下に本発明の第２の実施の形態
を図面に基づいて説明する。
【０１２１】図２２〜図２７は、本発明の第２の実施の
形態に係る半導体装置の製造工程を示す断面図である。
【０１２２】第２の実施の形態は、第１の実施の形態を
スタック型のＦｅＲＡＭに適用したものである。
【０１２３】まず、図２２(a) に示す断面構造を形成す
るまでの工程を説明する。
【０１２４】図２２(a) に示すように、ｎ型又はｐ型の
シリコン（半導体）基板７１のトランジスタ形成領域の
周囲にフォトリソグラフィー法により素子分離用溝を形
成した後に、素子分離用溝の中に酸化シリコン(SiO2)を
埋め込み、ＳＴＩ構造の素子分離絶縁膜７２を形成す
る。なお、ＬＯＣＯＳ法により形成した絶縁膜を素子分
離絶縁膜として採用してもよい。
【０１２５】続いて、シリコン基板７１のトランジスタ
形成領域にｐ型不純物を導入してｐウェル７１ａを形成
する。さらに、シリコン基板７１のトランジスタ形成領
域表面を熱酸化して、ゲート絶縁膜７３となるシリコン
酸化膜を形成する。
【０１２６】次に、シリコン基板７１の上側全面に非晶
質又は多結晶のシリコン膜及びタングステンシリサイド
膜を順次形成し、これらのシリコン膜及びタングステン
シリサイド膜をフォトリソグラフィー法によりパターニ
ングして、ゲート電極７４ａ，７４ｂを形成する。
【０１２７】なお、１つのｐウェル７１ａ上には２つの
ゲート電極７４ａ，７４ｂが並列に形成され、それらの
ゲート電極４ａ，４ｂはワード線ＷＬの一部を構成す
る。
【０１２８】次に、ｐウェル７１ａのうちゲート電極７
４ａ，７４ｂの両側にｎ型不純物をイオン注入してソー
ス／ドレインとなる第１〜第３のｎ型不純物拡散領域７
５ａ〜７５ｃを形成する。
【０１２９】さらに、ＣＶＤ法により絶縁膜、例えば酸
化シリコン（SiO2）膜をシリコン基板７１の全面に形成
した後に、その絶縁膜をエッチバックしてゲート電極７
４ａ，７４ｂの両側部分に側壁絶縁膜７６として残す。
【０１３０】続いて、ゲート電極７４ａ，７４ｂと側壁
絶縁膜７６をマスクに使用して、第１〜第３のｎ型不純
物拡散領域７５ａ〜７５ｃに再びｎ型不純物をイオン注
入することにより、第１〜第３のｎ型不純物拡散領域７
５ａ〜７５ｃをＬＤＤ構造にする。
【０１３１】なお、１つのトランジスタ形成領域におけ
る２つのゲート電極７４ａ，７４ｂの間の第１のｎ型不
純物拡散領域７５ａはビット線に電気的に接続され、ト
ランジスタ形成領域の両端側の第２、第３のｎ型不純物
拡散領域７５ｂ，７５ｃはキャパシタの下部電極に電気
的に接続される。
【０１３２】以上の工程により、ｐウェル７１ａにはゲ
ート電極７４ａ，７４ｂとＬＤＤ構造のｎ型不純物拡散
領域７５ａ〜７５ｃを有する２つのＭＯＳトランジスタ
Ｔ1，Ｔ2が形成される。
【０１３３】次に、ＭＯＳトランジスタＴ1，Ｔ2を覆う
カバー絶縁膜７７として約２００ｎｍの厚さの酸窒化シ
リコン（SiON）膜をプラズマＣＶＤ法によりシリコン基
板７１の全面に形成する。その後、ＴＥＯＳガスを用い
るプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化
シリコン（SiO2）を第１層間絶縁膜７８としてカバー絶
縁膜７７の上に形成する。
【０１３４】続いて、第１層間絶縁膜７８の緻密化処理
として、例えば常圧の窒素雰囲気中で第１層間絶縁膜７
８を７００℃の温度で３０分間熱処理する。その後に、
第１層間絶縁膜７８の上面を化学機械研磨（ＣＭＰ）法
により平坦化する。
【０１３５】次に、図２２(b) に示す構造を形成するま
での工程を説明する。
【０１３６】まず、フォトリソグラフィー法によりカバ
ー絶縁膜７７と第１層間絶縁膜７８をパターニングし
て、第１の不純物拡散領域７５ａに到達する深さの第１
のコンタクトホール７８ａを形成する。その後、第１層
間絶縁膜７８上面とコンタクトホール７８ａ内面に、グ
ルー膜として膜厚３０ｎｍのチタン（Ti）膜と膜厚５０
ｎｍの窒化チタン（TiN ）膜をスパッタ法により順に形
成する。さらに、WF6 を用いるＣＶＤ法によってタング
ステン（Ｗ）膜をTiN 膜上に成長して第１のコンタクト
ホール７８ａ内を完全に埋め込む。
【０１３７】続いて、Ｗ膜、TiN 膜及びTi膜をＣＭＰ法
により研磨して第１層間絶縁膜７８の上面上から除去す
る。第１のコンタクトホール７８ａ内に残されたタング
ステン膜、TiN 膜及びTi膜は第１プラグ７９として使用
される。
【０１３８】その後に、図２２(c) に示すように、第１
層間絶縁膜７８上と第１プラグ７９上に、膜厚１００ｎ
ｍの窒化シリコン(Si3N4)よりなる酸化防止絶縁膜８０
ａと膜厚１００ｎｍのSiO2よりなる下地絶縁膜８０ｂを
プラズマＣＶＤ法により順に形成する。そのSiO2膜はＴ
ＥＯＳを用いてプラズマＣＶＤにより成長される。酸化
防止絶縁膜８０ａは、後のアニール等による熱処理の際
にプラグ７９が異常酸化してコンタクト不良を起こさな
いようにするために形成され、その膜厚を例えば７０ｎ
ｍ以上にすることが望ましい。
【０１３９】上記第１層間絶縁膜７８、酸化防止絶縁膜
８０ａ、及び下地絶縁膜８０ｂにより、第１絶縁膜９４
が構成される。
【０１４０】次に、レジストパターン（不図示）を用い
て、図２３(a) に示すように第１絶縁膜９４をエッチン
グすることにより、第２及び第３の不純物拡散領域７５
ｂ，７５ｃの上に第２及び第３のコンタクトホール７８
ｂ，７８ｃを形成する。
【０１４１】さらに、下地絶縁膜８０ｂ上面と第２、第
３のコンタクトホール７８ｂ，７８ｃ内面に、グルー膜
として膜厚３０ｎｍのTi膜と膜厚５０ｎｍのTiN 膜をス
パッタ法により順に形成する。さらに、ＣＶＤ法により
Ｗ膜をTiN 膜上に成長して第２、第３のコンタクトホー
ル７８ｂ，７８ｃ内を完全に埋め込む。
【０１４２】続いて、図２３(b) に示すように、Ｗ膜、
TiN 膜及びTi膜をＣＭＰ法により研磨して下地絶縁膜８
０ｂの上面上から除去する。これにより第２、第３のコ
ンタクトホール７８ｂ，７８ｃ内に残されたタングステ
ン膜、TiN 膜及びTi膜をそれぞれ第２、第３プラグ８１
ａ，８１ｂとする。
【０１４３】次に、図２３(c) に示す構造を形成するま
での工程を説明する。
【０１４４】まず、第２、第３プラグ８１ａ，８１ｂ上
と下地絶縁膜８０ｂ上に、例えば膜厚２００ｎｍのイリ
ジウム（Ir）膜８２をスパッタ法により形成する。さら
に、イリジウム膜８２の上に、例えば膜厚２３ｎｍの酸
化プラチナ(PtO)膜８３をスパッタ法により形成する。
続いて、酸化プラチナ膜８３上に、例えば膜厚５０ｎｍ
のプラチナ（Pt）膜８４をスパッタ法により形成する。
【０１４５】それらのIr膜８２、PtO 膜８３及びPt膜８
４を多層構造の第１導電膜８５とする。なお、第１導電
膜８５を形成する前又は後に例えば膜剥がれ防止のため
に下地絶縁膜８０ｂをアニールする。アニール方法とし
て、例えば、アルゴン雰囲気中において６００〜７５０
℃で加熱するＲＴＡを採用する。
【０１４６】次に、第１導電膜８５上に、強誘電体膜８
６として例えば膜厚１００ｎｍのＰＺＴ膜をスパッタ法
により形成する。強誘電体膜８６の形成方法は、その他
に、ＭＯＤ法、ＭＯＣＶＤ(有機金属ＣＶＤ)法、ゾル・
ゲル法などがある。また、強誘電体膜８６の材料として
は、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他
のＰＺＴ系材料や、ビスマス（Bi）系材料のSrBi2(TaxN
b1-x)2O9（但し、０＜ｘ≦１）、Bi4Ti2O12等を使用し
てもよい。
【０１４７】続いて、酸素雰囲気中で強誘電体膜８６を
アニールにより結晶化する。アニールとして、例えばア
ルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、
時間９０秒の条件を第１ステップ、酸素雰囲気中で基板
温度７５０℃、時間６０秒の条件を第２ステップとする
２ステップのＲＴＡ処理を採用する。
【０１４８】さらに、強誘電体膜８６の上に、第２導電
膜８７として例えば膜厚２００ｎｍの酸化イリジウム(I
rO2)をスパッタ法により形成する。酸化イリジウム膜の
成長条件は、スパッタパワーを１kWとし、成長雰囲気中
にアルゴンと酸素をそれぞれ流す。
【０１４９】この後に、第２導電膜８７上に、ハードマ
スク８８としてTiN 膜８８ａとSiO2膜８８ｂを順に形成
する。SiO2膜８８ｂはシリコンソースとしてＴＥＯＳガ
スを用いるプラズマＣＶＤにより形成される。そのハー
ドマスク８８は、フォトリソグラフィー法により第２及
び第３プラグ８１ａ，８１ｂの上方にキャパシタ平面形
状となるようにパターニングされる。
【０１５０】次に、図２４(a) に示すように、ハードマ
スク８８に覆われない領域の第２導電膜８７、強誘電体
膜８６、第１導電膜８５を順次エッチングしてパターニ
ングする。この場合、強誘電体膜８６は、塩素とアルゴ
ンを含む雰囲気中でスパッタ反応によりエッチングされ
る。また、第２導電膜８７と第１導電膜８５は、臭素(B
r２）導入雰囲気中でスパッタ反応によりエッチングさ
れる。
【０１５１】以上により、酸化防止絶縁膜８０ｂの上に
は、第１導電膜８５よりなるキャパシタＱの下部電極８
５ａと、強誘電体膜８６よりなるキャパシタＱの誘電体
膜８６ａと、第２導電膜８７よりなるキャパシタＱの上
部電極８７ａが形成される。そして、１つのトランジス
タ形成領域において、１つの下部電極８５ａは第２プラ
グ８１ａを介して第２不純物拡散領域７５ｂに電気的に
接続され、また、別の下部電極８５ａは第３プラグ８１
ｂを介して第３不純物拡散領域７５ｃに電気的に接続さ
れる。その後に、ハードマスク８８を除去する。
【０１５２】続いて、エッチングによる強誘電体膜８６
のダメージを回復するために、回復アニールを行う。こ
の場合の回復アニールは、例えば、基板温度６５０℃、
６０分間の条件で酸素雰囲気中で行われる。
【０１５３】次に、図２４(b) に示すように、キャパシ
タＱを覆う第１キャパシタ保護絶縁膜８９として膜厚５
０ｎｍのアルミナ（Al2O3）をスパッタにより下地絶縁
膜８０ｂ上に形成した後に、酸素雰囲気中で６５０℃で
６０分間の条件でキャパシタＱをアニールする。この第
１キャパシタ保護絶縁膜８９は、プロセスダメージから
キャパシタＱを保護するものである。
【０１５４】次に、シリコン基板１を既述のプラズマＣ
ＶＤ装置内（図１７参照）に入れ、次の条件で成膜を行
う。 ・ＴＥＯＳガス流量・・・４６０sccm ・He（ＴＥＯＳのキャリアガス）流量・・・４８０sccm ・O2流量・・・７００sccm ・圧力・・・９．０Ｔｏｒｒ ・高周波電源５４の周波数・・・１３．５６ＭＨｚ ・高周波電源５４のパワー・・・４００Ｗ ・成膜温度・・・３９０℃ これにより、図２５（ａ）に示すように、第２キャパシ
タ保護絶縁膜９５として、厚さが１００ｎｍの酸化シリ
コン（SiO2）が第１キャパシタ保護絶縁膜８９上に形成
される。
【０１５５】なお、必要なら、第２キャパシタ保護絶縁
膜９５に対して脱水処理とプラズマ処理とを行っても良
い。その条件は第１実施形態と同様なので省略する。
【０１５６】次いで、図２５（ｂ）に示すように、既述
のＨＤＰＣＶＤ法により、第２層間絶縁膜（第２絶縁
膜）９０として厚さ８００ｎｍ程度の酸化シリコン（Si
O2）を第２キャパシタ保護絶縁膜９５上に形成する。そ
の第２層間絶縁膜９０は、第１実施形態で説明した図１
８のＨＤＰＣＶＤ装置内で形成され、その成膜条件は次
の通りである。 ・SiH4流量・・・６９sccm ・O2流量・・・３００sccm ・Ar流量・・・３００sccm ・圧力・・・６．２Ｔｏｒｒ ・第１高周波電源６４の周波数・・・１３．５６ＭＨｚ ・第１高周波電源６４のパワー・・・３０００Ｗ ・第２高周波電源６２の周波数・・・２ＭＨｚ ・第２高周波電源６２のパワー・・・１２００Ｗ ・成膜温度・・・２５０℃ この第２層間絶縁膜９０をＨＤＰＣＶＤ法で成膜する
際、その下に第２キャパシタ保護絶縁膜９５を形成した
ことで、成膜時に生成される水素イオンＨ+やスパッタ
性のイオンの衝突エネルギがそこで吸収される。従っ
て、下層の第１キャパシタ保護絶縁膜８９で上記のイオ
ンをブロックすることができるようになり、キャパシタ
誘電体膜８６ａが上記のイオンによって劣化するのを防
ぐことができる。
【０１５７】しかも、ＴＥＯＳを使用して成膜された第
２キャパシタ保護絶縁膜９５はカバレッジが良いため、
衝突する水素イオンＨ+をキャパシタの上部と側部とで
均等に吸収することができる。
【０１５８】更に、ＴＥＯＳはSiH4と比較して還元性の
水素を発生し難いので、水素によりキャパシタＱを劣化
させる恐れが無い。
【０１５９】なお、必要なら、第２層間絶縁膜９０に対
してプラズマ処理を行ってもよい。その条件は第１実施
形態と同様なので省略する。
【０１６０】その後、第３絶縁膜９６として厚さ７００
ｎｍ程度の酸化シリコン（SiO2）を第２層間絶縁膜９０
上に形成する。その成膜条件は第１実施形態ど同じなの
で省略する。
【０１６１】次いで、図２６（ａ）に示すように、第２
層間絶縁膜９０と第３絶縁膜９６とをＣＭＰ法により研
磨し、その表面を平坦化する。その平坦化は、上部電極
８７ａ上での第２層間絶縁膜９０の厚さが３００ｎｍに
なるまで行われる。
【０１６２】このとき、第３絶縁膜９５を形成したこと
で、研磨膜厚を増大させることができ、それにより研磨
後の膜厚分布を一様にすることができる。
【０１６３】次に、レジストマスク（不図示）を用い
て、図２６(ｂ) に示すように、第２層間絶縁膜９０、
第２キャパシタ保護絶縁膜９５、第１キャパシタ保護絶
縁膜８９、酸化防止絶縁膜８０ａ及び下地絶縁膜８０ｂ
をエッチングすることにより第１プラグ７９の上にホー
ル９０ａを形成する。
【０１６４】次いで、ホール９０ａ内と第２層間絶縁膜
９０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５
０ｎｍのTiN 膜をスパッタ法により順に形成する。さら
に、ＣＶＤ法によりＷ膜をグルー膜上に成長するととも
にホール９０ａ内を完全に埋め込む。
【０１６５】続いて、Ｗ膜、TiN 膜及びTi膜をＣＭＰ法
により研磨して第２層間絶縁膜９０の上面上から除去す
る。そして、図２７（ａ）に示すように、ホール９０ａ
内に残されたタングステン膜及びグルー膜を第４プラグ
９１とする。この第４プラグ９１は、第１プラグ７９を
介して第１不純物拡散領域７５ａに電気的に接続され
る。
【０１６６】次に、図２７(b) に示す構造を形成するま
での工程を説明する。
【０１６７】まず、第４プラグ９１上と第２層間絶縁膜
９０上に、第２の酸化防止絶縁膜（不図示）としてSiON
膜をＣＶＤ法により形成する。さらに、第２の酸化防止
絶縁膜（不図示）、第２層間絶縁膜９０、第２キャパシ
タ保護絶縁膜９５、及び第１キャパシタ保護絶縁膜８９
をフォトリソグラフィー法によりパターニングしてキャ
パシタＱの上部電極８７ａに至るコンタクトホール９０
ｂを形成する。
【０１６８】コンタクトホール９０ｂを形成することに
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。
【０１６９】その後に、第２層間絶縁膜９０上に形成さ
れた酸化防止絶縁膜をエッチバックによって除去すると
ともに、第４プラグ９１の表面を露出させる。
【０１７０】次に、キャパシタＱの上部電極８７ａ上の
コンタクトホール９０ｂ内と第２層間絶縁膜９０の上に
多層金属膜を形成する。その後に、多層金属膜をパター
ニングすることにより、コンタクトホール９０ｂを介し
て上部電極８７ａと電気的に接続される一層目金属配線
９１ａと第４プラグ９１に接続される導電性コンタクト
パッド９１ｂを形成する。
【０１７１】さらに、第２層間絶縁膜９０、一層目金属
配線９１ａ及び導電性コンタクトパッド９１ｂの上に第
３層間絶縁膜９２を形成する。続いて、第３層間絶縁膜
９２をパターニングして導電性コンタクトパッド９１ｂ
の上にホール９２ａを形成し、そのホール９２ａ内に下
から順にTiN 膜及びＷ膜からなる第５プラグ９３を形成
する。
【０１７２】その後に、特に図示しないが、ビット線を
含む二層目配線を第３層間絶縁膜９２上に形成する。そ
のビット線は、第５プラグ９３、導電性コンタクトパッ
ド９１ｂ、第４プラグ９１及び第１プラグ７９を介して
第１不純物拡散領域７５ａに電気的に接続される。それ
に続いて、二層目配線層を覆う絶縁膜等が形成される
が、その詳細は省略する。
【０１７３】なお、この場合の平面図は図２８の通りで
あり、上の図２７ｂは図２８のＩ−Ｉ線断面図に相当す
る。また、図２９は図２８のII−II線断面図である。
【０１７４】以上説明したように、本実施形態において
も、第２キャパシタ保護絶縁膜９５を形成したことで、
ＨＤＰＣＶＤ法で第２層間絶縁膜９０を形成する際に、
キャパシタの誘電体膜８６ａがダメージを受けるのを防
ぐことができる。
【０１７５】以下に、本発明の特徴を付記する。 （付記１） 半導体基板の上方に形成された第１絶縁膜
と、下部電極、誘電体膜、及び上部電極を前記第１絶縁
膜上に順に形成してなるキャパシタと、前記誘電体膜と
前記上部電極とを覆う第１キャパシタ保護絶縁膜と、前
記第１キャパシタ保護絶縁膜上に形成された第２キャパ
シタ保護絶縁膜と、前記第２キャパシタ保護絶縁膜上に
形成された第２絶縁膜とを備え、前記第２キャパシタ保
護絶縁膜の炭素含有量が、前記第２絶縁膜の炭素含有量
よりも多いことを特徴とする半導体装置。 （付記２） 前記第２キャパシタ保護絶縁膜は、シリコ
ン酸化膜であることを特徴とする付記１に記載の半導体
装置。 （付記３） 前記第２絶縁膜は、シリコン酸化膜である
ことを特徴とする付記１又は付記２に記載の半導体装
置。 （付記４） 前記第１キャパシタ保護絶縁膜は、アルミ
ナ、ＰＬＺＴ、ＰＺＴ、酸化チタン、窒化アルミニウ
ム、窒化シリコン、窒化酸化シリコンのいずれかからな
ることを特徴とする付記１乃至付記３のいずれかに記載
の半導体装置。 （付記５） 前記誘電体膜は、ＰＺＴ系材料、ビスマス
系材料のいずれかからなることを特徴とする付記１乃至
付記４のいずれかに記載の半導体装置。 （付記６） 前記上部電極に至るホールが前記第１キャ
パシタ保護絶縁膜、前記第２キャパシタ保護絶縁膜、及
び前記第２絶縁膜に形成され、前記ホールを介して前記
上部電極と電気的に接続された配線が前記第２絶縁膜上
に形成されたことを特徴とする付記１乃至付記５のいず
れかに記載の半導体装置。 （付記７） 半導体基板の上方に第１絶縁膜を形成する
工程と、前記第１絶縁膜上に、順に、第１導電膜、強誘
電体膜、及び第２導電膜を形成する工程と、前記第２導
電膜をパターニングしてキャパシタの上部電極を形成す
る工程と、前記強誘電体膜をパターニングしてキャパシ
タの誘電体膜を形成する工程と、前記第１導電膜をパタ
ーニングしてキャパシタの下部電極を形成する工程と、
前記誘電体膜と前記上部電極とを覆う第１キャパシタ保
護絶縁膜を形成する工程と、前記第１キャパシタ保護絶
縁膜を覆う第２キャパシタ保護絶縁膜を、前記半導体基
板にバイアス電圧を印加しない状態で化学的気相成長法
により形成する工程と、前記第２キャパシタ保護絶縁膜
上に、前記半導体基板にバイアス電圧を印加した状態
で、化学的気相成長法により第２絶縁膜を形成する工程
とを有することを特徴とする半導体装置の製造方法。 （付記８） 前記第１キャパシタ保護絶縁膜を形成する
工程は、前記半導体基板にバイアス電圧が印加されない
状態で行われることを特徴とする付記７に記載の半導体
装置の製造方法。 （付記９） 前記第２キャパシタ保護絶縁膜を形成する
工程は、前記第２絶縁膜を形成する工程よりも高い圧力
中で行われることを特徴とする付記７又は付記８に記載
の半導体装置の製造方法。 （付記１０） 前記第２キャパシタ保護絶縁膜を形成す
る工程におけるプラズマ密度は、前記第２絶縁膜を形成
する工程におけるプラズマ密度よりも低いことを特徴と
する付記７乃至付記９いずれかに記載の半導体装置の製
造方法。 （付記１１） 前記第２キャパシタ保護絶縁膜を形成す
る工程は、ＴＥＯＳを含む反応ガスを使用する化学的気
相成長法により行われることを特徴とする付記７乃至付
記１０のいずれかに記載の半導体装置の製造方法。 （付記１２） 前記第２絶縁膜を形成する工程は、Si
H4、Si2H6、Si3H8及びSiCl 4のいずれかを含む反応ガス
を使用する化学的気相成長法により行われることを特徴
とする付記７乃至付記１１のいずれかに記載の半導体装
置の製造方法。 （付記１３） 前記第２絶縁膜を形成する工程は、フッ
素、リン、及びボロンのいずれかを含むガスを前記反応
ガスに添加することを特徴とする付記１２に記載の半導
体装置の製造方法。 （付記１４） 前記第２キャパシタ保護絶縁膜を形成す
る工程は、前記第２キャパシタ保護絶縁膜を加熱して脱
水処理する工程を有することを特徴とする付記７乃至付
記１３のいずれかに記載の半導体装置の製造方法。 （付記１５） 前記第２キャパシタ保護絶縁膜を形成す
る工程は、前記第２キャパシタ保護絶縁膜をN（窒素）
含有のプラズマ雰囲気に曝して膜質を改善する工程を有
することを特徴とする付記７乃至付記１４のいずれか一
に記載の半導体装置の製造方法。 （付記１６） 前記第２絶縁膜を形成する工程は、前記
第２絶縁膜をN（窒素）含有のプラズマ雰囲気に曝して
膜質を改善する工程を有することを特徴とする付記７乃
至付記１５のいずれか一に記載の半導体装置の製造方
法。 （付記１７） 前記第１キャパシタ保護絶縁膜を形成す
る工程は、前記誘電体膜と前記上部電極とを覆う下層保
護絶縁膜を前記第１導電膜上に形成する工程と、前記下
層保護絶縁膜をパターニングして少なくとも前記誘電体
膜上と前記上部電極上に残す工程と、前記第１絶縁膜上
と前記下層保護絶縁膜上とに上層保護絶縁膜を形成し
て、前記上層保護膜と前記下層保護膜とを前記第１キャ
パシタ保護絶縁膜として適用する工程とを有することを
特徴とする特徴とする付記７乃至付記１６のいずれかに
記載の半導体装置の製造方法。 （付記１８） 前記キャパシタが複数形成され、前記第
１キャパシタ保護絶縁膜と第２キャパシタ保護絶縁膜と
の合計膜厚は、複数の前記上部電極の最小間隔の半分以
下であることを特徴とする付記７乃至付記１７のいずれ
かに記載の半導体装置の製造方法。 （付記１９） 前記第２絶縁膜の膜厚は、前記下部電極
と前記誘電体膜と前記キャパシタ上部電極との合計膜厚
よりも厚く、且つ、前記合計膜厚に１μｍを加算した膜
厚よりも薄いことを特徴とする付記７乃至付記１８のい
ずれかに記載の半導体装置の製造方法。 （付記２０） 前記第２絶縁膜を形成する工程は、前記
第２絶縁膜上に第３絶縁膜を形成する工程と、前記第２
絶縁膜と前記第３絶縁膜とを研磨して表面を平坦化する
工程とを有することを特徴とする付記７乃至付記１９の
いずれかに記載の半導体装置の製造方法。
【０１７６】
【発明の効果】以上説明したように、本発明によれは、
キャパシタ誘電体膜と上部電極とを覆う第１キャパシタ
保護絶縁膜を形成する。そして、その第１キャパシタ保
護絶縁膜上に、バイアス電圧が半導体基板に印加されな
い状態で第２キャパシタ保護絶縁膜を形成したうえで、
バイアス電圧が印加された状態で第２絶縁膜を形成す
る。
【０１７７】これによれば、埋め込み性の良い第２絶縁
膜を形成することができると共に、その第２絶縁膜の成
膜時に生成されるイオンによってキャパシタ誘電体膜が
受けるダメージを第２キャパシタ保護絶縁膜により低減
することができる。
【０１７８】また、半導体基板にバイアス電圧が印加さ
れない状態で第１キャパシタ保護絶縁膜を形成すること
で、その成膜時にキャパシタ誘電体膜が劣化するのを防
ぐことができる。
【０１７９】更に、ＴＥＯＳを含む反応ガスを使用する
化学的気相成長法により第２キャパシタ保護絶縁膜を形
成することで、第２キャパシタ保護絶縁膜のカバレッジ
を良くすることができ、衝突するイオンをキャパシタの
上部と側部とで均等に吸収させることができる。しか
も、ＴＥＯＳはSiH4と比較して還元性の水素を発生し難
いので、水素によりキャパシタを劣化させる恐れが無
い。
【０１８０】また、第１キャパシタ保護絶縁膜を下層保
護絶縁膜と上層保護絶縁膜との２層構造にすることで、
水素等の還元性物質がキャパシタ誘電体膜に浸入し難く
なる。
【０１８１】更に、キャパシタが複数形成される場合
は、第１キャパシタ保護絶縁膜と第２キャパシタ保護絶
縁膜との合計膜厚を、複数の上部電極の最小間隔の半分
以下に設定することで、キャパシタ間に空洞が形成され
ること無しに、そのキャパシタ間を第２絶縁膜で所望に
埋め込むことができる。
【０１８２】また、第２絶縁膜の膜厚を、下部電極とキ
ャパシタ誘電体膜とキャパシタ上部電極との合計膜厚よ
りも厚く、且つ、その合計膜厚に１μｍを加算した膜厚
よりも薄く設定することで、キャパシタ誘電体膜が受け
るダメージを最大限抑えながら、キャパシタ間を第２絶
縁膜で埋め込むことができる。
【０１８３】更に、第２絶縁膜の表面を研磨して平坦化
する場合は、研磨する前にその上に第３絶縁膜を形成
し、その第２、第３絶縁膜を研磨することで研磨膜厚を
増大させることができ、研磨後の膜厚分布を一様にする
ことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その１）であ
る。
【図２】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その２）であ
る。
【図３】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その３）であ
る。
【図４】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その４）であ
る。
【図５】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その５）であ
る。
【図６】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その６）であ
る。
【図７】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その７）であ
る。
【図８】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その８）であ
る。
【図９】 本発明の第１の実施形態に係る半導体装置で
あるＦｅＲＡＭの製造工程を示す断面図（その９）であ
る。
【図１０】 本発明の第１の実施形態に係る半導体装置
であるＦｅＲＡＭの製造工程を示す断面図（その１０）
である。
【図１１】 図２（ｂ）に示される本発明の第１の実施
形態に係る半導体装置の平面図である。
【図１２】 図３（ａ）に示される本発明の第１の実施
形態に係る半導体装置の平面図である。
【図１３】 図４（ａ）に示される本発明の第１の実施
形態に係る半導体装置の平面図である。
【図１４】 図７（ａ）に示される本発明の第１の実施
形態に係る半導体装置の平面図である。
【図１５】 図９（ａ）に示される本発明の第１の実施
形態に係る半導体装置の平面図である。
【図１６】 図１０に示される本発明の第１の実施形態
に係る半導体装置の平面図である。
【図１７】 本発明の各実施形態に係る半導体装置の製
造工程に使用されるプラズマＣＶＤ装置の構成図であ
る。
【図１８】 本発明の各実施形態に係る半導体装置の製
造工程に使用されるＨＤＰＣＶＤ装置の構成図である。
【図１９】 本発明の各実施形態に係る半導体装置の製
造工程において、第２キャパシタ絶縁膜の膜厚が満足す
べき条件について説明するための断面図である。
【図２０】 本発明の第１の実施形態に係る半導体装置
の製造工程において、バイアス電圧を印加して第２絶縁
膜を形成した場合と、バイアス電圧を印加しないで形成
した場合とで、キャパシタＱが受けるダメージの差につ
いて示すグラフである。
【図２１】 本発明の第１の実施形態に係る半導体装置
の製造工程において、第２キャパシタ保護絶縁膜を形成
した場合としない場合とでキャパシタＱが受けるダメー
ジの差について示すグラフである。
【図２２】 本発明の第２の実施形態に係る半導体装置
であるＦｅＲＡＭの製造工程を示す断面図（その１）で
ある。
【図２３】 本発明の第２の実施形態に係る半導体装置
であるＦｅＲＡＭの製造工程を示す断面図（その２）で
ある。
【図２４】 本発明の第２の実施形態に係る半導体装置
であるＦｅＲＡＭの製造工程を示す断面図（その３）で
ある。
【図２５】 本発明の第２の実施形態に係る半導体装置
であるＦｅＲＡＭの製造工程を示す断面図（その４）で
ある。
【図２６】 本発明の第２の実施形態に係る半導体装置
であるＦｅＲＡＭの製造工程を示す断面図（その５）で
ある。
【図２７】 本発明の第２の実施形態に係る半導体装置
であるＦｅＲＡＭの製造工程を示す断面図（その６）で
ある。
【図２８】 図２７（ｂ）に示される本発明の第２の実
施形態に係る半導体装置の平面図である。
【図２９】 図２８のII−II線断面図である。
【符号の説明】
１、７１・・・シリコン基板（半導体基板）、２、７２・・・
素子分離絶縁膜、３ａ、３ｂ、７１ａ・・・ウエル、４
ａ、４ｂ、７５ａ〜７５ｃ・・・不純物拡散領域、５、７
３・・・ゲート絶縁膜、６ａ、６ｂ、７４ａ、７４ｂ・・・ゲ
ート電極、７、７７・・・カバー絶縁膜、８ａ、８ｂ・・・高
融点金属シリサイド層、９・・・第１層間絶縁膜（第１絶
縁膜）、１０、７６・・・側壁絶縁膜、１１、８５・・・第１
導電膜、１１ａ、８５ａ・・・下部電極、１２、８６・・・強
誘電体膜、１２ａ、８６ａ・・・キャパシタ誘電体膜、１
３、８７・・・第２導電膜、１３ａ、８７ａ・・・上部電極、
１４、８９・・・第１キャパシタ保護絶縁膜、１４ａ・・・下
層保護絶縁膜、１４ｂ・・・上層保護絶縁膜、１６、９５・
・・第２キャパシタ保護絶縁膜、１７、９０・・・第２層間
絶縁膜（第２絶縁膜）、１７ａ〜１７ｇ、７８ａ〜７８
ｃ、９０ｂ・・・コンタクトホール、１７ｈ〜１７ｊ・・・下
部電極用コンタクトホール、１８、９６・・・第３絶縁
膜、１９・・・レジスト、１９ａ〜１９ｄ・・・ホール形成用
窓、２０・・・グルー膜、２１・・・タングステン膜、２１ａ
〜２１ｄ、７９、８１ａ、８１ｂ、９１、９３・・・プラ
グ、２２、８０ａ・・・酸化防止絶縁膜、２３ａ、２３ｃ
〜２３ｇ、９１ａ・・・一層目金属配線、２３ｂ・・・導電性
コンタクトパッド、５０、６０・・・チャンバ、５１、６
１・・・基板載置台、５３、６３・・・ガス分散板、５４、６
４・・・高周波電源、６２・・・低周波電源、７８・・・第１層
間絶縁膜、９０ａ、９２ａ・・・、ホール、９２・・・第３層
間絶縁膜、９４・・・第１絶縁膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F045 AA08 AB32 AC01 AC09 AC11 AC16 AC17 AD06 AD07 AE15 AE19 AF03 BB14 BB16 CB05 DC52 DP03 EH14 EH20 5F058 BA05 BA20 BD02 BD04 BF07 BF23 BF25 BF29 BF37 BF39 BF80 BJ02 5F083 FR02 GA27 JA15 JA17 JA33 JA35 JA38 JA39 JA40 JA43 JA45 JA53 MA06 MA16 MA17 MA20 NA01 PR21 PR34 PR40

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上方に形成された第１絶縁
    膜と、 下部電極、誘電体膜、及び上部電極を前記第１絶縁膜上
    に順に形成してなるキャパシタと、 前記誘電体膜と前記上部電極とを覆う第１キャパシタ保
    護絶縁膜と、 前記第１キャパシタ保護絶縁膜上に形成された第２キャ
    パシタ保護絶縁膜と、 前記第２キャパシタ保護絶縁膜上に形成された第２絶縁
    膜とを備え、 前記第２キャパシタ保護絶縁膜の炭素含有量が、前記第
    ２絶縁膜の炭素含有量よりも多いことを特徴とする半導
    体装置。
  2. 【請求項２】 半導体基板の上方に第１絶縁膜を形成す
    る工程と、 前記第１絶縁膜上に、順に、第１導電膜、強誘電体膜、
    及び第２導電膜を形成する工程と、 前記第２導電膜をパターニングしてキャパシタの上部電
    極を形成する工程と、 前記強誘電体膜をパターニングしてキャパシタの誘電体
    膜を形成する工程と、 前記第１導電膜をパターニングしてキャパシタの下部電
    極を形成する工程と、 前記誘電体膜と前記上部電極とを覆う第１キャパシタ保
    護絶縁膜を形成する工程と、 前記第１キャパシタ保護絶縁膜を覆う第２キャパシタ保
    護絶縁膜を、前記半導体基板にバイアス電圧を印加しな
    い状態で化学的気相成長法により形成する工程と、 前記第２キャパシタ保護絶縁膜上に、前記半導体基板に
    バイアス電圧を印加した状態で、化学的気相成長法によ
    り第２絶縁膜を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  3. 【請求項３】 前記第１キャパシタ保護絶縁膜を形成す
    る工程は、前記半導体基板にバイアス電圧が印加されな
    い状態で行われることを特徴とする請求項２に記載の半
    導体装置の製造方法。
  4. 【請求項４】 前記第２キャパシタ保護絶縁膜を形成す
    る工程は、前記第２絶縁膜を形成する工程よりも高い圧
    力中で行われることを特徴とする請求項２又は請求項３
    に記載の半導体装置の製造方法。
  5. 【請求項５】 前記第２キャパシタ保護絶縁膜を形成す
    る工程におけるプラズマ密度は、前記第２絶縁膜を形成
    する工程におけるプラズマ密度よりも低いことを特徴と
    する請求項２乃至請求項４のいずれか一項に記載の半導
    体装置の製造方法。
  6. 【請求項６】 前記第２キャパシタ保護絶縁膜を形成す
    る工程は、ＴＥＯＳを含む反応ガスを使用する化学的気
    相成長法により行われることを特徴とする請求項２乃至
    請求項５のいずれか一項に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記第２絶縁膜を形成する工程は、Si
    H4、Si2H6、Si3H8及びSiCl4のいずれかを含む反応ガス
    を使用する化学的気相成長法により行われることを特徴
    とする請求項２乃至請求項６のいずれかに記載の半導体
    装置の製造方法。
  8. 【請求項８】 前記第１キャパシタ保護絶縁膜を形成す
    る工程は、 前記誘電体膜と前記上部電極とを覆う下層保護絶縁膜を
    前記第１導電膜上に形成する工程と、 前記下層保護絶縁膜をパターニングして少なくとも前記
    誘電体膜上と前記上部電極上に残す工程と、 前記第１絶縁膜上と前記下層保護絶縁膜上とに上層保護
    絶縁膜を形成して、前記上層保護膜と前記下層保護膜と
    を前記第１キャパシタ保護絶縁膜として適用する工程と
    を有することを特徴とする特徴とする請求項２乃至請求
    項７のいずれか一項に記載の半導体装置の製造方法。
  9. 【請求項９】 前記キャパシタが複数形成され、 前記第１キャパシタ保護絶縁膜と第２キャパシタ保護絶
    縁膜との合計膜厚は、複数の前記上部電極の最小間隔の
    半分以下であることを特徴とする請求項２乃至請求項８
    のいずれか一項に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記第２絶縁膜を形成する工程は、 前記第２絶縁膜上に第３絶縁膜を形成する工程と、 前記第２絶縁膜と前記第３絶縁膜とを研磨して表面を平
    坦化する工程とを更に有することを特徴とする請求項２
    乃至請求項９のいずれか一項に記載の半導体装置の製造
    方法。
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