WO2005101508A1

WO2005101508A1 - 半導体装置及びその製造方法

Info

Publication number: WO2005101508A1
Application number: PCT/JP2004/004824
Authority: WO
Inventors: Tatsuya Yokota
Original assignee: Fujitsu Limited
Priority date: 2004-04-02
Filing date: 2004-04-02
Publication date: 2005-10-27

Abstract

　半導体基板（１）の上方に、下部電極膜（９）、強誘電体膜（１０）及び上部電極（１１）を備えた強誘電体キャパシタを形成する。また、保護膜として、酸化アルミニウム膜（１２、１３）を形成する。そして、SiF4、O2及びＡｒのみを原料ガスとして用いて高密度プラズマ法によりＦＳＧ膜（１４）を形成する。

Description

明細書

半導体装置及びその製造方法技術分野

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。背景技術

現在、プレーナ構造の強誘電体キャパシタを備えた強誘電体メモリが製されている。し力し、近時の高集積化の要請から、セル面積をより小さくすることが要求されている。また、高集積化のためには、隣り合う強誘電体キャパシタ同士の間隔を縮めたり、配線間隔を縮めたりすることも有効である。このため、近時、配線間隔の微細化が進むにつれて、低誘電膜プロセスが必要になってきている

D RAM等の半導体装置では、低誘電膜プロセスに好適な低誘電率層間絶縁膜として、例えば SOG (Spin On Glass) 膜が用いられている。

し力しながら、 S〇 G膜を強誘電体メモリに適用すると、強誘電体キャパシタの特性、特にスィツチング電荷量が低下してしまう。

特許文献 1

特開 2001— 284448号公報

特許文献 2 .

特開 2000— 82684号公報発明の開示

本発明の目的は、強誘電体キャパシタの特性を低下させることなく高集積を実現可能とすることができる半導体装置及びその製造方法を提供することにある。本願発明者は、 S OG膜を用いた場合に強誘電体キャパシタのスィッチング電荷量が低下する原因を突き止めるべく鋭意研究を重ねた結果、 S OG膜を形成する際に用いるガス（シラン）に水素が含有されており、この水素が強誘電体月莫まで拡散することにより、強誘電体膜の一部が還元されていることを見出した。そして、本願発明者は、水素を含まないガスを用いて低誘電率膜を層間絶縁膜として形成することにより、スィツチング電荷量の低下を抑制しながら、微細化の要請に応えることができることに想到した。

本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、水素を含有しないガスを用いて高密度プラズマ法により前記強誘電体キャパシタを覆う層間絶縁膜を形成する。図面の簡単な説明

図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

図 2 A乃至図 2 Kは、本発明の実施形態に係る強誘電体メモリの製造方法をェ程順に示す断面図である。

図 3は、スイッチング電荷量を示すグラフである。発明を実施するための最良の形態

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線 1 0 3、並びにビット線 1 0 3が延びる方向に対して垂直な方向に延びる複数本のワード線 1 0 4及びプレート線 1 0 5が設けられている。また、これらのビット線 1 0 3、ヮード線 1 0 4及びプレート線 1 0 5が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがァレイ状に配置されている。各メモリセルに ίま、強誘電体キャパシタ 1 0 1及ひ TVEO Sトランジスタ 1 0 2が設けられている。

MO Sトランジスタ 1 0 2のゲートはヮード線 1 0 4に接続されている。また、 MO Sトランジスタ 1 0 2の一方のソース · ドレインはビット線 1 0 3に接続され、他方のソース · ドレインは強誘電体キャパシタ 1 0 1の一方の電極に接続されている。そして、強誘電体キャパシタ 101の他方の電極がプレート線 10 5に接続されている。なお、各ヮード線 104及ぴプレート線 105は、それらが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。同様に、各ビット線 103は、それが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。ワード線 104及ぴプレート線 105が延びる方向、ビット線 103が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線 103、ワード線 104及ぴプレート線 105の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルァレイでは、強誘電体キヤパシタ 101に設けられた強誘電体膜の分極状態に応じて、データが記憶される次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。伹し、ここで fま、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図 2 A乃至図 2 Kは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図 2 Aに示すように、 S i基板等の半導体基板 1の表面に、素子活性領域を区画する素子分離絶縁膜 2を、例えばロコス（LO COS ： Local Oxidation of Silicon) 法により开成する。次に、素子分離絶縁膜 2により区画された素子活性領域内に、ゲート絶縁膜 3、ゲート電極 4、シリサイド層 5、サイドウォール 6、並びに低濃度拡散層 21及び高濃度拡散層 22 からなるソース ' ドレイン拡散層を備えたトランジスタ（MOSFET) を形成する。次いで、全面に、シリコン酸窒化膜 7を、 MOS FETを覆うようにして形成し、更に全面にシリコン酸ィ匕膜 8を形成する。シリコン酸窒化膜 7は、シリコン酸化膜 8を形成する際のゲート絶縁膜 3等の水素劣ィ匕を防止するために形成されている。

その後、シリコン酸化膜 8上に下部電極膜 9及ぴ強誘電体膜 10を順次形成する。下部電極膜 9は、例えば T i膜及ぴその上に形成された P t膜から構成される。また、強誘電体膜 10は、例えば PZT (Pb (Z r， T i) 0₃) 膜から構成される。続いて、強誘電体膜 10の結晶化ァニールを行う。次に、強誘電体膜 1 0上に上部電極膜を开成し、これをパターニングすることにより、上部電極 1 1を形成する。上部電極は、例えば I r O _x膜からなる。次いで、エッチングを用いたパターユングによる損傷を回復させるための酸素ァニールを行う。

その後、図 2 Bに示すように、 .強誘電体膜 1 0のパターニングを行うことにより、容量絶縁膜を形成する。続いて、剥がれ防止用の酸素ァニールを行う。

次に、図 2 Cに示すように、保護膜として A 1 ₂0₃膜 1 2をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素ァニールを行う。保護膜（A 1 ₂0₃膜 1 2 ) により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

その後、図 2 Dに示すように、 A 1 ₂0₃膜 1 2及び下部電極膜 9のパター二ングを行うことにより、下部電極を形成する。続いて、剥がれ防止用の酸素ァニ一ノレを行う。

次に、図 2 Eに示すように、保護膜として A 1 ₂0 ₃膜 1 3をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素ァニールを行う。

その後、図 2 Fに示すように、フッ素珪酸ガラス（F S G： fluorosilicate g lass) 力らなる層間絶縁膜 1 4を高密度プラズマ法により全面に形成する。このときの条件としては、 S i F ₄の流量： 5 0 s c c m〜l 0 0 s c c m、 0₂の流量： 2 0 0 s c c n！〜 3 0 0 s c c m, A rの流量： 3 0 0 s c c m〜 5 0 0 s c c m、 R Fパヮ一： 3 0 0 0 W〜5 0 0 0 W、 L Fパワー： 5 0 0 W〜1 0 0 0 W、成膜温度： 3 0 0 °C〜4 0 0 °Cとすることが好ましい。また、層間絶縁膜 1 4の厚さは、例えば 1 . 5 μ m程度である。

続いて、図 2 Gに示すように、 CMP (化学機械的研磨）法により、層間絶縁膜 1 4の平坦化を行う。次に、 N ₂0ガスを用いたプラズマ処理を行う。この結果、層間絶縁膜 1 4の表層部が若干窒ィ匕され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、 N又は Oの少なくとも一方が含まれたガスを用 V、ていれば有効的である。次レ、で、トランジスタの高濃度拡散層 2 2まで到達する孔を、層間絶縁膜 1 4、 A 1 ₂0₃膜 1 3、シリコン酸化膜 8及びシリコン酸窒化膜 7に形成する。その後、スパッタリング法により、 T i膜及び T i N膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、 CVD (化学気相成長）法にて W膜を埋め込み、 CMP 法により W膜の平坦化を行うことにより、 Wプラグ 15を形成する。

次に、図 2 Hに示すように、 Wプラグ 15の酸ィ匕防止膜として S i ON膜 16 を、例えばプラズマ増速 CVD法により形成する。

次いで、図 2 Iに示すように、上部電極 1 1まで到達する孔及ぴ下部電極（下部電極膜 9) まで到達する孔を、 S i ON膜 16、層間絶縁膜 14、 A1₂0₃ 膜 13及び Al ₂0₃膜 12に形成する。その後、損傷を回復させるために、酸素ァエールを行う。

続いて、図 2 Jに示すように、 S i ON膜 16をエッチバックにより全面にわたって除去することにより、 Wプラグ 15の表面を露出させる。次に、図 2Kに示すように、上部電極 11の表面の一部、下部電極（下部電極膜 9) の表面の一部、及 tAVプラグ 15の表面が露出した状態で、 A 1膜を形成し、この A 1膜のパターユングを行うことにより、 A1配線 17を形成する。このとき、例えば、 Wプラグ 15と上部電極 1 1又は下部電極とを A 1配線 1 7で互いに接続する。その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第 2層目以降の配線の形成等を行う。そして、例えば T EOS酸化膜及び S i N膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このように、本実施形態では、強誘電体キャパシタよりも上方に存在する層間絶縁膜のうちで最も下方に位置するもの（層間絶縁膜 14) の形成に当たり、水素を含有するガスを用いていないため、強誘電体キャパシタのスィツチング電荷量の低下を抑制することができる。また、層間絶縁膜 14が FSGから形成されているため、その誘電率は低く、微細化に対応することも可能である。一般に、微細化のために要求されている層間絶縁膜の比誘電率は 2. 7〜3. 4程度である。これに対し、 FS G膜の比誘電率は 3. 1〜3. 4程度であり、要求を満たしている。参考のために、 SOG膜の比誘電率は 2. 7程度である。また、従来の強誘電体メモリで用 ^ヽられているプラズマ T E O S (t etraethy 1 orthos i 1 i cat e) 膜の比誘電率は 4. 0程度である。ここで、本発明者が実際に行ったスィツチング電荷量に関する実験の結果について説明する。

本発明者は、上述の実施形態に倣って 2個の試料（実施例）を作製した。なお、フッ素珪酸ガラスからなる層間絶縁膜 14の形成に当たっては、 S i F₄の流量： 75 s c c m、 0₂の流量： 250 s c cm、 A rの流量： 400 s c c m 、 RFパワー： 350 OW、 LFパワー： 750W、成膜温度： 380°Cとした。また、比較のために、層間絶縁膜 14の代わりにプラズマ T EOS膜を形成した 2個の試料（比較例）も作製した。そして、これらの 4個の試料のスィッチング電荷量を測定した。この結果を図 3に示す。

図 3に示すように、本実施形態に係る方法により作製した試料 (HDP-FS G膜）でも、プラズマ TEOS膜を用いた試料と比較して遜色のないスィッチング電荷量が得られた。なお、プラズマ T EOS膜は、高いスイッチング電荷量が得られるものの、誘電率が高いため、半導体装置の微細化に好適であるとはいえない。また、 S OG膜を用いた場合のスイッチング電荷量は 10 ( f CZcm² ) 以下となる。

なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製している力本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、 M OSFET等のトランジスタに接続された Wプラグ等のコンタクトプラグの一部は、強誘電体キャパシタの下部電極に接続される。

また、強誘電体膜の材料は PZTに限定されるものではなく、例えば、 PZT に、 Ca、 S r、 La、 Nb、 Ta、 I r及び Z又は Wをドーピングしたものを用いることもできる。更に、 PZT系の膜以外に、 SBT系の膜や B i層状系の膜を形成してもよい。

また、強誘電体メモリのセルの構造は、 1 T 1 C型に限定されるものでなく、 2T 2 C型であってもよい。

また、強誘電体キャパシタよりも上方に存在する層間絶縁膜のうちで下から 2 番目以降のものについては、水素を含有したガスを用いて形成してもよいが、特性上は、水素を含有しないガスを用いて形成することが好ましい。産業上の利用可能性

以上詳述したように、本発明によれば、強誘電体キャパシタの特性を回避しながら、低誘電率膜を形成することができる。このため、強誘電体メモリの微細ィ匕に好適である。

Claims

請求の範囲

1 . 半導体基板と、

前記半導体基板の上方に形成された強誘電体キャパシタと、

前記強誘電体キャパシタを覆い、フッ素珪素ガラスからなる層間絶縁膜と、を有することを特徴とする半導体装置。

2. 前記強誘電体キャパシタの上方に形成された 1以上の配線層を有しており前記層間絶縁膜は、前記 1以上の配線層のうちで最も下方に位置するものと前記強誘電体キャパシタとの間に形成されていることを特徴とする請求項 1に記載の半導体装置。

3. 前記強誘電体キャパシタと前記層間絶縁膜との間に形成された保護膜を有することを特 ί敷とする請求項 1に記載の半導体装置。

4 . 前記保護膜は、酸化アルミニウムからなることを特徴とする請求項 3に記載の半導体装置。

5. 前記半導体基板の表面に形成され、前記強誘電体キャパシタに設けられた一方の電極に接続されたトランジスタを有することを特徴とする請求項 1に記載の半導体装置。

6 . 半導体基板の上方に強誘電体キャパシタを形成する工程と、

水素を含有しなレ、ガスを用レ、て高密度プラズマ法により前記強誘電体キャパシタを覆う層間絶縁膜を形成する工程と、

を有することを特 ί敷とする半導体装置の製造方法。

7 . 前記層曰絶縁膜として、フッ素珪素ガラス膜を形成することを特徴とする請求項 6に記載の半導体装置の製造方法。

8 . 前記強誘電体キャパシタを形成する工程と前記層間絶縁膜を形成する工程との間〖こ、前記強誘電体キャパシタを覆う保護膜を形成する工程を有することを特徴とする請求項 6に記載の半導体装置の製造方法。

9 . 前記保護膜として、酸化アルミニウム膜を形成することを特徴とする請求項 8に記載の半導体装置の製造方法。

1 0 . 前記層間絶縁膜を形成する際に、 S i F ₄、 O ₂及ぴ A rのみを原料ガスとして用いることを特徴とする請求項 6に記載の半導体装置の製造方法。

1 1 . 前記強誘電体キャパシタの上方に 1以上の配線層を形成する工程を有し前記層間絶縁膜を、前記 1以上の配線層のうちで最も下方に位置するものと前記強誘電体キャパシタとの間に形成することを特徴とする請求項 6に記載の半導体装置の製造方法。

1 2. 前記層間絶縁膜に対して、 N又は Oの少なくとも一方を含有するガスを用いてプラズマ処理を施す工程を有することを特徴とする請求項 6に記載の半導体装置の製造方法。

1 3 . 前記強誘電体キャパシタを形成する工程の前に、前記半導体基板の表面に、前言己強誘電体キャパシタに設けられた一方の電極に接続されるトランジスタを形成する工程を有することを特徴とする請求項 6に記載の半導体装置の製造方法。