JP4968063B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。

近年、キャパシタの誘電体膜として強誘電体膜を用いることが注目されている。このようなキャパシタは強誘電体キャパシタとよばれ、強誘電体キャパシタを備えた強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）は不揮発性メモリである。そして、強誘電体メモリには、高速動作が可能である、消費電力が低い、書き込み／読み出し耐久性に優れている等の長所があり、今後の更なる発展が見込まれている。

しかしながら、強誘電体キャパシタには、外部からの水素ガス及び水分によりその特性が劣化しやすいという性質がある。例えば、Ｐｔ膜よりなる下部電極と、ＰｂＺｒ_１−ｘＴｉ_ｘＯ_３膜（ＰＺＴ膜）よりなる強誘電体膜と、Ｐｔ膜よりなる上部電極とが順次積層されて構成された強誘電体キャパシタでは、水素分圧４０Ｐａ（０．３Ｔｏｒｒ）程度の雰囲気にて２００℃程度の温度に基板を加熱すると、ＰＺＴ膜の強誘電体特性がほぼ失われてしまうことが知られている。また、強誘電体キャパシタが水分を吸着した状態又は水分が強誘電体キャパシタの近傍に存在する状態にて熱処理を行うと、強誘電体キャパシタの強誘電体膜の強誘電性が著しく劣化してしまうことも知られている。

このような強誘電体キャパシタの性質のため、強誘電体メモリの製造工程においては、強誘電体膜を形成した後のプロセスとして可能な限り水分の発生が少なく且つ低温のプロセスが選択されている。また、層間絶縁膜を成膜するプロセスには、例えば水素の発生量の比較的少ない原料ガスを用いたＣＶＤ（Chemical Vapor Deposition）法等による成膜プロセスが選択されている。更には、水素及び水分による強誘電体膜の劣化を防止する技術として、強誘電体キャパシタを覆うように酸化アルミニウム膜を形成する技術及び強誘電体キャパシタ上に形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術等が提案されている。これは、酸化アルミニウム膜は、水素及び水分の拡散を防止する機能を有しているためである。このため、これらの技術によれば、水素及び水分が強誘電体膜に達することを防止して、水素及び水分による強誘電体膜の劣化を防止することが可能となる。

このような技術は、例えば特許文献１〜５に記載されている。

また、強誘電体キャパシタを形成した後には、Ａｌ配線を形成し、更にプラズマＣＶＤ法等により酸化膜を層間絶縁膜として形成する。この酸化膜の形成時にも、強誘電体キャパシタの劣化が生じることがある。このため、層間絶縁膜を形成する前に、Ａｌ配線を覆う酸化アルミニウム膜を形成している。

しかしながら、酸化アルミニウム膜のエッチングは困難である。上層の配線とＡｌ配線との導通を確保するためには、酸化アルミニウム膜をエッチングしてビアホールを形成する必要があるが、この加工が困難である。このため、ビアホールの径が設計値より小さくなったり、ビアプラグとして形成しようとするタングステンプラグの状態がエッチングデポ物の影響により異常なものになったりして、コンタクト不良が生じることがある。この結果、設計マージンが狭くなり、安定した特性を得ることが困難となり、歩留りの低下につながっている。

特開２００３−１９７８７８号公報 特開２００１−６８６３９号公報 特開２００３−１７４１４５号公報 特開２００２−１７６１４９号公報 特開２００３−１００９９４号公報 特開昭６０−２６２４４３号公報 特開昭６３−１１７４２９号公報 特開平１０−２５６２５４号公報

本発明の目的は、強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供することにある。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、Ａｌ配線を覆う酸化アルミニウム膜は、水素及び水分の侵入を防止する膜として機能しているというよりも、むしろ、プラズマ酸化膜の形成時の強誘電体キャパシタへのプラズマダメージを抑制する膜として機能していることを見出した。従って、Ａｌ配線を覆う膜は、水素及び水分の侵入を防止する膜である必要はなく、他の絶縁膜であってもプラズマダメージを抑制することができれば、少なくとも従来と同等の特性を得ることができる。更に、酸化アルミニウム膜よりも加工しやすい膜を用いれば、安定した特性を得ることも可能である。このような見解に基づき、本願発明者は、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置には、半導体基板の上方に形成された、強誘電体膜を備えた強誘電体キャパシタと、前記強誘電体キャパシタを覆う層間絶縁膜と、前記層間絶縁膜上に形成された配線パターンと、前記配線パターンを覆うシリコン酸化膜と、前記シリコン酸化膜を覆い、表面が平坦化された第１高密度プラズマ酸化膜と、前記第１高密度プラズマ酸化膜上に形成された酸化アルミニウム膜と、前記酸化アルミニウム膜上に形成された第２高密度プラズマ酸化膜と、前記第２高密度プラズマ酸化膜、前記酸化アルミニウム膜、前記第１高密度プラズマ酸化膜及び前記前記シリコン酸化膜に、前記配線パターンまで到達するように形成されたビアホールと、前記ビアホールの内部に形成された導電プラグと、が設けられている。

本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体膜を備えた強誘電体キャパシタを形成し、前記強誘電体キャパシタを覆う層間絶縁膜を形成し、前記層間絶縁膜上に配線パターンを形成し、前記配線パターンを覆うシリコン酸化膜を形成し、前記シリコン酸化膜を覆う第１高密度プラズマ酸化膜を形成し、前記第１高密度プラズマ酸化膜を平坦化し、平坦化された前記第１高密度プラズマ酸化膜上に酸化アルミニウム膜を形成し、前記酸化アルミニウム膜上に第２高密度プラズマ酸化膜を形成し、前記第２高密度プラズマ酸化膜、前記酸化アルミニウム膜、前記第１高密度プラズマ酸化膜及び前記前記シリコン酸化膜に、前記配線パターンまで到達するビアホールを形成し、前記ビアホールの内部に導電プラグを埋め込む。

図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｂは、図２Ａに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｃは、図２Ｂに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｄは、図２Ｃに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｅは、図２Ｄに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｆは、図２Ｅに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｇは、図２Ｆに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｈは、図２Ｇに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｉは、図２Ｈに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｊは、図２Ｉに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｋは、図２Ｊに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｌは、図２Ｋに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ｍは、図２Ｌに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３は、強誘電体メモリの他の実施形態を示す断面図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｍは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local
Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。このトランジスタは、図１中のＭＯＳトランジスタ１０２に相当する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ_２膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８ａとしては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。

その後、Ｎ_２雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ_２Ｏ_３膜８ｂを形成する。Ａｌ_２Ｏ_３膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。

次に、同じく図２Ａに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＬＺＴ膜を形成する。次いで、Ａｒ及びＯ_２を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、強誘電体膜１０が完全に結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。

その後、同じく図２Ａに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、例えば、スパッタ法により、厚さが２００ｎｍ乃至３００ｎｍ程度の酸化イリジウム膜を形成する。

続いて、上部電極膜１１をパターニングすることにより、図２Ｂに示すように、上部電極１１ａを形成する。次に、パターニングによる損傷等を回復させるための酸素を含有する雰囲気中での熱処理を行う。次に、強誘電体膜１０のパターニングを行うことにより、同じく図２Ｂに示すように、容量絶縁膜１０ａを形成する。続いて、後に形成するＡｌ_２Ｏ_３膜の剥がれ防止用の酸素アニールを行う。

次いで、図２Ｃに示すように、保護膜としてＡｌ_２Ｏ_３膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ_２Ｏ_３膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。

その後、図２Ｄに示すように、Ａｌ_２Ｏ_３膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ_２Ｏ_３膜の剥がれ防止用の酸素アニールを行う。下部電極９ａ、容量絶縁膜１０ａ及び上部電極１１ａを備えた強誘電体キャパシタは、図１中の強誘電体キャパシタ１０１に相当する。

続いて、図２Ｅに示すように、保護膜としてＡｌ_２Ｏ_３膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。

次に、図２Ｆに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。

次いで、図２Ｇに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ_２Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２上のシリサイド層５まで到達する孔を、層間絶縁膜１４、Ａｌ_２Ｏ_３膜１３、シリコン酸化膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。

その後、図２Ｈに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。

続いて、図２Ｉに示すように、上部電極１１ａまで到達するコンタクトホール４０ｔ及び下部電極９ａまで到達するコンタクトホール４０ｂを、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ_２Ｏ_３膜１３及びＡｌ_２Ｏ_３膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。

次に、図２Ｊに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次いで、図２Ｋに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａとをＡｌ配線１７の一部で互いに接続する。

その後、図２Ｌに示すように、Ａｌ配線１７を覆うシリコン酸化膜１８をスパッタ法により形成する。このときの条件に関し、例えば、ＲＦパワーを２ｋＷとし、周波数を１３．５６ＭＨｚとし、Ａｒガス及びＯ_２ガスの流量を夫々１８ｓｃｃｍ、２ｓｃｃｍとし、チャンバ内圧力を１Ｐａとする。この結果、シリコン酸化膜１８は３０ｎｍ／分程度の速度で成長する。シリコン酸化膜１８の厚さは、例えば２０ｎｍ乃至１００ｎｍ程度とする。このような条件でシリコン酸化膜１８を形成すると、既に形成されている強誘電体キャパシタにはプラズマ処理に伴うダメージは生じない。なお、シリコン酸化膜１８の厚さが２０ｎｍ未満であると、後のプラズマ処理による強誘電体キャパシタのダメージを十分に抑制することができないことがある。但し、この効果は、シリコン酸化膜１８の厚さが１００ｎｍあれば十分であり、これを超えると飽和状態に近くなる。

続いて、同じく図２Ｌに示すように、全面に高密度プラズマ酸化膜１９を形成し、その表面を平坦化する。次に、高密度プラズマ酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ_２Ｏ_３膜２０を形成する。更に、Ａｌ_２Ｏ_３膜２０上に高密度プラズマ酸化膜２３を形成する。

本実施形態では、高密度プラズマ酸化膜１９の形成前に酸化アルミニウム膜を形成していないが、その代わりにスパッタ法によりシリコン酸化膜１８を形成している。このシリコン酸化膜１８も、従来形成している酸化アルミニウム膜と同様に、高密度プラズマ酸化膜１９の形成時に生じる虞のある強誘電体キャパシタのプラズマダメージを抑制することができる。

高密度プラズマ酸化膜２３の形成後には、図２Ｍに示すように、高密度プラズマ酸化膜２３、Ａｌ_２Ｏ_３膜２０、高密度プラズマ酸化膜１９及びシリコン酸化膜１８に、Ａｌ配線１７まで到達するビアホールを形成し、その内部にタングステンプラグ２４を埋め込む。

本実施形態では、プラズマダメージを抑制する膜としてシリコン酸化膜１８を形成しており、シリコン酸化膜１８の加工は酸化アルミニウム膜よりも容易であるため、所望の形状のビアホールを容易に形成することができる。このため、従来のようなビアホールの狭小化及びエッチングデポ物に伴う不具合等を回避することができる。

そして、タングステンプラグ２４の形成後には、同じく図２Ｍに示すように、配線２５、高密度プラズマ膜２６、Ａｌ_２Ｏ_３膜２７、高密度プラズマ膜２８、タングステンプラグ２９、Ａｌ配線３０、ＴＥＯＳ酸化膜３２、パッドシリコン酸化膜３３及びパッド開口部３４の形成を行う。パッド開口部３４から露出したＡｌ配線３０の一部がパッドとして用いられる。

このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。

このように、本実施形態によれば、プラズマダメージを抑制するシリコン酸化膜１８を形成しているため、その後に形成する高密度プラズマ酸化膜１９の形成時においても強誘電体キャパシタにプラズマダメージが及ぶことはない。また、シリコン酸化膜１８は酸化アルミニウム膜よりも加工しやすいため、設計通りのコンタクトホールを容易に形成することができる。なお、外部からの水素及び水分の侵入を抑制することに関しては、スパッタ法で形成したシリコン酸化膜１８は比較的緻密ではなく、その吸湿性が高いので、水分の透過を抑制することができる。また、シリコン酸化膜１８よりも上方又は下方に複数のＡｌ_２Ｏ_３膜を形成している。従って、特に問題が生じることはない。

なお、Ａｌ配線１７を覆う絶縁膜は、その形成時における強誘電体キャパシタへの損傷の程度が酸化アルミニウム膜のそれ以下であれば、上述のようなシリコン酸化膜１８に限定されない。例えば、厚さが２０ｎｍ以上のＣＶＤ酸化膜を減圧又は常圧下で形成してもよい。ＣＶＤ酸化膜には、酸化アルミニウム膜と比較して成長速度が速く、スループットが向上するという利点もある。但し、減圧ＣＶＤ法で形成する場合には、雰囲気の温度を６００℃とすることが好ましい。雰囲気の温度を６００℃よりも高いものとすると、Ａｌ配線１７が融け出したり、強誘電体キャパシタの特性が劣化したりする虞があるからである。また、常圧ＣＶＤ法で形成する場合には、雰囲気の温度を３００℃乃至６００℃、特に３００℃乃至５００℃とすることが好ましい。この温度範囲から外れると、強誘電体キャパシタの特性が劣化したり、十分な成膜速度を得にくくなったりするからである。即ち、Ａｌの融点が６６０℃程度であるため、雰囲気の温度が３００℃〜６００℃であれば、ＣＶＤ酸化膜を形成することが可能である。特に、雰囲気温度は４５０℃以下であることが好ましい。

また、原料としてＴＥＯＳを用い、酸化剤としてオゾンを用いて、厚さが２０ｎｍ以上のオゾンＴＥＯＳ酸化膜を形成してもよい。オゾンＴＥＯＳ酸化膜も比較的緻密ではなく、その吸湿性が高いので、水分の透過を抑制することができる。なお、オゾンＴＥＯＳ酸化膜を形成する場合、雰囲気の温度を４００℃乃至６００℃とすることが好ましい。上述のように、雰囲気の温度を６００℃よりも高いものとすると、Ａｌ配線１７が融け出したり、強誘電体キャパシタの特性が劣化したりする虞がある。

２周波アンバイアスプラズマＣＶＤ法で、基板にバイアスを印加することなくプラズマＣＶＤ酸化膜を形成してもよい。この場合の条件に関しては、例えば、ソースＲＦパワーを３ｋＷとし、ＳｉＨ_４ガス、Ｏ_２ガス及びＡｒガスの流量を夫々７０ｓｃｃｍ、５２５ｓｃｃｍ、４２０ｓｃｃｍとし、温度を３００℃とする。この結果、プラズマＣＶＤ酸化膜は５３０ｎｍ／分程度の速度で成長する。プラズマＣＶＤ酸化膜の厚さは、例えば２０ｎｍ以上とする。このような方法で形成した酸化膜も水分の透過を抑制することができる。また、基板にバイアスが印加されないため、プラズマダメージも抑制される。

厚さが２０ｎｍ以上のＳＯＧ（Spin On Glass）膜等の塗布型酸化膜を形成してもよい。この場合、例えば、スピンコートによりＳＯＧの原料を塗布した後、アニール処理を行えばよい。ＳＯＧの原料としては、例えば、ポリシラザン、低吸水率ＳＯＧ用の水素シルセスキオキサン、フッ素含有水素シルセスキオキサン及びシリカ系ポーラス材料等が挙げられる。塗布型酸化膜の吸湿性も高いので、水分の透過を抑制することができる。

ポリイミド膜を形成してもよい。この場合、例えば、スピンコートによりポリイミドの材料を１２００ｎｍの厚さで塗布した後、熱処理により硬化させ、その後アッシングによりエッチバックする。熱処理に当たっては、例えば、温度を３１０℃とし、Ｎ_２ガスの流量を１００ｓｌｍとし、処理時間を４０分間とする。また、エッチバックの際には、例えば、５００ｎｍの厚さを除去し、７００ｎｍ程度残すようにする。ポリイミド膜も水分の透過を抑制することができる。

酸素ラジカル又は酸素プラズマ等によりＡｌ配線１７の表面を酸化することにより酸化膜を形成してもよい。この場合、例えば、ソースマイクロ波の周波数を２．４５ＧＨｚ、出力を１４００Ｗとし、チャンバ内圧力を１３３．３Ｐａ（１Ｔｏｒｒ）とし、Ｏ_２ガス及びＮ_２ガスの流量を夫々１３５０ｓｃｃｍ、１５０ｓｃｃｍとし、温度を２００℃とし、処理時間を７０秒間とする。例えばダウンフロー型のアッシャ等を用いて酸素ラジカルにより処理すれば、この処理の際にもプラズマダメージは生じない。また、２周波型プラズマ装置等を用いて基板にかかるバイアス電圧を制御しながら、酸素プラズマにより処理すれば、この処理の際にもプラズマダメージは生じない。そして、これらの処理の結果、Ａｌ配線１７の表面の組成がアルミナのそれに近づき、水分の透過を抑制することができる。なお、この方法でＡｌ配線１７の表面を酸化しても、酸化アルミニウム膜を堆積させた場合と比較すると、後の工程でビアホールを形成しやすい。

不純物を含んだ酸化膜を形成してもよい。このような酸化膜としては、例えばＰＳＧ（Phospho-Silicate Glass）膜、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜及び
ＦＳＧ（Fluoro-Silicate Glass）膜等が挙げられる。この場合、例えば、リン、ボロン又はフッ素等の不純物を含有するスパッタターゲットを用いてスパッタ成膜を行えばよい。また、リン、ボロン又はフッ素等の不純物を含有するソースガスを用いて常圧ＣＶＤ法又は減圧ＣＶＤ法により酸化膜を形成してもよい。ソースガスとしては、例えばＰＨ_３、Ｂ_２Ｈ_６、ＰＯ（ＯＣＨ_３）_３、Ｂ（ＯＣＨ_３）_３、ＳｉＦ_４及びＣＦ_４等が挙げられる。膜中のＰ濃度は０〜７重量％程度とすることが好ましく、また、膜中のＢ濃度は０〜７重量％程度とすることが好ましい。また、ＦＳＧ膜を形成する条件の例としては、ソースＲＦのパワーを３．５ｋＷ、周波数を４００ｋＨｚとし、ＳｉＦ_４ガス、ＳｉＨ_４ガス、Ｏ_２ガス及びＡｒガスの流量を夫々７５ｓｃｃｍ、８ｓｃｃｍ、１７５ｓｃｃｍ、９０ｓｃｃｍとし、温度を４２０℃とする。この結果、酸化膜は４７０ｎｍ／分程度の速度で成長し、膜中のＦ濃度は１１原子％程度となる。また、その屈折率は１．４２程度となる。なお、ＦＳＧ膜を形成する際には、２周波型のプラズマ装置を用いて、基板にバイアスを印加することなく成膜を行うことが好ましい。

このような不純物を含有する酸化膜の吸湿性は、含有しない酸化膜のそれよりも高い。このため、より水分の透過を抑制することができる。

なお、上述の実施形態では、高密度プラズマ酸化膜１９と高密度プラズマ酸化膜２３との間にＡｌ_２Ｏ_３膜２０を形成しているが、図３に示すように、Ａｌ_２Ｏ_３膜２０及び高密度プラズマ酸化膜２３を形成せずに、高密度プラズマ酸化膜１９を厚く形成してもよい。

また、シリコン酸化膜１８を形成した後には、Ｎ_２アニール等を行うか、又は窒素ガス等を用いて発生させたプラズマ雰囲気中で熱処理を行うことが好ましい。これらの処理の結果、脱水及び表面の窒化等によりシリコン酸化膜１８が改質し、より吸湿性が向上する。

更に、強誘電体膜としては、ＰＺＴ（ＰｂＺｒ_１−ｘＴｉ_ｘＯ_３）膜、ＰＺＴ膜にＬａ、Ｃａ、Ｓｒ、Ｓｉ等を微量添加した膜等のペロブスカイト構造の化合物膜や、（ＳｒＢｉ_２Ｔａ_ｘＮｂ_１−ｘＯ_９）膜、Ｂｉ_４Ｔｉ_２Ｏ_１２膜等のＢｉ層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により強誘電体膜を形成することができる。

なお、特許文献６には、層間絶縁膜のカバレッジの向上を目的として、配線上に高周波バイアスを印加して配線上にスパッタ酸化膜を形成することが記載されている。しかし、この方法を強誘電体メモリに適用すると、高周波バイアスの印加に伴ってスパッタ酸化膜の形成時に強誘電体キャパシタに多大なダメージが生じてしまう。

また、特許文献７には、配線及びパッシベーション膜におけるクラックの発生の防止を目的として、種々のパッシベーション膜を形成することが記載されている。しかし、複数の膜を形成しているため、工程が煩雑である。また、十分にプラズマダメージを抑制することも困難である。

また、特許文献８には、カバレッジの向上等を目的として、Ａｌ配線の角を削った後に、スパッタ酸化膜を形成することが記載されている。しかし、この方法を強誘電体メモリに適用すると、スパッタ酸化膜の形成時に強誘電体キャパシタにダメージが生じてしまう。

以上詳述したように、本発明によれば、配線に達するビアホールを容易に形成することができる。このため、ビアホールの形成に伴う不具合が解消され、所望の特性を安定して得ることができ、歩留りが向上する。

Claims (9)

1. 半導体基板の上方に形成された、強誘電体膜を備えた強誘電体キャパシタと、
   前記強誘電体キャパシタを覆う層間絶縁膜と、
   前記層間絶縁膜上に形成された配線パターンと、
   前記配線パターンを覆うシリコン酸化膜と、
   前記シリコン酸化膜を覆い、表面が平坦化された第１高密度プラズマ酸化膜と、
   前記第１高密度プラズマ酸化膜上に形成された酸化アルミニウム膜と、
   前記酸化アルミニウム膜上に形成された第２高密度プラズマ酸化膜と、
   前記第２高密度プラズマ酸化膜、前記酸化アルミニウム膜、前記第１高密度プラズマ酸化膜及び前記前記シリコン酸化膜に、前記配線パターンまで到達するように形成されたビアホールと、
   前記ビアホールの内部に形成された導電プラグと、
   を有することを特徴とする半導体装置。
2. 半導体基板の上方に強誘電体膜を備えた強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に配線パターンを形成する工程と、
   前記配線パターンを覆うシリコン酸化膜を形成する工程と、
   前記シリコン酸化膜を覆う第１高密度プラズマ酸化膜を形成する工程と、
   前記第１高密度プラズマ酸化膜を平坦化する工程と、
   平坦化された前記第１高密度プラズマ酸化膜上に酸化アルミニウム膜を形成する工程と、
   前記酸化アルミニウム膜上に第２高密度プラズマ酸化膜を形成する工程と、
   前記第２高密度プラズマ酸化膜、前記酸化アルミニウム膜、前記第１高密度プラズマ酸化膜及び前記前記シリコン酸化膜に、前記配線パターンまで到達するビアホールを形成する工程と、
   前記ビアホールの内部に導電プラグを埋め込む工程と、
   を有することを特徴とする半導体装置の製造方法。
3. 前記シリコン酸化膜は、スパッタ法を用いて形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記シリコン酸化膜として、減圧ＣＶＤ法により６００℃以下で酸化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記シリコン酸化膜として、常圧ＣＶＤ法により３００℃乃至５００℃で酸化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
6. 前記シリコン酸化膜として、原料としてテトラエチルオルソシリケートを用い、酸化剤としてオゾンを用いて酸化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
7. 前記シリコン酸化膜として、２周波アンバイアスプラズマＣＶＤ法により酸化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
8. 前記シリコン酸化膜として、塗布型酸化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
9. 前記配線パターンとして、Ａｌを含有する金属配線を形成することを特徴とする請求項２に記載の半導体装置の製造方法。

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