JP2003209223A - 半導体素子およびその製造方法 - Google Patents

半導体素子およびその製造方法

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JP2003209223A JP2002005975A JP2002005975A JP2003209223A JP 2003209223 A JP2003209223 A JP 2003209223A JP 2002005975 A JP2002005975 A JP 2002005975A JP 2002005975 A JP2002005975 A JP 2002005975A JP 2003209223 A JP2003209223 A JP 2003209223A
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wiring layer
film
ferroelectric
upper electrode
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Masaru Koizumi
賢 小泉
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 強誘電体特性の劣化を抑制する。 【解決手段】 基板１２上に設けられた、第１電極１
８、第２電極２２及び制御電極１４を含むトランジスタ
を備える積層体１０と、下部電極５０、強誘電体膜５２
及び上部電極５４を含む強誘電体キャパシタ５６とを具
える強誘電体メモリのうち、上部電極と第１または第２
電極のいずれか一方とを電気的に接続する第１配線層６
６を形成する第１工程と、第１配線層を酸化処理するこ
とにより、当該第１配線層上に、当該第１配線層の自然
酸化膜の膜厚の２倍以上であってかつ８倍以下の膜厚を
有する酸化膜７２を形成する第２工程とを、半導体素子
の製造プロセスに用いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法、特に不揮発性強誘電体メモリの製造方法に関するも
のである。
【０００２】
【従来の技術】近年、種々の半導体メモリの高集積化が
進めらているなか、不揮発性メモリである強誘電体メモ
リが特に注目されている。強誘電体メモリは、電荷を蓄
積記憶するキャパシタに強誘電体膜を用いており、強誘
電体の自発分極による電界の反転とその保持機能とを利
用したメモリである。強誘電体メモリは、例えば、トラ
ンジスタと強誘電体キャパシタとによって構成されたセ
ル構造を有している。
【０００３】このような強誘電体メモリセルの一構成例
として、２つのトランジスタと２つの強誘電体キャパシ
タとで構成される２Ｔ２Ｃ(2Transistor&2Capacitor)型
メモリセルがある。２Ｔ２Ｃ型メモリセルは、データの
書き換え回数によってキャパシタでの分極量が減少する
ファティーグ(Fatigue)耐性に優れているため、安定に
動作する。しかし、この型のメモリセルは、１メモリセ
ル当たりの占有面積が大きいため、高集積化には不向き
である。
【０００４】そこで、１Ｔ１Ｃ型メモリセルを高集積化
するための研究が行われているが、現状では、当該メモ
リセルの安定動作を確保するための課題も多い。
【０００５】そこで、従来より、１Ｔ１Ｃ型や２Ｔ２Ｃ
型等のメモリセルの構成を考慮するとともに、１メモリ
セルの占有面積の縮小化を図る研究が行われている。
【０００６】また、その一方で、強誘電体メモリを論理
ＬＳＩに組み込むことにより、すなわち、同一基板上に
強誘電体メモリと論理ＬＳＩとを混載することにより、
更に複雑な機能を実現するための研究が行われている。
【０００７】
【発明が解決しようとする課題】しかしながら、強誘電
体メモリと論理ＬＳＩとを同一基板上に混載する場合、
強誘電体メモリは、論理ＬＳＩ製造プロセスである還元
性雰囲気下での熱処理に晒される。この還元性雰囲気下
での熱処理には、水素（Ｈ2）ガス含有雰囲気下での、
層間絶縁膜、パッシベーション膜及びモールド等の形成
工程等が含まれている。よって、強誘電体キャパシタを
構成する強誘電体膜が還元性雰囲気下での熱処理による
影響を受けるので、強誘電体膜の特性（以下、単に強誘
電体特性という。）が劣化することが知られている。
【０００８】そこで、強誘電体キャパシタ表面を、酸化
タンタル（ＴａＯ）、酸化アルミ（ＡｌＯ）もしくは酸
化チタン（ＴｉＯ）等のカバー膜で覆い強誘電体膜を保
護することにより、強誘電体特性の劣化を防止する方法
が提案されている。
【０００９】しかし、カバー膜は、膜質が不安定である
（ＴａＯ等）もしくは後工程のドライエッチング等の膜
加工が困難である（ＡｌＯ，ＴｉＯ等）等の問題に加
え、当該カバー膜を加工するためのマスク等が更に必要
となるため、製造工程が複雑になるという問題をかかえ
ている。
【００１０】よって、上述の種々の問題点を技術的に解
決する手法の出現が望まれていた。
【００１１】
【課題を解決するための手段】先ず第一に、上述した還
元性雰囲気下において、金属酸化物である強誘電体膜が
還元され、その結果、強誘電体膜の疲労によって強誘電
体特性が劣化することが判った。
【００１２】第二に、強誘電体メモリを形成する際に構
成される多層配線構造のうち、金属配線層は、金属配線
層に接触して形成される層間絶縁膜中の水分によって酸
化され、この酸化で発生する水素によっても、強誘電体
メモリの強誘電体特性が劣化することが判った。
【００１３】しかしながら、この強誘電体特性が劣化し
た強誘電体メモリに対し、特性回復のための酸化性雰囲
気下での熱処理を行うことは、事実上困難である。
【００１４】第三に、強誘電体膜が圧電特性を有する圧
電材料であることに注目して特性劣化の原因を探った。
その結果、強誘電体膜と接触して形成されている層間絶
縁膜は、吸湿や応力によるクラック（亀裂）発生を防止
するために敢えて圧縮応力を有するように構成されてい
る。そのため、強誘電体膜は、層間絶縁膜と接触するこ
とによって分極を起こし、強誘電体特性が劣化すること
が判った。
【００１５】そこで、上述の問題を解決するため、この
発明は下記のような構成上の特徴を有する。
【００１６】すなわち、この発明の第１の半導体素子に
よれば、第１電極、第２電極及び制御電極を含むトラン
ジスタと、下部電極、強誘電体膜及び上部電極を含むキ
ャパシタとを具える強誘電体メモリが基板上に設けられ
ており、この半導体素子は、上部電極と第１または第２
電極のいずれか一方とを電気的に接続する第１配線層
と、この第１配線層を酸化処理して形成される酸化膜と
を具えており、この酸化膜の膜厚は、当該第１配線層の
自然酸化膜の膜厚の２倍以上であってかつ８倍以下とす
る。
【００１７】このような構成とすることにより、強誘電
体膜が水素に晒されることを抑制することができる。な
ぜなら、第１配線層を酸化処理して得られる酸化膜によ
って、水素ガスが配線層中に拡散することを抑制できる
だけでなく、第１配線層に層間絶縁膜が直接接触しない
領域を形成でき、水素の発生をも抑制できる。
【００１８】また、この発明の第２の半導体素子によれ
ば、第１電極、第２電極及び制御電極を含むトランジス
タと、下部電極、強誘電体膜及び上部電極を含むキャパ
シタとを具える強誘電体メモリが基板上に設けられてお
り、この半導体素子の第１配線層は、上部電極を上側か
ら覆い隠すように形成されている。
【００１９】このような構成とすることにより、強誘電
体膜が受ける層間絶縁膜の圧縮応力による影響を、配線
層で上部配線を覆い保護することにより抑制することが
できる。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態につき説明する。尚、各図は、この発明が
理解できる程度に各構成成分の形状、大きさ及び配置関
係を概略的に示してあるに過ぎず、従って、この発明を
図示例に限定するものではない。また、平面図と称する
なかには、上に重なった部材や構造により視界から隠れ
た線を図示していないものもある。また、図を分かり易
くするために、断面を示すハッチング（斜線）は、一部
分を除き省略してある。尚、以下の説明は、単なる好適
例に過ぎず、また、例示した数値的条件は何らこれに限
定されない。
【００２１】また、以下の説明においては、一例とし
て、共通基板に、トランジスタの主要の構成要素を作り
込んで形成されている積層体に、強誘電体キャパシタが
設けられている構成の半導体素子につき説明する。従っ
て、各実施の形態の説明に先立ち、各実施の形態に共通
の積層体及び強誘電体キャパシタにつき、その概要を説
明する。
【００２２】また、図１及び図２は、第１の実施の形態
の説明に供する製造工程図である。図３は、第２の実施
の形態の説明に供する製造工程図である。図４は、第３
の実施の形態の説明に供する製造工程図である。図５
は、第４の実施の形態の説明に供する製造工程図であ
る。また、図６は、各実施の形態の説明に供する概略平
面図である。尚、図１〜図６に示した種々の層及び構造
は、必ずしも一定の比率で拡大して描かれたものでない
ことを理解されたい。また、強誘電体メモリとともに同
一基板上に混載される論理ＬＳＩやセンスアンプ等は図
示していない。
【００２３】そこで、図１〜図５に、一例として示す積
層体１０は、以下の構成を有している。すなわち、積層
体１０は、基板１２と、この基板１２上に設けられた半
導体層、例えば、シリコン層２４を具えている。このシ
リコン層２４には、ソース領域（ソース電極）１８及び
ドレイン領域（ドレイン電極）２２が形成されており、
シリコン層２４の上側には、両領域間を接続するゲート
電極１４が形成され、さらに、ソース領域１８に接続さ
れたタングステン（Ｗ）プラグ１６（以下、単にタング
ステンプラグ１６と称する。）及びドレイン領域２２に
接続されたタングステンプラグ２０（以下、単にタング
ステンプラグ２０と称する。）が形成されている。これ
ら各電極を覆うように、シリコン層２４上には、酸化シ
リコン（ＳｉＯ2）による絶縁層２６が形成されてい
て、タングステンプラグ１６及び２０の頂面を露出する
コンタクトホール６２及び６４が形成されている。この
ような構成の積層体１０は、ＭＯＳ ＦＥＴ(metal oxid
e semiconductor field effect transistor:ＭＯＳ形電
界効果トランジスタ）を具えている。尚、ＭＯＳ ＦＥ
Ｔは、ｎチャネルまたはｐチャネルＭＯＳ ＦＥＴのど
ちらでも良く、任意好適に選択されるものとする。
【００２４】強誘電体キャパシタ５６は、例えば、ゲー
ト電極１４の上側に設けられていて、絶縁層２６の平坦
面上に、順次形成された下部電極５０、強誘電体膜５２
及び上部電極５４を具えている。
【００２５】以下、上述した積層体上に、強誘電体キャ
パシタを具える、この発明の半導体素子につき、その実
施の形態を説明する。
【００２６】＜第１の実施の形態＞図１〜図２及び図６
（Ａ）及び（Ｂ）を参照して、第１の実施の形態につき
説明する。
【００２７】尚、図１〜図２に示す概略断面図は、図６
（Ａ）に示す強誘電体メモリセルアレイの概略平面図の
実線部分をＩ−Ｉ線に沿って切断して得られる切り口で
あり、当該断面を図６（Ｂ）中の矢印方向から見たもの
である。
【００２８】図６（Ａ）に示すように、積層体１０を有
する強誘電体メモリは、３本の制御可能な線であるビッ
ト線３２、ワード線３４及びプレート線３６に接続され
ている。また、ソース領域１８、ドレイン領域２２及び
ゲート電極１４を備えてなる各トランジスタのうち、ド
レイン領域２２に接続されたタングステンプラグ２０は
ビット線３２に接続されており、ゲート電極１４はワー
ド線３４に接続されている。アクティブ領域３５は図中
の一点破線で囲まれた領域である。
【００２９】また、ゲート電極１４の上側には上部電極
５４が形成されており（尚、強誘電体膜及び下部電極は
上部電極の下側に順次形成されているが図示されていな
い。）、上部電極５４とソース領域１８とは、以下の各
実施の形態において形成される第１配線層６６によって
接続されている。
【００３０】先ず、第１工程として、強誘電体キャパシ
タ５６の上部電極５４と、トランジスタの第１電極であ
るソース領域１８または第２電極であるドレイン領域２
２とを電気的に接続する第１配線層を形成する。
【００３１】上述した通り、このトランジスタは、基板
１２上に設けられた、第１電極（ソース領域）１８、第
２電極（ドレイン領域）２２及び制御電極（ゲート電
極）１４を含む。強誘電体キャパシタ５６は、下部電極
５０、強誘電体膜５２及び上部電極５４を含む。
【００３２】ここで、強誘電体キャパシタ５６の形成に
つき、簡単に説明する。
【００３３】先ず、積層体１０上に、下部電極５０を形
成する。ここで説明する構成では、下部電極５０を白金
電極として、例えば、通常の電極形成で用いられる白金
ターゲットを用いた任意好適なスパッタリング法及びエ
ッチング法によって加工して、膜厚約２００nｍの下部
電極５０を形成する。
【００３４】次に、この下部電極５０上に、強誘電体膜
５２を形成する。ここで説明する構成では、上記の下部
電極５０上に、例えば、任意好適なスピン塗布法によっ
てＳｒＢｉ2Ｔａ2Ｏ9の塗布膜を形成する。その後、こ
の塗布膜を乾燥させて塗布膜中の溶媒を蒸発させた後、
塗布膜に対する仮焼成を行い有機官能基を燃焼させる。
その後、本焼成を行って、膜厚が約２００ｎｍの強誘電
体膜５２であるＳｒＢｉ2Ｔａ2Ｏ9膜を形成する。尚、
強誘電体膜は、ＳｒＢｉ2Ｔａ2Ｏ9膜に限られるもので
はなく、例えば、ＰｂＺｒＴｉＯ3、ＢａxＳｒ1-xＴｉ
Ｏ3、Ｐｂ5Ｇｅ3Ｏ 11及びＢｉ4Ｔｉ3Ｏ12であっても、
この発明に用いる強誘電体膜に適用することができる。
【００３５】その後、強誘電体膜５２上に、上部電極５
４を形成する。例えば、下部電極５０の形成と同様の方
法で、膜厚が約２００ｎｍの白金電極である上部電極５
４を形成する。
【００３６】このようにして、図１（Ａ）に示すよう
な、強誘電体キャパシタ５６が形成される。尚、強誘電
体５６キャパシタの形状は図示した形状に限られるもの
ではなく、強誘電体キャパシタ５６としての働きが得ら
れる構成であれば、その形状は問わない。
【００３７】次に、強誘電体キャパシタ５６を含む積層
体１０の表面を覆う絶縁膜６０を形成する。（図１
（Ａ）参照）。この絶縁膜６０を、任意好適なＣＶＤ法
によって積層体１０上に約４００ｎｍの膜厚で形成す
る。この絶縁膜６０は、例えば、シリコン酸化膜で形成
する。
【００３８】その後、絶縁膜６０に対して、上部電極５
４と第１電極としてのソース領域１８とを電気的に接続
するためのコンタクトホール６２及び６３、及び、第２
電極としてのドレイン領域２２と強誘電体メモリセル３
０に対して外部に設けられたセンスアンプ（図示せず）
とを電気的に接続してビット線を形成するためのコンタ
クトホール６４を、任意好適なドライエッチング法によ
ってそれぞれ形成する。（図１（Ｂ）参照）。
【００３９】その後、このコンタクトホールが形成され
た絶縁膜６０上に、これらコンタクトホール（６２，６
３，６４）を埋め込むようにして、予備配線層（図示せ
ず）を形成する。この予備配線層を、例えば、Ａｌ、Ｔ
ｉまたはＴｉＮのいずれか１つ、もしくはこれらを少な
くとも１つ含む合金（例えば、Ａｌ（アルミニウム）、
Ｓｉ（珪素）及びＣｕ（銅）からなる合金やＡｌ及びＣ
ｕからなる合金）等を用いて、任意好適なスパッタリン
グによって約４００ｎｍの膜厚で形成する。
【００４０】その後、この予備配線層に対して、任意好
適なエッチング法によって加工を行って、第１配線層６
６及び第２配線層６８を形成し、よって、これら配線層
６６及び６８を備える構造体７０を得る。この構造体７
０を図１（Ｃ）に示す。
【００４１】次に、第２工程として、第１及び第２配線
層を酸化処理して、これら第１及び第２配線層の露出面
に、これら第１及び第２配線層の自然酸化膜の膜厚の２
倍以上であってかつ８倍以下である膜厚を有する酸化膜
を形成する。
【００４２】通常、図１（Ｃ）に示す積層体７０におけ
る第１配線層６６である、例えば、アルミニウム膜の自
然酸化膜の膜厚はせいぜい５ｎｍ程度であることが知ら
れている。しかしながら、５ｎｍ程度の自然酸化膜の場
合は、水素（Ｈ2）が第１配線層６６中に拡散され、強
誘電体特性の劣化を回避することができない。よって、
この不所望な水素の拡散を防止するためには、最低でも
自然酸化膜の２倍の膜厚を有する酸化膜を形成する必要
があることが判った。
【００４３】そこで、構造体７０の第１及び第２配線層
（６６，６８）に対して酸化処理を行うことにより、各
配線層（６６，６８）の表層に酸化膜７２を形成する。
尚、酸化処理方法は、酸素プラズマや高速熱処理等の好
適な方法により行う。酸素プラズマ方法は、例えば、平
行平板型プラズマチャンバ装置内に構造体７０を設け
て、約８００Ｔｏｒｒの減圧下の約４２０℃の条件下に
おいて、数分間Ｏ2ガスを導入させて酸化処理を行う。
また、高速熱処理法は、例えば、大気圧下に構造体７０
を設けて、Ｏ2ガス雰囲気（純酸素もしくは窒素（Ｎ2）
ガス混合）下で１００℃／ｓｅｃの昇温速度で８００℃
まで昇温させた後、数秒間保持させて酸化処理を行う。
【００４４】図２（Ａ）は、この表面酸化処理によっ
て、第１及び第２配線層（６６，６８）の表面に、膜厚
が、例えば、２０ｎｍの酸化膜７２が形成された状態を
示す。
【００４５】この実施の形態では酸化膜７２の膜厚を２
０ｎｍとしたが、この発明では、酸化膜の膜厚を、自然
酸化膜（５ｎｍ程度）の２倍〜８倍、すなわち、１０ｎ
ｍから４０ｎｍの範囲内の膜厚で形成可能である。尚、
当該酸化膜７２の膜厚の範囲は、水素が第１配線層６６
中に拡散するのをブロックでき、かつ、酸化処理を長時
間要することによるプロセスの複雑化を考慮することに
よって得られる範囲である。また、好ましくは、膜厚
を、１５ｎｍから２５ｎｍの範囲内となるように形成す
るのが良く、更に好ましくは、膜厚を２０ｎｍとするの
が良い。
【００４６】その後、酸化膜７２が形成されている配線
層６６，６８を含め、積層体１０の上側全体を覆うよう
に絶縁膜７４を設ける。この絶縁膜７４を、例えば、シ
リコン酸化膜によって、任意好適なＣＶＤ法によって形
成する。この絶縁膜７４の膜厚を、一例として、約５０
０ｎｍとする。この絶縁膜７４は、層間絶縁膜として用
いることができる（図２（Ｂ）参照）。
【００４７】上述した説明から明らかなように、この実
施の形態では、上部電極５４と第１電極としてのソース
領域１８とを電気的に接続する第１配線層６６上に、酸
化膜７２が形成されている。この酸化膜７２によって、
水素が第１配線層６６中に拡散されるのをブロックでき
るので、論理ＬＳＩの製造プロセスに含まれる還元性雰
囲気処理下で強誘電体膜５２が水素に晒されるのを抑制
することができる。
【００４８】また、上述した第１及び第２配線層（６
６，６８）の形成材料を酸化して形成される酸化膜７２
（例えば、酸化アルミや酸化チタン等）は、膜質が安定
であるため、後工程で変質する恐れがない。
【００４９】＜第２の実施の形態＞第２の実施の形態に
よれば、第１の実施の形態における第１工程において、
上部電極の全体を上側から覆うように第１配線層を形成
する。
【００５０】この第２の実施の形態では、上部電極５４
の上側に第１配線層６６を重ねて、この第１配線層側か
ら上部電極５４を見た場合に、上部電極５４が、第１配
線層６６の下側に隠れるように、第１配線層６６を設け
る。従って、上部電極５４と合同か、それよりも大きい
領域として形成する。
【００５１】そして、この第１配線層６６の形成後は、
上述した第１の実施の形態と同様な第２工程を行って、
酸化膜７２を形成する（図３参照）。
【００５２】上述した説明から明らかなように、この実
施の形態では、第１の実施の形態と同様の効果を得るこ
とができる。
【００５３】また、この実施の形態では、上部電極５４
の全体を上側から覆うように形成された第１配線層６６
によって、後工程で当該第１配線層６６上に形成される
絶縁膜７４（図２（Ｂ）参照）等の圧縮応力が第１配線
層６６で分散されて、強誘電体膜５２に及ぼす影響を緩
和できるので、より一層強誘電体特性の劣化を抑制する
ことができる。
【００５４】しかし、この実施の形態では、強誘電体メ
モリセルアレイの概略平面図（図６（Ｃ）参照）から明
らかなように、メモりセル領域３０の占有面積を第１の
実施の形態（図６（Ａ）参照）に比べて拡げて設ける必
要がある。
【００５５】なぜなら、第１の実施の形態で既に述べた
ように、第１及び第２配線層（６６，６８）は同時に形
成されるため、第１及び第２配線層（６６，６８）間の
間隔（図６（Ｂ）中のａで示す間隔）をショート等の配
慮から一定距離に保たなくてはならないためである。
【００５６】＜第３の実施の形態＞第３の実施の形態に
よれば、第１の実施の形態における第１工程において、
第１配線層を上部電極を上側から覆い隠すように、形成
する。
【００５７】しかしながら、この実施の形態では、第２
の実施と同様に、上側から見て、上部電極５４が第１配
線層６６によって覆い隠されるように設けられた構成で
あるが、この領域は、メモリセル領域の占有面積を拡げ
なくても形成可能である。
【００５８】先ず、第１工程では、図１（Ａ）に示すよ
うに、絶縁膜６０を積層体１０上に約４００ｎｍの膜厚
で形成する。
【００５９】続いて、この実施の形態では、上部電極５
４と第１電極としてのソース領域１８とを電気的に接続
するためのコンタクトホール６２のみを形成する。そし
て、第１の実施の形態と同様にして、図４（Ａ）に示す
ように、上部電極５４を覆い隠すような大きさの第１配
線層６６を備える構造体７６が形成される。
【００６０】その後、第２工程として、第１の実施の形
態と同様の方法で、第１配線層６６の表面を酸化処理し
て膜厚２０ｎｍの酸化膜７２を形成する。
【００６１】続いて、この実施の形態では、第２工程の
後に、第１または第２電極のうち、上部電極と接続され
ていない方の（非接触の）電極と、この構造体７６の外
部とを電気的に接続する第２配線層を形成する。
【００６２】すなわち、シリコン酸化膜による絶縁膜７
４を、積層体１０上に約５００ｎｍの膜厚で形成した
後、第２電極としてのドレイン領域２２と、強誘電体メ
モリセルに対して外部に設けられたセンスアンプ（図示
せず）とを電気的に接続するためのコンタクトホール６
４を形成する。（図４（Ｂ）参照）。そして、図４
（Ｃ）に示すような第２配線層６８を形成する。
【００６３】上述した説明から明らかなように、この実
施の形態では、第２の実施の形態と同様の効果が得られ
る。
【００６４】更に、この実施の形態では、第１配線層６
６と第２配線層６８とを別個に形成しているため、上部
電極５４を第１配線層６６で覆い隠すようなレイアウト
としても、第１配線層６６と第２配線層６８とがショー
トする懸念がない。よって、第１の実施の形態と同様の
メモリセル領域の占有面積で形成が可能であるため、チ
ップ面積が増大する懸念がない。
【００６５】＜第４の実施の形態＞第４の実施の形態に
よれば、第３の実施の形態の第１工程で得られた第１配
線層６６に対して酸化処理を行わない構成とする。そし
て、絶縁膜７４を約５００ｎｍの膜厚で形成した後、第
３の実施の形態と同様にしてコンタクトホール６４を形
成して第２配線層６８を形成する（図５参照）。
【００６６】上述した説明から明らかなように、この実
施の形態では、上部電極５４を全て覆うように形成され
た第１配線層６６によって、後工程で当該第１配線層６
６上に形成される絶縁膜７４（図２（Ｂ）参照）の圧縮
応力が強誘電体膜５２に及ぼす影響を緩和できるため、
強誘電体特性の劣化を抑制することができる。
【００６７】更に、第３の実施の形態と同様に、第１配
線層６６と第２配線層６８とを別個に形成しているた
め、チップ面積が増大する懸念がない。
【００６８】以上、この発明の実施の形態における条件
等は、上述の組合せのみに限定されない。よって、任意
好適な段階において好適な条件を組み合わせることで、
この発明を適用させることができる。
【００６９】また、積層体の形状は、上述した構成のみ
に限定されるものではなく、どのような構成であっても
この発明を適用させることができる。すなわち、例え
ば、シリコン層自体を基板として用いても良い。
【００７０】
【発明の効果】上述した説明から明らかなように、この
発明によれば、強誘電体メモリの製造段階において強誘
電体特性の劣化を抑制する構造を作製することにより、
高信頼性な強誘電体メモリを得ることができる。
【図面の簡単な説明】
【図１】(Ａ）〜（Ｃ）は、この発明の第１の実施の形
態の半導体素子の製造工程の説明に供する図である。
【図２】(Ａ）及び（Ｂ）は、この発明の第１の実施の
形態の半導体素子の、図１に続く製造工程の説明に供す
る図である。
【図３】この発明の第２の実施の形態の半導体素子の製
造工程の説明に供する図である。
【図４】(Ａ）〜（Ｃ）は、この発明の第３の実施の形
態の半導体素子の製造工程の説明に供する図である。
【図５】この発明の第４の実施の形態の半導体素子の製
造工程の説明に供する図である。
【図６】この発明の実施の形態の半導体素子の説明に供
する概略的な部分平面図である。
【符号の説明】
１０：積層体 １２：基板 １４：ゲート電極 １６：ソース領域に接続されたタングステンプラグ １８：ソース領域 ２０：ドレイン領域に接続されたタングステンプラグ ２２：ドレイン領域 ２４：シリコン層 ３５：アクティブ領域 ５０：下部電極 ５２：強誘電体膜 ５４：上部電極 ５６：強誘電体キャパシタ ６０,７４：絶縁膜 ６２，６３，６４：コンタクトホール ６６：第１配線層 ６８：第２配線層 ７０，７６：構造体 ７２：酸化膜

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１電極、第２電極及び制御電極を含む
    トランジスタと、下部電極、強誘電体膜及び上部電極を
    含むキャパシタとを具える強誘電体メモリが、基板上に
    設けられた半導体素子において、 前記上部電極と前記第１または第２電極のいずれか一方
    とを電気的に接続する第１配線層と該第１配線層を酸化
    処理して形成される酸化膜とを具え、該酸化膜の膜厚
    は、前記第１配線層の自然酸化膜の膜厚の２倍以上であ
    ってかつ８倍以下であることを特徴とする半導体素子。
  2. 【請求項２】 請求項１に記載の半導体素子において、
    前記第１配線層は、前記上部電極を露出させることなく
    覆い隠すように形成されていることを特徴とする半導体
    素子。
  3. 【請求項３】 請求項１または２に記載の半導体素子に
    おいて、前記酸化膜の膜厚は、１０ｎｍ以上であってか
    つ４０ｎｍ以下であることを特徴とする半導体素子。
  4. 【請求項４】 請求項１ないし３のいずれか一項に記載
    の半導体素子において、前記酸化膜の膜厚は２０ｎｍで
    あることを特徴とする半導体素子。
  5. 【請求項５】 第１電極、第２電極及び制御電極を含む
    トランジスタと、下部電極、強誘電体膜及び上部電極を
    含むキャパシタとを具える強誘電体メモリが、半導体基
    板上に設けられた半導体素子において、 前記上部電極を上側から覆い隠すように形成された第１
    配線層を具えていることを特徴とする半導体素子。
  6. 【請求項６】 基板上に、第１電極、第２電極及び制御
    電極を含むトランジスタを備える積層体と、下部電極、
    強誘電体膜及び上部電極を含むキャパシタとを具える強
    誘電体メモリの、前記上部電極と前記第１または第２電
    極のいずれか一方とを電気的に接続する第１配線層を形
    成する第１工程と、 前記第１配線層を酸化処理して、該第１配線層の上側表
    面に、前記第１配線層の自然酸化膜の膜厚の２倍以上で
    あってかつ８倍以下の膜厚を有する酸化膜を形成する第
    ２工程とを備えることを特徴とする半導体素子の製造方
    法。
  7. 【請求項７】 請求項６に記載の半導体素子の製造方法
    において、 前記第１工程では、前記第１配線層を、前記上部電極を
    上側から覆い隠すように、形成し、 前記第２工程の後に、前記第１または第２電極のうち、
    前記上部電極と非接続の電極と外部とを電気的に接続す
    る第２配線層を形成することを特徴とする半導体素子の
    製造方法。
  8. 【請求項８】 請求項６または７に記載の半導体素子の
    製造方法において、前記酸化膜を、１０ｎｍ以上であっ
    てかつ４０ｎｍ以下の膜厚に形成することを特徴とする
    半導体素子の製造方法。
  9. 【請求項９】 請求項６ないし８のいずれか一項に記載
    の半導体素子の製造方法において、前記酸化膜を２０ｎ
    ｍの膜厚に形成することを特徴とする半導体素子の製造
    方法。
  10. 【請求項１０】 基板上に設けられた、第１電極、第２
    電極及び制御電極を含むトランジスタを具える積層体
    と、下部電極、強誘電体膜及び上部電極を含むキャパシ
    タとを具備した強誘電体メモリの、前記上部電極と前記
    第１または第２電極のいずれか一方とを電気的に接続す
    る第１配線層を、前記上部電極を上側から覆い隠すよう
    に、形成する第１工程と、 前記第１または第２電極のうち、前記上部電極と非接続
    の電極と、外部とを電気的に接続する第２配線層を形成
    する第２工程とを備えることを特徴とする半導体素子の
    製造方法。
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