JP3961994B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3961994B2 JP3961994B2 JP2003202536A JP2003202536A JP3961994B2 JP 3961994 B2 JP3961994 B2 JP 3961994B2 JP 2003202536 A JP2003202536 A JP 2003202536A JP 2003202536 A JP2003202536 A JP 2003202536A JP 3961994 B2 JP3961994 B2 JP 3961994B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- memory device
- semiconductor memory
- multilayer wiring
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体メモリとして、強誘電体キャパシタを有する強誘電体メモリや、高誘電体キャパシタを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などが開発されている。これら強誘電体メモリやＤＲＡＭのメモリセルは、選択トランジスタと、この選択トランジスタに接続された記憶素子として機能するキャパシタとを具備している（例えば、特許文献１参照）。
【０００３】
このような従来技術において、例えば、周辺回路部及びメモリセル部の多層配線が形成された後にメモリセル部のキャパシタが形成されることで、最上層部にキャパシタが形成される場合がある。この場合、キャパシタによって多層配線の形成が妨げられず、かつ、キャパシタの劣化を抑制できるという利点を有する。
【０００４】
一方、キャパシタが先に形成された後に多層配線が形成されることで、下層部にキャパシタが形成される場合もある。この場合、上記と同様にキャパシタによって多層配線の形成が妨げられず、かつ、キャパシタの形成時に熱工程の制約を受けないという利点を有する。
【０００５】
しかし、これらの利点は、キャパシタが２次元的な構造をとり、キャパシタ自身の高さがそれほど大きくない場合に得られるものである。尚、２次元的な構造のキャパシタ（以下、２次元キャパシタと称す）とは、キャパシタを構成する電極層等が、ＸＹ方向にのみ平面的に延在し、立体的なＺ方向には延在しない構造のキャパシタのことをいう。
【０００６】
【特許文献１】
特開平11-317500号公報
【０００７】
【発明が解決しようとする課題】
このような強誘電体メモリやＤＲＡＭにおいて、高集積化を実現するためには、３次元的な構造のキャパシタと多層配線との組み合わせ技術が必要となる。尚、３次元的な構造のキャパシタ（以下、３次元キャパシタと称す）とは、キャパシタを構成する電極層等が、ＸＹ方向に平面的に延在するだけでなく、Ｚ方向にも立体的に延在する構造のキャパシタのことをいう。
【０００８】
しかしながら、３次元キャパシタの場合、上述する従来技術の構造をそのまま適用してキャパシタと多層配線とを異なるレイヤーに形成すると、３次元キャパシタは２次元キャパシタと比べて高さがあるため、セルが拡大するという問題が生じてしまう。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、３次元キャパシタを用いた場合のセルの拡大を抑制することが可能な半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１１】
本発明の一視点による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、ゲート電極と第１及び第２の拡散層とを有するトランジスタと、前記トランジスタ上に形成された第１の絶縁膜と、前記第１の絶縁膜内に形成され、複数の配線層及び複数のコンタクトを含む第１の多層配線層部と、前記第１の多層配線層部内の少なくとも２層の配線層を含む前記第１の絶縁膜内を垂直方向に連続的に貫いて形成され、前記ゲート電極と少なくとも一部が重なるように設けられた第１の凹部と、前記第１の凹部内に３次元的に形成され、第１及び第２の電極と強誘電体膜とを有し、前記第１の電極が前記第１の多層配線層部を介して前記第１の拡散層と電気的に接続された強誘電体キャパシタとを具備する。
【００１３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
尚、各実施形態では、本発明を強誘電体メモリに適用した場合について述べるが、本発明は高誘電体キャパシタを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に適用することも可能である。
【００１５】
［１］第１の実施形態
第１の実施形態は、各実施形態の基本となる構造を示し、３次元的な構造の強誘電体キャパシタ（以下、３次元強誘電体キャパシタと称す）をメモリセルトランジスタの上方に配置させ、かつ、３次元強誘電体キャパシタと多層配線とを同じ絶縁膜内に形成することで、３次元強誘電体キャパシタを用いた場合のセルの拡大を抑制するものである。
【００１６】
尚、３次元強誘電体キャパシタとは、強誘電体キャパシタを構成する上部電極、下部電極及び強誘電体膜が、ＸＹ方向に平面的に延在するだけでなく、Ｚ方向にも立体的に延在する構造のキャパシタのことをいう。
【００１７】
［１−１］基本例
図１は、本発明の第１の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る基本例の構造について説明する。
【００１８】
図１に示すように、第１の実施形態に係るメモリセル部は、メモリセルトランジスタ１６と、このトランジスタ１６の上方に配置された３次元強誘電体キャパシタ２７と、多層配線層部２２ａ，２２ｂとを具備している。そして、トランジスタ１６の一方のソース／ドレイン拡散層１５ａには多層配線層部２２ａを介して強誘電体キャパシタ２７の下部電極２４が接続され、他方のソース／ドレイン拡散層１５ｂには多層配線層部２２ｂを介してビット線３３が接続されている。このようなメモリセル部は、具体的には以下のような構造になっている。
【００１９】
半導体基板１１上にゲート電極１４が形成され、このゲート電極１４を挟んでソース／ドレイン拡散層１５ａ，１５ｂが半導体基板１１内に形成されている。これにより、メモリセルトランジスタ１６が形成されている。
【００２０】
トランジスタ１６上には層間絶縁膜１７が形成され、この層間絶縁膜１７内にはコンタクト２０ａ，２０ｂが形成されている。ここで、コンタクト２０ａはソース／ドレイン拡散層１５ａに接続され、コンタクト２０ｂはソース／ドレイン拡散層１５ｂに接続されている。
【００２１】
層間絶縁膜１７及びコンタクト２０ａ，２０ｂ上には層間絶縁膜２１が形成され、この層間絶縁膜２１内には複数の配線層及び複数のコンタクトを含む多層配線層部２２ａ，２２ｂが形成されている。ここで、多層配線層部２２ａはコンタクト２０ａに接続され、多層配線層部２２ｂはコンタクト２０ｂに接続されている。
【００２２】
層間絶縁膜２１内には凹部２３が形成され、この凹部２３は多層配線層部２２ａ，２２ｂを含む層間絶縁膜２１の領域を垂直方向に連続的に貫いている。そして、この凹部２３はトランジスタ１６のゲート電極１４の上方に位置しており、凹部２３とゲート電極１４とは重なり合っている。
【００２３】
凹部２３内には３次元強誘電体キャパシタ２７が形成されている。この強誘電体キャパシタ２７は、上部電極２６と、下部電極２４と、これら上部及び下部電極２６，２４間の強誘電体膜２５とを有している。
【００２４】
強誘電体キャパシタ２７及び多層配線層部２２ａ，２２ｂ上には層間絶縁膜２８が形成され、この層間絶縁膜２８内にはコンタクト２９ａ，２９ｂ，２９ｃ，２９ｄ及び配線３０ａ，３０ｂ，３０ｃが形成されている。これにより、強誘電体キャパシタ２７の下部電極２４は、コンタクト２９ｂ→配線３０ａ→コンタクト２９ａ→多層配線層部２２ａ→コンタクト２０ａを介して、ソース／ドレイン拡散層１５ａに電気的に接続されている。また、強誘電体キャパシタ２７の上部電極２６は、コンタクト２９ｃを介して、プレート配線３０ｂに電気的に接続されている。
【００２５】
配線３０ａ，３０ｂ，３０ｃ及び層間絶縁膜２８上に層間絶縁膜３１が形成され、この層間絶縁膜３１内にコンタクト３２が形成され、これらコンタクト３２及び層間絶縁膜３１上にビット線３３が形成されている。このようにキャパシタ２７の上方に配置されたビット線３３は、コンタクト３２→配線３０ｃ→コンタクト２９ｄ→多層配線層部２２ｂ→コンタクト２０ｂを介して、ソース／ドレイン拡散層１５ｂに電気的に接続されている。
【００２６】
尚、凹部２３は、多層配線層部２２ａ，２２ｂ内の全ての配線層の存在する領域を貫く深さであることに限定されず、多層配線層部２２ａ，２２ｂ内の少なくとも２層以上の配線層の存在する領域を貫く程度の深さでもよく、３次元キャパシタが形成できる程度の深さがあればよい。
【００２７】
また、凹部２３は、ゲート電極１４の真上に位置してもよいし、ゲート電極１４の少なくとも一部が重なる程度の位置であってもよい。
【００２８】
また、凹部２３のアスペクト比は、スパッタ法でＰＺＴからなる強誘電体膜２５を形成する場合は例えば１程度であり、ＣＶＤ（Chemical Vapor Deposition）法でＰＺＴからなる強誘電体膜２５を形成する場合は例えば４乃至５程度である。ここで、キャパシタ２７を構成する膜のうちＰＺＴからなる強誘電体膜２５を基準としたのは、ＰＺＴからなる強誘電体膜２５はキャパシタ２７を構成する膜の中で最も埋め込み難いからである。尚、凹部２３のアスペクト比は、基準とする膜の材料を変更することで種々の値を取り得る。
【００２９】
第１の実施形態に係る周辺回路部は、層間絶縁膜２１，２８内に、多層配線層部２２ｄ、コンタクト２９ｈ及び配線３０ｅが形成されている。ここで、多層配線層部２２ｄ、コンタクト２９ｈ及び配線３０ｅは、メモリセル部の多層配線層部２２ａ，２２ｂ、コンタクト２９ａ，２９ｄ及び配線３０ａ，３０ｂ，３０ｃと同材料で同一面上にそれぞれ形成されている。また、多層配線層部２２ｄの各配線層は、コンタクト（図示せず）により接続されていてもよい。
【００３０】
図２乃至図７は、本発明の第１の実施形態に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る基本例の製造方法について説明する。
【００３１】
まず、図２に示すように、半導体基板１１内に、素子領域を分離するための素子分離領域１２が形成される。そして、半導体基板１１の素子領域上にゲート絶縁膜１３を介してゲート電極１４が形成され、素子領域１２内にソース／ドレイン拡散層１５ａ，１５ｂが形成される。これにより、メモリセルトランジスタ１６が形成される。
【００３２】
次に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法やＰ−ＣＶＤ法等により、トランジスタ１６上に第１の層間絶縁膜１７が形成される。そして、ＣＭＰ（Chemical Mechanical Polish）法等を用いて、第１の層間絶縁膜１７の表面が平坦化される。ここで、第１の層間絶縁膜１７は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、ＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＤＴＥＯＳ（Densified Tetra Ethyl Ortho Silicate）等の材料からなる。
【００３３】
次に、第１の層間絶縁膜１７内に、ソース／ドレイン拡散層１５ａ，１５ｂにそれぞれ接続するコンタクト２０ａ，２０ｂが形成される。このコンタクト２０ａ，２０ｂは、例えばＷ，Ｐｏｌｙ−Ｓｉ等の材料からなる。尚、コンタクト２０ａ，２０ｂのホールをコンタクト材で埋め込む前に、例えばＴｉ，ＴｉＮ等からなるバリアメタル層を形成してもよい。この場合、半導体基板１１上のソース／ドレイン拡散層１５ａ，１５ｂとコンタクト２０ａ，２０ｂとの反応を抑制でき、コンタクト２０ａ，２０ｂの最適化を図ることができる。
【００３４】
次に、図３に示すように、第２の層間絶縁膜２１内に多層配線層部２２ａ，２２ｂ，２２ｄがメモリセル部及び周辺回路部にそれぞれ形成される。ここで、第２の層間絶縁膜２１は、ＢＰＳＧ、ＬＰ−ＴＥＯＳ、ＤＴＥＯＳ等の材料からなる。また、多層配線層部２２ａ，２２ｂ，２２ｄは、例えばＷ、Ｃｕ、Ａｌ等の材料からなる。
【００３５】
ここで、多層配線層部２２ａ，２２ｂ，２２ｄの各配線層は、次のような方法で形成される。例えば、ダマシン法を用いる場合は、絶縁膜内に溝を形成し、この溝内に配線材を埋め込んだ後、この配線材の表面を平坦化することでダマシン構造の配線層が形成できる。また、ＲＩＥ（Reactive Ion Etching）法を用いる場合は、配線材を全面に形成した後、この配線材をＲＩＥにより所望の形状にパターニングすることで配線層を形成できる。
【００３６】
次に、図４に示すように、ＲＩＥ等を用いて第２の層間絶縁膜２１が選択的にエッチングされ、凹部２３が形成される。この凹部２３は、少なくともゲート電極１４の上方にかかるように形成される。
【００３７】
次に、図５に示すように、ＣＶＤ法やスパッタ法により、凹部２３内及び第２の層間絶縁膜２１上に、下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。下部電極２４及び上部電極２６の材料としては、例えばＰｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ等が用いられ、また、強誘電体膜２５の材料としては、例えばＰＺＴ、ＳＢＴ等が用いられる。
【００３８】
次に、図６に示すように、ＣＭＰ法、ＲＩＥ等を用いて、下部電極２４、強誘電体膜２５、上部電極２６がパターニングされ、強誘電体キャパシタ２７が形成される。
【００３９】
次に、図７に示すように、第３の層間絶縁膜２８が堆積される。次に、ダマシン法やＲＩＥを用いて、第３の層間絶縁膜２８内にコンタクト２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｈ及び配線３０ａ，３０ｂ，３０ｃ，３０ｅが形成される。
【００４０】
次に、図１に示すように、第４の層間絶縁膜３１が形成され、この第４の層間絶縁膜３１内に配線３０ｃに接続するコンタクト３２が形成される。その後、コンタクト３２及び第４の層間絶縁膜３１上にビット線３３が形成される。このようにして、第１の実施形態に係る基本例の構造が形成される。
【００４１】
上記第１の実施形態の基本例によれば、３次元強誘電体キャパシタ２７をメモリセルトランジスタ１６の上方に配置させることで、基板に平行方向のセルの幅を縮小し、３次元強誘電体キャパシタ２７と多層配線とを同じレイヤーに形成することで、基板に垂直方向のセルの高さを縮小している。これにより、３次元強誘電体キャパシタ２７を用いた場合のセルの拡大を抑制することができる。
【００４２】
また、従来のプロセスを用いる場合、２次元キャパシタよりも高さがある３次元キャパシタ２７を用いることで、下部電極２４とソース／ドレイン拡散層１５ａとを接続するためのコンタクトのアスペクト比は高くなる。しかし、第１の実施形態では、強誘電体キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとを電気的に接続させるために、多層配線層部２２ａを用いている。これにより、配線３０ａとコンタクト２０ａ又はソース／ドレイン拡散層１５ａとを一つのコンタクトで接続させた場合よりも、多層配線層部２２ａの各コンタクトやコンタクト２９ａのアスペクト比は小さく保つことが可能となり、従来の２次元キャパシタと同程度に抑えることができる。従って、メモリセルの高集積化を実現することが可能となる。
【００４３】
同様に、従来のプロセスを用いる場合、２次元キャパシタよりも高さがある３次元キャパシタ２７を用いることで、ビット線３３とソース／ドレイン拡散層１５ｂとを接続するためのコンタクトのアスペクト比は高くなる。しかし、第１の実施形態では、ビット線３３とトランジスタ１６のソース／ドレイン拡散層１５ｂとを電気的に接続させるために、多層配線層部２２ｂを用いている。これにより、ビット線３３とコンタクト２０ｂ又はソース／ドレイン拡散層１５ｂとを一つのコンタクトで接続させた場合よりも、多層配線層部２２ｂの各コンタクトやコンタクト２９ｄ，３２のアスペクト比は小さく保つことが可能となり、従来の２次元キャパシタと同程度に抑えることができる。従って、メモリセルの高集積化を実現することが可能となる。
【００４４】
また、メモリセル部の多層配線層部２２ａ，２２ｂは、周辺回路部の多層配線層部２２ｄと同時に形成することができる。従って、メモリセル部の多層配線層部２２ａ，２２ｂを形成するための新たな工程を追加すること無しに、従来からの周辺回路部の多層配線層部２２ｄの形成工程を利用できる。
【００４５】
また、３次元強誘電体キャパシタ２７と多層配線層部２２ａ，２２ｂとを同じレイヤー（絶縁膜２１）に形成することで、コンタクト２９ａ，２９ｄのアスペクト比を従来よりも下げることができる。
【００４６】
［１−２］変形例１
第１の実施形態に係る変形例１は、強誘電体キャパシタ用の凹部を形成する際に、ストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜を、上記第１の実施形態に係る基本例の構造に付加したものである。
【００４７】
図８は、本発明の第１の実施形態に係る変形例１の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る変形例１について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００４８】
図８に示すように、凹部２３の底面下に、ストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５が形成されている。この保護絶縁膜３５は、層間絶縁膜１７，２１とは異なる材料で形成されることが望ましく、例えば、ＳｉＮ、Ａｌ２Ｏ３等のいずれかを含む材料で形成されている。
【００４９】
保護絶縁膜３５は、層間絶縁膜１７が形成された後に、この層間絶縁膜１７上に形成される。そして、保護絶縁膜３５及び層間絶縁膜１７内にコンタクト２０ａ，２０ｂが形成される。次に、層間絶縁膜２１内に多層配線層部２２ａ，２２ｂが形成された後、層間絶縁膜２１内に凹部２３が形成される。この際、保護絶縁膜３５をストッパーとして用いて層間絶縁膜２１を除去する場合には、凹部２３の底面の位置は保護絶縁膜３５によって決定される。
【００５０】
上記第１の実施形態の変形例１によれば、上記第１の実施形態の基本例と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００５１】
第１の実施形態に係る基本例の場合、トランジスタ１６の上方に凹部２３を形成する際、ゲート電極１４へのオーバーエッチングを防ぐために、凹部２３の底面とゲート電極１４の上面との距離をある程度保つ必要がある。そこで、基本例では、この距離はエッチング時間などにより調整されていた。
【００５２】
これに対し、変形例１では、凹部２３の底面とゲート電極１４の上面との距離を、エッチング時間により調整するだけでなく、保護絶縁膜３５によっても調整できる。このため、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【００５３】
［１−３］変形例２
第１の実施形態に係る変形例２は、上記第１の実施形態に係る基本例のビット線をキャパシタの下方に配置させたものである。
【００５４】
図９は、本発明の第１の実施形態に係る変形例２の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る変形例２について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００５５】
図９に示すように、ビット線１９は第１の層間絶縁膜１７内に形成され、このビット線１９はコンタクト１８を介してトランジスタ１６のソース／ドレイン拡散層１５ｂに接続されている。つまり、ビット線１９は、キャパシタ２７の底面よりも下方に配置されている。ここで、セル面積を縮小するために、ビット線１９は、キャパシタ２７の下方のトランジスタ１６が配置されていない領域を利用して配置するのが望ましい。
【００５６】
上記第１の実施形態の変形例２によれば、上記第１の実施形態の基本例と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００５７】
第１の実施形態に係る基本例は、ビット線３３は、キャパシタ２７の最上面よりも上方に配置されていた。この場合、原理的にセルサイズは小さくできるが、多層配線層部２２ａ，２２ｂの存在によってキャパシタ２７を形成できる領域が制限され、キャパシタ２７の合わせずれ等の問題が生じ易い。
【００５８】
これに対し、変形例２は、ビット線１９は、キャパシタ２７の底面よりも下方に配置されている。この場合、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【００５９】
［１−４］変形例３
第１の実施形態に係る変形例３は、上記第１の実施形態に係る基本例を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用したものである。ここで、ＴＣ並列ユニット直列接続型強誘電体メモリとは、メモリセルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したメモリのことをいう。
【００６０】
図１０は、本発明の第１の実施形態に係る変形例３の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る変形例３について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００６１】
図１０に示すように、第１のトランジスタ１６ａのソース／ドレイン間に第１の３次元強誘電体キャパシタ２７ａの両端がそれぞれ接続された第１のセルが形成され、第２のトランジスタ１６ｂのソース／ドレイン間に第２の３次元強誘電体キャパシタ２７ｂの両端がそれぞれ接続された第２のセルが形成され、これら第１及び第２のセルが直列に接続されたＴＣ並列ユニット直列接続型構造となっている。
【００６２】
ここで、第１のセルにおいて、トランジスタ１６ａの一方のソース／ドレイン拡散層１５ａには、多層配線層部２２ａ、コンタクト２０ａ，２９ａ，２９ｂ及び配線３０ａを介して、３次元強誘電体キャパシタ２７ａの下部電極２４が電気的に接続されている。一方、トランジスタ１６ａの他方のソース／ドレイン拡散層１５ｂには、多層配線層部２２ｂ、コンタクト２０ｂ，２９ｃ，２９ｄ及び配線３０ｂを介して、３次元強誘電体キャパシタ２７ａの上部電極２６が電気的に接続されている。
【００６３】
また、第２のセルにおいて、トランジスタ１６ｂの一方のソース／ドレイン拡散層１５ｃには、多層配線層部２２ｃ、コンタクト２０ｃ，２９ｆ，２９ｇ及び配線３０ｄを介して、３次元強誘電体キャパシタ２７ｂの下部電極２４が電気的に接続されている。一方、トランジスタ１６ｂの他方のソース／ドレイン拡散層１５ｂには、多層配線層部２２ｂ、コンタクト２０ｂ，２９ｄ，２９ｅ及び配線３０ｂを介して、３次元強誘電体キャパシタ２７ｂの上部電極２６が電気的に接続されている。
【００６４】
そして、２つのトランジスタ１６ａ，１６ｂでソース／ドレイン拡散層１５ｂを共有し、ソース／ドレイン拡散層１５ｂとキャパシタ２７ａ，２７ｂの各上部電極２６との接続において、多層配線層部２２ｂ、コンタクト２０ｂ，２９ｄ及び配線３０ｂを共有することで、第１及び第２のセルが直列に接続されている。
【００６５】
上記第１の実施形態の変形例３によれば、上記第１の実施形態の基本例と同様の効果を得ることができるだけでなく、さらに、ＴＣ並列ユニット直列接続型構造にすることで、セル面積の縮小を図ることができる。
【００６６】
［２］第２の実施形態
第２の実施形態は、第１の実施形態の変形例であり、３次元強誘電体キャパシタを水素バリア膜で囲んでいる例である。
【００６７】
［２−１］基本例
図１１は、本発明の第２の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第２の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００６８】
図１１に示すように、第２の実施形態の基本例において、第１の実施形態の基本例と異なる点は、３次元強誘電体キャパシタ２７の底面、側面及び上面に水素バリア膜４０が形成され、この水素バリア膜４０で３次元強誘電体キャパシタ２７を囲み、３次元強誘電体キャパシタ２７と多層配線層部２２ａ，２２ｂ及びトランジスタ１６とを隔てている点である。
【００６９】
ここで、水素バリア膜４０は、強誘電体キャパシタ２７の側面及び底面に設けられた第１の部分４０ａと、強誘電体キャパシタ２７の上面に設けられた第２の部分４０ｂとを有する。
【００７０】
また、水素バリア膜４０は、単層であってもよいし、複数層であってもよく、例えばＡｌ２Ｏ３、ＴｉＯ２、ＳｉＮ等の絶縁性の材料を少なくとも一つを含む膜からなる。尚、水素バリア膜４０の第１の部分４０ａは導電性の材料で形成してもよい。
【００７１】
また、水素バリア膜４０はキャパシタ２７と直接接して形成してあってもよいし、キャパシタ２７と水素バリア膜４０との間に絶縁膜を設けることで水素バリア膜４０及び絶縁膜からなる積層膜でキャパシタ２７を囲んでもよい。
【００７２】
また、水素バリア膜４０は、３次元強誘電体キャパシタ２７を囲むように形成するのが最も望ましいが、３次元強誘電体キャパシタ２７の一部を覆うように形成してあってもよく、例えば、第１の部分４０ａのみに形成したり、第２の部分４０ｂのみに形成したり、キャパシタ２７の底面又は側面のみに形成したりしてもよい。
【００７３】
図１２乃至図１４は、本発明の第２の実施形態に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、第２の実施形態に係る水素バリア膜の製造方法について説明する。
【００７４】
まず、図１２に示すように、層間絶縁膜２１内に凹部２３が形成された後、ＣＶＤ法やスパッタ法により、凹部２３内及び層間絶縁膜２１上に水素バリア材４０ｃが形成される。次に、水素バリア材４０ｃ上に、下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。
【００７５】
次に、図１３に示すように、ＣＭＰ法、ＲＩＥ等を用いて、水素バリア材４０ｃ、下部電極２４、強誘電体膜２５、上部電極２６がパターニングされる。これにより、水素バリア膜４０の第１部分４０ａが形成されるとともに、強誘電体キャパシタ２７が形成される。
【００７６】
次に、図１４に示すように、ＣＶＤ法やスパッタ法により、キャパシタ２７及び層間絶縁膜２１上に水素バリア材４０ｄが形成される。その後、この水素バリア材４０ｄがパターニングされることで、水素バリア膜４０の第２部分４０ｂが形成される。このようにして、第１部分４０ａと第２部分４０ｂとからなる水素バリア膜４０でキャパシタ２７が囲まれる。
【００７７】
上記第２の実施形態の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【００７８】
さらに、水素バリア膜４０でキャパシタ２７を囲むことにより、キャパシタ２７の形成後の工程において発生する水素によるダメージから、キャパシタ２７を保護することが可能となる。
【００７９】
［２−２］変形例１
第２の実施形態に係る変形例１は、図１５に示すように、上記第２の実施形態に係る基本例の凹部２３下に、この凹部２３を形成する際に、ストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【００８０】
上記第２の実施形態の変形例１によれば、上記第２の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上することができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【００８１】
［２−３］変形例２
上記第２の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第２の実施形態に係る変形例２では、図１６に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【００８２】
上記第２の実施形態の変形例２によれば、上記第２の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【００８３】
［３］第３の実施形態
第３の実施形態は、第１の実施形態の変形例であり、配線の酸化を防ぐための酸素バリア膜を設けた例である。
【００８４】
［３−１］基本例
図１７は、本発明の第３の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第３の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００８５】
図１７に示すように、第３の実施形態の基本例において、第１の実施形態の基本例と異なる点は、３次元強誘電体キャパシタ２７の底面、側面及び層間絶縁膜２１上に酸素バリア膜４１を設け、この酸素バリア膜４１で多層配線層部２２ａ，２２ｂ及びトランジスタ１６を覆っている点である。
【００８６】
ここで、酸素バリア膜４１は、単層であってもよいし、複数層であってもよく、例えばＡｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ等の絶縁性の材料の少なくとも一つを含む膜からなる。
【００８７】
また、酸素バリア膜４１は、層間絶縁膜２１内に凹部２３が形成された後に凹部２３内及び層間絶縁膜２１上に形成され、強誘電体キャパシタ２７の形成後も層間絶縁膜２１上に残るように強誘電体キャパシタ２７のパターニングが行われる。
【００８８】
上記第３の実施形態の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【００８９】
さらに、酸素バリア膜４１で多層配線層部２２ａ，２２ｂ及びトランジスタ１６を覆うことで、キャパシタ２７の形成工程において多層配線層部２２ａ，２２ｂ等の配線部に酸素が侵入して反応が起きることを防ぐことが可能となる。
【００９０】
［３−２］変形例１
第３の実施形態に係る変形例１は、図１８に示すように、上記第３の実施形態に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【００９１】
上記第３の実施形態の変形例１によれば、上記第３の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【００９２】
［３−３］変形例２
上記第３の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第３の実施形態に係る変形例２では、図１９に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【００９３】
上記第３の実施形態の変形例２によれば、上記第３の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【００９４】
［４］第４の実施形態
第４の実施形態は、第２の実施形態と第３の実施形態とを組み合わせたものであり、水素バリア膜と酸素バリア膜とを設けた例である。
【００９５】
［４−１］基本例
図２０は、本発明の第４の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第４の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００９６】
図２０に示すように、第４の実施形態の基本例において、第１の実施形態の基本と異なる点は、３次元強誘電体キャパシタ２７の底面、側面及び上面に水素バリア膜４０が形成され、この水素バリア膜４０の底面、側面及び層間絶縁膜２１上に酸素バリア膜４１を設けている点である。従って、第４の実施形態の基本例では、水素バリア膜４０で３次元強誘電体キャパシタ２７が囲まれ、かつ、酸素バリア膜４１で多層配線層部２２ａ，２２ｂ及びトランジスタ１６が覆われている。
【００９７】
ここで、水素バリア膜４０及び酸素バリア膜４１は、単層であってもよいし、複数層であってもよい。また、水素バリア膜４０は、例えばＡｌ２Ｏ３、ＴｉＯ２、ＳｉＮ等の絶縁性材料の少なくとも一つを含む膜からなり、酸素バリア膜４１は、例えばＡｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ等の絶縁性材料の少なくとも一つを含む膜からなる。尚、水素バリア膜４０の第１の部分４０ａは、導電性材料で形成されていてもよい。
【００９８】
また、水素バリア膜４０はキャパシタ２７と直接接して形成してあってもよいし、キャパシタ２７と水素バリア膜４０との間に絶縁膜を設けることで水素バリア膜４０及び絶縁膜からなる積層膜でキャパシタ２７を囲んでもよい。また、酸素バリア膜４１は、水素バリア膜４０と直接接して形成してもよいし、酸素バリア膜４１と水素バリア膜４０との間に絶縁膜を設けてもよい。
【００９９】
また、水素バリア膜４０は、酸素バリア膜４１よりも後に形成され、酸素バリア膜４１よりも内側、すなわちキャパシタ２７側に配置することが望ましい。
【０１００】
上記第４の実施形態の基本例によれば、第２及び第３の実施形態の基本例と同様の効果を得ることができ、多層配線層部２２ａ，２２ｂ等の配線部の酸化とキャパシタ２７の水素劣化とを同時に防ぐとともに、より工程劣化に強いキャパシタ２７を形成することが可能となる。
【０１０１】
［４−２］変形例１
第４の実施形態に係る変形例１は、図２１に示すように、上記第４の実施形態に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１０２】
上記第４の実施形態の変形例１によれば、上記第４の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１０３】
［４−３］変形例２
上記第４の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第４の実施形態に係る変形例２では、図２２に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１０４】
上記第４の実施形態の変形例２によれば、上記第４の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１０５】
［５］第５の実施形態
第５の実施形態は、３次元強誘電体キャパシタの下部電極と多層配線層部の最上層配線とを、コンタクトを用いずに、反応防止導電膜を介して下部電極の凸面で接続させた例である。
【０１０６】
［５−１］基本例
図２３は、本発明の第５の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第５の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【０１０７】
図２３に示すように、第５の実施形態の基本例において、第１の実施形態の基本例と異なる点の一つは、３次元強誘電体キャパシタ２７の下部電極２４と多層配線層部２２ａの最上層配線とを突出部４４ａを介して接続させた点である。ここで、突出部４４ａは、層間絶縁膜２１の上面から多層配線層部２２ａの最上層配線まで貫通する凹部４４内を導電材で埋め込むことで形成されている。この基本例の場合、凹部２３ａ，２３ｂの底面及び側面と下部電極２４との間には反応防止導電膜４５，４６が設けられているため、凹部４４内に埋め込まれた反応防止導電膜４５，４６がコンタクトとして機能している。
【０１０８】
また、キャパシタ２７の大容量化を図るためには、この基本例のように、層間絶縁膜２１内に２つの凹部２３ａ，２３ｂを設け、凹部４４を跨いで２つの凹部２３ａ，２３ｂ内に連続して一つのキャパシタ２７を形成することもできる。
【０１０９】
尚、反応防止導電膜４５，４６は、２層である必要はなく、単層であっても複数層であってもよく、例えばＴｉＮ、ＩｒＯ２、ＴｉＡｌＮ等の少なくとも一つを含む膜からなる。この反応防止導電膜４５，４６は、下部電極２４の材料と半導体基板１１との反応を防止するために設けられている。
【０１１０】
図２４及び図２５は、本発明の第５の実施形態に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、第５の実施形態に係る突出部の製造方法について説明する。
【０１１１】
まず、図２４に示すように、層間絶縁膜２１内に凹部２２ａ，２２ｂ，４４が形成される。ここで、凹部４４の形成では、多層配線層部２２ａの最上層配線の表面が露出するまで層間絶縁膜２１を除去する。
【０１１２】
次に、図２５に示すように、凹部２２ａ，２２ｂ，４４内及び層間絶縁膜２１上に、反応防止導電膜４５，４６、下部電極２４，強誘電体膜２５、上部電極２６が順に堆積され、パターニングされる。
【０１１３】
上記第５の実施形態の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【０１１４】
さらに、キャパシタ２７の下部電極２４と多層配線層部２２ａとの接続を、第１の実施形態のようにコンタクト２９で行うよりも、低いアスペクト比の突出部４４ａ（凹凸面）で行うことができる。
【０１１５】
［５−２］変形例１
第５の実施形態に係る変形例１は、図２６に示すように、上記第５の実施形態に係る基本例の凹部２３ａ，２３ｂ下に、この凹部２３ａ，２３ｂを形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１１６】
上記第５の実施形態の変形例１によれば、上記第５の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３ａ，２３ｂの底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１１７】
［５−３］変形例２
上記第５の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第５の実施形態に係る変形例２では、図２７に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１１８】
上記第５の実施形態の変形例２によれば、上記第５の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１１９】
［６］第６の実施形態
第６の実施形態は、第５の実施形態の変形例であり、３次元強誘電体キャパシタの下部電極と多層配線層部の最上層配線とを、コンタクトや突出部を用いずに、反応防止導電膜を介して下部電極の平坦面で接続させた例である。
【０１２０】
［６−１］基本例
図２８は、本発明の第６の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第６の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第５の実施形態に係る基本例と異なる点について説明する。
【０１２１】
図２８に示すように、第６の実施形態の基本例において、第５の実施形態の基本例と異なる点は、３次元強誘電体キャパシタ２７の下部電極２４と多層配線層部２２ａの最上層配線とを突出部４４ａを介さずに接続させた点である。つまり、第６の実施形態の基本例では、第５の実施形態の突出部４４ａは形成されない。その代わりとして、多層配線層部２２ａの最上層配線の上面が層間絶縁膜２１から露出するように多層配線層部２２ａを形成し、最上層配線に直接接するように反応防止導電膜４５を形成する。これにより、キャパシタ２７の下部電極２４と多層配線層部２２ａとをコンタクトや突出部４４ａを用いずに接続する。
【０１２２】
上記第６の実施形態の基本例によれば、第５の実施形態の基本例と同様の効果を得ることができる。
【０１２３】
さらに、多層配線層部２２ａの最上層配線の上面を層間絶縁膜２１から露出させた構造にすることで、キャパシタ２７の下部電極２４と多層配線層部２２ａとをコンタクトや突出部４４ａを用いずに接続することができる。従って、コンタクトや突出部４４ａを形成する工程を省略することができるため、プロセスを簡略化することができる。
【０１２４】
［６−２］変形例１
第６の実施形態に係る変形例１は、図２９に示すように、上記第６の実施形態に係る基本例の凹部２３ａ，２３ｂ下に、この凹部２３ａ，２３ｂを形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１２５】
上記第６の実施形態の変形例１によれば、上記第６の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３ａ，２３ｂの底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１２６】
［６−３］変形例２
上記第６の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第６の実施形態に係る変形例２では、図３０に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１２７】
上記第６の実施形態の変形例２によれば、上記第６の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１２８】
［７］参考例１
参考例１は、３次元強誘電体キャパシタをＣＯＰ（Capacitor On Plug）構造にした場合の例である。
【０１２９】
［７−１］基本例
図３１は、本発明の参考例１に係る基本例の半導体記憶装置の断面図を示す。以下に、参考例１に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【０１３０】
図３１に示すように、参考例１の基本例において、第１の実施形態の基本例と異なる点は、強誘電体キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとが、強誘電体キャパシタ２７直下のコンタクト２０ａを介して接続されている点である。この場合も、強誘電体キャパシタ２７の少なくとも一部がゲート電極１４の上方に配置するように形成するとよい。
【０１３１】
図３２及び図３３は、本発明の参考例１に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、参考例１に係るＣＯＰ構造の製造方法について説明する。
【０１３２】
まず、図３２に示すように、ダマシン法やＲＩＥ法等を用いて、第２の層間絶縁膜２１内に、例えばＷ、Ｃｕ、Ａｌ等の材料からなる多層配線層部２２ｂ，２２ｄが形成される。この際、ソース／ドレイン拡散層１５ａ，１５ｂに接続する一方のコンタクト２０ｂ上には多層配線層部２２ｂが形成されるが、他方のコンタクト２０ａ上には多層配線層部は形成されないようにする。
【０１３３】
次に、ＲＩＥ等を用いて第２の層間絶縁膜２１が選択的にエッチングされ、凹部２３が形成される。この凹部２３により他方のコンタクト２０ａの上面が露出される。
【０１３４】
次に、図３３に示すように、ＣＶＤ法やスパッタ法により、凹部２３内及び第２の層間絶縁膜２１上に、下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。
【０１３５】
その後、ＣＭＰ法、ＲＩＥ等を用いて、下部電極２４、強誘電体膜２５、上部電極２６がパターニングされる。これにより、コンタクト２０ａ上に強誘電体キャパシタ２７が設けられたＣＯＰ構造が実現する。
【０１３６】
上記参考例１の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【０１３７】
さらに、ＣＯＰ構造を用いることにより、キャパシタ２７の下部電極２４とソース／ドレイン拡散層１５ａとを、多層配線層部を用いることなくコンタクト２０ａのみで接続できるため、さらにセル面積の縮小を図ることができる。
【０１３８】
また、ＣＯＰ構造により、コンタクト２０ａの材料及び構造の最適化を独立に行うことが可能となるため、下部電極２４とソース／ドレイン拡散層１５ａとの電気的接触性を改善することができる。
【０１３９】
［７−２］変形例１
参考例１に係る変形例１は、図３４に示すように、上記参考例１に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１４０】
上記参考例１の変形例１によれば、上記参考例１の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１４１】
［７−３］変形例２
上記参考例１に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、参考例１に係る変形例２では、図３５に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１４２】
上記参考例１の変形例２によれば、上記参考例１の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１４３】
［８］参考例２
参考例２は、参考例１に係るＣＯＰ構造の変形例であり、強誘電体キャパシタの下部電極とソース／ドレイン拡散層とをキャパシタと独立に形成されたコンタクトプラグを用いずに接続する例である。
【０１４４】
［８−１］基本例
図３６は、本発明の参考例２に係る基本例の半導体記憶装置の断面図を示す。以下に、参考例２に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に参考例１に係る基本例と異なる点について説明する。
【０１４５】
図３６に示すように、参考例２の基本例において、参考例１の基本例と異なる点は、キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとを接続するコンタクト部５２が、下部電極２４の一部で形成されている点である。ここで、下部電極２４の一部からなるコンタクト部５２は、例えばＴｉＮ、ＩｒＯ２、ＴｉＡｌＮ等の少なくとも一つを含む膜からなる単層又は複数層の反応防止導電膜５１を介して、ソース／ドレイン拡散層１５ａに直接接続されている。この反応防止導電膜５１は、下部電極２４の材料と半導体基板１１との反応を防止するために設けられている。
【０１４６】
図３７及び図３８は、本発明の参考例２に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、参考例２に係るＣＯＰ構造の変形例の製造方法について説明する。
【０１４７】
まず、図３７に示すように、ダマシン法やＲＩＥ法等を用いて、第２の層間絶縁膜２１内に、例えばＷ、Ｃｕ、Ａｌ等の材料からなる多層配線層部２２ｂ，２２ｄが形成される。この際、ソース／ドレイン拡散層１５ａ，１５ｂに接続する一方のコンタクト２０ｂ上には多層配線層部２２ｂが形成されるが、他方のコンタクト２０ａ上には多層配線層部は形成されないようにする。
【０１４８】
次に、第１の層間絶縁膜１７の上面が露出するまで、ＲＩＥ等を用いて第２の層間絶縁膜２１が選択的にエッチングされ、凹部５０ｂが形成される。次に、ソース／ドレイン拡散層１５ａの上面が露出するまで、凹部５０ｂから第１の層間絶縁膜１７を選択的にエッチングし、凹部５０ｂと連通する凹部５０ａが形成される。
【０１４９】
次に、図３８に示すように、ＣＶＤ法やスパッタ法により、凹部５０ａ，５０ｂ内及び第２の層間絶縁膜２１上に、反応防止導電膜５１，下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。
【０１５０】
その後、ＣＭＰ法、ＲＩＥ等を用いて、反応防止導電膜５１，下部電極２４、強誘電体膜２５、上部電極２６がパターニングされる。これにより、強誘電体キャパシタ２７の下部電極２４の一部でコンタクト部５２が形成されたＣＯＰ構造の変形例が実現する。
【０１５１】
上記参考例２の基本例によれば、参考例１の基本例と同様の効果を得ることができる。
【０１５２】
さらに、キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとを接続するコンタクト部５２を下部電極２４の一部で形成することにより、参考例１よりも工程数を削減することが可能となり、プロセスを簡略化できる。
【０１５３】
［８−２］変形例１
参考例２に係る変形例１は、図３９に示すように、上記参考例２に係る基本例の凹部５０ｂ下に、この凹部５０ｂを形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１５４】
上記参考例２の変形例１によれば、上記参考例２の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部５０ｂの底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１５５】
［８−３］変形例２
上記参考例２に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、参考例２に係る変形例２では、図４０に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１５６】
上記参考例２の変形例２によれば、上記参考例２の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１５７】
［９］参考例３
参考例３は、参考例１に係るＣＯＰ構造に、水素バリア膜及び酸素バリア膜を付加させた例である。
【０１５８】
［９−１］基本例
図４１は、本発明の参考例３に係る基本例の半導体記憶装置の断面図を示す。以下に、参考例３に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に参考例１に係る基本例と異なる点について説明する。
【０１５９】
図４１に示すように、参考例３において、参考例１と異なる点は、３次元強誘電体キャパシタ２７の上面を水素バリア膜４０で覆い、かつ、３次元強誘電体キャパシタ２７の底面及び側面に酸素バリア膜４１を形成している点である。
【０１６０】
ここで、水素バリア膜４０は、単層であってもよいし、複数層であってもよく、例えばＡｌ２Ｏ３、ＴｉＯ２、ＳｉＮ等の絶縁性材料の少なくとも一つを含む膜からなる。また、水素バリア膜４０はキャパシタ２７と直接接して形成してあってもよいし、キャパシタ２７と水素バリア膜４０との間に絶縁膜を設けることで水素バリア膜４０及び絶縁膜からなる積層膜でキャパシタ２７を囲んでもよい。また、水素バリア膜４０は、３次元強誘電体キャパシタ２７の上面だけでなく、第４の実施形態のように、酸素バリア膜４１と下部電極２４との間にも設けてよい。
【０１６１】
また、酸素バリア膜４１は、単層であってもよいし、複数層であってもよく、例えばＴｉＡｌＮ等の導電性材料の少なくとも一つを含む膜からなる。
【０１６２】
ここで、酸素バリア膜４１を導電性材料で形成する場合は、例えば、次のようなプロセスを行うことができる。まず、酸素バリア膜４１を、凹部２３の底面及び側面だけでなく、層間絶縁膜２１上にまで形成する。次に、キャパシタ２７を形成した後、アニールを行う。その後、水素バリア膜４０を形成し、層間絶縁膜２１上の酸素バリア膜４１を除去する。このようなプロセスにより、アニール時には酸素バリア膜４１で多層配線層部２２ｂ等の配線が覆われているため、酸素バリア膜４１で多層配線層部２２ｂ等の配線が酸化されることを防ぐことができる。
【０１６３】
尚、酸素バリア膜４１は、絶縁性材料で形成してもよい。この場合、酸素バリア膜４１は凹部２３の底面及び側面だけでなく層間絶縁膜２１上にまで形成していてもよいが、下部電極２４とコンタクト２０ａとを導通させるために、凹部２３の底面における酸素バリア膜４１の一部を除去して、下部電極２４をコンタクト２０ａに接触させる必要がある。ここで、水素バリア膜４０をキャパシタ２７の底面及び側面にも形成している場合には、酸素バリア膜４１と同様に、水素バリア膜４０の一部を除去して下部電極２４とコンタクト２０ａとを接触させる必要がある。
【０１６４】
上記参考例３の基本例によれば、参考例１の基本例と同様の効果を得ることができる。
さらに、多層配線層部２２ｂ等の配線の酸化とキャパシタ２７の水素劣化とを同時に防ぐとともに、より工程劣化に強いキャパシタ２７を形成することが可能となる。
【０１６５】
さらに、多層配線層部２２ｂ等の配線の酸化とキャパシタ２７の水素劣化とを同時に防ぐとともに、より工程劣化に強いキャパシタ２７を形成することが可能となる。
【０１６６】
［９−２］変形例１
参考例３に係る変形例１は、図４２に示すように、上記参考例３に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１６７】
上記参考例３の変形例１によれば、上記参考例３の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１６８】
［９−３］変形例２
上記参考例３に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、参考例３に係る変形例２では、図４３に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１６９】
上記参考例３の変形例２によれば、上記参考例３の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１７０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１７１】
【発明の効果】
以上説明したように本発明によれば、３次元キャパシタを用いた場合のセルの拡大を抑制する半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係わる基本例の半導体記憶装置の断面図。
【図２】 本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３】 図２に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図４】 図３に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図５】 図４に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図６】 図５に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図７】 図６に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図８】 本発明の第１の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図９】 本発明の第１の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図１０】 本発明の第１の実施形態に係わる変形例３の半導体記憶装置を示す断面図。
【図１１】 本発明の第２の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図１２】 本発明の第２の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図１３】 図１２に続く、本発明の第２の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図１４】 図１３に続く、本発明の第２の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図１５】 本発明の第２の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図１６】 本発明の第２の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図１７】 本発明の第３の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図１８】 本発明の第３の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図１９】 本発明の第３の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図２０】 本発明の第４の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図２１】 本発明の第４の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図２２】 本発明の第４の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図２３】 本発明の第５の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図２４】 本発明の第５の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図２５】 図２４に続く、本発明の第５の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図２６】 本発明の第５の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図２７】 本発明の第５の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図２８】 本発明の第６の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図２９】 本発明の第６の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図３０】 本発明の第６の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図３１】 本発明の参考例１に係わる基本例の半導体記憶装置を示す断面図。
【図３２】 本発明の参考例１に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３３】 図３２に続く、本発明の参考例１に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３４】 本発明の参考例１に係わる変形例１の半導体記憶装置を示す断面図。
【図３５】 本発明の参考例１に係わる変形例２の半導体記憶装置を示す断面図。
【図３６】 本発明の参考例２に係わる基本例の半導体記憶装置を示す断面図。
【図３７】 本発明の参考例２に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３８】 図３７に続く、本発明の参考例２に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３９】 本発明の参考例２に係わる変形例１の半導体記憶装置を示す断面図。
【図４０】 本発明の参考例２に係わる変形例２の半導体記憶装置を示す断面図。
【図４１】 本発明の参考例３に係わる基本例の半導体記憶装置を示す断面図。
【図４２】 本発明の参考例３に係わる変形例１の半導体記憶装置を示す断面図。
【図４３】 本発明の参考例３に係わる変形例２の半導体記憶装置を示す断面図。
【符号の説明】
１１…半導体基板、１２…素子領域、１３，１３ａ，１３ｂ…ゲート絶縁膜、１４，１４ａ，１４ｂ…ゲート電極、１５ａ，１５ｂ，１５ｃ…ソース／ドレイン拡散層、１６，１６ａ，１６ｂ…メモリセルトランジスタ、１７，２１，２８，３１…層間絶縁膜、１８ａ，１８ｂ，２０ａ，２０ｂ，２０ｃ，２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈ…コンタクト、１９…ビット線、２２ａ，２２ｂ，２２ｃ，２２ｄ…多層配線層部、２３，２３ａ，２３ｂ，４４，５０ａ，５０ｂ…凹部、２４…下部電極、２５…強誘電体膜、２６…上部電極、２７，２７ａ，２７ｂ…３次元強誘電体キャパシタ、３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ…配線、３５…保護絶縁膜、４０…水素バリア膜、４０ａ…水素バリア膜の第１部分、４０ｂ…水素バリア膜の第２部分、４０ｃ，４０ｄ…水素バリア材、４１…酸素バリア膜、４４ａ…突出部、４５，４６，５１…反応防止導電膜、５２…コンタクト部。
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体メモリとして、強誘電体キャパシタを有する強誘電体メモリや、高誘電体キャパシタを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などが開発されている。これら強誘電体メモリやＤＲＡＭのメモリセルは、選択トランジスタと、この選択トランジスタに接続された記憶素子として機能するキャパシタとを具備している（例えば、特許文献１参照）。
【０００３】
このような従来技術において、例えば、周辺回路部及びメモリセル部の多層配線が形成された後にメモリセル部のキャパシタが形成されることで、最上層部にキャパシタが形成される場合がある。この場合、キャパシタによって多層配線の形成が妨げられず、かつ、キャパシタの劣化を抑制できるという利点を有する。
【０００４】
一方、キャパシタが先に形成された後に多層配線が形成されることで、下層部にキャパシタが形成される場合もある。この場合、上記と同様にキャパシタによって多層配線の形成が妨げられず、かつ、キャパシタの形成時に熱工程の制約を受けないという利点を有する。
【０００５】
しかし、これらの利点は、キャパシタが２次元的な構造をとり、キャパシタ自身の高さがそれほど大きくない場合に得られるものである。尚、２次元的な構造のキャパシタ（以下、２次元キャパシタと称す）とは、キャパシタを構成する電極層等が、ＸＹ方向にのみ平面的に延在し、立体的なＺ方向には延在しない構造のキャパシタのことをいう。
【０００６】
【特許文献１】
特開平11-317500号公報
【０００７】
【発明が解決しようとする課題】
このような強誘電体メモリやＤＲＡＭにおいて、高集積化を実現するためには、３次元的な構造のキャパシタと多層配線との組み合わせ技術が必要となる。尚、３次元的な構造のキャパシタ（以下、３次元キャパシタと称す）とは、キャパシタを構成する電極層等が、ＸＹ方向に平面的に延在するだけでなく、Ｚ方向にも立体的に延在する構造のキャパシタのことをいう。
【０００８】
しかしながら、３次元キャパシタの場合、上述する従来技術の構造をそのまま適用してキャパシタと多層配線とを異なるレイヤーに形成すると、３次元キャパシタは２次元キャパシタと比べて高さがあるため、セルが拡大するという問題が生じてしまう。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、３次元キャパシタを用いた場合のセルの拡大を抑制することが可能な半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１１】
本発明の一視点による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、ゲート電極と第１及び第２の拡散層とを有するトランジスタと、前記トランジスタ上に形成された第１の絶縁膜と、前記第１の絶縁膜内に形成され、複数の配線層及び複数のコンタクトを含む第１の多層配線層部と、前記第１の多層配線層部内の少なくとも２層の配線層を含む前記第１の絶縁膜内を垂直方向に連続的に貫いて形成され、前記ゲート電極と少なくとも一部が重なるように設けられた第１の凹部と、前記第１の凹部内に３次元的に形成され、第１及び第２の電極と強誘電体膜とを有し、前記第１の電極が前記第１の多層配線層部を介して前記第１の拡散層と電気的に接続された強誘電体キャパシタとを具備する。
【００１３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
尚、各実施形態では、本発明を強誘電体メモリに適用した場合について述べるが、本発明は高誘電体キャパシタを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に適用することも可能である。
【００１５】
［１］第１の実施形態
第１の実施形態は、各実施形態の基本となる構造を示し、３次元的な構造の強誘電体キャパシタ（以下、３次元強誘電体キャパシタと称す）をメモリセルトランジスタの上方に配置させ、かつ、３次元強誘電体キャパシタと多層配線とを同じ絶縁膜内に形成することで、３次元強誘電体キャパシタを用いた場合のセルの拡大を抑制するものである。
【００１６】
尚、３次元強誘電体キャパシタとは、強誘電体キャパシタを構成する上部電極、下部電極及び強誘電体膜が、ＸＹ方向に平面的に延在するだけでなく、Ｚ方向にも立体的に延在する構造のキャパシタのことをいう。
【００１７】
［１−１］基本例
図１は、本発明の第１の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る基本例の構造について説明する。
【００１８】
図１に示すように、第１の実施形態に係るメモリセル部は、メモリセルトランジスタ１６と、このトランジスタ１６の上方に配置された３次元強誘電体キャパシタ２７と、多層配線層部２２ａ，２２ｂとを具備している。そして、トランジスタ１６の一方のソース／ドレイン拡散層１５ａには多層配線層部２２ａを介して強誘電体キャパシタ２７の下部電極２４が接続され、他方のソース／ドレイン拡散層１５ｂには多層配線層部２２ｂを介してビット線３３が接続されている。このようなメモリセル部は、具体的には以下のような構造になっている。
【００１９】
半導体基板１１上にゲート電極１４が形成され、このゲート電極１４を挟んでソース／ドレイン拡散層１５ａ，１５ｂが半導体基板１１内に形成されている。これにより、メモリセルトランジスタ１６が形成されている。
【００２０】
トランジスタ１６上には層間絶縁膜１７が形成され、この層間絶縁膜１７内にはコンタクト２０ａ，２０ｂが形成されている。ここで、コンタクト２０ａはソース／ドレイン拡散層１５ａに接続され、コンタクト２０ｂはソース／ドレイン拡散層１５ｂに接続されている。
【００２１】
層間絶縁膜１７及びコンタクト２０ａ，２０ｂ上には層間絶縁膜２１が形成され、この層間絶縁膜２１内には複数の配線層及び複数のコンタクトを含む多層配線層部２２ａ，２２ｂが形成されている。ここで、多層配線層部２２ａはコンタクト２０ａに接続され、多層配線層部２２ｂはコンタクト２０ｂに接続されている。
【００２２】
層間絶縁膜２１内には凹部２３が形成され、この凹部２３は多層配線層部２２ａ，２２ｂを含む層間絶縁膜２１の領域を垂直方向に連続的に貫いている。そして、この凹部２３はトランジスタ１６のゲート電極１４の上方に位置しており、凹部２３とゲート電極１４とは重なり合っている。
【００２３】
凹部２３内には３次元強誘電体キャパシタ２７が形成されている。この強誘電体キャパシタ２７は、上部電極２６と、下部電極２４と、これら上部及び下部電極２６，２４間の強誘電体膜２５とを有している。
【００２４】
強誘電体キャパシタ２７及び多層配線層部２２ａ，２２ｂ上には層間絶縁膜２８が形成され、この層間絶縁膜２８内にはコンタクト２９ａ，２９ｂ，２９ｃ，２９ｄ及び配線３０ａ，３０ｂ，３０ｃが形成されている。これにより、強誘電体キャパシタ２７の下部電極２４は、コンタクト２９ｂ→配線３０ａ→コンタクト２９ａ→多層配線層部２２ａ→コンタクト２０ａを介して、ソース／ドレイン拡散層１５ａに電気的に接続されている。また、強誘電体キャパシタ２７の上部電極２６は、コンタクト２９ｃを介して、プレート配線３０ｂに電気的に接続されている。
【００２５】
配線３０ａ，３０ｂ，３０ｃ及び層間絶縁膜２８上に層間絶縁膜３１が形成され、この層間絶縁膜３１内にコンタクト３２が形成され、これらコンタクト３２及び層間絶縁膜３１上にビット線３３が形成されている。このようにキャパシタ２７の上方に配置されたビット線３３は、コンタクト３２→配線３０ｃ→コンタクト２９ｄ→多層配線層部２２ｂ→コンタクト２０ｂを介して、ソース／ドレイン拡散層１５ｂに電気的に接続されている。
【００２６】
尚、凹部２３は、多層配線層部２２ａ，２２ｂ内の全ての配線層の存在する領域を貫く深さであることに限定されず、多層配線層部２２ａ，２２ｂ内の少なくとも２層以上の配線層の存在する領域を貫く程度の深さでもよく、３次元キャパシタが形成できる程度の深さがあればよい。
【００２７】
また、凹部２３は、ゲート電極１４の真上に位置してもよいし、ゲート電極１４の少なくとも一部が重なる程度の位置であってもよい。
【００２８】
また、凹部２３のアスペクト比は、スパッタ法でＰＺＴからなる強誘電体膜２５を形成する場合は例えば１程度であり、ＣＶＤ（Chemical Vapor Deposition）法でＰＺＴからなる強誘電体膜２５を形成する場合は例えば４乃至５程度である。ここで、キャパシタ２７を構成する膜のうちＰＺＴからなる強誘電体膜２５を基準としたのは、ＰＺＴからなる強誘電体膜２５はキャパシタ２７を構成する膜の中で最も埋め込み難いからである。尚、凹部２３のアスペクト比は、基準とする膜の材料を変更することで種々の値を取り得る。
【００２９】
第１の実施形態に係る周辺回路部は、層間絶縁膜２１，２８内に、多層配線層部２２ｄ、コンタクト２９ｈ及び配線３０ｅが形成されている。ここで、多層配線層部２２ｄ、コンタクト２９ｈ及び配線３０ｅは、メモリセル部の多層配線層部２２ａ，２２ｂ、コンタクト２９ａ，２９ｄ及び配線３０ａ，３０ｂ，３０ｃと同材料で同一面上にそれぞれ形成されている。また、多層配線層部２２ｄの各配線層は、コンタクト（図示せず）により接続されていてもよい。
【００３０】
図２乃至図７は、本発明の第１の実施形態に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態に係る基本例の製造方法について説明する。
【００３１】
まず、図２に示すように、半導体基板１１内に、素子領域を分離するための素子分離領域１２が形成される。そして、半導体基板１１の素子領域上にゲート絶縁膜１３を介してゲート電極１４が形成され、素子領域１２内にソース／ドレイン拡散層１５ａ，１５ｂが形成される。これにより、メモリセルトランジスタ１６が形成される。
【００３２】
次に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法やＰ−ＣＶＤ法等により、トランジスタ１６上に第１の層間絶縁膜１７が形成される。そして、ＣＭＰ（Chemical Mechanical Polish）法等を用いて、第１の層間絶縁膜１７の表面が平坦化される。ここで、第１の層間絶縁膜１７は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、ＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＤＴＥＯＳ（Densified Tetra Ethyl Ortho Silicate）等の材料からなる。
【００３３】
次に、第１の層間絶縁膜１７内に、ソース／ドレイン拡散層１５ａ，１５ｂにそれぞれ接続するコンタクト２０ａ，２０ｂが形成される。このコンタクト２０ａ，２０ｂは、例えばＷ，Ｐｏｌｙ−Ｓｉ等の材料からなる。尚、コンタクト２０ａ，２０ｂのホールをコンタクト材で埋め込む前に、例えばＴｉ，ＴｉＮ等からなるバリアメタル層を形成してもよい。この場合、半導体基板１１上のソース／ドレイン拡散層１５ａ，１５ｂとコンタクト２０ａ，２０ｂとの反応を抑制でき、コンタクト２０ａ，２０ｂの最適化を図ることができる。
【００３４】
次に、図３に示すように、第２の層間絶縁膜２１内に多層配線層部２２ａ，２２ｂ，２２ｄがメモリセル部及び周辺回路部にそれぞれ形成される。ここで、第２の層間絶縁膜２１は、ＢＰＳＧ、ＬＰ−ＴＥＯＳ、ＤＴＥＯＳ等の材料からなる。また、多層配線層部２２ａ，２２ｂ，２２ｄは、例えばＷ、Ｃｕ、Ａｌ等の材料からなる。
【００３５】
ここで、多層配線層部２２ａ，２２ｂ，２２ｄの各配線層は、次のような方法で形成される。例えば、ダマシン法を用いる場合は、絶縁膜内に溝を形成し、この溝内に配線材を埋め込んだ後、この配線材の表面を平坦化することでダマシン構造の配線層が形成できる。また、ＲＩＥ（Reactive Ion Etching）法を用いる場合は、配線材を全面に形成した後、この配線材をＲＩＥにより所望の形状にパターニングすることで配線層を形成できる。
【００３６】
次に、図４に示すように、ＲＩＥ等を用いて第２の層間絶縁膜２１が選択的にエッチングされ、凹部２３が形成される。この凹部２３は、少なくともゲート電極１４の上方にかかるように形成される。
【００３７】
次に、図５に示すように、ＣＶＤ法やスパッタ法により、凹部２３内及び第２の層間絶縁膜２１上に、下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。下部電極２４及び上部電極２６の材料としては、例えばＰｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ等が用いられ、また、強誘電体膜２５の材料としては、例えばＰＺＴ、ＳＢＴ等が用いられる。
【００３８】
次に、図６に示すように、ＣＭＰ法、ＲＩＥ等を用いて、下部電極２４、強誘電体膜２５、上部電極２６がパターニングされ、強誘電体キャパシタ２７が形成される。
【００３９】
次に、図７に示すように、第３の層間絶縁膜２８が堆積される。次に、ダマシン法やＲＩＥを用いて、第３の層間絶縁膜２８内にコンタクト２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｈ及び配線３０ａ，３０ｂ，３０ｃ，３０ｅが形成される。
【００４０】
次に、図１に示すように、第４の層間絶縁膜３１が形成され、この第４の層間絶縁膜３１内に配線３０ｃに接続するコンタクト３２が形成される。その後、コンタクト３２及び第４の層間絶縁膜３１上にビット線３３が形成される。このようにして、第１の実施形態に係る基本例の構造が形成される。
【００４１】
上記第１の実施形態の基本例によれば、３次元強誘電体キャパシタ２７をメモリセルトランジスタ１６の上方に配置させることで、基板に平行方向のセルの幅を縮小し、３次元強誘電体キャパシタ２７と多層配線とを同じレイヤーに形成することで、基板に垂直方向のセルの高さを縮小している。これにより、３次元強誘電体キャパシタ２７を用いた場合のセルの拡大を抑制することができる。
【００４２】
また、従来のプロセスを用いる場合、２次元キャパシタよりも高さがある３次元キャパシタ２７を用いることで、下部電極２４とソース／ドレイン拡散層１５ａとを接続するためのコンタクトのアスペクト比は高くなる。しかし、第１の実施形態では、強誘電体キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとを電気的に接続させるために、多層配線層部２２ａを用いている。これにより、配線３０ａとコンタクト２０ａ又はソース／ドレイン拡散層１５ａとを一つのコンタクトで接続させた場合よりも、多層配線層部２２ａの各コンタクトやコンタクト２９ａのアスペクト比は小さく保つことが可能となり、従来の２次元キャパシタと同程度に抑えることができる。従って、メモリセルの高集積化を実現することが可能となる。
【００４３】
同様に、従来のプロセスを用いる場合、２次元キャパシタよりも高さがある３次元キャパシタ２７を用いることで、ビット線３３とソース／ドレイン拡散層１５ｂとを接続するためのコンタクトのアスペクト比は高くなる。しかし、第１の実施形態では、ビット線３３とトランジスタ１６のソース／ドレイン拡散層１５ｂとを電気的に接続させるために、多層配線層部２２ｂを用いている。これにより、ビット線３３とコンタクト２０ｂ又はソース／ドレイン拡散層１５ｂとを一つのコンタクトで接続させた場合よりも、多層配線層部２２ｂの各コンタクトやコンタクト２９ｄ，３２のアスペクト比は小さく保つことが可能となり、従来の２次元キャパシタと同程度に抑えることができる。従って、メモリセルの高集積化を実現することが可能となる。
【００４４】
また、メモリセル部の多層配線層部２２ａ，２２ｂは、周辺回路部の多層配線層部２２ｄと同時に形成することができる。従って、メモリセル部の多層配線層部２２ａ，２２ｂを形成するための新たな工程を追加すること無しに、従来からの周辺回路部の多層配線層部２２ｄの形成工程を利用できる。
【００４５】
また、３次元強誘電体キャパシタ２７と多層配線層部２２ａ，２２ｂとを同じレイヤー（絶縁膜２１）に形成することで、コンタクト２９ａ，２９ｄのアスペクト比を従来よりも下げることができる。
【００４６】
［１−２］変形例１
第１の実施形態に係る変形例１は、強誘電体キャパシタ用の凹部を形成する際に、ストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜を、上記第１の実施形態に係る基本例の構造に付加したものである。
【００４７】
図８は、本発明の第１の実施形態に係る変形例１の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る変形例１について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００４８】
図８に示すように、凹部２３の底面下に、ストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５が形成されている。この保護絶縁膜３５は、層間絶縁膜１７，２１とは異なる材料で形成されることが望ましく、例えば、ＳｉＮ、Ａｌ２Ｏ３等のいずれかを含む材料で形成されている。
【００４９】
保護絶縁膜３５は、層間絶縁膜１７が形成された後に、この層間絶縁膜１７上に形成される。そして、保護絶縁膜３５及び層間絶縁膜１７内にコンタクト２０ａ，２０ｂが形成される。次に、層間絶縁膜２１内に多層配線層部２２ａ，２２ｂが形成された後、層間絶縁膜２１内に凹部２３が形成される。この際、保護絶縁膜３５をストッパーとして用いて層間絶縁膜２１を除去する場合には、凹部２３の底面の位置は保護絶縁膜３５によって決定される。
【００５０】
上記第１の実施形態の変形例１によれば、上記第１の実施形態の基本例と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００５１】
第１の実施形態に係る基本例の場合、トランジスタ１６の上方に凹部２３を形成する際、ゲート電極１４へのオーバーエッチングを防ぐために、凹部２３の底面とゲート電極１４の上面との距離をある程度保つ必要がある。そこで、基本例では、この距離はエッチング時間などにより調整されていた。
【００５２】
これに対し、変形例１では、凹部２３の底面とゲート電極１４の上面との距離を、エッチング時間により調整するだけでなく、保護絶縁膜３５によっても調整できる。このため、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【００５３】
［１−３］変形例２
第１の実施形態に係る変形例２は、上記第１の実施形態に係る基本例のビット線をキャパシタの下方に配置させたものである。
【００５４】
図９は、本発明の第１の実施形態に係る変形例２の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る変形例２について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００５５】
図９に示すように、ビット線１９は第１の層間絶縁膜１７内に形成され、このビット線１９はコンタクト１８を介してトランジスタ１６のソース／ドレイン拡散層１５ｂに接続されている。つまり、ビット線１９は、キャパシタ２７の底面よりも下方に配置されている。ここで、セル面積を縮小するために、ビット線１９は、キャパシタ２７の下方のトランジスタ１６が配置されていない領域を利用して配置するのが望ましい。
【００５６】
上記第１の実施形態の変形例２によれば、上記第１の実施形態の基本例と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００５７】
第１の実施形態に係る基本例は、ビット線３３は、キャパシタ２７の最上面よりも上方に配置されていた。この場合、原理的にセルサイズは小さくできるが、多層配線層部２２ａ，２２ｂの存在によってキャパシタ２７を形成できる領域が制限され、キャパシタ２７の合わせずれ等の問題が生じ易い。
【００５８】
これに対し、変形例２は、ビット線１９は、キャパシタ２７の底面よりも下方に配置されている。この場合、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【００５９】
［１−４］変形例３
第１の実施形態に係る変形例３は、上記第１の実施形態に係る基本例を、ＴＣ並列ユニット直列接続型強誘電体メモリに適用したものである。ここで、ＴＣ並列ユニット直列接続型強誘電体メモリとは、メモリセルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したメモリのことをいう。
【００６０】
図１０は、本発明の第１の実施形態に係る変形例３の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る変形例３について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００６１】
図１０に示すように、第１のトランジスタ１６ａのソース／ドレイン間に第１の３次元強誘電体キャパシタ２７ａの両端がそれぞれ接続された第１のセルが形成され、第２のトランジスタ１６ｂのソース／ドレイン間に第２の３次元強誘電体キャパシタ２７ｂの両端がそれぞれ接続された第２のセルが形成され、これら第１及び第２のセルが直列に接続されたＴＣ並列ユニット直列接続型構造となっている。
【００６２】
ここで、第１のセルにおいて、トランジスタ１６ａの一方のソース／ドレイン拡散層１５ａには、多層配線層部２２ａ、コンタクト２０ａ，２９ａ，２９ｂ及び配線３０ａを介して、３次元強誘電体キャパシタ２７ａの下部電極２４が電気的に接続されている。一方、トランジスタ１６ａの他方のソース／ドレイン拡散層１５ｂには、多層配線層部２２ｂ、コンタクト２０ｂ，２９ｃ，２９ｄ及び配線３０ｂを介して、３次元強誘電体キャパシタ２７ａの上部電極２６が電気的に接続されている。
【００６３】
また、第２のセルにおいて、トランジスタ１６ｂの一方のソース／ドレイン拡散層１５ｃには、多層配線層部２２ｃ、コンタクト２０ｃ，２９ｆ，２９ｇ及び配線３０ｄを介して、３次元強誘電体キャパシタ２７ｂの下部電極２４が電気的に接続されている。一方、トランジスタ１６ｂの他方のソース／ドレイン拡散層１５ｂには、多層配線層部２２ｂ、コンタクト２０ｂ，２９ｄ，２９ｅ及び配線３０ｂを介して、３次元強誘電体キャパシタ２７ｂの上部電極２６が電気的に接続されている。
【００６４】
そして、２つのトランジスタ１６ａ，１６ｂでソース／ドレイン拡散層１５ｂを共有し、ソース／ドレイン拡散層１５ｂとキャパシタ２７ａ，２７ｂの各上部電極２６との接続において、多層配線層部２２ｂ、コンタクト２０ｂ，２９ｄ及び配線３０ｂを共有することで、第１及び第２のセルが直列に接続されている。
【００６５】
上記第１の実施形態の変形例３によれば、上記第１の実施形態の基本例と同様の効果を得ることができるだけでなく、さらに、ＴＣ並列ユニット直列接続型構造にすることで、セル面積の縮小を図ることができる。
【００６６】
［２］第２の実施形態
第２の実施形態は、第１の実施形態の変形例であり、３次元強誘電体キャパシタを水素バリア膜で囲んでいる例である。
【００６７】
［２−１］基本例
図１１は、本発明の第２の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第２の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００６８】
図１１に示すように、第２の実施形態の基本例において、第１の実施形態の基本例と異なる点は、３次元強誘電体キャパシタ２７の底面、側面及び上面に水素バリア膜４０が形成され、この水素バリア膜４０で３次元強誘電体キャパシタ２７を囲み、３次元強誘電体キャパシタ２７と多層配線層部２２ａ，２２ｂ及びトランジスタ１６とを隔てている点である。
【００６９】
ここで、水素バリア膜４０は、強誘電体キャパシタ２７の側面及び底面に設けられた第１の部分４０ａと、強誘電体キャパシタ２７の上面に設けられた第２の部分４０ｂとを有する。
【００７０】
また、水素バリア膜４０は、単層であってもよいし、複数層であってもよく、例えばＡｌ２Ｏ３、ＴｉＯ２、ＳｉＮ等の絶縁性の材料を少なくとも一つを含む膜からなる。尚、水素バリア膜４０の第１の部分４０ａは導電性の材料で形成してもよい。
【００７１】
また、水素バリア膜４０はキャパシタ２７と直接接して形成してあってもよいし、キャパシタ２７と水素バリア膜４０との間に絶縁膜を設けることで水素バリア膜４０及び絶縁膜からなる積層膜でキャパシタ２７を囲んでもよい。
【００７２】
また、水素バリア膜４０は、３次元強誘電体キャパシタ２７を囲むように形成するのが最も望ましいが、３次元強誘電体キャパシタ２７の一部を覆うように形成してあってもよく、例えば、第１の部分４０ａのみに形成したり、第２の部分４０ｂのみに形成したり、キャパシタ２７の底面又は側面のみに形成したりしてもよい。
【００７３】
図１２乃至図１４は、本発明の第２の実施形態に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、第２の実施形態に係る水素バリア膜の製造方法について説明する。
【００７４】
まず、図１２に示すように、層間絶縁膜２１内に凹部２３が形成された後、ＣＶＤ法やスパッタ法により、凹部２３内及び層間絶縁膜２１上に水素バリア材４０ｃが形成される。次に、水素バリア材４０ｃ上に、下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。
【００７５】
次に、図１３に示すように、ＣＭＰ法、ＲＩＥ等を用いて、水素バリア材４０ｃ、下部電極２４、強誘電体膜２５、上部電極２６がパターニングされる。これにより、水素バリア膜４０の第１部分４０ａが形成されるとともに、強誘電体キャパシタ２７が形成される。
【００７６】
次に、図１４に示すように、ＣＶＤ法やスパッタ法により、キャパシタ２７及び層間絶縁膜２１上に水素バリア材４０ｄが形成される。その後、この水素バリア材４０ｄがパターニングされることで、水素バリア膜４０の第２部分４０ｂが形成される。このようにして、第１部分４０ａと第２部分４０ｂとからなる水素バリア膜４０でキャパシタ２７が囲まれる。
【００７７】
上記第２の実施形態の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【００７８】
さらに、水素バリア膜４０でキャパシタ２７を囲むことにより、キャパシタ２７の形成後の工程において発生する水素によるダメージから、キャパシタ２７を保護することが可能となる。
【００７９】
［２−２］変形例１
第２の実施形態に係る変形例１は、図１５に示すように、上記第２の実施形態に係る基本例の凹部２３下に、この凹部２３を形成する際に、ストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【００８０】
上記第２の実施形態の変形例１によれば、上記第２の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上することができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【００８１】
［２−３］変形例２
上記第２の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第２の実施形態に係る変形例２では、図１６に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【００８２】
上記第２の実施形態の変形例２によれば、上記第２の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【００８３】
［３］第３の実施形態
第３の実施形態は、第１の実施形態の変形例であり、配線の酸化を防ぐための酸素バリア膜を設けた例である。
【００８４】
［３−１］基本例
図１７は、本発明の第３の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第３の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００８５】
図１７に示すように、第３の実施形態の基本例において、第１の実施形態の基本例と異なる点は、３次元強誘電体キャパシタ２７の底面、側面及び層間絶縁膜２１上に酸素バリア膜４１を設け、この酸素バリア膜４１で多層配線層部２２ａ，２２ｂ及びトランジスタ１６を覆っている点である。
【００８６】
ここで、酸素バリア膜４１は、単層であってもよいし、複数層であってもよく、例えばＡｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ等の絶縁性の材料の少なくとも一つを含む膜からなる。
【００８７】
また、酸素バリア膜４１は、層間絶縁膜２１内に凹部２３が形成された後に凹部２３内及び層間絶縁膜２１上に形成され、強誘電体キャパシタ２７の形成後も層間絶縁膜２１上に残るように強誘電体キャパシタ２７のパターニングが行われる。
【００８８】
上記第３の実施形態の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【００８９】
さらに、酸素バリア膜４１で多層配線層部２２ａ，２２ｂ及びトランジスタ１６を覆うことで、キャパシタ２７の形成工程において多層配線層部２２ａ，２２ｂ等の配線部に酸素が侵入して反応が起きることを防ぐことが可能となる。
【００９０】
［３−２］変形例１
第３の実施形態に係る変形例１は、図１８に示すように、上記第３の実施形態に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【００９１】
上記第３の実施形態の変形例１によれば、上記第３の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【００９２】
［３−３］変形例２
上記第３の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第３の実施形態に係る変形例２では、図１９に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【００９３】
上記第３の実施形態の変形例２によれば、上記第３の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【００９４】
［４］第４の実施形態
第４の実施形態は、第２の実施形態と第３の実施形態とを組み合わせたものであり、水素バリア膜と酸素バリア膜とを設けた例である。
【００９５】
［４−１］基本例
図２０は、本発明の第４の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第４の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【００９６】
図２０に示すように、第４の実施形態の基本例において、第１の実施形態の基本と異なる点は、３次元強誘電体キャパシタ２７の底面、側面及び上面に水素バリア膜４０が形成され、この水素バリア膜４０の底面、側面及び層間絶縁膜２１上に酸素バリア膜４１を設けている点である。従って、第４の実施形態の基本例では、水素バリア膜４０で３次元強誘電体キャパシタ２７が囲まれ、かつ、酸素バリア膜４１で多層配線層部２２ａ，２２ｂ及びトランジスタ１６が覆われている。
【００９７】
ここで、水素バリア膜４０及び酸素バリア膜４１は、単層であってもよいし、複数層であってもよい。また、水素バリア膜４０は、例えばＡｌ２Ｏ３、ＴｉＯ２、ＳｉＮ等の絶縁性材料の少なくとも一つを含む膜からなり、酸素バリア膜４１は、例えばＡｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ等の絶縁性材料の少なくとも一つを含む膜からなる。尚、水素バリア膜４０の第１の部分４０ａは、導電性材料で形成されていてもよい。
【００９８】
また、水素バリア膜４０はキャパシタ２７と直接接して形成してあってもよいし、キャパシタ２７と水素バリア膜４０との間に絶縁膜を設けることで水素バリア膜４０及び絶縁膜からなる積層膜でキャパシタ２７を囲んでもよい。また、酸素バリア膜４１は、水素バリア膜４０と直接接して形成してもよいし、酸素バリア膜４１と水素バリア膜４０との間に絶縁膜を設けてもよい。
【００９９】
また、水素バリア膜４０は、酸素バリア膜４１よりも後に形成され、酸素バリア膜４１よりも内側、すなわちキャパシタ２７側に配置することが望ましい。
【０１００】
上記第４の実施形態の基本例によれば、第２及び第３の実施形態の基本例と同様の効果を得ることができ、多層配線層部２２ａ，２２ｂ等の配線部の酸化とキャパシタ２７の水素劣化とを同時に防ぐとともに、より工程劣化に強いキャパシタ２７を形成することが可能となる。
【０１０１】
［４−２］変形例１
第４の実施形態に係る変形例１は、図２１に示すように、上記第４の実施形態に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１０２】
上記第４の実施形態の変形例１によれば、上記第４の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１０３】
［４−３］変形例２
上記第４の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第４の実施形態に係る変形例２では、図２２に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１０４】
上記第４の実施形態の変形例２によれば、上記第４の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１０５】
［５］第５の実施形態
第５の実施形態は、３次元強誘電体キャパシタの下部電極と多層配線層部の最上層配線とを、コンタクトを用いずに、反応防止導電膜を介して下部電極の凸面で接続させた例である。
【０１０６】
［５−１］基本例
図２３は、本発明の第５の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第５の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【０１０７】
図２３に示すように、第５の実施形態の基本例において、第１の実施形態の基本例と異なる点の一つは、３次元強誘電体キャパシタ２７の下部電極２４と多層配線層部２２ａの最上層配線とを突出部４４ａを介して接続させた点である。ここで、突出部４４ａは、層間絶縁膜２１の上面から多層配線層部２２ａの最上層配線まで貫通する凹部４４内を導電材で埋め込むことで形成されている。この基本例の場合、凹部２３ａ，２３ｂの底面及び側面と下部電極２４との間には反応防止導電膜４５，４６が設けられているため、凹部４４内に埋め込まれた反応防止導電膜４５，４６がコンタクトとして機能している。
【０１０８】
また、キャパシタ２７の大容量化を図るためには、この基本例のように、層間絶縁膜２１内に２つの凹部２３ａ，２３ｂを設け、凹部４４を跨いで２つの凹部２３ａ，２３ｂ内に連続して一つのキャパシタ２７を形成することもできる。
【０１０９】
尚、反応防止導電膜４５，４６は、２層である必要はなく、単層であっても複数層であってもよく、例えばＴｉＮ、ＩｒＯ２、ＴｉＡｌＮ等の少なくとも一つを含む膜からなる。この反応防止導電膜４５，４６は、下部電極２４の材料と半導体基板１１との反応を防止するために設けられている。
【０１１０】
図２４及び図２５は、本発明の第５の実施形態に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、第５の実施形態に係る突出部の製造方法について説明する。
【０１１１】
まず、図２４に示すように、層間絶縁膜２１内に凹部２２ａ，２２ｂ，４４が形成される。ここで、凹部４４の形成では、多層配線層部２２ａの最上層配線の表面が露出するまで層間絶縁膜２１を除去する。
【０１１２】
次に、図２５に示すように、凹部２２ａ，２２ｂ，４４内及び層間絶縁膜２１上に、反応防止導電膜４５，４６、下部電極２４，強誘電体膜２５、上部電極２６が順に堆積され、パターニングされる。
【０１１３】
上記第５の実施形態の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【０１１４】
さらに、キャパシタ２７の下部電極２４と多層配線層部２２ａとの接続を、第１の実施形態のようにコンタクト２９で行うよりも、低いアスペクト比の突出部４４ａ（凹凸面）で行うことができる。
【０１１５】
［５−２］変形例１
第５の実施形態に係る変形例１は、図２６に示すように、上記第５の実施形態に係る基本例の凹部２３ａ，２３ｂ下に、この凹部２３ａ，２３ｂを形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１１６】
上記第５の実施形態の変形例１によれば、上記第５の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３ａ，２３ｂの底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１１７】
［５−３］変形例２
上記第５の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第５の実施形態に係る変形例２では、図２７に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１１８】
上記第５の実施形態の変形例２によれば、上記第５の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１１９】
［６］第６の実施形態
第６の実施形態は、第５の実施形態の変形例であり、３次元強誘電体キャパシタの下部電極と多層配線層部の最上層配線とを、コンタクトや突出部を用いずに、反応防止導電膜を介して下部電極の平坦面で接続させた例である。
【０１２０】
［６−１］基本例
図２８は、本発明の第６の実施形態に係る基本例の半導体記憶装置の断面図を示す。以下に、第６の実施形態に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第５の実施形態に係る基本例と異なる点について説明する。
【０１２１】
図２８に示すように、第６の実施形態の基本例において、第５の実施形態の基本例と異なる点は、３次元強誘電体キャパシタ２７の下部電極２４と多層配線層部２２ａの最上層配線とを突出部４４ａを介さずに接続させた点である。つまり、第６の実施形態の基本例では、第５の実施形態の突出部４４ａは形成されない。その代わりとして、多層配線層部２２ａの最上層配線の上面が層間絶縁膜２１から露出するように多層配線層部２２ａを形成し、最上層配線に直接接するように反応防止導電膜４５を形成する。これにより、キャパシタ２７の下部電極２４と多層配線層部２２ａとをコンタクトや突出部４４ａを用いずに接続する。
【０１２２】
上記第６の実施形態の基本例によれば、第５の実施形態の基本例と同様の効果を得ることができる。
【０１２３】
さらに、多層配線層部２２ａの最上層配線の上面を層間絶縁膜２１から露出させた構造にすることで、キャパシタ２７の下部電極２４と多層配線層部２２ａとをコンタクトや突出部４４ａを用いずに接続することができる。従って、コンタクトや突出部４４ａを形成する工程を省略することができるため、プロセスを簡略化することができる。
【０１２４】
［６−２］変形例１
第６の実施形態に係る変形例１は、図２９に示すように、上記第６の実施形態に係る基本例の凹部２３ａ，２３ｂ下に、この凹部２３ａ，２３ｂを形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１２５】
上記第６の実施形態の変形例１によれば、上記第６の実施形態の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３ａ，２３ｂの底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１２６】
［６−３］変形例２
上記第６の実施形態に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、第６の実施形態に係る変形例２では、図３０に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１２７】
上記第６の実施形態の変形例２によれば、上記第６の実施形態の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１２８】
［７］参考例１
参考例１は、３次元強誘電体キャパシタをＣＯＰ（Capacitor On Plug）構造にした場合の例である。
【０１２９】
［７−１］基本例
図３１は、本発明の参考例１に係る基本例の半導体記憶装置の断面図を示す。以下に、参考例１に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に第１の実施形態に係る基本例と異なる点について説明する。
【０１３０】
図３１に示すように、参考例１の基本例において、第１の実施形態の基本例と異なる点は、強誘電体キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとが、強誘電体キャパシタ２７直下のコンタクト２０ａを介して接続されている点である。この場合も、強誘電体キャパシタ２７の少なくとも一部がゲート電極１４の上方に配置するように形成するとよい。
【０１３１】
図３２及び図３３は、本発明の参考例１に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、参考例１に係るＣＯＰ構造の製造方法について説明する。
【０１３２】
まず、図３２に示すように、ダマシン法やＲＩＥ法等を用いて、第２の層間絶縁膜２１内に、例えばＷ、Ｃｕ、Ａｌ等の材料からなる多層配線層部２２ｂ，２２ｄが形成される。この際、ソース／ドレイン拡散層１５ａ，１５ｂに接続する一方のコンタクト２０ｂ上には多層配線層部２２ｂが形成されるが、他方のコンタクト２０ａ上には多層配線層部は形成されないようにする。
【０１３３】
次に、ＲＩＥ等を用いて第２の層間絶縁膜２１が選択的にエッチングされ、凹部２３が形成される。この凹部２３により他方のコンタクト２０ａの上面が露出される。
【０１３４】
次に、図３３に示すように、ＣＶＤ法やスパッタ法により、凹部２３内及び第２の層間絶縁膜２１上に、下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。
【０１３５】
その後、ＣＭＰ法、ＲＩＥ等を用いて、下部電極２４、強誘電体膜２５、上部電極２６がパターニングされる。これにより、コンタクト２０ａ上に強誘電体キャパシタ２７が設けられたＣＯＰ構造が実現する。
【０１３６】
上記参考例１の基本例によれば、第１の実施形態の基本例と同様の効果を得ることができる。
【０１３７】
さらに、ＣＯＰ構造を用いることにより、キャパシタ２７の下部電極２４とソース／ドレイン拡散層１５ａとを、多層配線層部を用いることなくコンタクト２０ａのみで接続できるため、さらにセル面積の縮小を図ることができる。
【０１３８】
また、ＣＯＰ構造により、コンタクト２０ａの材料及び構造の最適化を独立に行うことが可能となるため、下部電極２４とソース／ドレイン拡散層１５ａとの電気的接触性を改善することができる。
【０１３９】
［７−２］変形例１
参考例１に係る変形例１は、図３４に示すように、上記参考例１に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１４０】
上記参考例１の変形例１によれば、上記参考例１の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１４１】
［７−３］変形例２
上記参考例１に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、参考例１に係る変形例２では、図３５に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１４２】
上記参考例１の変形例２によれば、上記参考例１の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１４３】
［８］参考例２
参考例２は、参考例１に係るＣＯＰ構造の変形例であり、強誘電体キャパシタの下部電極とソース／ドレイン拡散層とをキャパシタと独立に形成されたコンタクトプラグを用いずに接続する例である。
【０１４４】
［８−１］基本例
図３６は、本発明の参考例２に係る基本例の半導体記憶装置の断面図を示す。以下に、参考例２に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に参考例１に係る基本例と異なる点について説明する。
【０１４５】
図３６に示すように、参考例２の基本例において、参考例１の基本例と異なる点は、キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとを接続するコンタクト部５２が、下部電極２４の一部で形成されている点である。ここで、下部電極２４の一部からなるコンタクト部５２は、例えばＴｉＮ、ＩｒＯ２、ＴｉＡｌＮ等の少なくとも一つを含む膜からなる単層又は複数層の反応防止導電膜５１を介して、ソース／ドレイン拡散層１５ａに直接接続されている。この反応防止導電膜５１は、下部電極２４の材料と半導体基板１１との反応を防止するために設けられている。
【０１４６】
図３７及び図３８は、本発明の参考例２に係る基本例の半導体記憶装置の製造工程の断面図を示す。以下に、参考例２に係るＣＯＰ構造の変形例の製造方法について説明する。
【０１４７】
まず、図３７に示すように、ダマシン法やＲＩＥ法等を用いて、第２の層間絶縁膜２１内に、例えばＷ、Ｃｕ、Ａｌ等の材料からなる多層配線層部２２ｂ，２２ｄが形成される。この際、ソース／ドレイン拡散層１５ａ，１５ｂに接続する一方のコンタクト２０ｂ上には多層配線層部２２ｂが形成されるが、他方のコンタクト２０ａ上には多層配線層部は形成されないようにする。
【０１４８】
次に、第１の層間絶縁膜１７の上面が露出するまで、ＲＩＥ等を用いて第２の層間絶縁膜２１が選択的にエッチングされ、凹部５０ｂが形成される。次に、ソース／ドレイン拡散層１５ａの上面が露出するまで、凹部５０ｂから第１の層間絶縁膜１７を選択的にエッチングし、凹部５０ｂと連通する凹部５０ａが形成される。
【０１４９】
次に、図３８に示すように、ＣＶＤ法やスパッタ法により、凹部５０ａ，５０ｂ内及び第２の層間絶縁膜２１上に、反応防止導電膜５１，下部電極２４、強誘電体膜２５、上部電極２６が順に堆積される。
【０１５０】
その後、ＣＭＰ法、ＲＩＥ等を用いて、反応防止導電膜５１，下部電極２４、強誘電体膜２５、上部電極２６がパターニングされる。これにより、強誘電体キャパシタ２７の下部電極２４の一部でコンタクト部５２が形成されたＣＯＰ構造の変形例が実現する。
【０１５１】
上記参考例２の基本例によれば、参考例１の基本例と同様の効果を得ることができる。
【０１５２】
さらに、キャパシタ２７の下部電極２４とトランジスタ１６のソース／ドレイン拡散層１５ａとを接続するコンタクト部５２を下部電極２４の一部で形成することにより、参考例１よりも工程数を削減することが可能となり、プロセスを簡略化できる。
【０１５３】
［８−２］変形例１
参考例２に係る変形例１は、図３９に示すように、上記参考例２に係る基本例の凹部５０ｂ下に、この凹部５０ｂを形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１５４】
上記参考例２の変形例１によれば、上記参考例２の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部５０ｂの底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１５５】
［８−３］変形例２
上記参考例２に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、参考例２に係る変形例２では、図４０に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１５６】
上記参考例２の変形例２によれば、上記参考例２の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１５７】
［９］参考例３
参考例３は、参考例１に係るＣＯＰ構造に、水素バリア膜及び酸素バリア膜を付加させた例である。
【０１５８】
［９−１］基本例
図４１は、本発明の参考例３に係る基本例の半導体記憶装置の断面図を示す。以下に、参考例３に係る基本例の半導体記憶装置の構造について説明する。尚、ここでは、主に参考例１に係る基本例と異なる点について説明する。
【０１５９】
図４１に示すように、参考例３において、参考例１と異なる点は、３次元強誘電体キャパシタ２７の上面を水素バリア膜４０で覆い、かつ、３次元強誘電体キャパシタ２７の底面及び側面に酸素バリア膜４１を形成している点である。
【０１６０】
ここで、水素バリア膜４０は、単層であってもよいし、複数層であってもよく、例えばＡｌ２Ｏ３、ＴｉＯ２、ＳｉＮ等の絶縁性材料の少なくとも一つを含む膜からなる。また、水素バリア膜４０はキャパシタ２７と直接接して形成してあってもよいし、キャパシタ２７と水素バリア膜４０との間に絶縁膜を設けることで水素バリア膜４０及び絶縁膜からなる積層膜でキャパシタ２７を囲んでもよい。また、水素バリア膜４０は、３次元強誘電体キャパシタ２７の上面だけでなく、第４の実施形態のように、酸素バリア膜４１と下部電極２４との間にも設けてよい。
【０１６１】
また、酸素バリア膜４１は、単層であってもよいし、複数層であってもよく、例えばＴｉＡｌＮ等の導電性材料の少なくとも一つを含む膜からなる。
【０１６２】
ここで、酸素バリア膜４１を導電性材料で形成する場合は、例えば、次のようなプロセスを行うことができる。まず、酸素バリア膜４１を、凹部２３の底面及び側面だけでなく、層間絶縁膜２１上にまで形成する。次に、キャパシタ２７を形成した後、アニールを行う。その後、水素バリア膜４０を形成し、層間絶縁膜２１上の酸素バリア膜４１を除去する。このようなプロセスにより、アニール時には酸素バリア膜４１で多層配線層部２２ｂ等の配線が覆われているため、酸素バリア膜４１で多層配線層部２２ｂ等の配線が酸化されることを防ぐことができる。
【０１６３】
尚、酸素バリア膜４１は、絶縁性材料で形成してもよい。この場合、酸素バリア膜４１は凹部２３の底面及び側面だけでなく層間絶縁膜２１上にまで形成していてもよいが、下部電極２４とコンタクト２０ａとを導通させるために、凹部２３の底面における酸素バリア膜４１の一部を除去して、下部電極２４をコンタクト２０ａに接触させる必要がある。ここで、水素バリア膜４０をキャパシタ２７の底面及び側面にも形成している場合には、酸素バリア膜４１と同様に、水素バリア膜４０の一部を除去して下部電極２４とコンタクト２０ａとを接触させる必要がある。
【０１６４】
上記参考例３の基本例によれば、参考例１の基本例と同様の効果を得ることができる。
さらに、多層配線層部２２ｂ等の配線の酸化とキャパシタ２７の水素劣化とを同時に防ぐとともに、より工程劣化に強いキャパシタ２７を形成することが可能となる。
【０１６５】
さらに、多層配線層部２２ｂ等の配線の酸化とキャパシタ２７の水素劣化とを同時に防ぐとともに、より工程劣化に強いキャパシタ２７を形成することが可能となる。
【０１６６】
［９−２］変形例１
参考例３に係る変形例１は、図４２に示すように、上記参考例３に係る基本例の凹部２３下に、この凹部２３を形成する際にストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する保護絶縁膜３５を付加したものである。
【０１６７】
上記参考例３の変形例１によれば、上記参考例３の基本例と同様の効果を得ることができるだけでなく、保護絶縁膜３５により、凹部２３の底面とゲート電極１４の上面との距離の制御性を向上させることができる。さらに、保護絶縁膜３５によって、水素バリア性及び酸素バリア性の効果も得ることができる。
【０１６８】
［９−３］変形例２
上記参考例３に係る基本例では、ビット線３３がキャパシタ２７の最上面よりも上方に配置されていたのに対し、参考例３に係る変形例２では、図４３に示すように、ビット線１９をキャパシタ２７の底面よりも下方に配置させている。
【０１６９】
上記参考例３の変形例２によれば、上記参考例３の基本例と同様の効果を得ることができるだけでなく、キャパシタ２７の合わせずれの問題が生じないという利点がある。
【０１７０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１７１】
【発明の効果】
以上説明したように本発明によれば、３次元キャパシタを用いた場合のセルの拡大を抑制する半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係わる基本例の半導体記憶装置の断面図。
【図２】 本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３】 図２に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図４】 図３に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図５】 図４に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図６】 図５に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図７】 図６に続く、本発明の第１の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図８】 本発明の第１の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図９】 本発明の第１の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図１０】 本発明の第１の実施形態に係わる変形例３の半導体記憶装置を示す断面図。
【図１１】 本発明の第２の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図１２】 本発明の第２の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図１３】 図１２に続く、本発明の第２の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図１４】 図１３に続く、本発明の第２の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図１５】 本発明の第２の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図１６】 本発明の第２の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図１７】 本発明の第３の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図１８】 本発明の第３の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図１９】 本発明の第３の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図２０】 本発明の第４の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図２１】 本発明の第４の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図２２】 本発明の第４の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図２３】 本発明の第５の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図２４】 本発明の第５の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図２５】 図２４に続く、本発明の第５の実施形態に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図２６】 本発明の第５の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図２７】 本発明の第５の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図２８】 本発明の第６の実施形態に係わる基本例の半導体記憶装置を示す断面図。
【図２９】 本発明の第６の実施形態に係わる変形例１の半導体記憶装置を示す断面図。
【図３０】 本発明の第６の実施形態に係わる変形例２の半導体記憶装置を示す断面図。
【図３１】 本発明の参考例１に係わる基本例の半導体記憶装置を示す断面図。
【図３２】 本発明の参考例１に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３３】 図３２に続く、本発明の参考例１に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３４】 本発明の参考例１に係わる変形例１の半導体記憶装置を示す断面図。
【図３５】 本発明の参考例１に係わる変形例２の半導体記憶装置を示す断面図。
【図３６】 本発明の参考例２に係わる基本例の半導体記憶装置を示す断面図。
【図３７】 本発明の参考例２に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３８】 図３７に続く、本発明の参考例２に係わる基本例の半導体記憶装置の製造工程を示す断面図。
【図３９】 本発明の参考例２に係わる変形例１の半導体記憶装置を示す断面図。
【図４０】 本発明の参考例２に係わる変形例２の半導体記憶装置を示す断面図。
【図４１】 本発明の参考例３に係わる基本例の半導体記憶装置を示す断面図。
【図４２】 本発明の参考例３に係わる変形例１の半導体記憶装置を示す断面図。
【図４３】 本発明の参考例３に係わる変形例２の半導体記憶装置を示す断面図。
【符号の説明】
１１…半導体基板、１２…素子領域、１３，１３ａ，１３ｂ…ゲート絶縁膜、１４，１４ａ，１４ｂ…ゲート電極、１５ａ，１５ｂ，１５ｃ…ソース／ドレイン拡散層、１６，１６ａ，１６ｂ…メモリセルトランジスタ、１７，２１，２８，３１…層間絶縁膜、１８ａ，１８ｂ，２０ａ，２０ｂ，２０ｃ，２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇ，２９ｈ…コンタクト、１９…ビット線、２２ａ，２２ｂ，２２ｃ，２２ｄ…多層配線層部、２３，２３ａ，２３ｂ，４４，５０ａ，５０ｂ…凹部、２４…下部電極、２５…強誘電体膜、２６…上部電極、２７，２７ａ，２７ｂ…３次元強誘電体キャパシタ、３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ…配線、３５…保護絶縁膜、４０…水素バリア膜、４０ａ…水素バリア膜の第１部分、４０ｂ…水素バリア膜の第２部分、４０ｃ，４０ｄ…水素バリア材、４１…酸素バリア膜、４４ａ…突出部、４５，４６，５１…反応防止導電膜、５２…コンタクト部。
Claims (14)
- 半導体基板と、
前記半導体基板上に形成され、ゲート電極と第１及び第２の拡散層とを有するトランジスタと、
前記トランジスタ上に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され、複数の配線層及び複数のコンタクトを含む第１の多層配線層部と、
前記第１の多層配線層部内の少なくとも２層の配線層を含む前記第１の絶縁膜内を垂直方向に連続的に貫いて形成され、前記ゲート電極と少なくとも一部が重なるように設けられた第１の凹部と、
前記第１の凹部内に３次元的に形成され、第１及び第２の電極と強誘電体膜とを有し、前記第１の電極が前記第１の多層配線層部を介して前記第１の拡散層と電気的に接続された強誘電体キャパシタと
を具備することを特徴とする半導体記憶装置。 - 前記第１の絶縁膜内に形成され、前記第２の拡散層と電気的に接続され、複数の配線層及び複数のコンタクトを含む第２の多層配線層部と、
前記第２の多層配線層部と電気的に接続され、前記強誘電体キャパシタの上方に配置されたビット線と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１の凹部のアスペクト比は１であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の凹部のアスペクト比は４乃至５であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記トランジスタ及び前記強誘電体キャパシタを含むメモリセル部の周辺に配置された周辺回路部は、
前記第１の絶縁膜内に前記第１の多層配線層部と同一面上に形成され、複数の配線層及び複数のコンタクトを含む第２の多層配線層部を具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１の凹部の底面下に形成され、ストッパー、水素バリア及び酸素バリアのうちの少なくとも一つの機能を有する第２の絶縁膜と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記第２の拡散層と電気的に接続された第１のコンタクトと、
前記第１のコンタクトと電気的に接続され、前記強誘電体キャパシタの下方に配置されたビット線と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記強誘電体キャパシタの側面、底面及び上面の少なくとも一部を覆うように形成された単層又は複数層の水素バリア膜と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記水素バリア膜は、前記強誘電体キャパシタの前記側面及び前記底面に形成された第１の部分と、前記強誘電体キャパシタの前記上面に形成された第２の部分とを有し、
前記第１の部分は、導電性又は絶縁性の材料で形成され、前記第２の部分は絶縁性の材料で形成されていることを特徴とする請求項８に記載の半導体記憶装置。 - 前記第１の凹部内の前記第１の電極下及び前記第１の絶縁膜上に連続して形成された単層又は複数層の酸素バリア膜と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１の凹部の側面、底面及び前記第１の絶縁膜上に形成された単層又は複数層の酸素バリア膜と、
前記酸素バリア膜と前記第１の電極との間及び前記強誘電体キャパシタの上面の少なくとも一部を覆うように形成された単層又は複数層の水素バリア膜と
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１の電極は、前記第１の拡散層と電気的に接続された前記第１の多層配線層部の最上層配線の上面に、単層又は複数層の反応防止導電膜を介して、接触していることを特徴とする請求項１に記載の半導体記憶装置。
- 前記最上層配線と前記第１の電極との接触面は、平坦面又は凹凸面であることを特徴とする請求項１２に記載の半導体記憶装置。
- 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記半導体基板上に形成され、第２のゲート電極と前記第２の拡散層と第３の拡散層とを有する第２のトランジスタと、
前記第１及び第２のトランジスタ上に形成された第１の絶縁膜と、
前記第１の絶縁膜内に形成され、複数の配線層及び複数のコンタクトを含む第１乃至第３の多層配線層部と、
前記第１乃至第３の多層配線層部内の少なくとも２層の配線層を含む前記第１の絶縁膜内を垂直方向に連続的に貫いて形成され、前記第１のゲート電極と少なくとも一部が重なるように設けられた第１の凹部と、
前記第１乃至第３の多層配線層部内の少なくとも２層の配線層を含む前記第１の絶縁膜内を垂直方向に連続的に貫いて形成され、前記第２のゲート電極と少なくとも一部が重なるように設けられた第２の凹部と、
前記第１の凹部内に３次元的に形成され、第１及び第２の電極と第１の強誘電体膜とを有し、前記第１の電極が前記第１の多層配線層部を介して前記第１の拡散層と電気的に接続された第１の強誘電体キャパシタと、
前記第２の凹部内に３次元的に形成され、第３及び第４の電極と第２の強誘電体膜とを有し、前記第３の電極が前記第３の多層配線層部を介して前記第３の拡散層と電気的に接続された第２の強誘電体キャパシタとを具備し、
前記第２及び第４の電極が前記第２の多層配線層部を介して前記第２の拡散層と電気的に接続されたことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003202536A JP3961994B2 (ja) | 2003-07-28 | 2003-07-28 | 半導体記憶装置 |
| US10/679,152 US6984861B2 (en) | 2003-07-28 | 2003-10-06 | Semiconductor memory device having a ferroelectric capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003202536A JP3961994B2 (ja) | 2003-07-28 | 2003-07-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005044972A JP2005044972A (ja) | 2005-02-17 |
| JP3961994B2 true JP3961994B2 (ja) | 2007-08-22 |
Family
ID=34100589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003202536A Expired - Fee Related JP3961994B2 (ja) | 2003-07-28 | 2003-07-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6984861B2 (ja) |
| JP (1) | JP3961994B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217189A (ja) * | 2004-01-29 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 容量素子及びその製造方法 |
| TWI285410B (en) * | 2006-01-27 | 2007-08-11 | Ind Tech Res Inst | Interlayer interconnect of three-dimensional memory and method for manufacturing the same |
| KR100689712B1 (ko) * | 2006-03-23 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 소자의 제조방법 및 그 구조 |
| KR100778227B1 (ko) * | 2006-08-23 | 2007-11-20 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP5100080B2 (ja) | 2006-10-17 | 2012-12-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US7592273B2 (en) * | 2007-04-19 | 2009-09-22 | Freescale Semiconductor, Inc. | Semiconductor device with hydrogen barrier and method therefor |
| JP2008294273A (ja) * | 2007-05-25 | 2008-12-04 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US8981440B2 (en) | 2008-09-16 | 2015-03-17 | Rohm Co., Ltd. | Semiconductor storage device and method for manufacturing the semiconductor storage device |
| US8624328B2 (en) * | 2008-11-19 | 2014-01-07 | Renesas Electronics Corporation | Semiconductor device |
| US8617949B2 (en) * | 2009-11-13 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor and method for making same |
| JP2011165966A (ja) | 2010-02-10 | 2011-08-25 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP5364743B2 (ja) * | 2011-03-01 | 2013-12-11 | 株式会社東芝 | 半導体装置 |
| JP5689392B2 (ja) * | 2011-09-02 | 2015-03-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5947093B2 (ja) * | 2012-04-25 | 2016-07-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| US20150206893A1 (en) | 2014-01-20 | 2015-07-23 | Cypress Semiconductor Corporation | Damascene oxygen barrier and hydrogen barrier for ferroelectric random-access memory |
| JP5989056B2 (ja) * | 2014-10-17 | 2016-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US9515075B1 (en) * | 2015-08-31 | 2016-12-06 | Cypress Semiconductor Corporation | Method for fabricating ferroelectric random-access memory on pre-patterned bottom electrode and oxidation barrier |
| US10014255B2 (en) * | 2016-03-14 | 2018-07-03 | International Business Machines Corporation | Contacts having a geometry to reduce resistance |
| US10903308B2 (en) * | 2016-07-13 | 2021-01-26 | Samsung Electronics Co., Ltd. | Semiconductor device |
| EP3840046A1 (en) | 2016-08-31 | 2021-06-23 | Micron Technology, Inc. | Memory cells and memory arrays |
| US10355002B2 (en) | 2016-08-31 | 2019-07-16 | Micron Technology, Inc. | Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
| CN110192280A (zh) | 2017-01-12 | 2019-08-30 | 美光科技公司 | 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法 |
| JP2020010036A (ja) | 2018-07-06 | 2020-01-16 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体素子 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3111416B2 (ja) * | 1990-08-07 | 2000-11-20 | セイコーエプソン株式会社 | 半導体装置 |
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| JP3569112B2 (ja) | 1997-07-17 | 2004-09-22 | 株式会社東芝 | 半導体集積回路およびその製造方法 |
| JP3269528B2 (ja) | 1998-03-04 | 2002-03-25 | 日本電気株式会社 | 容量素子を有する半導体装置及びその製造方法 |
| US6316801B1 (en) | 1998-03-04 | 2001-11-13 | Nec Corporation | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same |
| DE19830569C1 (de) * | 1998-07-08 | 1999-11-18 | Siemens Ag | FeRAM-Anordnung |
| JP2000036568A (ja) * | 1998-07-17 | 2000-02-02 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6249014B1 (en) * | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
| KR100291182B1 (ko) * | 1998-10-28 | 2001-07-12 | 박종섭 | 강유전체메모리장치 |
| JP2000174219A (ja) * | 1998-12-01 | 2000-06-23 | Rohm Co Ltd | 強誘電体メモリ装置およびその製造方法 |
| KR20010061557A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 메모리 소자 및 그 제조 방법 |
| JP2001267520A (ja) | 2000-03-21 | 2001-09-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6541281B2 (en) * | 2001-07-16 | 2003-04-01 | Tachyon Semiconductors Corporation | Ferroelectric circuit element that can be fabricated at low temperatures and method for making the same |
| US6734477B2 (en) * | 2001-08-08 | 2004-05-11 | Agilent Technologies, Inc. | Fabricating an embedded ferroelectric memory cell |
| JP2003209223A (ja) * | 2002-01-15 | 2003-07-25 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
-
2003
- 2003-07-28 JP JP2003202536A patent/JP3961994B2/ja not_active Expired - Fee Related
- 2003-10-06 US US10/679,152 patent/US6984861B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050023589A1 (en) | 2005-02-03 |
| US6984861B2 (en) | 2006-01-10 |
| JP2005044972A (ja) | 2005-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3961994B2 (ja) | 半導体記憶装置 | |
| CN102646638B (zh) | 包括电容器和金属接触的半导体装置及其制造方法 | |
| KR100491458B1 (ko) | 반도체 장치 | |
| KR100375428B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| US20050014328A1 (en) | Electrical contact for high dielectric constant capacitors and method for fabricating the same | |
| US7511328B2 (en) | Semiconductor device having raised cell landing pad and method of fabricating the same | |
| US20070281461A1 (en) | Semiconductor device having a contact structure with a contact spacer and method of fabricating the same | |
| JPH0917978A (ja) | 高集積ｄｒａｍ素子及びその製造方法 | |
| US7781820B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP3865517B2 (ja) | Ｄｒａｍ装置の製造方法 | |
| US20100052021A1 (en) | Semiconductor memory device | |
| KR101561061B1 (ko) | 돌출형 소자 분리막을 가지는 반도체 소자 | |
| JP2005174977A (ja) | 強誘電体記憶装置及びその製造方法 | |
| US6930341B2 (en) | Integrated circuits including insulating spacers that extend beneath a conductive line | |
| JP2009099767A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH08204012A (ja) | 半導体装置及びその製造方法 | |
| JP2008177225A (ja) | 半導体装置およびその製造方法 | |
| JP2011129760A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3851909B2 (ja) | 強誘電体記憶装置の製造方法 | |
| US20080230818A1 (en) | Non-volatile memory device | |
| JP4890769B2 (ja) | 半導体装置およびその製造方法 | |
| JP2008205300A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US7372157B2 (en) | Semiconductor device including titanium wires and manufacturing method therefor | |
| US20050006761A1 (en) | Bit line contact structure and fabrication method thereof | |
| JP2006253194A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050815 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061128 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070517 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |