JPH08204012A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH08204012A
JPH08204012A JP7190469A JP19046995A JPH08204012A JP H08204012 A JPH08204012 A JP H08204012A JP 7190469 A JP7190469 A JP 7190469A JP 19046995 A JP19046995 A JP 19046995A JP H08204012 A JPH08204012 A JP H08204012A
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layer
contact hole
insulating film
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interlayer insulating
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Yoshiaki Yamada
義明 山田
Makoto Sekine
誠 関根
Naoki Kasai
直記 笠井
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NEC Corp
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Abstract

(57)【要約】 【課題】 アスペクト比の増大したコンタクト孔に誘電
体材を埋め込む。 【解決手段】 半導体基板１の表面に拡散層５ｃ，６が
形成され、層間絶縁膜１７を介して配線１６が形成され
た半導体装置の前記拡散層５ｃ，６と配線１６との接続
部あるいは配線間の接続部に、これらの接続のためのコ
ンタクト孔１３ａ，１３ｂが前記層間絶縁膜に複数積層
して形成され、各コンタクト孔１３ａ，１３ｂに導電体
材が充填され且つ互いに電気的接続され、前記拡散層５
ｃ，６と配線１６間あるいは配線間が前記導電体材を介
して電気的に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に電極配線のコンタクト孔部の構
造およびその形成方法に関する。
【０００２】
【従来の技術】半導体素子の構造の微細化及び高密度化
は積極的に推し進められている。微細化については、現
在では０．２５μｍ寸法で形成された半導体素子が用い
られ、この寸法を設計基準にした２５６メガビットＤＲ
ＡＭが開発試作されている。一方、高密度化について
は、微細化による平面的な高密度化と共に半導体素子の
３次元化による方法が検討され、その中で一部は既に実
用に供されている。事実、この半導体素子の３次元化
は、電極配線の多層構造化あるいは拡散層の多重構造化
と共に、現在では半導体素子の中でキャパシタのような
受動素子でも実用化され、製品レベルの半導体装置にお
いて具現化されている。そして現在では、この３次元化
はトランジスタ等の能動素子でも開発レベルで検討され
ている。
【０００３】このように微細化と３次元化（高密度化）
は、半導体装置の高集積化，高速化等による高性能化あ
るいは多機能化にとって最も効果的な手法であり、今後
の半導体装置の製造にとって必須となっている。
【０００４】一方では、このような微細化と３次元化の
ために、半導体素子の平坦性が悪くなり、前記の多層配
線の形成は、その必要性にも拘らず益々難しくなってき
ている。これは、３次元化と共に、半導体素子の横寸法
に比べ縦寸法がより増大し、半導体素子が存在する領域
と存在しない領域とに段差が生じ、その段差が大きくな
るためである。このため、半導体基板表面の拡散層と配
線間あるいは多層配線間の層間絶縁膜の膜厚は増大し、
この層間絶縁膜に形成されるコンタクト孔のアスペクト
比が増大することとなり、コンタクト孔への金属の充填
が難しくなる傾向にある。この傾向は微細な半導体素子
ほどより顕著に表れる。
【０００５】この拡散層と配線間あるいは多層配線間を
接続する方法及びコンタクト孔への導電体材の充填方法
については、例えば、０．２５μｍの設計基準で形成す
る２５６ＭビットＤＲＡＭの場合について、ジャパニー
ズ・ジャーナル・オブ・アプライド・フィジクス・パー
ト１（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｐａｒｔ１），第３２
巻，１９９３年，１月，第３３９〜３４６頁に具体的に
記載されている。
【０００６】図１３は上述の論文に示された半導体装置
のメモリセル部及び周辺回路部を示す断面図である。図
１３に示されるように、導電型がｐ型のシリコン基板２
０１の表面部に多重構造の拡散層が形成される。すなわ
ち、メモリセル部２０１ａには導電型がｎ型の深いＮウ
ェル層２０２ａが形成され、この深いＮウェル層２０２
ａに、導電型がｐ型のＰウェル層２０３ａが形成され
る。一方メモリセル部２０１ａに接近した周辺回路部２
０１ｂにはＰウェル層２０３ｂ，ｎ導電型のＮウェル層
２０２ｂが横方向に隣接して形成される。
【０００７】このような拡散層の中に、絶縁ゲート電界
効果トランジスタのソースあるいはドレイン領域となる
拡散層が形成される。すなわちメモリセル部２０１ａの
Ｐウェル層２０３ａ内には、ｎ導電型のビット線拡散層
２０４及び容量拡散層２０５が形成され、周辺回路部２
０１ｂのＰウェル層２０３ｂ内には、ｎ導電型のｎ+拡
散層２０６がそれぞれ形成される。
【０００８】このようにして、多重構造の拡散層が形成
されたシリコン基板の表面に、種々の電極配線が層間絶
縁膜を挾んで形成される。
【０００９】すなわち、メモリセル部２０１ａ及び周辺
回路部２０１ｂに、素子分離絶縁膜２０７及びゲート絶
縁膜２０８が形成され、ゲート絶縁膜２０８上にゲート
電極２０９が形成される。またメモリセル部２０１ａ及
び周辺回路部２０１ｂに第１層間絶縁膜２１０が形成さ
れ、メモリセル部２０１ａの第１層間絶縁膜２１０にビ
ット線コンタクト孔２１１が設けられる。ビット線コン
タクト孔２１１は、ＣＶＤ（化学気相成長）法によりｎ
型不純物を含むポリシリコンで充填され、このコンタク
ト孔２１１を介してビット線２１２はビット線拡散層２
０４と電気的に接続される。ビット線２１２はタングス
テン等の高融点金属あるいは高融点金属のシリサイドか
ら構成され、これらの金属材料を用いてビット層配線２
１３が第１層間絶縁膜２１０上にビット線２１２と同一
層に形成される。
【００１０】ビット線２１２，ビット層配線２１３を被
覆するように第２層間絶縁膜２１４が堆積され、その後
にメモリセル部２０１ａの第１層間絶縁膜２１０及び第
２層間絶縁膜２１４に容量電極コンタクト孔２１５が形
成される。容量電極コンタクト孔２１５は、ビット線コ
ンタクト孔２１１の場合と同様にしてｎ型不純物を含有
するポリシリコンで充填される。またメモリセル部２０
１ａの絶縁膜２１４上に容量電極２１６が形成され、容
量電極２１６上に容量誘電体膜を介してセルプレート電
極２１７が形成される。
【００１１】セルプレート電極２１７上には、これを被
覆する第３層間絶縁膜２１８が堆積される。その後、第
１層間絶縁膜２１０，第２層間絶縁膜２１４及び第３層
間絶縁膜２１８にｎ+拡散層コンタクト孔２１９とゲー
ト電極コンタクト孔２２０が、第３層間絶縁膜２１８に
セルプレート電極コンタクト孔２２１がそれぞれ設けら
れ、これらのコンタクト孔２１９，２２０，２２１には
導電体材が充填される。このときの充填材はバリヤ金属
膜とタングステン金属膜で構成される。ここで、バリヤ
金属膜はチタンのスパッタ成膜とチタンの熱窒化によ
り、タングステン金属膜はＣＶＤ法によりそれぞれ形成
される。その後、第１アルミ配線２２２が絶縁膜２１８
上に形成され、さらに層間絶縁膜，スルーホール及び第
２アルミ配線（図示略）が形成されて多層構造となる。
【００１２】
【発明が解決しようとする課題】ところで半導体装置の
多層配線化の進む中で、これら配線間あるいは拡散層と
配線間を電気的に接続するコンタクト孔に導電体材を充
填する手法の開発は、特に重要となってきている。図１
３に示された従来技術におけるコンタクト孔としては、
ビット線コンタクト孔２１１，容量コンタクト孔２１５
に加えて、ｎ+拡散層コンタクト孔２１９，ゲート電極
コンタクト孔２２０，セルプレート電極コンタクト孔２
２１がある。これらのコンタクト孔のうち、ｎ+拡散層
コンタクト孔２１９，ゲート電極コンタクト孔２２０及
びセルプレート電極コンタクト孔２２１は、半導体装置
の上層部に位置するアルミ配線に接続するためのもので
あり、これらのコンタクト孔に導電体材を同一工程で埋
め込むようにしている。
【００１３】この場合、周辺回路部２０１ｂに設けるコ
ンタクト孔２１９，２２０，２２１は、多層に堆積され
て膜厚が多くなった層間絶縁膜に形成されることとな
る。そのため、コンタクト孔の縦寸法（深さ方向の寸
法）の比すなわちコンタクト孔のアスペクト比は増大す
る。この傾向は半導体素子の微細化と共に、受動素子で
あるキャパシタの３次元化が必須となっているＤＲＡＭ
において、より顕著になる。理由は、図示したようにメ
モリセル部２０１ａと周辺回路部２０１ｂとの段差が益
々増大してきているＤＲＡＭにおいて、微細アルミ配線
を形成するためには、その下地の層間絶縁膜の平坦化が
必須となり、周辺回路部２０１ｂの高さをメモリセル部
２０１ａの高さと同じにするために周辺回路部２０１ｂ
の層間絶縁膜をより厚くする必要があるためである。
【００１４】このようにコンタクト孔におけるアスペク
ト比の増大は、半導体素子の微細化と３次元化により避
けられなくなってきている。例えば２５６メガビットＤ
ＲＡＭにおいては、このアスペクト比は１０程度になっ
てくる。これに対し、０．５μｍの設計基準で現在製造
される１６メガビットＤＲＡＭでは、このアスペクト比
は３〜４に増大する。
【００１５】このために図示した従来技術の方法では、
これらのコンタクト孔に導電体材を充填することが困難
になってくる。そこで、これに対する抜本的対策が必要
になっている。
【００１６】本発明の目的はアスペクト比が増大したコ
ンタクト孔に導電体材を埋め込む新しい技術を提供し、
半導体素子の微細化と高密度化に対応できる半導体装置
の構造およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、重層構造のコンタクト
孔を有する半導体装置であって、重層構造のコンタクト
孔は、下層のコンタクト孔と上層のコンタクト孔との組
合わせからなり、半導体基板に形成された拡散層と、そ
の上層部に層間絶縁膜を介して形成された配線との間、
或いは多層の配線間を接続するものであり、前記下層の
コンタクト孔は、層間絶縁膜の下層に位置する拡散層或
いは配線に対応して設けられ、前記上層のコンタクト孔
は、前記下層のコンタクト孔と縦方向に接続するように
配置して設けられ、前記コンタクト孔は、それぞれ導電
体材が充填され且つこれらの導電体材が互いに電気的に
接続されて、前記拡散層と配線間或いは多層の配線間を
電気的に接続するものである。
【００１８】また前記下層のコンタクト孔と上層のコン
タクト孔とは、下層のコンタクト孔に充填された導電体
材と、その上部に形成されたパッドと、前記パッド位置
に形成された上層のコンタクト孔に充填されて前記パッ
ドに電気的に接続された導電体材とからなる重層構造に
より電気的に導通したものである。
【００１９】まは前記下層のコンタクト孔と上層のコン
タクト孔とは、、下層のコンタクト孔に充填された導電
体材と、前記下層のコンタクト孔の位置に対応して形成
された上層のコンタクト孔に充填されて前記導電体材に
電気的に接続された導電体材とからなる重層構造により
電気的に導通したものである。
【００２０】またトランジスタとキャパシタとで構成さ
れるメモリセルを含む半導体装置であって、前記コンタ
クト孔に充填される導電体材として、前記キャパシタの
電極をなす金属薄膜を用いたものである。
【００２１】また前記メモリセルを含む半導体装置に形
成された拡散層、ゲート電極配線及びビット配線と、こ
れらの上層部に形成されたアルミ配線とは、導電体材が
充填された前記下層のコンタクト孔と上層のコンタクト
孔を介して電気的に接続されるものである。
【００２２】また本発明に係る半導体装置の製造方法
は、下層絶縁膜形成処理と、下層コンタクト形成処理
と、下層充填処理と、パッド形成処理と、上層絶縁膜形
成処理と、上層コンタクト形成処理と、上層充填処理と
を行ない、重層構造をなす下層のコンタクト孔と上層の
コンタクト孔との組合わせにより、半導体基板に形成さ
れた拡散層と、その上層部に層間絶縁膜を介して形成さ
れた配線との間、或いは多層の配線間を接続する半導体
装置の製造方法であって、下層絶縁膜形成処理は、半導
体基板に形成された拡散層或いは配線を被覆して下層の
層間絶縁膜を形成する処理であり、下層コンタクト形成
処理は、前記下層の層間絶縁膜に下層のコンタクト孔を
形成する処理であり、下層充填処理は、前記下層のコン
タクト孔に導電体材を充填する処理であり、パッド形成
処理は、前記下層のコンタクト孔に充填された導電体材
の上部にパッドを形成する処理であり、上層絶縁膜形成
処理は、前記パッドを被覆して前記下層の層間絶縁膜と
は異種の上層の層間絶縁膜を形成する処理であり、上層
コンタクト形成処理は、前記上層の層間絶縁膜に上層の
コンタクト孔を前記下層のコンタクト孔に対応させて縦
方向に形成する処理であり、上層充填処理は、前記上層
のコンタクト孔に導電体材を充填する処理である。
【００２３】また本発明に係る半導体装置の製造方法
は、下層絶縁膜形成処理と、下層コンタクト形成処理
と、下層充填処理と、上層コンタクト形成処理と、上層
充填処理とを行ない、重層構造をなす下層のコンタクト
孔と上層のコンタクト孔との組合わせにより、半導体基
板に形成された拡散層と、その上層部に層間絶縁膜を介
して形成された配線との間、或いは多層の配線間を接続
する半導体装置の製造方法であって、下層絶縁膜形成処
理は、半導体基板に形成された拡散層或いは配線を被覆
して下層の層間絶縁膜を形成する処理であり、下層コン
タクト形成処理は、前記下層の層間絶縁膜に下層のコン
タクト孔を形成する処理であり、下層充填処理は、前記
下層のコンタクト孔に導電体材を充填する処理であり、
上層コンタクト形成処理は、前記下層のコンタクト孔に
整合させて上層のコンタクト孔を上層の層間絶縁膜に形
成する処理であり、上層充填処理は、前記上層のコンタ
クト孔に導電体材を充填する処理である。
【００２４】またメモリセルを含む半導体装置を製造す
る半導体装置の製造方法であって、前記半導体装置に形
成された拡散層、ゲート電極配線及びビット配線を被覆
した層間絶縁膜にコンタクト孔を形成し、該コンタクト
孔に金属薄膜を充填する処理を行ない、前記金属薄膜を
加工して前記メモリセルのキャパシタ電極及び前記パッ
ドを同一工程にて形成する。
【００２５】またトランジスタとキャパシタとで構成さ
れるメモリセルを含む半導体装置の製造方法であって、
前記キャパシタの電極に窒化チタニウムを用い、前記コ
ンタクト孔に前記窒化チタニウムを充填する。
【００２４】またメモリセルを含む半導体装置を製造す
る半導体装置の製造方法であって、前記半導体装置に形
成された拡散層、ゲート電極配線及びビット配線を被覆
した層間絶縁膜にコンタクト孔を形成し、該コンタクト
孔に窒化チタニウムを充填する処理を行ない、前記窒化
チタニウムを加工して前記メモリセルのキャパシタ電極
及び前記パッドを同一工程にて形成する
【００２６】以上のように本発明によれば、コンタクト
孔の形成と、コンタクト孔への導電体材の埋め込みと
を、複数の段階に分けて重層構造となるように行う。従
ってアスペクト比が増大したコントクト孔への導電体材
の充填を確実に行うことができる。
【００２７】
【発明の実施の形態】以下、本発明を図により説明す
る。 （実施形態１）図１は本発明の実施形態１に係る半導体
装置を示す図であって、図２のＡ−Ａ線断面図、図２は
同平面図である。
【００２８】図１に示すようにシリコン製の半導体基板
１上に半導体装置のメモリセル部１ａと周辺回路部１ｂ
が設けられている。周辺回路部１ｂの導電型がｐ型シリ
コン基板１の表面にはｎ導電型のＮウェル層２が形成さ
れ、周辺回路部１ｂ及びメモリセル部１ａのシリコン基
板１の表面には素子間を絶縁分離する素子分離絶縁膜３
が形成され、メモリセル部１ａ内に素子分離絶縁膜３で
分離された部分には、ゲート絶縁膜（層間絶縁膜１７の
一部）を介してゲート電極４が形成されている。更に、
ｎチャネルトランジスタのソースあるいはドレイン領域
となるｎ+拡散層５ａ，５ｂ，５ｃとｐチャネルトラン
ジスタのソースあるいはドレイン領域となるｐ+拡散層
６が形成される。
【００２９】このようにした後、これらの拡散層にコン
タクト孔が形成され、これらのコンタクト孔に導電体材
が埋め込まれて、この拡散層と電気的に接続する電極あ
るいは配線が形成される。これらの形成について下層か
ら順に説明する。
【００３０】図１に示すように、メモリセル部１ａのｎ
+拡散層５ａにビット線コンタクト孔７を設け、このコ
ンタクト孔７に不純物を含有するポリシリコンを埋め込
む。このように導電体材（ポリシリコン）が充填された
コンタクト孔７に電気的に接続してビット線８を形成す
る。次に、メモリセル部１ａの層間絶縁膜（層間絶縁膜
１７の一部）に容量電極コンタクト孔９を設け、これに
接続して容量電極１０を形成する。この容量電極コンタ
クト孔９には、不純物を含有するポリシリコン（導電体
材）が埋め込まれ、更に、容量電極１０は同様にして不
純物を含有するポリシリコンで形成される。図２に示す
ように容量電極１０は、メモリセル部１ａの領域内にメ
モリ容量に相当する所定の個数が形成される。次に、こ
れらの容量電極１０を被覆して容量誘電体膜１１が成膜
される。更に容量誘電体膜１１を被覆して容量バリヤメ
タル１２が堆積される。
【００３１】このようにした後、図１及び図２に示すよ
うに、ｎ+拡散層５ｃ上の層間絶縁膜（層間絶縁膜１７
の一部）にｎ+拡散層コンタクト孔１３ｂとｎ+拡散層コ
ンタクトパッド１４ｂが形成される。同様にして、ｐ+
拡散層６上の層間絶縁膜（層間絶縁膜１７の一部）にｐ
+拡散層コンタクト孔１３ａとｐ+拡散層コンタクトパッ
ド１４ａが形成される。これらのコンタクトパッド１４
ａ，１４ｂは図２に示されているように、それぞれが独
立して形成される。このｎ+拡散層コンタクト孔１３ｂ
には、チタン，窒化チタンとｎ型の不純物を含有する高
融点金属例えばタングステンとが埋め込まれる。これに
対し、ｐ+拡散層コンタクト孔１３ａにはチタン，窒化
チタンとｐ型の不純物を含有する高融点金属例えばタン
グステンとが埋め込まれる。また、ｎ+拡散層コンタク
トパッド１４ｂ及びｐ+拡散層コンタクトパッド１４ａ
は、それぞれのコンタクト孔１３ｂ，１３ａに埋め込ま
れた導電体材と同一の材料で構成される。
【００３２】次に、これらのコンタクトパット１４ａ，
１４ｂ上の層間絶縁膜（層間絶縁膜１７の一部）に上部
コンタクト孔１５を設ける。図２に示すように上部コン
タクト孔１５の横寸法はコンタクトパッド１４ａ，１４
ｂの寸法より小さく、ｎ+拡散層コンタクト孔１３ｂ及
びｐ+拡散層コンタクト孔１３ａの寸法と同等あるいは
それよりも大きくなるようにする。この上部コンタクト
孔１５に埋め込む導電体材はチタン薄膜とアルミ金属あ
るいは高融点金属である。このようにした後、アルミ配
線１６を形成する。
【００３３】またメモリセル部１ａの容量電極１０上部
には、バリヤメタル１２に積層して接着金属薄膜１２ａ
が形成され、さらにその上に積層してセルプレート電極
１４ｃが堆積される。例えばバリヤメタル１２は窒化チ
タンで、接着金属薄膜１２ａはチタン薄膜で、セルプレ
ート電極１ｃはタングステン金属膜でそれぞれ形成され
る。
【００３４】またｎ+拡散層コンタクト孔１３ｂ及びｐ+
拡散層コンタクト孔１３ａへの導電体材の埋込み処理、
更にはｎ+拡散層コンタクトパッド１４ｂ及びｐ+拡散層
コンタクトパッド１４ａへの導電体材の埋込み処理は、
容量誘電体膜１１上に積層して形成する多層の金属膜と
同一の工程で行なうことができる。
【００３５】以上のように本発明では、拡散層とアルミ
配線との接続において、層間絶縁膜１７に２段階の工程
でコンタクト孔が設けられ、それぞれに導電体材が充填
される。このように層間絶縁膜１７を縦方向に多段階に
区分し、縦方向に複数のコンタクト孔を互いに電気的に
接続して多段階に形成することにより、益々増大する層
間絶縁膜厚に対応して、微細コンタクト孔を膜厚の増大
した層間絶縁膜に容易に形成することができる。
【００３６】次に本発明の実施形態１に係る半導体装置
の製造方法について図３と図４に基づいて説明する。図
３（ａ）に示すようにｐ導電型のシリコン基板３１のう
ち周辺回路部に相当する領域にｎ導電型のＮウェル層３
２を形成し、その後メモリセル部及び周辺回路部に相当
する領域のシリコン基板３１の表面の要所に選択酸化法
を用いて素子分離絶縁膜３３を形成する。次にシリコン
基板３１の全面にゲート絶縁膜３４を熱酸化法により形
成し、ゲート絶縁膜３４上にゲート電極３５を形成す
る。このゲート電極３５の材料としては、ポリシリコン
薄膜にタングステンシリサイドを積層したポリイミドを
用いている。さらに、ｎチャネルトランジスタのソース
あるいはドレイン領域となるｎ+拡散層３６を基板３１
の要所に形成するとともに、ｐチャネルトランジスタの
ソースあるいはドレイン領域となるｐ+拡散層３７をＮ
ウェル層３２内に形成する。
【００３７】次に図３（ｂ）に示すように、シリコン基
板１の全面を被覆して第１層間絶縁膜３８を形成する。
この第１層間絶縁膜３８は、シリコン酸化膜を公知のＣ
ＶＤ法で堆積した後、ＣＭＰ（化学的機械研磨）法で平
坦化し、メモリセル部と周辺回路部とにおける膜厚を同
一厚さにして形成される。なお、ゲート絶縁膜３４は、
第１層間絶縁膜３８内に取り込まれて一体となる。また
第１層間絶縁膜３８にはビット線コンタクト孔３９を拡
散層３６に達する深さに設ける。このコンタクト孔３９
の形成は公知のシリコン酸化膜のドライエッチング法に
より処理する。ｎ+拡散層３６に達するコンタクト孔３
９には、ｎ型不純物を含有するポリシリコンを埋め込
む。このポリシリコンの成膜は、ＣＶＤ法によるドープ
ドポリシリコンの堆積手法により処理され、この成膜の
後、ポリシリコンのドライエッチングによるエッチバッ
クを行い、ビット線コントクト孔３９内のみに前記ポリ
シリコンを埋め込む。また第１層間絶縁膜３８上の要所
にビット線４０を形成し、ビット線４０をｎ+拡散層３
７にコンタクト孔３９を介して電気的に接続する。ビッ
ト線４０は膜厚が１５０ｎｍ程度のタングステンシリサ
イドで構成する。
【００３８】次に図３（ｃ）に示すように、第１層間絶
縁膜３８の平坦な表面上に第２層間絶縁膜４１を形成す
る。この形成方法は、前記第１層間絶縁膜３８の形成方
法と同じである。第２層間絶縁膜４１としてはシリコン
酸化膜あるいはＢＰＳＧ（ボロンガラス，リンガラスを
含むシリコン酸化物）膜等が用いられる。次に図３
（ｃ）に示すようにメモリセル部のｎ+拡散層３６上の
第１層間絶縁膜３８と第２層間絶縁膜４１にコンタクト
孔４２をドライエッチングにより開口する。このコンタ
クト孔４２にも、前記と同様にｎ型不純物を含有するポ
リシリコンを埋め込む。この埋め込まれたコンタクト孔
４２と電気的に接続する容量電極４３をメモリセル部１
ａの容量電極コンタクト孔４２上に形成する。容量電極
４３も同様にｎ型不純物を含有するポリシリコンにより
構成される。
【００３９】次に図４（ａ）に示すように、層間絶縁膜
４１及び容量電極４３上に容量誘電体膜４４を成膜した
後、容量誘電体膜４４を被覆するように容量バリヤメタ
ル４５を堆積する。これらの膜４４，４５はそれぞれ膜
厚が５〜１０ｎｍのシリコン窒化膜，２０〜５０ｎｍの
窒化チタン膜により構成される。その後、周辺回路部の
ｎ+拡散層３６上及びｐ+拡散層３７上の第１層間絶縁膜
３８と第２層間絶縁膜４１とにｎ+拡散層コンタクト孔
４６ｂ及びｐ+拡散層コンタクト孔４６ａを開口する。
コンタクト孔４６ａ，４６ｂの開口は公知のドライエッ
チングにより処理されるが、このドライエッチング工程
では容量誘電体膜４４と容量バリヤメタル４５に対して
もエッチングが行われ、コンタクト孔４６ａ，４６ｂ
は、絶縁膜３８，４１、容量誘電体膜４４、容量バリア
メタル４５に渡って形成される。
【００４０】次に図４（ａ）に示すように、容量バリヤ
メタル４５，コンタクト孔４６ａ，４６ｂの側壁及び底
部に接着金属薄膜４７とタングステン金属薄膜４８を堆
積する。ここで、接着金属薄膜４７としては、膜厚が５
０ｎｍ程度のチタン金属膜をコリメートスパッタ法によ
り成膜させたものを用いる。またタングステン金属薄膜
４８はＣＶＤ法により成膜する。このＣＶＤ法の場合、
反応ガスとしてＷＦ6とＳｉＨ4を用いたブランケットタ
ングステンといわれる方法を用いて、コンタクト孔４６
ａ，４６ｂの開口部における段差被覆性の優れた成膜が
なされる。タングステン金属薄膜４８の膜厚は２００ｎ
ｍ程度にする。これにより、ｎ+拡散層コンタクト孔４
６ｂとｐ+拡散層コンタクト孔４６ａの内部にチタン金
属膜４７とタングステン金属膜４８とを隙間なく完全に
埋め込むことができる。
【００４１】次に図４（ｂ）に示すようにタングステン
金属薄膜４８及び接着金属薄膜４７を加工する。この加
工は、公知のフォトリソグラフィ技術とドライエッチン
グ技術を用いて処理する。この加工工程で、ｎ+拡散層
コンタクトパッド４９ｂとｐ+拡散層コンタクトパッド
４９ａをそれぞれｎ+拡散層コンタクト孔４６ｂ上及び
ｐ+拡散層コンタクト孔４６ａ上に形成する。これらの
コンタクトパッド４９ａ，４９ｂの形成と同一の工程中
にてセルプレート電極５０を容量電極４３の真上に形成
する。ここで、このドライエッチングでの反応ガスとし
ては、ＳＦ6，Ｃｌ2とＨＢｒの混合ガスが用いられる。
【００４２】以上の処理が終了した後、ｎ+拡散層コン
タクト孔４６ｂ及びコンタクトパッド４９ｂにリンを選
択的にイオン注入し、ｎ型不純物を含有させる。一方、
ｐ+拡散層コンタクト孔４６ａ及びコンタクトパッド４
９ｂに同様にしてｐ型不純物を含有させる。
【００４３】次に図４（ｃ）に示すように、第２層間絶
縁膜４１，コンタクトパッド４９ａ，４９ｂ，セルプレ
ート電極５０上に第３層間絶縁膜５１を平坦化して形成
する。第３層間絶縁膜５１はシリコン酸化膜により構成
され、その成膜方法及び平坦化方法は第１層間絶縁膜３
８の形成の場合と同じである。第３層間絶縁膜５１を形
成した後、第３層間絶縁膜５１をドライエッチングによ
り加工し、ｎ+拡散層コンタクトパッド４９ｂ上及びｐ+
拡散層コンタクトパッド４９ａ上に上部コンタクト孔５
２を設ける。その後、上部コンタクト孔５２を前記と同
様にしてチタン金属膜とタングステン金属膜により埋め
込む。この場合には、これらの金属薄膜はスパッタ法で
成膜した後、ドライエッチングによるエッチバックを施
して上部コンタクト孔５２の領域以外に残留するものを
除去する。その後、メモリセル部及び周辺回路部の要所
にアルミ金属配線５３を形成し、図１に示す半導体装置
を完成させる。
【００４４】（実施形態２）図５は本発明の実施形態２
に係る半導体装置を示す図であって、図６のＡ−Ｂ線断
面図、図６は同平面図である。
【００４５】図５，図６に示す本発明の半導体装置で
は、実施形態１の場合に形成したｎ+拡散層コンタクト
パッド，ｐ+拡散層コンタクトパッド等のコンタクトパ
ッドが形成されていない点で相違するが、この点以外は
実施形態１とほぼ同じ構成となっている。以下実施形態
１と相違する構成について詳述する。
【００４６】図５に示すように、周辺回路部の導電型が
ｐ型のシリコン基板６１の表面にｎ導電型のＮウェル層
６２を形成し、周辺回路部とメモリセル部のシリコン基
板６１の所定の領域にｎ導電型のｎ+拡散層６３を形成
し、またＮウェル層６２内にｐ導電型のｐ+拡散層６４
を形成する。その後、下部層間絶縁膜６５を２層に分け
て形成し（図では一層として図示している）、実施形態
１と同様にメモリセルの要所にコンタクト孔及びビット
線を形成する。下部層間絶縁膜６５はシリコン酸化膜に
より構成する。下部層間絶縁膜６５の表面は平坦化し、
メモリセル部と周辺回路部との膜厚を同じにするが、絶
縁膜６５の平坦化はＣＭＰ法により処理される。下部層
間絶縁膜６５を被覆するように中間部層間絶縁膜６６を
形成し、ｎ+拡散層コンタクト孔６７ｂ及びｐ+拡散層コ
ンタクト孔６７ａをそれぞれ周辺回路部のｎ+拡散層６
３上及びｐ+拡散層６４上に設ける。これらのコンタク
ト孔６７ａ，６７ｂは下部層間絶縁膜６５と中間部層間
絶縁膜６６のドライエッチング処理の工程中において形
成する。
【００４７】これらのコンタクト孔６７ａ，６７ｂ内に
は導電体材を埋め込む。この導電体材としては、セルプ
レート電極６８と同様に例えばチタン金属膜とタングス
テン金属膜等が用いられる。また、このように選択する
ことで、このコンタクト孔６７ａ，６７ｂへの導電体材
の埋め込みとセルプレート電極６８の形成とを同一工程
で行うことができる。
【００４８】次にセルプレート電極６８を含む中間部層
間絶縁膜６６上に上部層間絶縁膜６９を形成する。この
形成後、周辺回路部の上部層間絶縁膜６９をドライエッ
チングして上部コンタクト孔７０を開口する。更に、上
部コンタクト孔７０内にチタン金属，アルミ金属，タン
グステン金属等の導電体材を埋め込んだ後、アルミ金属
配線７１を形成する。このようにして図５に示す半導体
装置を完成させる。
【００４９】このように図５，図６に示すものでは、実
施形態１のようなコンタクトパッドの形成を省略するこ
とにより、図６からもわかるように配線の集積度を向上
させることができ、より高密度化した半導体装置に対応
できるという利点を有する。
【００５０】（実施形態３）図７は本発明の実施形態３
に係る半導体装置を示す断面図である。図７に示すもの
では、コンタクト孔が拡散層上の他、ゲート電極上ある
いはビット線上等の上層配線層にも形成される構成が実
施形態２と相違している。以下、その相違点について説
明する。
【００５１】図７に示すようにシリコン基板９１表面に
形成したｎ+拡散層９２上，ゲート電極９３上、更には
ビット線９４上にそれぞれ対応するようにして、ｎ+拡
散層コンタクト孔９５，ゲート電極コンタクト孔９６及
びビット線コンタクト孔９７を形成する。これらの形成
方法は、実施形態２で述べたものと同様にして、下部層
間絶縁膜９８と中間部層間絶縁膜９９の所定の領域をド
ライエッチングで加工することにより行われる。この場
合には、それぞれの層によってコンタクト孔の深さが異
なってくる。しかし、これらのコンタクト孔への導電体
材の埋め込みはセルプレート電極１００の形成と同一の
工程で行なわれる。また全体を被覆する上部層間絶縁膜
１０１を形成し、更に絶縁膜１０１に上部コンタクト孔
１０２を設ける。そしてアルミ配線１０３を形成して図
７の半導体装置を完成させる。
【００５２】図７に示した本発明の構造の場合には、配
線の密度は実施形態２の場合よりも更に向上でき、半導
体装置の更なる高密度化に対応できるという利点があ
る。
【００５３】図７に示した実施形態３に係る半導体装置
の製造方法について図８と図９に基づいて説明する。こ
の場合、半導体装置の製造の初期の工程は実施形態１の
製造工程と同じになるところがある。このため以下にお
いて、同一となる工程は省略するか、あるいは簡単にし
て説明する。
【００５４】図８（ａ）に示すように、メモリセル部及
び周辺回路部の導電型がｐ型のシリコン基板１１１表面
の所定の領域にｎ導電型のｎ+拡散層１１２を形成し、
周辺回路部の基板１１１の要所にｐ導電型のＰウェル層
１１３を形成する。その後、ゲート電極１１４，第１層
間絶縁膜１１５を形成する。更にビット線１１６を形成
し、これを被覆して第２層間絶縁膜１１７を形成する。
そして第２層間絶縁膜１１７に積層して中間部層間絶縁
膜１１８を成膜する。ここで、第１層間絶縁膜１１５及
び第２層間絶縁膜１１７はシリコン酸化膜により構成す
る。一方中間部層間絶縁膜１１８は、過剰シリコンを含
むシリコン酸化膜あるいはシリコン窒化膜等の絶縁膜に
より構成する。
【００５５】次に図８（ｂ）に示すようにメモリセル部
の中間部層間絶縁膜１１８上に容量電極１１９を設け、
容量電極１１９を被覆するように容量誘電体膜１２０を
成膜し、その後、容量誘電体膜１２０を被覆する容量バ
リヤメタル１２１を堆積する。
【００５６】その後、図８（ｃ）に示すように、周辺回
路部におけるｎ+拡散層１１２，ゲート電極１１４及び
ビット線１１６上の層間絶縁膜１１５，１１７にそれぞ
れｎ+拡散層コンタクト孔１２２，ゲート電極コンタク
ト孔１２３及びビット線コンタクト孔１２４を設ける。
これらのコンタクト孔を形成するにあたっては、まず容
量バリヤメタル１２１と容量誘電体膜１２０をドライエ
ッチングで除去した後、中間部層間絶縁膜１１８及び第
２層間絶縁膜１１７並びに第１層間絶縁膜１１５を順次
にエッチングする。次に接着金属薄膜１２５を、コンタ
クト孔１２２，１２３，１２４の側壁，底部及び容量バ
リアメタル１２１上に堆積する。ここで、接着金属薄膜
１２５としては、膜厚が２０〜５０ｎｍのチタン金属膜
がコリメートスパッタ法により成膜させて形成する。こ
の成膜後、ＮＨ3ガス雰囲気の熱処理で、このチタン金
属膜の表面は窒化チタンに置き換える。更に前記熱処理
により、ｎ+拡散層１１２，ゲート電極１１４あるいは
ビット線１１６とチタン金属膜との接触部にチタンシリ
サイドを形成する。このチタンシリサイドは、これら接
触する２物質間の接触抵抗を低減させる働きがある。
【００５７】次にコンタクト孔１２２，１２３，１２４
を含む基板上にタングステン金属薄膜１２６をＣＶＤ法
により成膜する。この成膜方法は実施形態１の製造方法
で説明したものと同一である。以上のようにして、ｎ+
拡散層コンタクト孔１２２，ゲート電極コンタクト孔１
２３及びビット線コンタクト孔１２４にチタン金属とタ
ングステン金属とを埋め込む。
【００５８】次に図９（ａ）に示すように、メモリセル
部にセルプレートレジストマスク１２７を形成し、これ
をドライエッチングのマスクとしてタングステン金属薄
膜１２６と接着金属薄膜１２５を順次にエッチングす
る。この場合のエッチングガスには、ＳＦ6，Ｃｌ2及び
ＨＢｒの混合ガスを使用し、２ステップのエッチング手
法によりエッチング処理を行う。この２ステップのエッ
チング方法によれば、１ステップでタングステン金属薄
膜１２６をエッチングし、２ステップで接着金属薄膜１
２５をエッチングする。ここで２ステップのエッチング
は、１ステップにおけるエッチング速度よりも小さいエ
ッチング速度にして行う。
【００５９】このようにして、ｎ+拡散層コンタクト孔
１２２，ゲート電極コンタクト孔１２３及びビット線コ
ンタクト孔１２４に導電体材を埋め込むと共に、セルプ
レート電極１２８も同時に形成する。
【００６０】次に図９（ｂ）に示すように、第３層間絶
縁膜１２９を成膜し、コンタクトレジストマスク１３０
をドライエッチングのマスクとして上部コンタクト孔１
３１を第３層間絶縁膜１２９に開口する。ここで第３層
間絶縁膜１２９はシリコン酸化膜により構成する。この
ドライエッチングにおけるエッチングガスはＣ4Ｆ5とＣ
Ｉの混合ガスを用いる。このようなエッチングガスを選
択することにより、第３層間絶縁膜１２９と中間部層間
絶縁膜１１８のエッチング比を高め、上部コンタクト孔
１３１が形成された後でも中間部層間絶縁膜１１８が残
存するようにする。例えば、中間部層間絶縁膜１１８が
過剰シリコンを含むシリコン酸化膜で形成されている場
合には、二酸化シリコン膜に過剰シリコンを２〜１２ａ
ｔ％含有するようにする。ここで過剰シリコン量が２ａ
ｔ％以上になると、この膜のエッチング速度は急激に低
下し、上記エッチング比は１５以上になる。しかし過剰
シリコンの含有量が１２ａｔ％を超えると膜の絶縁性は
急激に低下し、その電気抵抗値は二酸化シリコン膜の１
／１００以下になる。そこで、層間絶縁膜の絶縁性の確
保からは過剰シリコン量は１２ａｔ％以下が好ましい。
【００６１】このようにした後、図９（ｃ）に示すよう
に上部コンタクト孔１３１にチタン金属とタングステン
金属を埋め込み、その上部にアルミ金属配線１３２を形
成し、図７に示す半導体装置を完成させる。
【００６２】（実施形態４）図１０は本発明の実施形態
４に係る半導体装置を示す断面図である。図１０に示す
ようにシリコン基板３０１表面に形成したｎ+拡散層３
０２上，ゲート電極３０５上、更にはビット線３０７上
にそれぞれ対応するようにｎ+拡散層コンタクト孔３０
９，ゲート電極コンタクト３１０及びビット線コンタク
ト孔３１１を形成する。その後、窒化チタニウム３１３
を容量電極に必要な膜厚だけ形成して各コンタクト孔３
０９，３１０，３１１内に充填し、窒化チタニウム３１
３をパターニングして容量電極３１４とｎ+拡散層３０
２に対するコンタクトパッド３１５とゲート電極３０５
に対するコンタクトパッド３１６と更にはビット線３０
７に対するコンタクトパッド３１７をそれぞれ形成す
る。
【００６３】次に容量電極３１４上に容量誘電体膜を形
成する。容量誘電体膜としては、従来から広く使われて
いる窒化シリコン膜でも良いが、誘電率の高いタンタル
酸化膜（Ｔａ2Ｏ5）３１８を用いても良く、ここでは１
０ｎｍ程度のＴａ2Ｏ5膜３１８を用いている。
【００６４】さらにＴａ2Ｏ5膜３１８上に第２の窒化チ
タニウム膜３１９とタングステンシリサイド３２０を順
次形成した後、これらタンタル酸化膜３１８，タングス
テンシリサイド３２０によりメモリセル領域の容量電極
３１４上にセルプレート電極３２１を形成する。
【００６５】次にシリコン酸化膜３２２を全面に形成し
た後、ｎ+拡散層３０２，ゲート電極３０５，ビット線
３０７に対するコンタクトパッド３１５，３１６，３１
７に達する第２のコンタクト孔３２６を形成する。
【００６６】次にバリア金属膜３２３とＡｌ合金膜３２
４で第１のＡｌ配線３２５を形成する。この際、バリア
金属として、例えば下からチタニウム，窒化チタニウム
を用い、その上にＣＶＤ法で形成したタングステン金属
膜により第２のコンタクト孔３２６内を充填してもよ
い。
【００６７】以上のように図１０に示すものでは、周辺
回路部とメモリセル部のｎ+拡散層，ｐ+拡散層，ゲート
電極，ビット線すべてに対し、同時に第２のコンタクト
孔３２６を形成しているため、メモリセル領域と周辺回
路領域とで別の工程でコンタクト孔を形成した実施形態
１，２，３に比べて工程数を少なくすることができる。
【００６８】さらに容量電極と同じ厚さで拡散層やゲー
ト電極，ビット線に対するコンタクトパッドを形成して
いるため、メモリセル部と周辺回路部で高低差がほとん
ど形成されないため、第２のコンタクト孔は浅く形成で
き、必ずしもコンタクト孔内をＣＶＤ法によるタングス
テン金属等で充填する必要はなく、浅いコンタクト孔は
容易に形成可能であり、歩留りも向上することができ
る。
【００６９】次に本発明の実施形態４に係る半導体装置
の製造方法について図１１と図１２に基づいて説明す
る。本実施形態の場合、半導体装置の製造の初期の工程
では実施形態３と同じとなるところがある。このため以
下において、同一となる工程は省略するか、あるいは簡
単に説明する。
【００７０】図１１（ａ）に示すように、メモリセル部
及び周辺回路部の導電型がｐ型のシリコン基板３０１表
面の所定の領域にｎ導電型のｎ+拡散層３０２を形成
し、周辺回路部領域の基板３０１にｐ導電型のＰウェル
層３０３を形成する。このようにした後、ゲート電極３
０５，第１層間絶縁膜３０６を形成する。更にビット線
３０７を形成し、これを被覆して第２層間絶縁膜３０８
を形成し、層間絶縁膜３０８にｎ+拡散層３０２，ゲー
ト電極３，５，ビット線３０７に達する第１のコンタク
ト孔３０９，３１０，３１１を形成する。
【００７１】次に図１１（ｂ）に示すようにＣＶＤ法に
よりチタニウム膜３１２と窒化チタニウム膜３１３を、
コンタクト孔３０９，３１０，３１１を含む基板３０１
上に形成する。チタニウム膜３１２は四塩化チタニウム
（ＴｉＣｌ4）と水素（Ｈ2）を用いたプラズマＣＶＤ法
により５〜３０ｎｍの厚さに形成し、窒化チタニウム膜
３１３は四塩化チタニウムとアンモニア（ＮＨ3）を用
いた減圧ＣＶＤで０．６〜１．０μｍの厚さに形成す
る。成長温度は、チタニウム膜３１２，窒化チタニウム
膜３１３ともに６５０℃程度とする。チタニウム膜３１
２の成長時、温度が高いため、ｎ+拡散層３０２上は、
図には記載していないが、チタンシリサイドになってい
る。窒化チタニウム膜３１３の成長は、テトラキシジメ
チルアミノチタニウム（ＴＤＭＡＴ）やテトラキシジエ
チルアミノチタニウム（ＴＤＥＡＴ）等の有機系の材料
ガスを用いて熱分解による減圧ＣＶＤ法で形成しても良
い。この膜は、膜中に炭素が入って比抵抗は高くなる
が、応力が小さいため、膜厚を厚く形成可能であり、コ
ンタクト孔部分での段差被覆性も優れているため、微細
なコンタクト孔にも充填可能となる。
【００７２】次に図１１（ｃ）に示すように、リソグラ
フィ技術及び及びドライエッチング技術を用いて窒化チ
タニウム膜３１３，チタニウム膜３１２をパターニング
して容量電極３１４を形成すると同時に、ｎ+拡散層３
０２とゲート電極３０５とビット線３０７に対するコン
タクトパッド３１５，３１６，３１７をそれぞれ形成す
る。
【００７３】次に図１１（ｄ）に示すように、タンタル
酸化膜（Ｔａ2Ｏ5）３１８，窒化チタニウム膜３１９，
タングステンシリサイド３２０をそれぞれ１０ｎｍ，１
００ｎｍ，１００ｎｍ程度の厚さに形成する。タンタル
酸化膜３１８はエトキシタンタルと酸素を用い、例えば
圧力１Ｔａｒｒ，基板温度４５０℃程度条件で減圧ＣＶ
Ｄ法により形成し、窒化チタニウム膜３１９，タングス
テンシリサイド３２０をスパッタリング法により形成す
る。
【００７４】その後、図１２（ａ）に示すように、メモ
リセル部にセルプレートパターンとなるフォトレジスト
マスクを形成し、このフォトレジストマスクをマスクと
してタンタル酸化膜３１８，窒化チタニウム３１９，タ
ングステンシリサイド３２０を順次ドライエッチング法
によりエッチングして、セルプレート電極３２１を形成
する。
【００７５】次に図１２（ｂ）に示すように、第３層間
絶縁膜３２２を形成した後、コンタクトのフォトレジス
トマスクパターンをマスクとしてドライエッチング法に
よりｎ+拡散層３０２，ゲート電極３０５，ビット線３
０７に対するコンタクトパッド３１５，３１６，３１７
に達する第２のコンタクト孔３２６を第３層間絶縁膜３
２１に形成する。第３層間絶縁膜３２２はシリコン酸化
膜で形成し、ドライエッチングはＣＨＦ3とＣＯガスを
用いることにより、コンタクトパッド３１５，３１６，
３１７をなす窒化チタニウム３１３はほとんどエッチン
グされない。
【００７６】次に図１２（ｃ）に示すように、コンタク
トパッド３１５，３１６，３１７を含む基板上にバリア
金属膜３２３，Ａｌ合金膜３２４を形成し、その後バリ
ア金属膜３２３とＡｌ合金膜３２４を順次スパッタリン
グ法により形成し、これらをＡｌ配線のフォトレジスト
をマスクとしてドライエッチング法により、Ａｌ合金膜
３２４，バリア金属膜３２３をエッチングして第１のＡ
ｌ配線３２５を形成するとともに、コンタクト孔３１
５，３１６，３１７内にバリア金属膜３２３及びＡｌ合
金膜３２４を充填する。バリア金属膜３２３としては窒
化チタニウムやチタニウムを用い、Ａｌ合金膜３２４は
４５０〜５５０℃の高温でスパッタすることにより第２
のコンタクト孔３１５，３１６，３１７内にＡｌ合金膜
３２４により充填することが可能である。その理由は、
第２のコンタクト孔が浅く形成できるためである。
【００７７】図１１，図１２に示した実施形態によれ
ば、メモリセル領域におけるｎ+拡散層３０２に対する
コンタクト孔３０９内に容量電極をなすチタニウム膜３
１２，窒化チタニウム膜３１３を充填しているため、従
来技術及び他の実施形態のようにポリシリコンで形成す
る方法に比べコンタクト抵抗を低抵抗に形成できるとい
う利点がある。
【００７８】さらに容量電極形成以降の工程にリン拡散
等の高温のプロセスを必要としないため、浅い接合で形
成された素子の特性を悪化させることはなく、またタン
タル酸化膜のように５００℃以上の熱で特性が悪化する
ような容量誘電体膜も使用可能となる。したがって、容
量誘電体膜として、タンタル酸化膜の他、Ｙ１と呼ばれ
るＳｒＢｉ2Ｔａ2Ｏ9等の強誘電体材料も使用可能とな
る。
【００７９】以上の実施形態では、半導体装置をＤＲＡ
Ｍに適用した場合について示したが、本発明はＤＲＡＭ
以外の半導体装置にも同様に適用できる。
【００８０】また以上の実施形態ではコンタクト孔の形
成及びコンタクト孔への導電体の埋め込みが２階層で形
成される場合について説明したが、本発明はこれに限定
されるものでなく、それ以上の階層で形成する場合も含
むものである。
【００８１】実施形態２及び実施形態３では、上部層間
絶縁膜と下部層間絶縁膜との間に中間部層間絶縁膜を形
成し、上部層間絶縁膜に上部コンタクト孔を形成する際
のエッチングストッパーの役割を持たせたが、上部層間
絶縁膜のエッチング速度が下部層間絶縁膜のそれに比し
大きくなる材料を選択すれば、この中間部層間絶縁膜は
不要となる。例えば、このような材料として上部層間絶
縁膜にポリイミドなどの有機絶縁膜を選択すると、効果
がある。
【００８２】
【発明の効果】以上説明したように本発明によれば、半
導体装置の多層の配線間の接続あるいはシリコン基板表
面に形成された拡散層と配線の接続を行うにあたって、
それらを接続するためのコンタクト孔の形成と、コンタ
クト孔への導電体材の埋め込みとを、複数の段階に分け
て重層構造になるように行うため、層間絶縁膜厚が増大
してコンタクト孔のアスペクト比が増大した半導体装置
を容易に製造することができる。
【００８３】更に本発明のようにコンタクト孔への導電
体材の埋め込みを例えばセルプレート電極や容量電極の
ような電極配線の形成と同一の工程で行うことにより、
配線形成全体の工程を短縮することができる。また容量
電極を窒化チタニウムで形成すれば、容量電極のコンタ
クト抵抗を小さくでき、タンタル酸化膜や強誘電体の使
用が容易となる。
【００８４】以上述べたコンタクト孔のアスペクト比の
増大は、半導体素子の微細化と３次元にとって必至とな
ってきており、これに対応できる本発明は、今後更に高
集積化し高機能化する半導体装置の実現を容易にする。
【図面の簡単な説明】
【図１】本発明の実施形態１を説明するための略断面図
である。
【図２】本発明の実施形態１を説明するための平面図で
ある。
【図３】本発明の実施形態１を工程順に説明する略断面
図である。
【図４】本発明の実施形態１を工程順に説明する略断面
図である。
【図５】本発明の実施形態２を説明するための略断面図
である。
【図６】本発明の実施形態２を説明するための平面図で
ある。
【図７】本発明の実施形態２を説明するための略断面図
である。
【図８】本発明の実施形態３を工程順に説明する略断面
図である。
【図９】本発明の実施形態３を工程順に説明する略断面
図である。
【図１０】本発明の実施形態４を説明するための略断面
図である。
【図１１】本発明の実施形態４を工程順に説明する略断
面図である。
【図１２】本発明の実施形態４を工程順に説明する略断
面図である。
【図１３】従来の半導体装置の構造を示した略断面図で
ある。
【符号の説明】
１，３１，６１，９１，１１１，３０１ シリコン基板 １ａ メモリセル部 １ｂ 周辺回路部 ２，３２，６２，１１３，３０３ Ｎウェル層 ３，３３，３０４ 素子分離絶縁膜 ４，３５，９３，１１４，３０５ ゲート電極 ５ａ，５ｂ，５ｃ，３６，６３，９２，１１２，３０２
ｎ+拡散層 ６，３７，６４ ｐ+拡散層 ７，３９，２１１， ビット線コンタクト孔 ８，４０，９４，１１６，３０７ ビット線 ９，４２ 容量電極コンタクト孔 １０，４３，６８ａ，１１９，３１４ 容量電極 １１，４４，１２０ 容量誘電体膜 １２，４５，１２１ 容量バリヤメタル １２ａ，４７，１２５ 接着金属薄膜 １３ｂ，４６ａ，６７ｂ，９５，１２２，３０９ ｎ+
拡散層コンタクト孔 １３ａ，４６ａ，６７ａ ｐ+拡散層コンタクト孔 １４ｂ，４９ｂ，３１５ ｎ+拡散層コンタクトパッド １４ａ，４９ａ ｐ+拡散層コンタクトパッド １４ｃ，５０，６８，１００，１２８，３２１ セルプ
レート電極 １５，５２，７０，１０２，１３１ 上部コンタクト孔 １６，５３，７１，１０１，１３２ アルミ配線 １７ 層間絶縁膜 ３８，１１５，３０６ 第１層間絶縁膜 ４１，１１７，３０８ 第２層間絶縁膜 ４８，１２６ タングステン金属薄膜 ５１，１２９，３２２ 第３層間絶縁膜 ６５，９８ 下部層間絶縁膜 ６６，９９，１１８ 中間部層間絶縁膜 ６９，１０１ 上部層間絶縁膜 ９６，１２３，３１０ ゲート電極コンタクト孔 ９７，１２４，３１１ ビット線上コンタクト孔 １２７ セルプレートレジストマスク １３０ コンタクトレジストマスク ３０３ Ｐウェル層 ３１２ チタニウム膜 ３１３，３１９ 窒化チタニウム膜 ３１６ ゲート電極コンタクトパッド ３１７ ビット線コンタクトパッド ３１８ タンタル酸化膜 ３２０ タングステンシリサイド ３２３ バリア金属膜 ３２４ Ａｌ合金膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 重層構造のコンタクト孔を有する半導体
    装置であって、 重層構造のコンタクト孔は、下層のコンタクト孔と上層
    のコンタクト孔との組合わせからなり、半導体基板に形
    成された拡散層と、その上層部に層間絶縁膜を介して形
    成された配線との間、或いは多層の配線間を接続するも
    のであり、 前記下層のコンタクト孔は、層間絶縁膜の下層に位置す
    る拡散層或いは配線に対応して設けられ、 前記上層のコンタクト孔は、前記下層のコンタクト孔と
    縦方向に接続するように配置して設けられ、 前記コンタクト孔は、それぞれ導電体材が充填され且つ
    これらの導電体材が互いに電気的に接続されて、前記拡
    散層と配線間或いは多層の配線間を電気的に接続するも
    のであることを特徴とする半導体装置。
  2. 【請求項２】 前記下層のコンタクト孔と上層のコンタ
    クト孔とは、、下層のコンタクト孔に充填された導電体
    材と、その上部に形成されたパッドと、前記パッド位置
    に形成された上層のコンタクト孔に充填されて前記パッ
    ドに電気的に接続された導電体材とからなる重層構造に
    より電気的に導通したものであることを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】 前記下層のコンタクト孔と上層のコンタ
    クト孔とは、、下層のコンタクト孔に充填された導電体
    材と、前記下層のコンタクト孔の位置に対応して形成さ
    れた上層のコンタクト孔に充填されて前記導電体材に電
    気的に接続された導電体材とからなる重層構造により電
    気的に導通したものであることを特徴とする請求項１に
    記載の半導体装置。
  4. 【請求項４】 トランジスタとキャパシタとで構成され
    るメモリセルを含む半導体装置であって、 前記コンタクト孔に充填される導電体材として、前記キ
    ャパシタの電極をなす金属薄膜を用いたものであること
    を特徴とする請求項１，２又は３に記載の半導体装置。
  5. 【請求項５】 前記メモリセルを含む半導体装置に形成
    された拡散層、ゲート電極配線及びビット配線と、これ
    らの上層部に形成された配線とは、導電体材が充填され
    た前記下層のコンタクト孔と上層のコンタクト孔を介し
    て電気的に接続されることを特徴とする請求項４に記載
    の半導体装置。
  6. 【請求項６】 下層絶縁膜形成処理と、下層コンタクト
    形成処理と、下層充填処理と、パッド形成処理と、上層
    絶縁膜形成処理と、上層コンタクト形成処理と、上層充
    填処理とを行ない、重層構造をなす下層のコンタクト孔
    と上層のコンタクト孔との組合わせにより、半導体基板
    に形成された拡散層と、その上層部に層間絶縁膜を介し
    て形成された配線との間、或いは多層の配線間を接続す
    る半導体装置の製造方法であって、 下層絶縁膜形成処理は、半導体基板に形成された拡散層
    或いは配線を被覆して下層の層間絶縁膜を形成する処理
    であり、 下層コンタクト形成処理は、前記下層の層間絶縁膜に下
    層のコンタクト孔を形成する処理であり、 下層充填処理は、前記下層のコンタクト孔に導電体材を
    充填する処理であり、 パッド形成処理は、前記下層のコンタクト孔に充填され
    た導電体材の上部にパッドを形成する処理であり、 上層絶縁膜形成処理は、前記パッドを被覆して前記下層
    の層間絶縁膜とは異種の上層の層間絶縁膜を形成する処
    理であり、 上層コンタクト形成処理は、前記上層の層間絶縁膜に上
    層のコンタクト孔を前記下層のコンタクト孔に対応させ
    て縦方向に配置して形成する処理であり、 上層充填処理は、前記上層のコンタクト孔に導電体材を
    充填する処理であることを特徴とする半導体装置の製造
    方法。
  7. 【請求項７】 下層絶縁膜形成処理と、下層コンタクト
    形成処理と、下層充填処理と、上層コンタクト形成処理
    と、上層充填処理とを行ない、重層構造をなす下層のコ
    ンタクト孔と上層のコンタクト孔との組合わせにより、
    半導体基板に形成された拡散層と、その上層部に層間絶
    縁膜を介して形成された配線との間、或いは多層の配線
    間を接続する半導体装置の製造方法であって、 下層絶縁膜形成処理は、半導体基板に形成された拡散層
    或いは配線を被覆して下層の層間絶縁膜を形成する処理
    であり、 下層コンタクト形成処理は、前記下層の層間絶縁膜に下
    層のコンタクト孔を形成する処理であり、 下層充填処理は、前記下層のコンタクト孔に導電体材を
    充填する処理であり、 上層コンタクト形成処理は、前記下層のコンタクト孔に
    整合させて上層のコンタクト孔を上層の層間絶縁膜に形
    成する処理であり、 上層充填処理は、前記上層のコンタクト孔に導電体材を
    充填する処理であることを特徴とする半導体装置の製造
    方法。
  8. 【請求項８】 メモリセルを含む半導体装置を製造する
    半導体装置の製造方法であって、 前記半導体装置に形成された拡散層、ゲート電極配線及
    びビット配線を被覆した層間絶縁膜にコンタクト孔を形
    成し、該コンタクト孔に金属薄膜を充填する処理を行な
    い、 前記金属薄膜を加工して前記メモリセルのキャパシタ電
    極及び前記パッドを同一工程にて形成することを特徴と
    する請求項６叉は７に記載の半導体装置の製造方法。
  9. 【請求項９】 トランジスタとキャパシタとで構成され
    るメモリセルを含む半導体装置の製造方法であって、 前記キャパシタの電極に窒化チタニウムを用い、前記コ
    ンタクト孔に前記窒化チタニウムを充填することを特徴
    とする請求項６叉は７に記載の半導体装置の製造方法。
  10. 【請求項１０】 メモリセルを含む半導体装置を製造す
    る半導体装置の製造方法であって、 前記半導体装置に形成された拡散層、ゲート電極配線及
    びビット配線を被覆した層間絶縁膜にコンタクト孔を形
    成し、該コンタクト孔に窒化チタニウムを充填する処理
    を行ない、 前記窒化チタニウムを加工して前記メモリセルのキャパ
    シタ電極及び前記パッドを同一工程にて形成することを
    特徴とする請求項６叉は７に記載の半導体装置の製造方
    法。
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