JPH04283963A - ダイナミックｒａｍ及びその製造法 - Google Patents
ダイナミックｒａｍ及びその製造法Info
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- JPH04283963A JPH04283963A JP3048142A JP4814291A JPH04283963A JP H04283963 A JPH04283963 A JP H04283963A JP 3048142 A JP3048142 A JP 3048142A JP 4814291 A JP4814291 A JP 4814291A JP H04283963 A JPH04283963 A JP H04283963A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックＲＡＭ
（ＤＲＡＭ）及びその製造法に関する。さらに詳しくは
、浮遊電極容量型のＤＲＡＭ及びその製造法に関する。
（ＤＲＡＭ）及びその製造法に関する。さらに詳しくは
、浮遊電極容量型のＤＲＡＭ及びその製造法に関する。
【０００２】
【従来の技術】従来から、１つのＭＯＳ型トランジスタ
素子と１つのキャパシタからなる図２２のごときＤＲＡ
Ｍセルが汎用されているが、最近、さらなる高集積化、
セル縮小化の要望に沿うべく、図２３のごとき２つのＭ
ＯＳ型トランジスタ素子と１つのキャパシタからなる浮
遊電極容量型のＤＲＡＭ（ＦＥＣ−ＤＲＡＭ）セルが提
案されている。
素子と１つのキャパシタからなる図２２のごときＤＲＡ
Ｍセルが汎用されているが、最近、さらなる高集積化、
セル縮小化の要望に沿うべく、図２３のごとき２つのＭ
ＯＳ型トランジスタ素子と１つのキャパシタからなる浮
遊電極容量型のＤＲＡＭ（ＦＥＣ−ＤＲＡＭ）セルが提
案されている。
【０００３】かかるＦＥＣ−ＤＲＡＭセルは、３素子構
成であるが２ビットのデータを１つのキャパシタに記憶
できるため、従来の２素子／１ビット型のものに比して
素子当りの記憶容量が増加（１．５素子／１ビット）さ
れたものである。
成であるが２ビットのデータを１つのキャパシタに記憶
できるため、従来の２素子／１ビット型のものに比して
素子当りの記憶容量が増加（１．５素子／１ビット）さ
れたものである。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のＦＥＣ−ＤＲＡＭセルは、１対のＭＯＳ型トラン
ジスタＱ１、Ｑ２の不純物領域Ａ、Ｂとの電気的な接続
コンタクトを各々有する上部電極ＵＰと下部電極ＬＰと
の間にフローティングキャパシタＣが介在されたスタッ
クキャパシタを有しており、上記接続コンタクト及びフ
ローティングキャパシタは基板上にある一定の面積を要
する。
従来のＦＥＣ−ＤＲＡＭセルは、１対のＭＯＳ型トラン
ジスタＱ１、Ｑ２の不純物領域Ａ、Ｂとの電気的な接続
コンタクトを各々有する上部電極ＵＰと下部電極ＬＰと
の間にフローティングキャパシタＣが介在されたスタッ
クキャパシタを有しており、上記接続コンタクト及びフ
ローティングキャパシタは基板上にある一定の面積を要
する。
【０００５】従って、かかるＦＥＣ−ＤＲＡＭセルは基
板上に比較的大きな占有面積を要し、高集積化の点で必
ずしも有利ではなく、仮に１素子／１ビット型と同程度
の占有面積を適用した場合には、キャパシタ容量が不充
分となるという不都合があった。そして、さらにかかる
スタックキャパシタを基板上にアライメントずれをでき
るだけ抑制して構成する工程が複雑であるという問題が
あった。
板上に比較的大きな占有面積を要し、高集積化の点で必
ずしも有利ではなく、仮に１素子／１ビット型と同程度
の占有面積を適用した場合には、キャパシタ容量が不充
分となるという不都合があった。そして、さらにかかる
スタックキャパシタを基板上にアライメントずれをでき
るだけ抑制して構成する工程が複雑であるという問題が
あった。
【０００６】この発明は、かかる状況下になされたもの
であり、小さな基板占有面積でも大きなキャパシタ容量
を確保できるＦＥＣ−ＤＲＡＭ及びその製造法を提供し
ようとするものである。
であり、小さな基板占有面積でも大きなキャパシタ容量
を確保できるＦＥＣ−ＤＲＡＭ及びその製造法を提供し
ようとするものである。
【０００７】
【課題を解決するための手段】かくしてこの発明によれ
ば、（ａ）基板上に並設構成された一対のＭＯＳ型トラ
ンジスタ素子と、（ｂ）上記一対のＭＯＳ型トランジス
タ素子における一端側の隣り合う不純物領域Ａ、Ｂ間の
基板内に形成されたトレンチと、（ｃ）上記不純物領域
Ａと接続された第１電極層、キャパシタ絶縁層及び上記
不純物領域Ｂと接続された第２電極層、がこの順に上記
トレンチ内に積層・埋設されて構成された一つのスタッ
クキャパシタ、を備えてなるダイナミックＲＡＭが提供
される。
ば、（ａ）基板上に並設構成された一対のＭＯＳ型トラ
ンジスタ素子と、（ｂ）上記一対のＭＯＳ型トランジス
タ素子における一端側の隣り合う不純物領域Ａ、Ｂ間の
基板内に形成されたトレンチと、（ｃ）上記不純物領域
Ａと接続された第１電極層、キャパシタ絶縁層及び上記
不純物領域Ｂと接続された第２電極層、がこの順に上記
トレンチ内に積層・埋設されて構成された一つのスタッ
クキャパシタ、を備えてなるダイナミックＲＡＭが提供
される。
【０００８】さらにこの発明によれば、（ａ）基板上に
並設構成された一対のＭＯＳ型トランジスタ素子の一端
側における隣り合う不純物領域Ａ、Ｂの間の基板内にト
レンチを形設する工程、（ｂ）上記一方の不純物領域Ｂ
上にコンタクト用ストラップを形成する工程、（ｃ）上
記他方の不純物領域Ａ上から上記トレンチ内面を覆う第
１電極層を、上記コンタクト用ストラップと絶縁して被
覆形成する工程、（ｄ）上記第１電極層上に、キャパシ
タ絶縁層を被覆形成する工程、及び（ｅ）上記キャパシ
タ絶縁層上に上記コンタクト用ストラップと接続構成さ
れる第２電極層を形成する工程、により、請求項１のダ
イナミックＲＡＭを得ることからなるダイナミックＲＡ
Ｍの製造が提供される。
並設構成された一対のＭＯＳ型トランジスタ素子の一端
側における隣り合う不純物領域Ａ、Ｂの間の基板内にト
レンチを形設する工程、（ｂ）上記一方の不純物領域Ｂ
上にコンタクト用ストラップを形成する工程、（ｃ）上
記他方の不純物領域Ａ上から上記トレンチ内面を覆う第
１電極層を、上記コンタクト用ストラップと絶縁して被
覆形成する工程、（ｄ）上記第１電極層上に、キャパシ
タ絶縁層を被覆形成する工程、及び（ｅ）上記キャパシ
タ絶縁層上に上記コンタクト用ストラップと接続構成さ
れる第２電極層を形成する工程、により、請求項１のダ
イナミックＲＡＭを得ることからなるダイナミックＲＡ
Ｍの製造が提供される。
【０００９】
【作用】この発明のダイナミックＲＡＭはＦＥＣ型ＤＲ
ＡＭであって２つのＭＯＳ型トランジスタ素子間に１つ
のスタックキャパシタを接続してなる構成であるが、こ
のスタックキャパシタが上記トランジスタ素子の端部の
間に形成されたトレンチ内に沿うように埋設されている
ため、そのキャパシタ容量を充分に大きくすることがで
きる。そして、かかるトレンチは、ＤＲＡＭレイアウト
におけるワードライン間にアライメントずれなく自己整
合的に形成することができるため、大キャパシタ容量の
確保の再現性を向上することができる。そして、さらに
上記トレンチ内のスタックキャパシタを中心としてこの
スタック層を隣接するワードライン上に迄延設すること
も容易に行え、これにより更なるキャパシタ容量の増加
が可能となる。
ＡＭであって２つのＭＯＳ型トランジスタ素子間に１つ
のスタックキャパシタを接続してなる構成であるが、こ
のスタックキャパシタが上記トランジスタ素子の端部の
間に形成されたトレンチ内に沿うように埋設されている
ため、そのキャパシタ容量を充分に大きくすることがで
きる。そして、かかるトレンチは、ＤＲＡＭレイアウト
におけるワードライン間にアライメントずれなく自己整
合的に形成することができるため、大キャパシタ容量の
確保の再現性を向上することができる。そして、さらに
上記トレンチ内のスタックキャパシタを中心としてこの
スタック層を隣接するワードライン上に迄延設すること
も容易に行え、これにより更なるキャパシタ容量の増加
が可能となる。
【００１０】
【実施例】以下、添付図面に基づいて、この発明のＦＥ
Ｃ−ＤＲＡＭについて説明する。
Ｃ−ＤＲＡＭについて説明する。
【００１１】図１に示すＩは、この発明の一実施例のＦ
ＥＣ−ＤＲＡＭの一セルを示す要部断面を含む透視斜視
図である。一方、図２は対応するレイアウト図であり、
この発明のＦＥＣ−ＤＲＡＭを一組（２セル）配設した
状態を示すものである。
ＥＣ−ＤＲＡＭの一セルを示す要部断面を含む透視斜視
図である。一方、図２は対応するレイアウト図であり、
この発明のＦＥＣ−ＤＲＡＭを一組（２セル）配設した
状態を示すものである。
【００１２】図に示すごとく、この発明のＦＥＣ−ＤＲ
ＡＭセル１は、Ｐ型シリコン基板１上に活性領域１１、
ビットラインＢＬ、バーＢＬ、ワードラインＷＬを各々
マトリックス状に配列して構成した一対のＭＯＳ型トラ
ンジスタ素子Ｑ１、Ｑ２を備えてなる。この一対のトラ
ンジスタＱ１、Ｑ２の相対向する一方のＮ＋不純物領域
は各々コンタクトホール１０を介してビットラインＢＬ
、バーＢＬに接続されている。
ＡＭセル１は、Ｐ型シリコン基板１上に活性領域１１、
ビットラインＢＬ、バーＢＬ、ワードラインＷＬを各々
マトリックス状に配列して構成した一対のＭＯＳ型トラ
ンジスタ素子Ｑ１、Ｑ２を備えてなる。この一対のトラ
ンジスタＱ１、Ｑ２の相対向する一方のＮ＋不純物領域
は各々コンタクトホール１０を介してビットラインＢＬ
、バーＢＬに接続されている。
【００１３】そして、図１で示される他方の隣接するＮ
＋不純物領域Ａ、Ｂ間の領域には、トレンチ２が形設さ
れており、このトレンチを用いて、不純物領域Ａ、Ｂ間
に一つのキャパシタが構成されている。
＋不純物領域Ａ、Ｂ間の領域には、トレンチ２が形設さ
れており、このトレンチを用いて、不純物領域Ａ、Ｂ間
に一つのキャパシタが構成されている。
【００１４】ここでキャパシタは、ＳｉＮ絶縁膜３で被
覆されたトレンチ２内面に、ポリシリコンからなる第１
電極層４と、ＳｉＯ２からなるキャパシタ絶縁層５と、
ポリシリコンからなる第２電極層６とをこの順に積層し
て埋設構成されてなり、この第１電極層４はトレンチ開
口端から不純物領域Ａ上に直接コンタクトすると共に、
ワードラインＷＬの中央部迄広がる一定の面積を有して
いる。一方、第２電極層６は、キャパシタ絶縁層５を介
して上記第１電極層の全域を覆うと共に、当該第１電極
層と絶縁して不純物領域Ｂ上に形成されたコンタクト用
ストラップ８（ポリシリコン）に上部シリコン電極９を
介してコンタクトするように形成されている。かかる構
成により、トレンチ内を含むと共にワードライン域をも
部分的に含む一定の正方形状のスタックキャパシタが不
純物領域Ａ、Ｂ間に回路構成され、図２３に示すごとき
３素子２ビット記憶型のＦＥＣ−ＤＲＡＭが実現されて
いる。
覆されたトレンチ２内面に、ポリシリコンからなる第１
電極層４と、ＳｉＯ２からなるキャパシタ絶縁層５と、
ポリシリコンからなる第２電極層６とをこの順に積層し
て埋設構成されてなり、この第１電極層４はトレンチ開
口端から不純物領域Ａ上に直接コンタクトすると共に、
ワードラインＷＬの中央部迄広がる一定の面積を有して
いる。一方、第２電極層６は、キャパシタ絶縁層５を介
して上記第１電極層の全域を覆うと共に、当該第１電極
層と絶縁して不純物領域Ｂ上に形成されたコンタクト用
ストラップ８（ポリシリコン）に上部シリコン電極９を
介してコンタクトするように形成されている。かかる構
成により、トレンチ内を含むと共にワードライン域をも
部分的に含む一定の正方形状のスタックキャパシタが不
純物領域Ａ、Ｂ間に回路構成され、図２３に示すごとき
３素子２ビット記憶型のＦＥＣ−ＤＲＡＭが実現されて
いる。
【００１５】なお、図中、ＦＯＸはフィールド酸化膜を
示し、７はキャパシタの表面保護層（ＳｉＯ２）、１５
は層間絶縁膜を各々示すものである。
示し、７はキャパシタの表面保護層（ＳｉＯ２）、１５
は層間絶縁膜を各々示すものである。
【００１６】かかるＦＥＣ−ＤＲＡＭは、例えば、図３
〜１７に示す工程によって作製することができる。以下
その詳細について説明する。
〜１７に示す工程によって作製することができる。以下
その詳細について説明する。
【００１７】まず、図３に示すごとく、シリコン基板１
上に、フィールド酸化膜によってパターン形成されたＮ
＋不純物領域Ａ、Ｂを含む活性領域を形成し、この上に
ワードラインＷＬ（幅約０．５μｍ）を形成してＭＯＳ
型トランジスタ素子Ｑ１、Ｑ２を構成する。この実施例
では、不純物領域Ａ、Ｂは共に、各トランジスタ素子の
ドレインに相当する。図４はこの状態を示す平面図であ
り、図５は（ａ）は図４のＢ−Ｂ’線端面図、図５（ｂ
）は同じくＡ−Ａ’線端面図である。なお、図中、１２
はゲートとなるワードラインＷＬのサイドウォール部（
ＳｉＯ２）であり、１３は熱酸化膜からなる表面酸化膜
である。
上に、フィールド酸化膜によってパターン形成されたＮ
＋不純物領域Ａ、Ｂを含む活性領域を形成し、この上に
ワードラインＷＬ（幅約０．５μｍ）を形成してＭＯＳ
型トランジスタ素子Ｑ１、Ｑ２を構成する。この実施例
では、不純物領域Ａ、Ｂは共に、各トランジスタ素子の
ドレインに相当する。図４はこの状態を示す平面図であ
り、図５は（ａ）は図４のＢ−Ｂ’線端面図、図５（ｂ
）は同じくＡ−Ａ’線端面図である。なお、図中、１２
はゲートとなるワードラインＷＬのサイドウォール部（
ＳｉＯ２）であり、１３は熱酸化膜からなる表面酸化膜
である。
【００１８】上記ワードラインの形成後、図６に示すご
とく、レジスト１４をコートし、フォトエッチングによ
り、不純物領域Ｂ上の酸化膜１３の大半（幅Ｘ：約１μ
ｍ）を除去した後、図７に示すごとくこの除去部分を覆
うようにポリシリコンからなるコンタクト用ストラップ
８（厚み約１０００Å：約１×約１μｍ）を形成する。
とく、レジスト１４をコートし、フォトエッチングによ
り、不純物領域Ｂ上の酸化膜１３の大半（幅Ｘ：約１μ
ｍ）を除去した後、図７に示すごとくこの除去部分を覆
うようにポリシリコンからなるコンタクト用ストラップ
８（厚み約１０００Å：約１×約１μｍ）を形成する。
【００１９】次いで、図８及び図９に示すようにＬＰＣ
ＶＤによってＳｉＮ層１６を形成しエッチバックするこ
とにより、ワードラインＷＬの側部保護用のサイドウォ
ール１６’を形成した後、図１０に示すようにレジスト
１７を用いて不純物領域Ａ、Ｂ間でかつワードラインＷ
Ｌ、ＷＬ間に矩形状のトレンチ２を異方性エッチングに
よって基板内へ形設する。この際のトレンチの幅や深さ
は、素子サイズにもよるが、通常０．５〜１μｍ幅で深
さ２〜５μｍ程度がキャパシタ容量の点で適している。
ＶＤによってＳｉＮ層１６を形成しエッチバックするこ
とにより、ワードラインＷＬの側部保護用のサイドウォ
ール１６’を形成した後、図１０に示すようにレジスト
１７を用いて不純物領域Ａ、Ｂ間でかつワードラインＷ
Ｌ、ＷＬ間に矩形状のトレンチ２を異方性エッチングに
よって基板内へ形設する。この際のトレンチの幅や深さ
は、素子サイズにもよるが、通常０．５〜１μｍ幅で深
さ２〜５μｍ程度がキャパシタ容量の点で適している。
【００２０】トレンチ形設後、レジスト１７を除去し、
続いて、表面を熱酸化条件に付すことにより、主として
コンタクト用ストラップ上に絶縁性の酸化膜１９を形成
した後、図１１に示すようにＬＰＣＶＤ法によって全面
にＳｉＮを堆積することによりトレンチ内面にＳｉＮ絶
縁膜３（厚み約１００Å）が形成され、次いで全面にマ
スキング用ＳＯＧ層（又はレジスト層）１８が形成され
る。
続いて、表面を熱酸化条件に付すことにより、主として
コンタクト用ストラップ上に絶縁性の酸化膜１９を形成
した後、図１１に示すようにＬＰＣＶＤ法によって全面
にＳｉＮを堆積することによりトレンチ内面にＳｉＮ絶
縁膜３（厚み約１００Å）が形成され、次いで全面にマ
スキング用ＳＯＧ層（又はレジスト層）１８が形成され
る。
【００２１】次に、図１２に示すようにＳＯＧ層（又は
レジスト層）１８をトレンチ開口部のレベルまでエッチ
バックすることによりトレンチ内面以外のＳｉＮ絶縁膜
３を露出させ、等方性エッチングによりエッチングする
ことによって露出したＳｉＮ絶縁膜部位を除去し、続い
て図１３に示すごとく、レジスト２０を用いて、不純物
領域Ａ上及びその周辺上のＳｉＮ絶縁膜３及び表面酸化
膜１３を除去することにより、不純物領域Ａのコンタク
ト部位を確保する。
レジスト層）１８をトレンチ開口部のレベルまでエッチ
バックすることによりトレンチ内面以外のＳｉＮ絶縁膜
３を露出させ、等方性エッチングによりエッチングする
ことによって露出したＳｉＮ絶縁膜部位を除去し、続い
て図１３に示すごとく、レジスト２０を用いて、不純物
領域Ａ上及びその周辺上のＳｉＮ絶縁膜３及び表面酸化
膜１３を除去することにより、不純物領域Ａのコンタク
ト部位を確保する。
【００２２】この後、全面にポリシリコンからなる第１
電極層４（厚み約０．１μｍ）を形成し、図１４に示す
ようにレジスト２１を用いてトレンチ近端を除くコンタ
クト用ストラップ８表面上の第１電極層を除去する。次
いで第１電極層４上に、ＳｉＯ２やＮ４からなるキャパ
シタ絶縁層５（厚み約１００Å）を形成した後、全面に
ポリシリコンからなる第２電極層６（厚み約０．１μｍ
）を堆積形成する。この状態では不純物領域Ａと第１電
極層４とのコンタクトはなされているが、酸化膜１９の
介在により不純物領域Ｂと第２電極層６とのコンタクト
はとれていない。
電極層４（厚み約０．１μｍ）を形成し、図１４に示す
ようにレジスト２１を用いてトレンチ近端を除くコンタ
クト用ストラップ８表面上の第１電極層を除去する。次
いで第１電極層４上に、ＳｉＯ２やＮ４からなるキャパ
シタ絶縁層５（厚み約１００Å）を形成した後、全面に
ポリシリコンからなる第２電極層６（厚み約０．１μｍ
）を堆積形成する。この状態では不純物領域Ａと第１電
極層４とのコンタクトはなされているが、酸化膜１９の
介在により不純物領域Ｂと第２電極層６とのコンタクト
はとれていない。
【００２３】次いで、ＣＶＤ法によって全面にＳｉＯ２
からなる表面保護層７を形成した後、不純物領域Ｂ側の
上方の部位をエッチングして第２電極層６を露出させ、
図１７に示されるようにこの露出領域におけるコンタク
ト用ストラップとの接続部位にコンタクトホール２０を
開口した後、図１６に示されるようにこのコンタクトホ
ール２０を埋め込むように上部シリコン電極９を堆積形
成することにより、この発明のスタックキャパシタが構
成される。なお、上記第１、第２電極層及び上部電極は
、導電性向上のために適宜、Ｐ、Ａｓ等の導電性不純物
でドープされていてもよい。
からなる表面保護層７を形成した後、不純物領域Ｂ側の
上方の部位をエッチングして第２電極層６を露出させ、
図１７に示されるようにこの露出領域におけるコンタク
ト用ストラップとの接続部位にコンタクトホール２０を
開口した後、図１６に示されるようにこのコンタクトホ
ール２０を埋め込むように上部シリコン電極９を堆積形
成することにより、この発明のスタックキャパシタが構
成される。なお、上記第１、第２電極層及び上部電極は
、導電性向上のために適宜、Ｐ、Ａｓ等の導電性不純物
でドープされていてもよい。
【００２４】このようにスタックキャパシタセルが形成
された後、常法によって層間絶縁膜の形成、ビットライ
ンの形成並びにビットラインコンタクトの形成等がなさ
れ、図１に示すごときこの発明のＦＥＣ−ＤＲＡＭが得
られる。
された後、常法によって層間絶縁膜の形成、ビットライ
ンの形成並びにビットラインコンタクトの形成等がなさ
れ、図１に示すごときこの発明のＦＥＣ−ＤＲＡＭが得
られる。
【００２５】なお、上記製造工程における素子レイアウ
トの段階を図１８〜図２１に示した。ここで、図１８は
、コンタクト用ストラップ８の形成時、図１９はトレン
チ２の形成時、図２０はスタックキャパシタ層及び上部
シリコン電極層の形成時、図２１はＤＲＡＭ完成時のレ
イアウトを各々示すものである。
トの段階を図１８〜図２１に示した。ここで、図１８は
、コンタクト用ストラップ８の形成時、図１９はトレン
チ２の形成時、図２０はスタックキャパシタ層及び上部
シリコン電極層の形成時、図２１はＤＲＡＭ完成時のレ
イアウトを各々示すものである。
【００２６】かかるこの発明のＦＥＣ−ＤＲＡＭにおい
ては、トレンチの存在により不純物領域Ａ、Ｂ間で充分
な容量を有するスタックキャパシタを実現でき、その結
果、従来よりも狭い面積内に３素子／２ビット型のＤＲ
ＡＭを構成することができ、集積度が向上する。実際、
上記実施例におけるセル利用因子ＣＵＦ（キャパシタ面
積／セル面積）は５０％にも達し、従来、せいぜい４０
％程度であるのに対し、集積度が向上していることが確
認された。
ては、トレンチの存在により不純物領域Ａ、Ｂ間で充分
な容量を有するスタックキャパシタを実現でき、その結
果、従来よりも狭い面積内に３素子／２ビット型のＤＲ
ＡＭを構成することができ、集積度が向上する。実際、
上記実施例におけるセル利用因子ＣＵＦ（キャパシタ面
積／セル面積）は５０％にも達し、従来、せいぜい４０
％程度であるのに対し、集積度が向上していることが確
認された。
【００２７】
【発明の効果】この発明によれば、占有面積がより減少
された３素子／２ビット型のＦＥＣ−ＤＲＡＭを簡便に
提供することができる。従って、さらなる集積度の向上
が要望されているＤＲＡＭの分野における有用性は極め
て大なるものである。
された３素子／２ビット型のＦＥＣ−ＤＲＡＭを簡便に
提供することができる。従って、さらなる集積度の向上
が要望されているＤＲＡＭの分野における有用性は極め
て大なるものである。
【図１】この発明の一実施例のＦＥＣ−ＤＲＡＭの一セ
ルを示す要部断面を含む透視斜視図である。
ルを示す要部断面を含む透視斜視図である。
【図２】図１の対応するレイアウト図である。
【図３】この発明の製造工程を示す透視斜視図である。
【図４】図３に対応する平面図である。
【図５】図４におけるＢ−Ｂ’端面図（ａ）及びＡ−Ａ
’端面図である。
’端面図である。
【図６】図５に続く製造工程図である。
【図７】図６に続く製造工程図である。
【図８】図７に続く製造工程図である。
【図９】図８に続く製造工程図である。
【図１０】図９に続く製造工程図である。
【図１１】図１０に続く製造工程図である。
【図１２】図１１に続く製造工程図である。
【図１３】図１２に続く製造工程図である。
【図１４】図１３に続く製造工程図である。
【図１５】図１４に続く製造工程図である。
【図１６】図１５に続く製造工程図である。
【図１７】図１５から図１６に至る途中の状態を示す透
視斜視図である。
視斜視図である。
【図１８】製造工程を示すレイアウト図である。
【図１９】図１８に続くレイアウト図である。
【図２０】図１９に続くレイアウト図である。
【図２１】図２０に続くレイアウト図である。
【図２２】２素子／１ビット型のＤＲＡＭセルの等価回
路図である。
路図である。
【図２３】３素子／２ビット型のＤＲＡＭセルの等価回
路図である。
路図である。
１ ＦＥＣ−ＤＲＡＭ
１’ Ｐ型シリコン基板
２ トレンチ
３ ＳｉＮ絶縁膜
４ 第１電極層
５ キャパシタ絶縁膜
６ 第２電極層
７ 表面保護層
８ コンタクト用ストラップ９
上部シリコン電極 １０ コンタクトホール １１ 活性領域 １２ サイドウォール部 １３ 表面酸化膜 １４、１７、２０、２１ レジスト１５
層間絶縁膜 １６ ＳｉＮ層 １６’ 保護用サイドウォール部 １８ マスキング用ＳＯＧ層又はレジスト層１９
酸化膜 ２０ コンタクトホール
上部シリコン電極 １０ コンタクトホール １１ 活性領域 １２ サイドウォール部 １３ 表面酸化膜 １４、１７、２０、２１ レジスト１５
層間絶縁膜 １６ ＳｉＮ層 １６’ 保護用サイドウォール部 １８ マスキング用ＳＯＧ層又はレジスト層１９
酸化膜 ２０ コンタクトホール
Claims (4)
- 【請求項１】（ａ）基板上に並設構成された一対のＭＯ
Ｓ型トランジスタ素子と、（ｂ）上記一対のＭＯＳ型ト
ランジスタ素子における一端側の隣り合う不純物領域Ａ
、Ｂ間の基板内に形成されたトレンチと、（ｃ）上記不
純物領域Ａと接続された第１電極層、キャパシタ絶縁層
及び上記不純物領域Ｂと接続された第２電極層、がこの
順に上記トレンチ内に積層・埋設されて構成された一つ
のスタックキャパシタ、を備えてなるダイナミックＲＡ
Ｍ。 - 【請求項２】上記スタックキャパシタが、上記一対のＭ
ＯＳ型トランジスタ素子のゲートとなるワードライン領
域上を部分的に覆うように延設されてなる請求項１のダ
イナミックＲＡＭ。 - 【請求項３】（ａ）基板上に並設構成された一対のＭＯ
Ｓ型トランジスタ素子の一端側における隣り合う不純物
領域Ａ、Ｂの間の基板内にトレンチを形設する工程、（
ｂ）上記一方の不純物領域Ｂ上に局所配線用ストラップ
を形成する工程、（ｃ）上記他方の不純物領域Ａ上から
上記トレンチ内面を覆う第１電極層を、上記局所配線用
ストラップと絶縁して被覆形成する工程、（ｄ）上記第
１電極層上に、キャパシタ絶縁層を被覆形成する工程、
及び（ｅ）上記キャパシタ絶縁層上に上記局所配線用ス
トラップと接続構成される第２電極層を形成する工程、
により、請求項１のダイナミックＲＡＭを得ることから
なるダイナミックＲＡＭの製造法。 - 【請求項４】第１電極層、キャパシタ絶縁層及び第２電
極層が各々、上記一対のＭＯＳ型トランジスタ素子のゲ
ートとなるワードライン領域上を部分的に覆うように形
成される請求項３の製造法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048142A JP2795549B2 (ja) | 1991-03-13 | 1991-03-13 | ダイナミックｒａｍ及びその製造法 |
| EP91311823A EP0503199B1 (en) | 1991-03-13 | 1991-12-19 | Dynamic RAM and process for producing same |
| DE69125593T DE69125593T2 (de) | 1991-03-13 | 1991-12-19 | Dynamisches RAM und Verfahren zu seiner Herstellung |
| KR1019920003966A KR100251217B1 (ko) | 1991-03-13 | 1992-03-11 | 동적 램과 그의 제조 공정 |
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| JP3048142A JP2795549B2 (ja) | 1991-03-13 | 1991-03-13 | ダイナミックｒａｍ及びその製造法 |
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| Publication Number | Publication Date |
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| JPH04283963A true JPH04283963A (ja) | 1992-10-08 |
| JP2795549B2 JP2795549B2 (ja) | 1998-09-10 |
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1991
- 1991-03-13 JP JP3048142A patent/JP2795549B2/ja not_active Expired - Fee Related
- 1991-12-19 EP EP91311823A patent/EP0503199B1/en not_active Expired - Lifetime
- 1991-12-19 DE DE69125593T patent/DE69125593T2/de not_active Expired - Fee Related
-
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- 1992-03-11 KR KR1019920003966A patent/KR100251217B1/ko not_active IP Right Cessation
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| EP0503199A3 (en) | 1992-11-04 |
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