JPH0666438B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0666438B2 JPH0666438B2 JP63150568A JP15056888A JPH0666438B2 JP H0666438 B2 JPH0666438 B2 JP H0666438B2 JP 63150568 A JP63150568 A JP 63150568A JP 15056888 A JP15056888 A JP 15056888A JP H0666438 B2 JPH0666438 B2 JP H0666438B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、埋込み積層型キャパシタを有するDRAMセルの
製造方法、特にビット線配線用開口部形成時の段差を少
なくするためキャパシタのストレージノードとビット線
コンタクトとをポリシリコンを用いて同時に形成する製
造方法に関する。
製造方法、特にビット線配線用開口部形成時の段差を少
なくするためキャパシタのストレージノードとビット線
コンタクトとをポリシリコンを用いて同時に形成する製
造方法に関する。
DRAMセルにおいては、キャパシタの構造としてスタック
型、トレンチ型が主要なものである。しかしスタック型
はα線に強い、リーク電流が少ないという長所があるが
面積効率が悪いという短所をもつ。又トレンチ型はスタ
ック型と逆の長所・短所をもつ。
型、トレンチ型が主要なものである。しかしスタック型
はα線に強い、リーク電流が少ないという長所があるが
面積効率が悪いという短所をもつ。又トレンチ型はスタ
ック型と逆の長所・短所をもつ。
そこで上記スタック型とトレンチ型との長所のみを生か
すため埋込み積層型キャパシタが発明された。
すため埋込み積層型キャパシタが発明された。
（ロ）従来の技術 第２図は従来の埋込み積層型キャパシタを有するDRAMセ
ルの断面図である。
ルの断面図である。
図において、（101）はＰ形半導体基板、（102）はフィ
ールドSiO2膜、（103）はゲートSiO2膜、（104）はポリ
シリコンゲート電極、（105）はSiO2のサイドウォール
スペーサ、（106）は絶縁用SiO2膜、（112）は埋込み積
層型キャパシタ部分のサイドウォールSiO2膜、（134）
はポリシリコンのストレージノード、（117）はキャパ
シタ絶縁膜用の三層のSiO2／SiN／SiO2膜、（138）はポ
リシリコンのセルプレート、（116）はN+形Ｓ／Ｄ領
域、（119）は層間BPSG膜、（121）は層間BPSG膜に開け
たビット線配線用開口部、（120）はポリサイドビット
線配線用電極である。
ールドSiO2膜、（103）はゲートSiO2膜、（104）はポリ
シリコンゲート電極、（105）はSiO2のサイドウォール
スペーサ、（106）は絶縁用SiO2膜、（112）は埋込み積
層型キャパシタ部分のサイドウォールSiO2膜、（134）
はポリシリコンのストレージノード、（117）はキャパ
シタ絶縁膜用の三層のSiO2／SiN／SiO2膜、（138）はポ
リシリコンのセルプレート、（116）はN+形Ｓ／Ｄ領
域、（119）は層間BPSG膜、（121）は層間BPSG膜に開け
たビット線配線用開口部、（120）はポリサイドビット
線配線用電極である。
そしてビット線配線用開口部（121）は、比較的厚い層
間BPSG膜に開けられ、ポリサイドビット線配線用電極と
Ｓ／Ｄ領域とを直接コンタクトしていた。
間BPSG膜に開けられ、ポリサイドビット線配線用電極と
Ｓ／Ｄ領域とを直接コンタクトしていた。
なお先行技術としては特開昭61−36965号公報（H01L 27
／10）等がある。
／10）等がある。
（ハ）発明が解決しようとする課題 しかし上述の従来方法によると、第２図に示すように層
間BPSG膜（119）は比較的厚くつける必要があり、ビッ
ト線配線用開口部（121）は相当の段差を持ちポリサイ
ドビット線配線用電極（120）をＳ／Ｄ領域（116）とコ
ンタクトさせるのにステップカバレージの問題が生じ、
ポリサイドビット線配線用電極（120）を相当厚くつけ
る必要があり、歩留り・スループットの低下をきたして
いる。またビット線配線用開口部（121）とポリシリコ
ンゲート電極（104）との短絡を防止するため、両者間
のスペースマージンを十分に取る必要があり、集積度向
上の障害もあった。
間BPSG膜（119）は比較的厚くつける必要があり、ビッ
ト線配線用開口部（121）は相当の段差を持ちポリサイ
ドビット線配線用電極（120）をＳ／Ｄ領域（116）とコ
ンタクトさせるのにステップカバレージの問題が生じ、
ポリサイドビット線配線用電極（120）を相当厚くつけ
る必要があり、歩留り・スループットの低下をきたして
いる。またビット線配線用開口部（121）とポリシリコ
ンゲート電極（104）との短絡を防止するため、両者間
のスペースマージンを十分に取る必要があり、集積度向
上の障害もあった。
そこで本発明は、上記欠点を補うためキャパシタのスト
レージノード（134）をポリシリコンで形成する際、同
時にポリシリコンビット線コンタクトパッドを形成し
て、ステップカバレージの問題を改良し、ポリサイドビ
ット線配線用電極を比較的薄くつけることを可能にし
て、歩留り・スループットの向上を図ることを目的とす
るものである。
レージノード（134）をポリシリコンで形成する際、同
時にポリシリコンビット線コンタクトパッドを形成し
て、ステップカバレージの問題を改良し、ポリサイドビ
ット線配線用電極を比較的薄くつけることを可能にし
て、歩留り・スループットの向上を図ることを目的とす
るものである。
（ニ）課題を解決するための手段 上記問題点は、埋込み積層型キャパシタを有するDRAMセ
ルの製造工程において、一導電形半導体基板上に素子分
離用のフィールドSiO2膜とサイドウォールスペーサを有
するゲートとを形成する工程と、該フィールドSiO2膜と
該ゲートとが形成された該半導体基板上に第１のSiO2膜
とSiN膜と第２のSiO2膜とを順次堆積する工程と、前記
フィールドSiO2膜と前記ゲートとの間の適当な位置に積
層型キャパシタを埋込むトレンチを形成する工程と、前
記第２のSiO2膜を除去する工程と、表面に現われた前記
SiN膜をマスクにして、前記トレンチ内壁にサイドウォ
ールSiO2膜を形成する工程と、前記SiN膜と前記第１のS
iO2膜とを除去する工程と、前記ゲートど前記フィール
ドSiO2膜と前記トレンチとが形成されている半導体基板
全面に第１のポリシリコン膜を堆積する工程と、リンを
該第１のポリシリコン膜に導入する工程と、該第１のポ
リシリコン膜を介してAsイオンを前記半導体基板に選択
的に導入してＳ／Ｄ領域を形成する工程と、前記第１の
ポリシリコン膜をパターニングして一部がＳ／Ｄ領域と
接したストレージノードと一部が他のＳ／Ｄ領域と接し
たポリシリコンビット線コンタクトパッドとを同時に形
成する工程と、全面にキャパシタ絶縁膜を堆積する工程
と、該キャパシタ絶縁膜上にセルプートとなる第２のポ
リシリコン膜を堆積する工程と、該第２のポリシリコン
膜にＮ形不純物を導入する工程と、該第２のポリシリコ
ン膜をパターニングしてセルプレートを形成する工程
と、層間絶縁膜を被着して、前記ポリシリコンビット線
コンタクトパッド上部の前記キャパシタ絶縁膜が現われ
るように、該層間絶縁膜にビット線配線用開口部を形成
する工程と、該ビット線配線用開口部に現われた該キャ
パシタ絶縁膜をエッチングして該ポリシリコンビット線
コンタクトパッドを露出させる工程とを含むことを特徴
とする半導体装置の製造方法によって解決される。
ルの製造工程において、一導電形半導体基板上に素子分
離用のフィールドSiO2膜とサイドウォールスペーサを有
するゲートとを形成する工程と、該フィールドSiO2膜と
該ゲートとが形成された該半導体基板上に第１のSiO2膜
とSiN膜と第２のSiO2膜とを順次堆積する工程と、前記
フィールドSiO2膜と前記ゲートとの間の適当な位置に積
層型キャパシタを埋込むトレンチを形成する工程と、前
記第２のSiO2膜を除去する工程と、表面に現われた前記
SiN膜をマスクにして、前記トレンチ内壁にサイドウォ
ールSiO2膜を形成する工程と、前記SiN膜と前記第１のS
iO2膜とを除去する工程と、前記ゲートど前記フィール
ドSiO2膜と前記トレンチとが形成されている半導体基板
全面に第１のポリシリコン膜を堆積する工程と、リンを
該第１のポリシリコン膜に導入する工程と、該第１のポ
リシリコン膜を介してAsイオンを前記半導体基板に選択
的に導入してＳ／Ｄ領域を形成する工程と、前記第１の
ポリシリコン膜をパターニングして一部がＳ／Ｄ領域と
接したストレージノードと一部が他のＳ／Ｄ領域と接し
たポリシリコンビット線コンタクトパッドとを同時に形
成する工程と、全面にキャパシタ絶縁膜を堆積する工程
と、該キャパシタ絶縁膜上にセルプートとなる第２のポ
リシリコン膜を堆積する工程と、該第２のポリシリコン
膜にＮ形不純物を導入する工程と、該第２のポリシリコ
ン膜をパターニングしてセルプレートを形成する工程
と、層間絶縁膜を被着して、前記ポリシリコンビット線
コンタクトパッド上部の前記キャパシタ絶縁膜が現われ
るように、該層間絶縁膜にビット線配線用開口部を形成
する工程と、該ビット線配線用開口部に現われた該キャ
パシタ絶縁膜をエッチングして該ポリシリコンビット線
コンタクトパッドを露出させる工程とを含むことを特徴
とする半導体装置の製造方法によって解決される。
（ホ）作 用 即ち、本発明はキャパシタのストレージノードをポリシ
リコンで形成する際、同時にポリシリコンビット線コン
タクトパッドを形成することにより工程を増やすことな
くステップカバレージの問題を改善し、ポリサイドビッ
ト線配線用電極を比較的薄くつけることを可能にして、
歩留り・スループットの向上を図ることができる。
リコンで形成する際、同時にポリシリコンビット線コン
タクトパッドを形成することにより工程を増やすことな
くステップカバレージの問題を改善し、ポリサイドビッ
ト線配線用電極を比較的薄くつけることを可能にして、
歩留り・スループットの向上を図ることができる。
（ヘ）実施例 以下、本発明を図示の一実施例により具体的に説明す
る。
る。
第１図（ａ）〜（ｆ）は本発明の実施例のDRAMセルの製
造工程説明図である。
造工程説明図である。
同図（ａ）において、（１）は例えばSiのＰ形半導体基
板で、この表面にLOCOS技術などを用いたフィールドSiO
2膜（２）と、サイドウォールを有するゲートとを形成
する。図のゲートはゲートSiO2膜（３）、N+形ポリシリ
コンゲート電極（４）、SiO2のサイドウォールスペーサ
（５）、絶縁用SiO2膜（６）で構成されている。
板で、この表面にLOCOS技術などを用いたフィールドSiO
2膜（２）と、サイドウォールを有するゲートとを形成
する。図のゲートはゲートSiO2膜（３）、N+形ポリシリ
コンゲート電極（４）、SiO2のサイドウォールスペーサ
（５）、絶縁用SiO2膜（６）で構成されている。
次に同図（ｂ）に示す様に、図（ａ）のように形成され
た半導体基板に厚さが200Åの第１のSiO2膜（７）と厚
さが500ÅのSiN膜（８）と厚さが6000Åの第２のSiO2膜
（９）とを順次堆積し、更にトレンチエッチのパターニ
ングのため厚さ１μのレジスト膜（10）を塗布する。そ
してトレンチ形成部分にトレンチエッチ用開口部（11）
を開ける。
た半導体基板に厚さが200Åの第１のSiO2膜（７）と厚
さが500ÅのSiN膜（８）と厚さが6000Åの第２のSiO2膜
（９）とを順次堆積し、更にトレンチエッチのパターニ
ングのため厚さ１μのレジスト膜（10）を塗布する。そ
してトレンチ形成部分にトレンチエッチ用開口部（11）
を開ける。
次に同図（ｃ）に示す様に、例えばSicl4ガスを用いて
トレンチエッチ用開口部より異方性エッチにより、Ｐ形
半導体基板（１）にトレンチ（13）を形成する。しかる
後レジスト膜（10）と第２のSiO2膜（９）を除去し、Si
N膜（８）をマスクにしてトレンチ内壁に厚さ2000Åの
サイドウォールSiO2膜（12）を形成する。
トレンチエッチ用開口部より異方性エッチにより、Ｐ形
半導体基板（１）にトレンチ（13）を形成する。しかる
後レジスト膜（10）と第２のSiO2膜（９）を除去し、Si
N膜（８）をマスクにしてトレンチ内壁に厚さ2000Åの
サイドウォールSiO2膜（12）を形成する。
次に同図（ｄ）に示す様に、全面に本発明の主要な構成
部分であるポリシリコンビット線コタクトパッドとスト
レージノードとを形成する為の第１のポリシリコン膜
（14）を堆積する。後のＳ／Ｄ領域となる部分において
この第１ポリシリコン膜（14）はＰ形半導体基板（１）
と直接接している。そしてこの第１のポリシリコン膜
（14）を低抵抗にする為又場合によってはDDD構造の低
濃度Ｓ／Ｄ領域（15）を形成する為、例えばPoCl3を用
いたガス拡散によりリンを第１のポリシリコン膜に導入
する。
部分であるポリシリコンビット線コタクトパッドとスト
レージノードとを形成する為の第１のポリシリコン膜
（14）を堆積する。後のＳ／Ｄ領域となる部分において
この第１ポリシリコン膜（14）はＰ形半導体基板（１）
と直接接している。そしてこの第１のポリシリコン膜
（14）を低抵抗にする為又場合によってはDDD構造の低
濃度Ｓ／Ｄ領域（15）を形成する為、例えばPoCl3を用
いたガス拡散によりリンを第１のポリシリコン膜に導入
する。
しかる後、高濃度Ｓ／Ｄ領域（16）を形成する為、Asイ
オンなどのＮ形不純物を、Ｉ、Ｉ、にてＰ形半導体基板
（１）に第１ポリシリコン膜を介して選択的に導入す
る。
オンなどのＮ形不純物を、Ｉ、Ｉ、にてＰ形半導体基板
（１）に第１ポリシリコン膜を介して選択的に導入す
る。
次に同図（ｅ）に示す様に、第１のポリシリコン膜（図
（ｄ）の（14））をパターニングして、RIEその他のエ
ッチング技術によりストレージノード（34）とポリシリ
コンビット線コンタクトパッド（44）とを同時に形成す
る。しかる後ストレージノード上でキャパシタ絶縁膜を
形成する為、３層のSiO2／SiN／SiO2膜（17）を付着す
る。
（ｄ）の（14））をパターニングして、RIEその他のエ
ッチング技術によりストレージノード（34）とポリシリ
コンビット線コンタクトパッド（44）とを同時に形成す
る。しかる後ストレージノード上でキャパシタ絶縁膜を
形成する為、３層のSiO2／SiN／SiO2膜（17）を付着す
る。
更にこの３層のSiO2／SiN／SiO2膜（17）上にセルプレ
ート形成の為の第２のポリシリコン膜（18）を堆積し、
Pocl3のガス拡散によりリンをこの第２のポリシリコン
膜（18）に導入しＮ形低抵抗化する。
ート形成の為の第２のポリシリコン膜（18）を堆積し、
Pocl3のガス拡散によりリンをこの第２のポリシリコン
膜（18）に導入しＮ形低抵抗化する。
次に同図（ｆ）に示す様に、第２のポリシリコン膜（図
（ｅ）の（18））をパターニングしてセルプレート（3
8）を形成し、埋込み積層形のキャパシタが完成する。
この後、セルプレート（38）と後に形成するポリサイド
ビット線配線電極（20）との絶縁の為、層間BPSG膜（1
9）を堆積しポリシリコンビット線コンタクトパッド
（図（ｅ）の（44））上でビット線配線用開口部（21）
を開けて更にエッチングによりこの開口部（21）のSiO2
／SiN／SiO2膜を除去する。しかる後Wsi2／ポリSiより
なるポリサイドビット線配線電極（20）を形成し、開口
部（21）でポリシリコンビット線コンタクトパッドとコ
ンタクトする。
（ｅ）の（18））をパターニングしてセルプレート（3
8）を形成し、埋込み積層形のキャパシタが完成する。
この後、セルプレート（38）と後に形成するポリサイド
ビット線配線電極（20）との絶縁の為、層間BPSG膜（1
9）を堆積しポリシリコンビット線コンタクトパッド
（図（ｅ）の（44））上でビット線配線用開口部（21）
を開けて更にエッチングによりこの開口部（21）のSiO2
／SiN／SiO2膜を除去する。しかる後Wsi2／ポリSiより
なるポリサイドビット線配線電極（20）を形成し、開口
部（21）でポリシリコンビット線コンタクトパッドとコ
ンタクトする。
なお本発明をCMOS構造に適用する場合は、第１図（ｃ）
においてレジスト層を用いて選択的にＰチャンネルMOS
トランジスタの領域を被覆してＮチャンネルMOSトラン
ジスタを形成すると良い。
においてレジスト層を用いて選択的にＰチャンネルMOS
トランジスタの領域を被覆してＮチャンネルMOSトラン
ジスタを形成すると良い。
（ト）発明の効果 以上のように本発明によれば、ビット線の配線電極とト
ランジスタのＳ／Ｄ領域とをコンタクトするのに、キャ
パシタのストレージノード形成時に同時に形成するポリ
シリコンビット線コンタクトパッドによって、層間BPSG
膜およびポリサイドビット線配線電極を厚くすることな
くステップカバレージのよいものができる。
ランジスタのＳ／Ｄ領域とをコンタクトするのに、キャ
パシタのストレージノード形成時に同時に形成するポリ
シリコンビット線コンタクトパッドによって、層間BPSG
膜およびポリサイドビット線配線電極を厚くすることな
くステップカバレージのよいものができる。
従って工程を増やすことなく歩留り・スループットの向
上が図れる。
上が図れる。
またポリサイドビット線配線電極（20）はポリシリコン
ビット線コンタクトパッド（44）とコンタクトするの
で、コンタクト孔のスペースマージンは不要となり、集
積度の向上に寄与する。
ビット線コンタクトパッド（44）とコンタクトするの
で、コンタクト孔のスペースマージンは不要となり、集
積度の向上に寄与する。
第１図（ａ）〜（ｆ）は本発明の実施例のDRAMセルの製
造工程説明図、第２図は従来例の埋込み積層型キャパシ
タを有するDRAMセルの断面図である。 図において（１），（101）……Ｐ形半導体基板、
（２），（102）……フィールドSiO2膜、（３），（10
3）……ゲートSiO2膜、（４），（104）……ポリシリコ
ンゲート電極、（５），（105）……サイドウォールス
ペーサ、（６），（106）……絶縁用SiO2膜、（７），
（９）……第1,第２のSiO2膜、（８）……SiN膜、（1
0）……レジスト膜、（11）……トレンチエッチ用開口
部、（12），（112）……サイドウォールSiO2膜、（1
3）……トレンチ、（14），（18）……第1,第２のポリ
シリコン膜、（15），（16）……低濃度，高濃度Ｓ／Ｄ
領域、（116）……Ｓ／Ｄ領域、（17），（117）……Si
O2／SiN／SiO2膜、（19）（119）……層間BPSG膜、（2
0），（120）……ポリサイドビット線配線用電極、（2
1），（121）……ビット線配線用開口部、（34）……ス
トレージノード、（38）……セルプレート、（44）……
ポリシリコンビット線コンタクトパッド。
造工程説明図、第２図は従来例の埋込み積層型キャパシ
タを有するDRAMセルの断面図である。 図において（１），（101）……Ｐ形半導体基板、
（２），（102）……フィールドSiO2膜、（３），（10
3）……ゲートSiO2膜、（４），（104）……ポリシリコ
ンゲート電極、（５），（105）……サイドウォールス
ペーサ、（６），（106）……絶縁用SiO2膜、（７），
（９）……第1,第２のSiO2膜、（８）……SiN膜、（1
0）……レジスト膜、（11）……トレンチエッチ用開口
部、（12），（112）……サイドウォールSiO2膜、（1
3）……トレンチ、（14），（18）……第1,第２のポリ
シリコン膜、（15），（16）……低濃度，高濃度Ｓ／Ｄ
領域、（116）……Ｓ／Ｄ領域、（17），（117）……Si
O2／SiN／SiO2膜、（19）（119）……層間BPSG膜、（2
0），（120）……ポリサイドビット線配線用電極、（2
1），（121）……ビット線配線用開口部、（34）……ス
トレージノード、（38）……セルプレート、（44）……
ポリシリコンビット線コンタクトパッド。
Claims (2)
- 【請求項１】埋込み積層型キャパシタを有するDRAMセル
の製造工程において、 一導電形半導体基板上に素子分離用のフィールドSiO2膜
とサイドウォールスペーサを有するゲートとを形成する
工程と、 該フィールドSiO2膜と該ゲートとが形成された該半導体
基板上に第１のSiO2膜とSiN膜と第２のSiO2膜とを順次
堆積する工程と、 前記フィールドSiO2膜と前記ゲートとの間の適当な位置
に積層型キャパシタを埋込むトレンチを形成する工程
と、 前記第２のSiO2膜を除去する工程と、 表面に現われた前記SiN膜をマスクにして前記トレンチ
内壁にサイドウォールSiO2膜を形成する工程と、 前記SiN膜と前記第１のSiO2膜とを除去する工程と、 前記ゲートと前記フィールドSiO2膜と前記トレンチとが
形成されている半導体基板全面に第１のポリシリコン膜
を堆積する工程と、 リンを該第１のポリシリコン膜に導入する工程と、 該第１のポリシリコン膜を介してAsイオンを前記半導体
基板に選択的に導入してＳ／Ｄ領域を形成する工程と、 前記第１のポリシリコン膜をパターニングして一部がＳ
／Ｄ領域と接したストレージノードと一部が他のＳ／Ｄ
領域と接したポリシリコンビット線コンタクトパッドと
を同時に形成する工程と、 全面にキャパシタ絶縁膜を付着する工程と、 該キャパシタ絶縁膜上にセルプートとなる第２ポリシリ
コン膜を堆積する工程と、 該第２のポリシリコン膜にＮ形不純物を導入する工程
と、 該第２のポリシリコン膜をパターニングしてセルプレー
トを形成する工程と、 層間絶縁膜を被着して、前記ポリシリコンビット線コン
タクトパッド上部の前記キャパシタ絶縁膜が現われるよ
うに、該層間絶縁膜にビット線配線用開口部を形成する
工程と、 該ビット線配線用開口部に現われた該キャパシタ絶縁膜
をエッチングして該ポリシリコンビット線コンタクトパ
ッドを露出させる工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】前記キャパシタ絶縁膜はSiO2／SiN／SiO2
膜であることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150568A JPH0666438B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150568A JPH0666438B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023274A JPH023274A (ja) | 1990-01-08 |
| JPH0666438B2 true JPH0666438B2 (ja) | 1994-08-24 |
Family
ID=15499732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150568A Expired - Fee Related JPH0666438B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666438B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2795549B2 (ja) * | 1991-03-13 | 1998-09-10 | シャープ株式会社 | ダイナミックｒａｍ及びその製造法 |
| JP3290209B2 (ja) * | 1992-08-22 | 2002-06-10 | 新光電気工業株式会社 | 避雷管 |
| JP4753413B2 (ja) * | 2005-03-02 | 2011-08-24 | 三洋電機株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
-
1988
- 1988-06-17 JP JP63150568A patent/JPH0666438B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023274A (ja) | 1990-01-08 |
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