JPH0666438B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0666438B2
JPH0666438B2 JP63150568A JP15056888A JPH0666438B2 JP H0666438 B2 JPH0666438 B2 JP H0666438B2 JP 63150568 A JP63150568 A JP 63150568A JP 15056888 A JP15056888 A JP 15056888A JP H0666438 B2 JPH0666438 B2 JP H0666438B2
Authority
JP
Japan
Prior art keywords
film
sio
polysilicon
bit line
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63150568A
Other languages
English (en)
Other versions
JPH023274A (ja
Inventor
順一 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP63150568A priority Critical patent/JPH0666438B2/ja
Publication of JPH023274A publication Critical patent/JPH023274A/ja
Publication of JPH0666438B2 publication Critical patent/JPH0666438B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は、埋込み積層型キャパシタを有するDRAMセルの
製造方法、特にビット線配線用開口部形成時の段差を少
なくするためキャパシタのストレージノードとビット線
コンタクトとをポリシリコンを用いて同時に形成する製
造方法に関する。
DRAMセルにおいては、キャパシタの構造としてスタック
型、トレンチ型が主要なものである。しかしスタック型
はα線に強い、リーク電流が少ないという長所があるが
面積効率が悪いという短所をもつ。又トレンチ型はスタ
ック型と逆の長所・短所をもつ。
そこで上記スタック型とトレンチ型との長所のみを生か
すため埋込み積層型キャパシタが発明された。
(ロ)従来の技術 第2図は従来の埋込み積層型キャパシタを有するDRAMセ
ルの断面図である。
図において、(101)はP形半導体基板、(102)はフィ
ールドSiO2膜、(103)はゲートSiO2膜、(104)はポリ
シリコンゲート電極、(105)はSiO2のサイドウォール
スペーサ、(106)は絶縁用SiO2膜、(112)は埋込み積
層型キャパシタ部分のサイドウォールSiO2膜、(134)
はポリシリコンのストレージノード、(117)はキャパ
シタ絶縁膜用の三層のSiO2/SiN/SiO2膜、(138)はポ
リシリコンのセルプレート、(116)はN+形S/D領
域、(119)は層間BPSG膜、(121)は層間BPSG膜に開け
たビット線配線用開口部、(120)はポリサイドビット
線配線用電極である。
そしてビット線配線用開口部(121)は、比較的厚い層
間BPSG膜に開けられ、ポリサイドビット線配線用電極と
S/D領域とを直接コンタクトしていた。
なお先行技術としては特開昭61−36965号公報(H01L 27
/10)等がある。
(ハ)発明が解決しようとする課題 しかし上述の従来方法によると、第2図に示すように層
間BPSG膜(119)は比較的厚くつける必要があり、ビッ
ト線配線用開口部(121)は相当の段差を持ちポリサイ
ドビット線配線用電極(120)をS/D領域(116)とコ
ンタクトさせるのにステップカバレージの問題が生じ、
ポリサイドビット線配線用電極(120)を相当厚くつけ
る必要があり、歩留り・スループットの低下をきたして
いる。またビット線配線用開口部(121)とポリシリコ
ンゲート電極(104)との短絡を防止するため、両者間
のスペースマージンを十分に取る必要があり、集積度向
上の障害もあった。
そこで本発明は、上記欠点を補うためキャパシタのスト
レージノード(134)をポリシリコンで形成する際、同
時にポリシリコンビット線コンタクトパッドを形成し
て、ステップカバレージの問題を改良し、ポリサイドビ
ット線配線用電極を比較的薄くつけることを可能にし
て、歩留り・スループットの向上を図ることを目的とす
るものである。
(ニ)課題を解決するための手段 上記問題点は、埋込み積層型キャパシタを有するDRAMセ
ルの製造工程において、一導電形半導体基板上に素子分
離用のフィールドSiO2膜とサイドウォールスペーサを有
するゲートとを形成する工程と、該フィールドSiO2膜と
該ゲートとが形成された該半導体基板上に第1のSiO2
とSiN膜と第2のSiO2膜とを順次堆積する工程と、前記
フィールドSiO2膜と前記ゲートとの間の適当な位置に積
層型キャパシタを埋込むトレンチを形成する工程と、前
記第2のSiO2膜を除去する工程と、表面に現われた前記
SiN膜をマスクにして、前記トレンチ内壁にサイドウォ
ールSiO2膜を形成する工程と、前記SiN膜と前記第1のS
iO2膜とを除去する工程と、前記ゲートど前記フィール
ドSiO2膜と前記トレンチとが形成されている半導体基板
全面に第1のポリシリコン膜を堆積する工程と、リンを
該第1のポリシリコン膜に導入する工程と、該第1のポ
リシリコン膜を介してAsイオンを前記半導体基板に選択
的に導入してS/D領域を形成する工程と、前記第1の
ポリシリコン膜をパターニングして一部がS/D領域と
接したストレージノードと一部が他のS/D領域と接し
たポリシリコンビット線コンタクトパッドとを同時に形
成する工程と、全面にキャパシタ絶縁膜を堆積する工程
と、該キャパシタ絶縁膜上にセルプートとなる第2のポ
リシリコン膜を堆積する工程と、該第2のポリシリコン
膜にN形不純物を導入する工程と、該第2のポリシリコ
ン膜をパターニングしてセルプレートを形成する工程
と、層間絶縁膜を被着して、前記ポリシリコンビット線
コンタクトパッド上部の前記キャパシタ絶縁膜が現われ
るように、該層間絶縁膜にビット線配線用開口部を形成
する工程と、該ビット線配線用開口部に現われた該キャ
パシタ絶縁膜をエッチングして該ポリシリコンビット線
コンタクトパッドを露出させる工程とを含むことを特徴
とする半導体装置の製造方法によって解決される。
(ホ)作 用 即ち、本発明はキャパシタのストレージノードをポリシ
リコンで形成する際、同時にポリシリコンビット線コン
タクトパッドを形成することにより工程を増やすことな
くステップカバレージの問題を改善し、ポリサイドビッ
ト線配線用電極を比較的薄くつけることを可能にして、
歩留り・スループットの向上を図ることができる。
(ヘ)実施例 以下、本発明を図示の一実施例により具体的に説明す
る。
第1図(a)〜(f)は本発明の実施例のDRAMセルの製
造工程説明図である。
同図(a)において、(1)は例えばSiのP形半導体基
板で、この表面にLOCOS技術などを用いたフィールドSiO
2膜(2)と、サイドウォールを有するゲートとを形成
する。図のゲートはゲートSiO2膜(3)、N+形ポリシリ
コンゲート電極(4)、SiO2のサイドウォールスペーサ
(5)、絶縁用SiO2膜(6)で構成されている。
次に同図(b)に示す様に、図(a)のように形成され
た半導体基板に厚さが200Åの第1のSiO2膜(7)と厚
さが500ÅのSiN膜(8)と厚さが6000Åの第2のSiO2
(9)とを順次堆積し、更にトレンチエッチのパターニ
ングのため厚さ1μのレジスト膜(10)を塗布する。そ
してトレンチ形成部分にトレンチエッチ用開口部(11)
を開ける。
次に同図(c)に示す様に、例えばSicl4ガスを用いて
トレンチエッチ用開口部より異方性エッチにより、P形
半導体基板(1)にトレンチ(13)を形成する。しかる
後レジスト膜(10)と第2のSiO2膜(9)を除去し、Si
N膜(8)をマスクにしてトレンチ内壁に厚さ2000Åの
サイドウォールSiO2膜(12)を形成する。
次に同図(d)に示す様に、全面に本発明の主要な構成
部分であるポリシリコンビット線コタクトパッドとスト
レージノードとを形成する為の第1のポリシリコン膜
(14)を堆積する。後のS/D領域となる部分において
この第1ポリシリコン膜(14)はP形半導体基板(1)
と直接接している。そしてこの第1のポリシリコン膜
(14)を低抵抗にする為又場合によってはDDD構造の低
濃度S/D領域(15)を形成する為、例えばPoCl3を用
いたガス拡散によりリンを第1のポリシリコン膜に導入
する。
しかる後、高濃度S/D領域(16)を形成する為、Asイ
オンなどのN形不純物を、I、I、にてP形半導体基板
(1)に第1ポリシリコン膜を介して選択的に導入す
る。
次に同図(e)に示す様に、第1のポリシリコン膜(図
(d)の(14))をパターニングして、RIEその他のエ
ッチング技術によりストレージノード(34)とポリシリ
コンビット線コンタクトパッド(44)とを同時に形成す
る。しかる後ストレージノード上でキャパシタ絶縁膜を
形成する為、3層のSiO2/SiN/SiO2膜(17)を付着す
る。
更にこの3層のSiO2/SiN/SiO2膜(17)上にセルプレ
ート形成の為の第2のポリシリコン膜(18)を堆積し、
Pocl3のガス拡散によりリンをこの第2のポリシリコン
膜(18)に導入しN形低抵抗化する。
次に同図(f)に示す様に、第2のポリシリコン膜(図
(e)の(18))をパターニングしてセルプレート(3
8)を形成し、埋込み積層形のキャパシタが完成する。
この後、セルプレート(38)と後に形成するポリサイド
ビット線配線電極(20)との絶縁の為、層間BPSG膜(1
9)を堆積しポリシリコンビット線コンタクトパッド
(図(e)の(44))上でビット線配線用開口部(21)
を開けて更にエッチングによりこの開口部(21)のSiO2
/SiN/SiO2膜を除去する。しかる後Wsi2/ポリSiより
なるポリサイドビット線配線電極(20)を形成し、開口
部(21)でポリシリコンビット線コンタクトパッドとコ
ンタクトする。
なお本発明をCMOS構造に適用する場合は、第1図(c)
においてレジスト層を用いて選択的にPチャンネルMOS
トランジスタの領域を被覆してNチャンネルMOSトラン
ジスタを形成すると良い。
(ト)発明の効果 以上のように本発明によれば、ビット線の配線電極とト
ランジスタのS/D領域とをコンタクトするのに、キャ
パシタのストレージノード形成時に同時に形成するポリ
シリコンビット線コンタクトパッドによって、層間BPSG
膜およびポリサイドビット線配線電極を厚くすることな
くステップカバレージのよいものができる。
従って工程を増やすことなく歩留り・スループットの向
上が図れる。
またポリサイドビット線配線電極(20)はポリシリコン
ビット線コンタクトパッド(44)とコンタクトするの
で、コンタクト孔のスペースマージンは不要となり、集
積度の向上に寄与する。
【図面の簡単な説明】
第1図(a)〜(f)は本発明の実施例のDRAMセルの製
造工程説明図、第2図は従来例の埋込み積層型キャパシ
タを有するDRAMセルの断面図である。 図において(1),(101)……P形半導体基板、
(2),(102)……フィールドSiO2膜、(3),(10
3)……ゲートSiO2膜、(4),(104)……ポリシリコ
ンゲート電極、(5),(105)……サイドウォールス
ペーサ、(6),(106)……絶縁用SiO2膜、(7),
(9)……第1,第2のSiO2膜、(8)……SiN膜、(1
0)……レジスト膜、(11)……トレンチエッチ用開口
部、(12),(112)……サイドウォールSiO2膜、(1
3)……トレンチ、(14),(18)……第1,第2のポリ
シリコン膜、(15),(16)……低濃度,高濃度S/D
領域、(116)……S/D領域、(17),(117)……Si
O2/SiN/SiO2膜、(19)(119)……層間BPSG膜、(2
0),(120)……ポリサイドビット線配線用電極、(2
1),(121)……ビット線配線用開口部、(34)……ス
トレージノード、(38)……セルプレート、(44)……
ポリシリコンビット線コンタクトパッド。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】埋込み積層型キャパシタを有するDRAMセル
    の製造工程において、 一導電形半導体基板上に素子分離用のフィールドSiO2
    とサイドウォールスペーサを有するゲートとを形成する
    工程と、 該フィールドSiO2膜と該ゲートとが形成された該半導体
    基板上に第1のSiO2膜とSiN膜と第2のSiO2膜とを順次
    堆積する工程と、 前記フィールドSiO2膜と前記ゲートとの間の適当な位置
    に積層型キャパシタを埋込むトレンチを形成する工程
    と、 前記第2のSiO2膜を除去する工程と、 表面に現われた前記SiN膜をマスクにして前記トレンチ
    内壁にサイドウォールSiO2膜を形成する工程と、 前記SiN膜と前記第1のSiO2膜とを除去する工程と、 前記ゲートと前記フィールドSiO2膜と前記トレンチとが
    形成されている半導体基板全面に第1のポリシリコン膜
    を堆積する工程と、 リンを該第1のポリシリコン膜に導入する工程と、 該第1のポリシリコン膜を介してAsイオンを前記半導体
    基板に選択的に導入してS/D領域を形成する工程と、 前記第1のポリシリコン膜をパターニングして一部がS
    /D領域と接したストレージノードと一部が他のS/D
    領域と接したポリシリコンビット線コンタクトパッドと
    を同時に形成する工程と、 全面にキャパシタ絶縁膜を付着する工程と、 該キャパシタ絶縁膜上にセルプートとなる第2ポリシリ
    コン膜を堆積する工程と、 該第2のポリシリコン膜にN形不純物を導入する工程
    と、 該第2のポリシリコン膜をパターニングしてセルプレー
    トを形成する工程と、 層間絶縁膜を被着して、前記ポリシリコンビット線コン
    タクトパッド上部の前記キャパシタ絶縁膜が現われるよ
    うに、該層間絶縁膜にビット線配線用開口部を形成する
    工程と、 該ビット線配線用開口部に現われた該キャパシタ絶縁膜
    をエッチングして該ポリシリコンビット線コンタクトパ
    ッドを露出させる工程とを含むことを特徴とする半導体
    装置の製造方法。
  2. 【請求項2】前記キャパシタ絶縁膜はSiO2/SiN/SiO2
    膜であることを特徴とする請求項1記載の半導体装置の
    製造方法。
JP63150568A 1988-06-17 1988-06-17 半導体装置の製造方法 Expired - Fee Related JPH0666438B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63150568A JPH0666438B2 (ja) 1988-06-17 1988-06-17 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63150568A JPH0666438B2 (ja) 1988-06-17 1988-06-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH023274A JPH023274A (ja) 1990-01-08
JPH0666438B2 true JPH0666438B2 (ja) 1994-08-24

Family

ID=15499732

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63150568A Expired - Fee Related JPH0666438B2 (ja) 1988-06-17 1988-06-17 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0666438B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0370877A (ja) * 1989-08-10 1991-03-26 Sanden Corp 斜板式圧縮機
JP2795549B2 (ja) * 1991-03-13 1998-09-10 シャープ株式会社 ダイナミックram及びその製造法
JP3290209B2 (ja) * 1992-08-22 2002-06-10 新光電気工業株式会社 避雷管
JP4753413B2 (ja) * 2005-03-02 2011-08-24 三洋電機株式会社 不揮発性半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
JPH023274A (ja) 1990-01-08

Similar Documents

Publication Publication Date Title
JPS63245954A (ja) 半導体メモリ
JPH09321247A (ja) 半導体集積回路装置の製造方法
KR0146861B1 (ko) 증가된 배선층에 의해 향상된 건폐율을 가지는 반도체 디바이스 및 그 제조방법
US4921816A (en) Method of making a trench dram
JP3036456B2 (ja) 半導体記憶装置及びその製造方法
JP2000068472A (ja) 半導体装置及びその製造方法
JP3195785B2 (ja) 半導体記憶装置およびその製造方法
JP2001077209A (ja) 半導体装置の製造方法
JPH0645552A (ja) 半導体装置およびその製造方法
JPH0821685B2 (ja) 半導体メモリの製造方法
JPH0666438B2 (ja) 半導体装置の製造方法
JP4398829B2 (ja) 半導体装置
JPS60113460A (ja) ダイナミックメモリ素子の製造方法
JP2616706B2 (ja) 半導体装置およびその製造方法
JPH04348070A (ja) 半導体装置及びその製造方法
JP2550590B2 (ja) 半導体装置の製造方法
JPH06209088A (ja) 半導体記憶装置及びその製造方法
JPH0661445A (ja) 半導体記憶装置およびその製造方法
JPH06275847A (ja) フローティングゲートを有する半導体装置およびその製造方法
JPH1197529A (ja) 半導体装置の製造方法
JP2760979B2 (ja) 半導体記憶装置およびその製造方法
JPS60113461A (ja) 半導体装置の製造方法
JP3235091B2 (ja) Mis型半導体装置の製造方法
JP2872874B2 (ja) 半導体記憶装置およびその製法
JP3120750B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees