JP2000068472A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板表面の複数の活性領域のうち所望
のもののみシリサイド化した半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板の主表面内に第１の領域と第
２の領域とが画定されている。第１の領域内の主表面上
に、ある間隔を隔てて２本の凸部が配置されている。２
本の凸部は、第１の領域内の第１の活性領域上及び該第
１の活性領域の周囲の素子分離領域上を通過する。第２
の領域内の主表面のうち一部の活性領域の表面上に第１
の金属シリサイド膜が配置されている。少なくとも素子
分離領域上において、埋込部材が、２本の凸部の側面を
覆い、該２本の凸部の間を埋め込んでいる。この埋込部
材は、凸部の上方には配置されていない。第１の活性領
域の表面上には、金属シリサイド膜が配置されていな
い。
のもののみシリサイド化した半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板の主表面内に第１の領域と第
２の領域とが画定されている。第１の領域内の主表面上
に、ある間隔を隔てて２本の凸部が配置されている。２
本の凸部は、第１の領域内の第１の活性領域上及び該第
１の活性領域の周囲の素子分離領域上を通過する。第２
の領域内の主表面のうち一部の活性領域の表面上に第１
の金属シリサイド膜が配置されている。少なくとも素子
分離領域上において、埋込部材が、２本の凸部の側面を
覆い、該２本の凸部の間を埋め込んでいる。この埋込部
材は、凸部の上方には配置されていない。第１の活性領
域の表面上には、金属シリサイド膜が配置されていな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体基板の活性領域表面上に
金属シリサイド膜を形成した半導体装置及びその製造方
法に関する。
の製造方法に関し、特に半導体基板の活性領域表面上に
金属シリサイド膜を形成した半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】半導体装置の高性能化には、不純物拡散
領域及びゲート電極の抵抗、接触抵抗等の低減が有効で
ある。これらの抵抗を下げる方法として、ゲート電極の
上面、及びその両側のソース／ドレイン領域の表面上に
金属シリサイド膜を形成する方法（サリサイド形成法）
が知られている。金属シリサイド膜により、ソース／ド
レイン領域及びゲート電極の抵抗、接触抵抗等を低減さ
せることができる。
領域及びゲート電極の抵抗、接触抵抗等の低減が有効で
ある。これらの抵抗を下げる方法として、ゲート電極の
上面、及びその両側のソース／ドレイン領域の表面上に
金属シリサイド膜を形成する方法（サリサイド形成法）
が知られている。金属シリサイド膜により、ソース／ド
レイン領域及びゲート電極の抵抗、接触抵抗等を低減さ
せることができる。
【０００３】サリサイド形成法について簡単に説明す
る。ゲート電極の側面上に、サイドウォール絶縁膜を形
成する。サイドウォール絶縁膜によってゲート電極の上
面とソース／ドレイン領域の表面とが分離される。ゲー
ト電極及びソース／ドレイン領域を覆うように、シリサ
イド反応を起こす金属膜を堆積する。基板を加熱し、金
属膜とシリコンとのシリサイド反応を起こさせる。ゲー
ト電極の上面とソース／ドレイン領域の表面上に、自己
整合的に金属シリサイド膜が形成される。
る。ゲート電極の側面上に、サイドウォール絶縁膜を形
成する。サイドウォール絶縁膜によってゲート電極の上
面とソース／ドレイン領域の表面とが分離される。ゲー
ト電極及びソース／ドレイン領域を覆うように、シリサ
イド反応を起こす金属膜を堆積する。基板を加熱し、金
属膜とシリコンとのシリサイド反応を起こさせる。ゲー
ト電極の上面とソース／ドレイン領域の表面上に、自己
整合的に金属シリサイド膜が形成される。
【０００４】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）等の半導体装置では、メモリセルのデータ保持
特性を向上させるために、不純物拡散領域の接合リーク
電流を低減させることが好ましい。ところが、不純物拡
散領域の表面上に金属シリサイド膜を形成すると、接合
リーク電流が増加してしまう（第１７８回ミーティング
・ザ・エレクトロケミカル・ソサエティ（Meeting the
Electro-chemical Society）Ｐ２１８〜２２０）。この
ため、ＤＲＡＭの製造においては、通常、サリサイド形
成法が用いられない。
ＲＡＭ）等の半導体装置では、メモリセルのデータ保持
特性を向上させるために、不純物拡散領域の接合リーク
電流を低減させることが好ましい。ところが、不純物拡
散領域の表面上に金属シリサイド膜を形成すると、接合
リーク電流が増加してしまう（第１７８回ミーティング
・ザ・エレクトロケミカル・ソサエティ（Meeting the
Electro-chemical Society）Ｐ２１８〜２２０）。この
ため、ＤＲＡＭの製造においては、通常、サリサイド形
成法が用いられない。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭにロジック回
路を混載する場合において、サリサイド形成法を用いな
いときは、ロジック回路を構成するＭＯＳＦＥＴのゲー
ト電極、ソース／ドレイン領域等の抵抗が大きくなる。
このため、ロジック回路の性能の向上を図ることが困難
になる。ＤＲＡＭの保持時間を短縮することなくロジッ
ク回路の性能向上を図るためには、ロジック回路のＭＯ
ＳＦＥＴにのみサリサイド形成法を適用することが望ま
れる。
路を混載する場合において、サリサイド形成法を用いな
いときは、ロジック回路を構成するＭＯＳＦＥＴのゲー
ト電極、ソース／ドレイン領域等の抵抗が大きくなる。
このため、ロジック回路の性能の向上を図ることが困難
になる。ＤＲＡＭの保持時間を短縮することなくロジッ
ク回路の性能向上を図るためには、ロジック回路のＭＯ
ＳＦＥＴにのみサリサイド形成法を適用することが望ま
れる。
【０００６】本発明の目的は、半導体基板表面の複数の
活性領域のうち所望のもののみシリサイド化した半導体
装置及びその製造方法を提供することである。
活性領域のうち所望のもののみシリサイド化した半導体
装置及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の一観点による
と、主表面内に第１の領域と第２の領域とが画定された
半導体基板と、前記第１の領域内の主表面上に、ある間
隔を隔てて配置された２本の凸部であって、前記第１の
領域内の第１の活性領域上及び該第１の活性領域の周囲
の素子分離領域上を通過する前記２本の凸部と、前記第
２の領域内の主表面のうち一部の活性領域の表面上に配
置された第１の金属シリサイド膜と、少なくとも前記素
子分離領域上において、前記２本の凸部の側面を覆い、
該２本の凸部の間を埋め込み、前記凸部の上方には配置
されていない埋込部材とを有し、前記第１の活性領域の
表面上には、金属シリサイド膜が配置されていない半導
体装置が提供される。
と、主表面内に第１の領域と第２の領域とが画定された
半導体基板と、前記第１の領域内の主表面上に、ある間
隔を隔てて配置された２本の凸部であって、前記第１の
領域内の第１の活性領域上及び該第１の活性領域の周囲
の素子分離領域上を通過する前記２本の凸部と、前記第
２の領域内の主表面のうち一部の活性領域の表面上に配
置された第１の金属シリサイド膜と、少なくとも前記素
子分離領域上において、前記２本の凸部の側面を覆い、
該２本の凸部の間を埋め込み、前記凸部の上方には配置
されていない埋込部材とを有し、前記第１の活性領域の
表面上には、金属シリサイド膜が配置されていない半導
体装置が提供される。
【０００８】第１の金属シリサイド膜が配置された活性
領域では、表面層の抵抗を低減することができる。金属
シリサイド膜の配置されていない活性領域においては、
不純物拡散領域の接合リーク電流を低減することができ
る。
領域では、表面層の抵抗を低減することができる。金属
シリサイド膜の配置されていない活性領域においては、
不純物拡散領域の接合リーク電流を低減することができ
る。
【０００９】本発明の他の観点によると、主表面内に第
１の領域と第２の領域とが画定された半導体基板と、前
記第１の領域内の主表面上に、ある間隔を隔てて配置さ
れた第１および第２のゲート電極であって、該第１及び
第２のゲート電極がシリコンで形成され、前記第１の領
域内の第１の活性領域上を通過する前記第１及び第２の
ゲート電極と、前記第２の領域内に形成されたＭＯＳＦ
ＥＴと、前記ＭＯＳＦＥＴのソース／ドレイン領域の表
面上に形成された第１の金属シリサイド膜と、前記第１
及び第２のゲート電極の各々の上面上に形成された第２
の金属シリサイド膜と、前記ＭＯＳＦＥＴのゲート電極
の上面上に形成された第３の金属シリサイド膜と、前記
第２の金属シリサイド膜の上に配置された第１の絶縁部
材と、前記第１及び第２のゲート電極の側面及び前記第
１の絶縁部材の側面を覆う第２の絶縁部材と、前記ＭＯ
ＳＦＥＴのソース／ドレイン領域、前記第３の金属シリ
サイド膜を覆い、前記第１の絶縁部材と同一材料で形成
された第３の絶縁部材であって、該第３の絶縁部材の上
面が、前記ＭＯＳＦＥＴのゲート電極に対応して盛り上
がっている前記第３の絶縁部材とを有し、前記第１の活
性領域の表面上には、金属シリサイド膜が形成されてい
ない半導体装置が提供される。
１の領域と第２の領域とが画定された半導体基板と、前
記第１の領域内の主表面上に、ある間隔を隔てて配置さ
れた第１および第２のゲート電極であって、該第１及び
第２のゲート電極がシリコンで形成され、前記第１の領
域内の第１の活性領域上を通過する前記第１及び第２の
ゲート電極と、前記第２の領域内に形成されたＭＯＳＦ
ＥＴと、前記ＭＯＳＦＥＴのソース／ドレイン領域の表
面上に形成された第１の金属シリサイド膜と、前記第１
及び第２のゲート電極の各々の上面上に形成された第２
の金属シリサイド膜と、前記ＭＯＳＦＥＴのゲート電極
の上面上に形成された第３の金属シリサイド膜と、前記
第２の金属シリサイド膜の上に配置された第１の絶縁部
材と、前記第１及び第２のゲート電極の側面及び前記第
１の絶縁部材の側面を覆う第２の絶縁部材と、前記ＭＯ
ＳＦＥＴのソース／ドレイン領域、前記第３の金属シリ
サイド膜を覆い、前記第１の絶縁部材と同一材料で形成
された第３の絶縁部材であって、該第３の絶縁部材の上
面が、前記ＭＯＳＦＥＴのゲート電極に対応して盛り上
がっている前記第３の絶縁部材とを有し、前記第１の活
性領域の表面上には、金属シリサイド膜が形成されてい
ない半導体装置が提供される。
【００１０】第１の金属シリサイド膜が配置された活性
領域では、表面層の抵抗を低減することができる。金属
シリサイド膜の配置されていない活性領域においては、
不純物拡散領域の接合リーク電流を低減することができ
る。第１及び第２のゲート電極の上方及び側方が、第１
及び第２の絶縁部材で覆われている。この上に配置され
る層間絶縁膜へのコンタクトホールの形成を、第１及び
第２の絶縁部材をエッチングしない条件で行うと、第１
及び第２の絶縁部材が第１及び第２のゲート電極を保護
する。このため、自己整合的にコンタクトホールを形成
することができる。
領域では、表面層の抵抗を低減することができる。金属
シリサイド膜の配置されていない活性領域においては、
不純物拡散領域の接合リーク電流を低減することができ
る。第１及び第２のゲート電極の上方及び側方が、第１
及び第２の絶縁部材で覆われている。この上に配置され
る層間絶縁膜へのコンタクトホールの形成を、第１及び
第２の絶縁部材をエッチングしない条件で行うと、第１
及び第２の絶縁部材が第１及び第２のゲート電極を保護
する。このため、自己整合的にコンタクトホールを形成
することができる。
【００１１】本発明の他の観点によると、主表面内に第
１の活性領域と第２の活性領域が画定された半導体基板
を準備する工程と、前記半導体基板の第１の活性領域上
に、相互にある間隔を隔てて、シリコンからなる第１及
び第２のゲート電極を形成するとともに、前記第２の活
性領域上に、シリコンからなる第３のゲート電極を形成
する工程と、前記第１〜第３のゲート電極を覆うよう
に、主表面上に絶縁膜を堆積する工程と、前記第１のゲ
ート電極と第２のゲート電極との間を埋め尽くすように
前記絶縁膜の一部が残り、かつ前記第３のゲート電極の
側面上に前記絶縁膜の一部が残るように前記絶縁膜を異
方性エッチングし、前記第３のゲート電極の側面を覆う
前記絶縁膜の外側に第２の活性領域の表面を露出させ、
かつ前記第１〜第３の上面を露出させる工程と、露出し
た第２の活性領域の表面、及び前記第１〜第３のゲート
電極の上面に金属シリサイド膜を形成する工程とを有す
る半導体装置の製造方法が提供される。
１の活性領域と第２の活性領域が画定された半導体基板
を準備する工程と、前記半導体基板の第１の活性領域上
に、相互にある間隔を隔てて、シリコンからなる第１及
び第２のゲート電極を形成するとともに、前記第２の活
性領域上に、シリコンからなる第３のゲート電極を形成
する工程と、前記第１〜第３のゲート電極を覆うよう
に、主表面上に絶縁膜を堆積する工程と、前記第１のゲ
ート電極と第２のゲート電極との間を埋め尽くすように
前記絶縁膜の一部が残り、かつ前記第３のゲート電極の
側面上に前記絶縁膜の一部が残るように前記絶縁膜を異
方性エッチングし、前記第３のゲート電極の側面を覆う
前記絶縁膜の外側に第２の活性領域の表面を露出させ、
かつ前記第１〜第３の上面を露出させる工程と、露出し
た第２の活性領域の表面、及び前記第１〜第３のゲート
電極の上面に金属シリサイド膜を形成する工程とを有す
る半導体装置の製造方法が提供される。
【００１２】第１のゲート電極と第２のゲート電極との
間が絶縁膜の一部で埋め込まれる。両者の間にシリコン
基板表面が露出しないため、この領域には金属シリサイ
ド膜が形成されない。
間が絶縁膜の一部で埋め込まれる。両者の間にシリコン
基板表面が露出しないため、この領域には金属シリサイ
ド膜が形成されない。
【００１３】本発明の他の観点によると、主表面を有す
るシリコン基板の表面上にシリコン膜を堆積する工程
と、主表面の第１の領域上に前記シリコン膜が残り、第
２の領域内の活性領域上に該シリコン膜からなる第１の
ゲート電極が残るように前記シリコン膜をパターニング
する工程と、前記第１のゲート電極の側面を覆うサイド
ウォール絶縁部材を形成する工程と、前記第１のゲート
電極の両側の活性領域内に不純物をイオン注入する第１
イオン注入工程と、前記サイドウォール絶縁部材の外側
の前記活性領域の表面、前記第１のゲート電極の上面、
及び前記第１の領域上に残されている前記シリコン膜の
表面上に金属シリサイド膜を形成する工程と、前記第１
の領域上に残されている前記シリコン膜及びその上の金
属シリサイド膜をパターニングし、第１の領域内の活性
領域上に第２のゲート電極を残す工程と、前記第２のゲ
ート電極の両側の活性領域内に不純物をイオン注入する
第２イオン注入工程とを有する半導体装置の製造方法が
提供される。
るシリコン基板の表面上にシリコン膜を堆積する工程
と、主表面の第１の領域上に前記シリコン膜が残り、第
２の領域内の活性領域上に該シリコン膜からなる第１の
ゲート電極が残るように前記シリコン膜をパターニング
する工程と、前記第１のゲート電極の側面を覆うサイド
ウォール絶縁部材を形成する工程と、前記第１のゲート
電極の両側の活性領域内に不純物をイオン注入する第１
イオン注入工程と、前記サイドウォール絶縁部材の外側
の前記活性領域の表面、前記第１のゲート電極の上面、
及び前記第１の領域上に残されている前記シリコン膜の
表面上に金属シリサイド膜を形成する工程と、前記第１
の領域上に残されている前記シリコン膜及びその上の金
属シリサイド膜をパターニングし、第１の領域内の活性
領域上に第２のゲート電極を残す工程と、前記第２のゲ
ート電極の両側の活性領域内に不純物をイオン注入する
第２イオン注入工程とを有する半導体装置の製造方法が
提供される。
【００１４】金属シリサイド膜を形成する工程時には、
第１の領域上にシリコン膜が残っている。このため、第
１の領域のシリコン表面はシリサイド化されない。第２
の領域内の活性領域の表面のみをシリサイド化すること
ができる。
第１の領域上にシリコン膜が残っている。このため、第
１の領域のシリコン表面はシリサイド化されない。第２
の領域内の活性領域の表面のみをシリサイド化すること
ができる。
【００１５】
【発明の実施の形態】図１〜図５を参照して、本発明の
第１の実施例について説明する。図１〜図４は、第１の
実施例による半導体装置の製造方法を説明するための基
板断面図を示す。各図の波線よりも左側がメモリセルア
レイ部を示し、右側がロジック回路部を示す。
第１の実施例について説明する。図１〜図４は、第１の
実施例による半導体装置の製造方法を説明するための基
板断面図を示す。各図の波線よりも左側がメモリセルア
レイ部を示し、右側がロジック回路部を示す。
【００１６】図１（Ａ）までの工程を説明する。ｐ型シ
リコン基板１の表面に、シャロートレンチ型の素子分離
構造体２を周知の方法で形成する。素子分離構造体２に
より、メモリセルアレイ部に活性領域３が画定され、ロ
ジック回路部に活性領域４が画定される。活性領域３及
び４の表面上に、熱酸化によりＳｉＯ2 からなる厚さ４
〜１０ｎｍのゲート酸化膜７を形成する。ゲート酸化膜
７の上に、厚さ１００〜３００ｎｍの第１ポリシリコン
膜を堆積する。第１ポリシリコン膜の堆積は、例えばＳ
ｉＨ4 を用いた化学気相成長（ＣＶＤ）により行う。
リコン基板１の表面に、シャロートレンチ型の素子分離
構造体２を周知の方法で形成する。素子分離構造体２に
より、メモリセルアレイ部に活性領域３が画定され、ロ
ジック回路部に活性領域４が画定される。活性領域３及
び４の表面上に、熱酸化によりＳｉＯ2 からなる厚さ４
〜１０ｎｍのゲート酸化膜７を形成する。ゲート酸化膜
７の上に、厚さ１００〜３００ｎｍの第１ポリシリコン
膜を堆積する。第１ポリシリコン膜の堆積は、例えばＳ
ｉＨ4 を用いた化学気相成長（ＣＶＤ）により行う。
【００１７】第１ポリシリコン膜をパターニングし、メ
モリセルアレイ部に複数のワード線８ａを残し、ロジッ
ク回路部にゲート電極８ｂを残す。第１ポリシリコン膜
のエッチングは、例えばＣｌ2 とＯ2 の混合ガスを用い
た反応性イオンエッチング（ＲＩＥ）により行うことが
できる。ワード線８ａは、図１（Ａ）の紙面に垂直な方
向に延在し、各ワード線８ａの間隔は、０．１〜０．３
μｍである。２本のワード線８ａが、活性領域３の上を
通過する。活性領域３の両側の素子分離構造体２の上に
もワード線８ａが形成される。ロジック回路部のゲート
電極８ｂは、その両側のゲート電極、配線等から０．３
μｍ以上離れている。
モリセルアレイ部に複数のワード線８ａを残し、ロジッ
ク回路部にゲート電極８ｂを残す。第１ポリシリコン膜
のエッチングは、例えばＣｌ2 とＯ2 の混合ガスを用い
た反応性イオンエッチング（ＲＩＥ）により行うことが
できる。ワード線８ａは、図１（Ａ）の紙面に垂直な方
向に延在し、各ワード線８ａの間隔は、０．１〜０．３
μｍである。２本のワード線８ａが、活性領域３の上を
通過する。活性領域３の両側の素子分離構造体２の上に
もワード線８ａが形成される。ロジック回路部のゲート
電極８ｂは、その両側のゲート電極、配線等から０．３
μｍ以上離れている。
【００１８】ワード線８ａ及びゲート電極８ｂをマスク
として、不純物をイオン注入する。メモリセルアレイ部
のＭＯＳＦＥＴ及びロジック回路部のｎチャネルＭＯＳ
ＦＥＴ形成領域には、リン（Ｐ）を、加速エネルギ１０
〜３０ｋｅＶ、ドーズ量２〜５×１０13ｃｍ-2の条件で
イオン注入する。ロジック回路部のｐチャネルＭＯＳＦ
ＥＴ形成領域には、ボロン（Ｂ）を、加速エネルギ５〜
１５ｋｅＶ、ドーズ量１〜５×１０13ｃｍ-2の条件でイ
オン注入する。このイオン注入により、メモリセルアレ
イ部ではＭＯＳＦＥＴのソース／ドレイン領域９ａが形
成され、ロジック回路部では低濃度ドレイン（ＬＤＤ）
構造を有するソース／ドレイン領域の低濃度領域９ｂが
形成される。
として、不純物をイオン注入する。メモリセルアレイ部
のＭＯＳＦＥＴ及びロジック回路部のｎチャネルＭＯＳ
ＦＥＴ形成領域には、リン（Ｐ）を、加速エネルギ１０
〜３０ｋｅＶ、ドーズ量２〜５×１０13ｃｍ-2の条件で
イオン注入する。ロジック回路部のｐチャネルＭＯＳＦ
ＥＴ形成領域には、ボロン（Ｂ）を、加速エネルギ５〜
１５ｋｅＶ、ドーズ量１〜５×１０13ｃｍ-2の条件でイ
オン注入する。このイオン注入により、メモリセルアレ
イ部ではＭＯＳＦＥＴのソース／ドレイン領域９ａが形
成され、ロジック回路部では低濃度ドレイン（ＬＤＤ）
構造を有するソース／ドレイン領域の低濃度領域９ｂが
形成される。
【００１９】図１（Ｂ）に示すように、基板表面を覆う
ように、厚さ８０〜２００ｎｍの第１のＳｉＯ2 膜１０
を堆積する。第１のＳｉＯ2 膜１０の堆積は、例えばＳ
ｉＨ 4 とＯ2 を用いたＣＶＤにより行う。メモリセルア
レイ部においては、ワード線８ａの間が、第１のＳｉＯ
2 膜１０で埋め込まれる。
ように、厚さ８０〜２００ｎｍの第１のＳｉＯ2 膜１０
を堆積する。第１のＳｉＯ2 膜１０の堆積は、例えばＳ
ｉＨ 4 とＯ2 を用いたＣＶＤにより行う。メモリセルア
レイ部においては、ワード線８ａの間が、第１のＳｉＯ
2 膜１０で埋め込まれる。
【００２０】図１（Ｃ）に示すように、第１のＳｉＯ2
膜１０を異方性エッチングし、平坦面上の第１のＳｉＯ
2 膜１０を除去する。この異方性エッチングは、例えば
ＣＦ 4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩＥに
より行う。
膜１０を異方性エッチングし、平坦面上の第１のＳｉＯ
2 膜１０を除去する。この異方性エッチングは、例えば
ＣＦ 4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩＥに
より行う。
【００２１】メモリセルアレイ部においては、ワード線
８ａの間に第１のＳｉＯ2 膜１０からなる埋込部材１０
ａが残る。メモリセルアレイ部のソース／ドレイン領域
の表面は、埋込部材１０ａで覆われる。ロジック回路部
においては、ゲート電極８ｂの側面を覆うサイドウォー
ル絶縁部材１０ｂが残る。
８ａの間に第１のＳｉＯ2 膜１０からなる埋込部材１０
ａが残る。メモリセルアレイ部のソース／ドレイン領域
の表面は、埋込部材１０ａで覆われる。ロジック回路部
においては、ゲート電極８ｂの側面を覆うサイドウォー
ル絶縁部材１０ｂが残る。
【００２２】ゲート電極８ｂ及びサイドウォール絶縁部
材１０ｂをマスクとして、ロジック回路部にイオン注入
する。このとき、メモリセルアレイ部はレジストパター
ンでマスクしておく。ｎチャネルＭＯＳＦＥＴを形成す
る領域には、砒素（Ａｓ）を加速エネルギ３０〜５０ｋ
ｅＶ、ドーズ量１〜４×１０15ｃｍ-2の条件でイオン注
入し、ｐチャネルＭＯＳＦＥＴを形成する領域には、Ｂ
を加速エネルギ５〜１５ｋｅＶ、ドーズ量１〜４×１０
15ｃｍ-2の条件でイオン注入する。このイオン注入によ
り、ＬＤＤ構造のソース／ドレイン領域の高濃度領域１
２ｂが形成される。イオン注入後、弗酸を用い、露出し
たシリコン表面上の自然酸化膜を除去する。
材１０ｂをマスクとして、ロジック回路部にイオン注入
する。このとき、メモリセルアレイ部はレジストパター
ンでマスクしておく。ｎチャネルＭＯＳＦＥＴを形成す
る領域には、砒素（Ａｓ）を加速エネルギ３０〜５０ｋ
ｅＶ、ドーズ量１〜４×１０15ｃｍ-2の条件でイオン注
入し、ｐチャネルＭＯＳＦＥＴを形成する領域には、Ｂ
を加速エネルギ５〜１５ｋｅＶ、ドーズ量１〜４×１０
15ｃｍ-2の条件でイオン注入する。このイオン注入によ
り、ＬＤＤ構造のソース／ドレイン領域の高濃度領域１
２ｂが形成される。イオン注入後、弗酸を用い、露出し
たシリコン表面上の自然酸化膜を除去する。
【００２３】図２（Ａ）に示すように、ワード線８ａ、
ゲート電極８ｂ、及び高濃度領域１２ｂの表面上にチタ
ンシリサイド（ＴｉＳｉ）膜１５を形成する。以下、Ｔ
ｉＳｉ膜１５の形成方法を説明する。まず、基板の全表
面を覆うようにスパッタリング等によりＴｉ膜を堆積す
る。基板温度４００〜９００℃で熱処理を行う。シリコ
ン表面とＴｉ膜がシリサイド反応し、ＴｉＳｉ膜１５が
形成される。弗酸を用いて、シリサイド反応しなかった
余分のＴｉ膜を除去する。このようにして、Ｓｉが露出
した表面上にのみ自己整合的にＴｉＳｉ膜１５を形成す
ることができる。
ゲート電極８ｂ、及び高濃度領域１２ｂの表面上にチタ
ンシリサイド（ＴｉＳｉ）膜１５を形成する。以下、Ｔ
ｉＳｉ膜１５の形成方法を説明する。まず、基板の全表
面を覆うようにスパッタリング等によりＴｉ膜を堆積す
る。基板温度４００〜９００℃で熱処理を行う。シリコ
ン表面とＴｉ膜がシリサイド反応し、ＴｉＳｉ膜１５が
形成される。弗酸を用いて、シリサイド反応しなかった
余分のＴｉ膜を除去する。このようにして、Ｓｉが露出
した表面上にのみ自己整合的にＴｉＳｉ膜１５を形成す
ることができる。
【００２４】メモリセルアレイ部内のソース／ドレイン
領域９ａの表面は、埋込部材１０ａで覆われているた
め、シリサイド反応を起こさない。ロジック回路部のソ
ース／ドレイン領域の高濃度領域１２ｂはＴｉ膜に接す
るため、この界面でシリサイド反応が起こる。なお、Ｔ
ｉの他に、Ｓｉとシリサイド反応を起こして金属シリサ
イドを形成する他の金属、例えばＣｏ等を用いてもよ
い。
領域９ａの表面は、埋込部材１０ａで覆われているた
め、シリサイド反応を起こさない。ロジック回路部のソ
ース／ドレイン領域の高濃度領域１２ｂはＴｉ膜に接す
るため、この界面でシリサイド反応が起こる。なお、Ｔ
ｉの他に、Ｓｉとシリサイド反応を起こして金属シリサ
イドを形成する他の金属、例えばＣｏ等を用いてもよ
い。
【００２５】図２（Ｂ）に示すように、基板の全表面を
覆う厚さ８００〜１２００ｎｍのボロフォスフォシリケ
ートガラス（ＢＰＳＧ）膜１８を堆積する。ＢＰＳＧ膜
１８の堆積は、原料ガスとしてＳｉＨ4 、Ｂ2 Ｈ6 、Ｏ
2 及びＰＨ3 の混合ガスを用いたＣＶＤにより行う。基
板温度７００〜８５０℃で熱処理した後、化学機械研磨
（ＣＭＰ）により表面を平坦化する。
覆う厚さ８００〜１２００ｎｍのボロフォスフォシリケ
ートガラス（ＢＰＳＧ）膜１８を堆積する。ＢＰＳＧ膜
１８の堆積は、原料ガスとしてＳｉＨ4 、Ｂ2 Ｈ6 、Ｏ
2 及びＰＨ3 の混合ガスを用いたＣＶＤにより行う。基
板温度７００〜８５０℃で熱処理した後、化学機械研磨
（ＣＭＰ）により表面を平坦化する。
【００２６】活性領域３内の中央のソース／ドレイン領
域９ａの表面を露出させるコンタクトホール１９を開口
する。ＢＰＳＧ膜１８のエッチングは、ＣＦ4 とＣＨＦ
3 とＡｒとの混合ガスを用いたＲＩＥにより行う。コン
タクトホール１９を介して中央のソース／ドレイン領域
９ａに接続されたビット線２０を形成する。ビット線２
０は、図２（Ｂ）に示す断面以外の部分においてワード
線８ａに直交する方向に延在する。
域９ａの表面を露出させるコンタクトホール１９を開口
する。ＢＰＳＧ膜１８のエッチングは、ＣＦ4 とＣＨＦ
3 とＡｒとの混合ガスを用いたＲＩＥにより行う。コン
タクトホール１９を介して中央のソース／ドレイン領域
９ａに接続されたビット線２０を形成する。ビット線２
０は、図２（Ｂ）に示す断面以外の部分においてワード
線８ａに直交する方向に延在する。
【００２７】以下、ビット線２０の形成方法を説明す
る。基板の全表面を覆うように、Ｐを添加した厚さ５０
ｎｍのポリシリコン膜と厚さ１００ｎｍのタングステン
シリサイド（ＷＳｉ2 ）膜を堆積する。ポリシリコン膜
の堆積は、原料ガスとしてＳｉＨ4 を用いたＣＶＤによ
り行い、Ｗ膜の堆積は、原料ガスとしてＷＦ6 とＳｉＨ
4 を用いたＣＶＤにより行う。なお、ポリシリコン膜の
堆積前に、弗酸を用い、コンタクトホール１９の底面に
形成された自然酸化膜を除去してもよい。
る。基板の全表面を覆うように、Ｐを添加した厚さ５０
ｎｍのポリシリコン膜と厚さ１００ｎｍのタングステン
シリサイド（ＷＳｉ2 ）膜を堆積する。ポリシリコン膜
の堆積は、原料ガスとしてＳｉＨ4 を用いたＣＶＤによ
り行い、Ｗ膜の堆積は、原料ガスとしてＷＦ6 とＳｉＨ
4 を用いたＣＶＤにより行う。なお、ポリシリコン膜の
堆積前に、弗酸を用い、コンタクトホール１９の底面に
形成された自然酸化膜を除去してもよい。
【００２８】このポリシリコン膜とＷ膜をパターニング
し、ビット線２０を形成する。ポリシリコン膜とＷ膜の
エッチングは、Ｃｌ2 とＯ2 を用いたＲＩＥにより行
う。
し、ビット線２０を形成する。ポリシリコン膜とＷ膜の
エッチングは、Ｃｌ2 とＯ2 を用いたＲＩＥにより行
う。
【００２９】図２（Ｃ）に示すように、基板の全表面を
覆う厚さ８００〜１２００ｎｍのＢＰＳＧ膜２３を堆積
する。基板温度７００〜８５０℃で熱処理した後、ＣＭ
Ｐにより表面を平坦化する。
覆う厚さ８００〜１２００ｎｍのＢＰＳＧ膜２３を堆積
する。基板温度７００〜８５０℃で熱処理した後、ＣＭ
Ｐにより表面を平坦化する。
【００３０】活性領域３の両端のソース／ドレイン領域
９ａの表面を露出させるコンタクトホール２４を開口す
る。各コンタクトホール２４毎に、コンタクトホール２
４を介してソース／ドレイン領域９ａに接続された蓄積
電極２５を形成する。蓄積電極２５は、Ｐを添加した厚
さ３００〜８００ｎｍのポリシリコン膜を堆積した後、
このポリシリコン膜をパターニングすることにより形成
する。
９ａの表面を露出させるコンタクトホール２４を開口す
る。各コンタクトホール２４毎に、コンタクトホール２
４を介してソース／ドレイン領域９ａに接続された蓄積
電極２５を形成する。蓄積電極２５は、Ｐを添加した厚
さ３００〜８００ｎｍのポリシリコン膜を堆積した後、
このポリシリコン膜をパターニングすることにより形成
する。
【００３１】図３に示すように、基板の全表面を覆う厚
さ３〜５ｎｍの窒化シリコン（ＳｉＮ）膜を堆積する。
このＳｉＮ膜を、温度７００〜８００℃で熱酸化してＳ
ｉＯＮからなる誘電体膜２８を形成する。誘電体膜２８
を覆うように、Ｐを添加したポリシリコンからなる厚さ
１００ｎｍの対向電極２９を形成する。メモリセルアレ
イ部以外の誘電体膜２８と対向電極２９を除去する。こ
の２層のエッチングは、Ｃｌ2 とＯ2 を用いたＲＩＥに
より行う。
さ３〜５ｎｍの窒化シリコン（ＳｉＮ）膜を堆積する。
このＳｉＮ膜を、温度７００〜８００℃で熱酸化してＳ
ｉＯＮからなる誘電体膜２８を形成する。誘電体膜２８
を覆うように、Ｐを添加したポリシリコンからなる厚さ
１００ｎｍの対向電極２９を形成する。メモリセルアレ
イ部以外の誘電体膜２８と対向電極２９を除去する。こ
の２層のエッチングは、Ｃｌ2 とＯ2 を用いたＲＩＥに
より行う。
【００３２】図４に示すように、基板の全表面を覆う厚
さ１０００〜１５００ｎｍのＢＰＳＧ膜３０を堆積す
る。対向電極２９の表面の一部、ロジック回路部のＴｉ
Ｓｉ膜１５の表面の一部を露出させるコンタクトホール
３２を形成する。なお、図４には現れていないが、ビッ
ト線２０の表面の一部を露出させるコンタクトホールも
同時に形成する。
さ１０００〜１５００ｎｍのＢＰＳＧ膜３０を堆積す
る。対向電極２９の表面の一部、ロジック回路部のＴｉ
Ｓｉ膜１５の表面の一部を露出させるコンタクトホール
３２を形成する。なお、図４には現れていないが、ビッ
ト線２０の表面の一部を露出させるコンタクトホールも
同時に形成する。
【００３３】コンタクトホール３２内をＷプラグ３５で
埋め込む。以下、Ｗプラグ３５の形成方法を説明する。
まず、スパッタリングによりバリアメタル層を堆積す
る。バリアメタル層は、例えばＴｉ膜とＴｉＮ膜との２
層構造を有する。バリアメタル層の上にＣＶＤにより厚
さ３００〜５００ｎｍのＷ膜を堆積し、コンタクトホー
ル３２内を埋め込む。ＣＭＰにより、余分なＷ膜とバリ
アメタル層を除去し、コンタクトホール３２内にのみＷ
プラグ３５を残す。
埋め込む。以下、Ｗプラグ３５の形成方法を説明する。
まず、スパッタリングによりバリアメタル層を堆積す
る。バリアメタル層は、例えばＴｉ膜とＴｉＮ膜との２
層構造を有する。バリアメタル層の上にＣＶＤにより厚
さ３００〜５００ｎｍのＷ膜を堆積し、コンタクトホー
ル３２内を埋め込む。ＣＭＰにより、余分なＷ膜とバリ
アメタル層を除去し、コンタクトホール３２内にのみＷ
プラグ３５を残す。
【００３４】ＢＰＳＧ膜３０の上に、配線４０を形成す
る。配線４０は、バリアメタル層、アルミニウム（Ａ
ｌ）膜、及び反射防止膜からなる積層構造を有する。反
射防止膜は、例えばＴｉＮで形成される。
る。配線４０は、バリアメタル層、アルミニウム（Ａ
ｌ）膜、及び反射防止膜からなる積層構造を有する。反
射防止膜は、例えばＴｉＮで形成される。
【００３５】配線４０を覆うように、ＢＰＳＧ膜３０の
上にＳｉＯ2 膜４１を堆積する。ＳｉＯ2 膜４１は、例
えば高密度プラズマを用いたＣＶＤにより堆積される。
ＳｉＯ2 膜４１にコンタクトホールを開口し、その内部
をＷプラグ４２で埋め込む。ＳｉＯ2 膜４１の表面上
に、配線４３を形成し、配線４３を覆うＳｉＯ2 膜４４
を堆積する。
上にＳｉＯ2 膜４１を堆積する。ＳｉＯ2 膜４１は、例
えば高密度プラズマを用いたＣＶＤにより堆積される。
ＳｉＯ2 膜４１にコンタクトホールを開口し、その内部
をＷプラグ４２で埋め込む。ＳｉＯ2 膜４１の表面上
に、配線４３を形成し、配線４３を覆うＳｉＯ2 膜４４
を堆積する。
【００３６】ＳｉＯ2 膜４４を覆うカバー膜４５を堆積
する。カバー膜４５は、プラズマＣＶＤによるＳｉＯ2
膜とプラズマＣＶＤによるＳｉＮ膜との２層構造を有す
る。
する。カバー膜４５は、プラズマＣＶＤによるＳｉＯ2
膜とプラズマＣＶＤによるＳｉＮ膜との２層構造を有す
る。
【００３７】図５（Ａ）は、上記第１の実施例による方
法で作製された半導体装置のメモリセルアレイ部のレイ
アウトの一例を示す。図１〜図４のメモリセルアレイ部
の断面図は、図５（Ａ）の一点鎖線Ａ−Ａにおける断面
図に相当する。図の縦方向（列方向）と横方向（行方
向）に沿って規則的に活性領域３が配置されている。活
性領域３は、列方向に延在する第１の領域３ａと、その
両端から相互に反対の行方向に延びた一対の第２の領域
３ｂから構成される。活性領域３の第２の領域３ｂの各
々を、ワード線８ａが列方向に横切っている。
法で作製された半導体装置のメモリセルアレイ部のレイ
アウトの一例を示す。図１〜図４のメモリセルアレイ部
の断面図は、図５（Ａ）の一点鎖線Ａ−Ａにおける断面
図に相当する。図の縦方向（列方向）と横方向（行方
向）に沿って規則的に活性領域３が配置されている。活
性領域３は、列方向に延在する第１の領域３ａと、その
両端から相互に反対の行方向に延びた一対の第２の領域
３ｂから構成される。活性領域３の第２の領域３ｂの各
々を、ワード線８ａが列方向に横切っている。
【００３８】各活性領域３の第２の領域３ｂの先端近傍
に、蓄積電極２５をソース／ドレイン領域９ａに接続す
るためのコンタクトホール２４が配置されている。第１
の領域３ａのほぼ中央に、ビット線２０をソース／ドレ
イン領域９ａに接続するためのコンタクトホール１９が
配置されている。
に、蓄積電極２５をソース／ドレイン領域９ａに接続す
るためのコンタクトホール２４が配置されている。第１
の領域３ａのほぼ中央に、ビット線２０をソース／ドレ
イン領域９ａに接続するためのコンタクトホール１９が
配置されている。
【００３９】図５（Ｂ）は、図５（Ａ）の一点鎖線Ｂ−
Ｂにおける断面図を示す。素子分離構造体２の上をワー
ド線８ａが通過している。２本のワード線８ａの間が、
埋込部材１０ａで埋め込まれている。ワード線８ａの上
には、埋込部材１０ａは配置されていない。
Ｂにおける断面図を示す。素子分離構造体２の上をワー
ド線８ａが通過している。２本のワード線８ａの間が、
埋込部材１０ａで埋め込まれている。ワード線８ａの上
には、埋込部材１０ａは配置されていない。
【００４０】上記第１の実施例による半導体装置では、
メモリセルアレイ部のソース／ドレイン領域９ａの表面
上には、金属シリサイド膜が配置されない。このため、
ソース／ドレイン領域９ａにおける接合リーク電流の増
大を抑制することができ、ＤＲＡＭの保持時間特性を良
好に維持することが可能になる。
メモリセルアレイ部のソース／ドレイン領域９ａの表面
上には、金属シリサイド膜が配置されない。このため、
ソース／ドレイン領域９ａにおける接合リーク電流の増
大を抑制することができ、ＤＲＡＭの保持時間特性を良
好に維持することが可能になる。
【００４１】次に、図６を参照して第２の実施例につい
て説明する。図１（Ａ）までの工程は第１の実施例の場
合と同様である。なお、イオン注入、各薄膜の成膜、エ
ッチング等の方法は、第１の実施例の場合と同様である
ため、第２の実施例以降では詳細な説明を省略する。
て説明する。図１（Ａ）までの工程は第１の実施例の場
合と同様である。なお、イオン注入、各薄膜の成膜、エ
ッチング等の方法は、第１の実施例の場合と同様である
ため、第２の実施例以降では詳細な説明を省略する。
【００４２】図６（Ａ）に示すように、基板の全表面を
覆う厚さ４０〜２００ｎｍの第１のＳｉＯ2 膜５０を堆
積する。第１の実施例の図１（Ｂ）の工程で堆積した第
１のＳｉＯ2 膜１０の厚さは８０〜２００ｎｍであった
が、第２の実施例で堆積する第１のＳｉＯ2 膜５０はこ
れよりも薄い。
覆う厚さ４０〜２００ｎｍの第１のＳｉＯ2 膜５０を堆
積する。第１の実施例の図１（Ｂ）の工程で堆積した第
１のＳｉＯ2 膜１０の厚さは８０〜２００ｎｍであった
が、第２の実施例で堆積する第１のＳｉＯ2 膜５０はこ
れよりも薄い。
【００４３】図６（Ｂ）に示すように、第１のＳｉＯ2
膜５０をＲＩＥにより異方性エッチングする。ワード線
８ａの側面上及びゲート電極８ｂの側面上に、それぞれ
第１のサイドウォール絶縁部材５０ａ及び５０ｂが残
る。第１のＳｉＯ2 膜５０が第１の実施例の場合よりも
薄いため、メモリセルアレイ部においても、第１のサイ
ドウォール絶縁部材５０ａの間にソース／ドレイン領域
９ａが露出する。
膜５０をＲＩＥにより異方性エッチングする。ワード線
８ａの側面上及びゲート電極８ｂの側面上に、それぞれ
第１のサイドウォール絶縁部材５０ａ及び５０ｂが残
る。第１のＳｉＯ2 膜５０が第１の実施例の場合よりも
薄いため、メモリセルアレイ部においても、第１のサイ
ドウォール絶縁部材５０ａの間にソース／ドレイン領域
９ａが露出する。
【００４４】ゲート電極８ｂ及び第１のサイドウォール
絶縁部材５０ｂをマスクとし、ロジック回路部の活性領
域４の表面層に不純物をイオン注入する。このとき、メ
モリセルアレイ部は、レジストパターンでマスクしてお
く。ＬＤＤ構造のソース／ドレイン領域の高濃度領域１
２ｂが形成される。
絶縁部材５０ｂをマスクとし、ロジック回路部の活性領
域４の表面層に不純物をイオン注入する。このとき、メ
モリセルアレイ部は、レジストパターンでマスクしてお
く。ＬＤＤ構造のソース／ドレイン領域の高濃度領域１
２ｂが形成される。
【００４５】図６（Ｃ）に示すように、基板の全表面上
に厚さ４０〜２００ｎｍの第２のＳｉＯ2 膜５１を堆積
する。第２のＳｉＯ2 膜５１は、メモリセルアレイ部の
ワード線８ａの間を埋め込む。
に厚さ４０〜２００ｎｍの第２のＳｉＯ2 膜５１を堆積
する。第２のＳｉＯ2 膜５１は、メモリセルアレイ部の
ワード線８ａの間を埋め込む。
【００４６】図６（Ｄ）に示すように、第２のＳｉＯ2
膜５１を異方性エッチングする。第１のサイドウォール
絶縁部材５０ａ、５０ｂの側面上に、それぞれ第２のサ
イドウォール絶縁部材５１ａ及び５１ｂが残る。その
後、第１の実施例の図２（Ａ）と同様の方法で、シリコ
ン表面に金属シリサイド膜１５を形成する。
膜５１を異方性エッチングする。第１のサイドウォール
絶縁部材５０ａ、５０ｂの側面上に、それぞれ第２のサ
イドウォール絶縁部材５１ａ及び５１ｂが残る。その
後、第１の実施例の図２（Ａ）と同様の方法で、シリコ
ン表面に金属シリサイド膜１５を形成する。
【００４７】第２の実施例では、ワード線８ａの間が第
２のＳｉＯ2 膜５１で埋め込まれるため、第１のＳｉＯ
2 膜５０を薄くすることができる。第１のＳｉＯ2 膜５
０を薄くすると、図６（Ｂ）に示す第１のサイドウォー
ル絶縁部材５０ｂも薄くなり、ソース／ドレイン領域の
低濃度領域９ｂが短くなる。このため、ロジック回路部
のＭＯＳＦＥＴの性能向上を図ることができる。
２のＳｉＯ2 膜５１で埋め込まれるため、第１のＳｉＯ
2 膜５０を薄くすることができる。第１のＳｉＯ2 膜５
０を薄くすると、図６（Ｂ）に示す第１のサイドウォー
ル絶縁部材５０ｂも薄くなり、ソース／ドレイン領域の
低濃度領域９ｂが短くなる。このため、ロジック回路部
のＭＯＳＦＥＴの性能向上を図ることができる。
【００４８】第２の実施例では、ロジック回路部のＭＯ
ＳＦＥＴのソース／ドレイン領域上に形成される金属シ
リサイド膜のゲート電極側の先端が、高濃度領域１２ｂ
のゲート電極側の先端よりも後退している。
ＳＦＥＴのソース／ドレイン領域上に形成される金属シ
リサイド膜のゲート電極側の先端が、高濃度領域１２ｂ
のゲート電極側の先端よりも後退している。
【００４９】次に、図７を参照して第３の実施例につい
て説明する。基本的に第２の実施例の場合と同様の工程
を経て、図６（Ｄ）の第２のサイドウォール絶縁部材５
１ｂを形成する。
て説明する。基本的に第２の実施例の場合と同様の工程
を経て、図６（Ｄ）の第２のサイドウォール絶縁部材５
１ｂを形成する。
【００５０】図７（Ａ）は、第２のサイドウォール絶縁
部材５１ｂの形成工程までを終了した状態を示す。第２
の実施例では、第１のサイドウォール絶縁部材５０ａ、
５０ｂと第２のサイドウォール絶縁部材５１ａ、５１ｂ
とを、共に同一方法で堆積したＳｉＯ2 膜で形成した。
部材５１ｂの形成工程までを終了した状態を示す。第２
の実施例では、第１のサイドウォール絶縁部材５０ａ、
５０ｂと第２のサイドウォール絶縁部材５１ａ、５１ｂ
とを、共に同一方法で堆積したＳｉＯ2 膜で形成した。
【００５１】第３の実施例では、第１のサイドウォール
絶縁部材５０ａ、５０ｂを、ＳｉＨ 4 とＯ2 を用い、基
板温度を７５０〜８００℃程度としたＣＶＤにより堆積
したＳｉＯ2 膜で形成する。第２のサイドウォール絶縁
部材５１ａ、５１ｂを、ボロシリケートガラス（ＢＳ
Ｇ）またはフォスフォシリケートガラス（ＰＳＧ）膜で
形成する。これらの膜は、基板温度を３００〜５００℃
としたＣＶＤにより形成される。ＢＳＧ膜及びＰＳＧ膜
の弗酸に対するエッチング速度は、高温ＣＶＤで堆積し
たＳｉＯ2 膜のエッチング速度よりも速い。
絶縁部材５０ａ、５０ｂを、ＳｉＨ 4 とＯ2 を用い、基
板温度を７５０〜８００℃程度としたＣＶＤにより堆積
したＳｉＯ2 膜で形成する。第２のサイドウォール絶縁
部材５１ａ、５１ｂを、ボロシリケートガラス（ＢＳ
Ｇ）またはフォスフォシリケートガラス（ＰＳＧ）膜で
形成する。これらの膜は、基板温度を３００〜５００℃
としたＣＶＤにより形成される。ＢＳＧ膜及びＰＳＧ膜
の弗酸に対するエッチング速度は、高温ＣＶＤで堆積し
たＳｉＯ2 膜のエッチング速度よりも速い。
【００５２】図７（Ｂ）に示すように、メモリセルアレ
イ部をレジストパターン５５で覆い、ロジック回路部の
第２のサイドウォール絶縁部材５１ｂを弗酸で除去す
る。第１のサイドウォール絶縁部材５０ｂのエッチング
速度が比較的遅いため、再現性よく第１のサイドウォー
ル絶縁部材５０ｂを残すことができる。第２のサイドウ
ォール絶縁部材５１ｂを除去した後、レジストパターン
５５を除去する。
イ部をレジストパターン５５で覆い、ロジック回路部の
第２のサイドウォール絶縁部材５１ｂを弗酸で除去す
る。第１のサイドウォール絶縁部材５０ｂのエッチング
速度が比較的遅いため、再現性よく第１のサイドウォー
ル絶縁部材５０ｂを残すことができる。第２のサイドウ
ォール絶縁部材５１ｂを除去した後、レジストパターン
５５を除去する。
【００５３】図７（Ｃ）に示すように、第１の実施例の
図２（Ａ）と同様の方法で、シリコン表面に金属シリサ
イド膜１５を形成する。
図２（Ａ）と同様の方法で、シリコン表面に金属シリサ
イド膜１５を形成する。
【００５４】第３の実施例では、ロジック回路部のソー
ス／ドレイン領域上に形成される金属シリサイド膜１５
の先端が、第１のサイドウォール絶縁部材５０ｂに接す
る。すなわち、第２の実施例に比べて、ソース／ドレイ
ン領域上の金属シリサイド膜１５の先端がゲート電極８
ｂに近づく。このため、ソース／ドレイン領域の抵抗を
低減することができる。
ス／ドレイン領域上に形成される金属シリサイド膜１５
の先端が、第１のサイドウォール絶縁部材５０ｂに接す
る。すなわち、第２の実施例に比べて、ソース／ドレイ
ン領域上の金属シリサイド膜１５の先端がゲート電極８
ｂに近づく。このため、ソース／ドレイン領域の抵抗を
低減することができる。
【００５５】次に、図８を参照して、第４の実施例につ
いて説明する。第２の実施例と同様の工程を経て、図６
（Ｂ）の状態に至る。
いて説明する。第２の実施例と同様の工程を経て、図６
（Ｂ）の状態に至る。
【００５６】図８（Ａ）に示すように、基板の全表面を
覆う厚さ１０〜３０ｎｍのＳｉＮ膜６０を堆積する。Ｓ
ｉＮ膜６０の上に厚さ４０〜２００ｎｍのＳｉＯ2 膜を
堆積し、そのＳｉＯ2 膜を異方性エッチングすることに
より、ＳｉＮ膜６０の斜面上に第２のサイドウォール絶
縁部材５１ａ、５１ｂを残す。この異方性エッチング
は、Ｃ4 Ｆ8 とＡｒとの混合ガスを用いたＲＩＥによ
り、ＳｉＮ膜との選択比が大きくなる条件で行う。メモ
リセルアレイ部のワード線８ａの間が、第１のサイドウ
ォール絶縁部材５０ａ、ＳｉＮ膜６０、及び第２のサイ
ドウォール絶縁部材５１ａで埋め込まれる。
覆う厚さ１０〜３０ｎｍのＳｉＮ膜６０を堆積する。Ｓ
ｉＮ膜６０の上に厚さ４０〜２００ｎｍのＳｉＯ2 膜を
堆積し、そのＳｉＯ2 膜を異方性エッチングすることに
より、ＳｉＮ膜６０の斜面上に第２のサイドウォール絶
縁部材５１ａ、５１ｂを残す。この異方性エッチング
は、Ｃ4 Ｆ8 とＡｒとの混合ガスを用いたＲＩＥによ
り、ＳｉＮ膜との選択比が大きくなる条件で行う。メモ
リセルアレイ部のワード線８ａの間が、第１のサイドウ
ォール絶縁部材５０ａ、ＳｉＮ膜６０、及び第２のサイ
ドウォール絶縁部材５１ａで埋め込まれる。
【００５７】図８（Ｂ）に示すように、メモリセルアレ
イ部をレジストパターン６１で覆う。ロジック回路部に
残った第２のサイドウォール絶縁部材５１ｂを除去す
る。第２のサイドウォール絶縁部材５１ｂのエッチング
は、弗酸または弗酸蒸気を用いて行う。ＳｉＮ膜６０に
対して第２のサイドウォール絶縁部材５１ｂを選択的に
除去することができる。第２のサイドウォール絶縁部材
５１ｂの除去後、レジストパターン６１を除去する。
イ部をレジストパターン６１で覆う。ロジック回路部に
残った第２のサイドウォール絶縁部材５１ｂを除去す
る。第２のサイドウォール絶縁部材５１ｂのエッチング
は、弗酸または弗酸蒸気を用いて行う。ＳｉＮ膜６０に
対して第２のサイドウォール絶縁部材５１ｂを選択的に
除去することができる。第２のサイドウォール絶縁部材
５１ｂの除去後、レジストパターン６１を除去する。
【００５８】図８（Ｃ）に示すように、ＳｉＮ膜６０を
異方性エッチングし、平坦面上のＳｉＮ膜６０を除去す
る。このエッチングは、ＣＦ4 とＣＨＦ3 とＡｒとの混
合ガスを用いたＲＩＥにより行う。このエッチングガス
を用いると、ＳｉＮ膜とＳｉＯ2 膜とのエッチング選択
比が小さくなる。このため、第２のサイドウォール絶縁
部材５１ａの表面層もわずかにエッチングされ、第２の
サイドウォール絶縁部材５１ａの縁がＳｉＮ膜６０の上
面に滑らかにつながる。
異方性エッチングし、平坦面上のＳｉＮ膜６０を除去す
る。このエッチングは、ＣＦ4 とＣＨＦ3 とＡｒとの混
合ガスを用いたＲＩＥにより行う。このエッチングガス
を用いると、ＳｉＮ膜とＳｉＯ2 膜とのエッチング選択
比が小さくなる。このため、第２のサイドウォール絶縁
部材５１ａの表面層もわずかにエッチングされ、第２の
サイドウォール絶縁部材５１ａの縁がＳｉＮ膜６０の上
面に滑らかにつながる。
【００５９】ワード線８ａの間が、第１のサイドウォー
ル絶縁部材５０ａ、ＳｉＮ膜６０、及び第２のサイドウ
ォール絶縁部材５１ａで埋め込まれる。ＳｉＮ膜６０
は、第１のサイドウォール絶縁部材５０ａの側面及びソ
ース／ドレイン領域９ａの表面の一部を覆う。第２のサ
イドウォール絶縁部材５１ａは、ＳｉＮ膜６０の表面を
覆う。ロジック回路部の第１のサイドウォール絶縁部材
５０ｂの側面上にもＳｉＮ膜６０が残る。
ル絶縁部材５０ａ、ＳｉＮ膜６０、及び第２のサイドウ
ォール絶縁部材５１ａで埋め込まれる。ＳｉＮ膜６０
は、第１のサイドウォール絶縁部材５０ａの側面及びソ
ース／ドレイン領域９ａの表面の一部を覆う。第２のサ
イドウォール絶縁部材５１ａは、ＳｉＮ膜６０の表面を
覆う。ロジック回路部の第１のサイドウォール絶縁部材
５０ｂの側面上にもＳｉＮ膜６０が残る。
【００６０】第１の実施例の図２（Ａ）と同様の方法
で、シリコン表面に金属シリサイド膜１５を形成する。
で、シリコン表面に金属シリサイド膜１５を形成する。
【００６１】第４の実施例では、ロジック回路部のソー
ス／ドレイン領域上に形成される金属シリサイド膜１５
の先端が、ＳｉＮ膜６０に接する。このため、第３の実
施例と同様に、ソース／ドレイン領域の抵抗を低減する
ことができる。
ス／ドレイン領域上に形成される金属シリサイド膜１５
の先端が、ＳｉＮ膜６０に接する。このため、第３の実
施例と同様に、ソース／ドレイン領域の抵抗を低減する
ことができる。
【００６２】次に、図９を参照して第５の実施例につい
て説明する。第２の実施例と同様の工程を経て、図６
（Ａ）の状態に至る。
て説明する。第２の実施例と同様の工程を経て、図６
（Ａ）の状態に至る。
【００６３】図９（Ａ）に示すように、第１のＳｉＯ2
膜５０の斜面及び側面上に、ＢＳＧ、ＰＳＧまたはＢＰ
ＳＧからなるサイドウォール絶縁部材６５を形成する。
サイドウォール絶縁部材６５は、弗酸に対して第１のＳ
ｉＯ2 膜５０のエッチング速度よりも十分速いエッチン
グ速度を有する。ワード線８ａの間が、第１のＳｉＯ 2
膜５０とサイドウォール絶縁部材６５で埋め込まれる。
膜５０の斜面及び側面上に、ＢＳＧ、ＰＳＧまたはＢＰ
ＳＧからなるサイドウォール絶縁部材６５を形成する。
サイドウォール絶縁部材６５は、弗酸に対して第１のＳ
ｉＯ2 膜５０のエッチング速度よりも十分速いエッチン
グ速度を有する。ワード線８ａの間が、第１のＳｉＯ 2
膜５０とサイドウォール絶縁部材６５で埋め込まれる。
【００６４】図９（Ｂ）に示すように、メモリセルアレ
イ部をレジストパターン６６で覆う。弗酸を用い、ロジ
ック回路部に形成されたサイドウォール絶縁部材６５を
除去する。第１のＳｉＯ2 膜５０は、サイドウォール絶
縁部材６５よりも弗酸に対するエッチング耐性が高いた
め、再現性よく第１のＳｉＯ2 膜５０を残すことができ
る。サイドウォール絶縁部材６５を除去した後、レジス
トパターン６６を除去する。
イ部をレジストパターン６６で覆う。弗酸を用い、ロジ
ック回路部に形成されたサイドウォール絶縁部材６５を
除去する。第１のＳｉＯ2 膜５０は、サイドウォール絶
縁部材６５よりも弗酸に対するエッチング耐性が高いた
め、再現性よく第１のＳｉＯ2 膜５０を残すことができ
る。サイドウォール絶縁部材６５を除去した後、レジス
トパターン６６を除去する。
【００６５】図９（Ｃ）に示すように、第１のＳｉＯ2
膜５０とサイドウォール絶縁部材６５を異方性エッチン
グする。この異方性エッチングは、ＣＦ4 とＣＨＦ3 と
Ａｒとの混合ガスを用いたＲＩＥにより行う。ワード線
８ａの間に第１のＳｉＯ2 膜５０からなる絶縁部材５０
ａが残る。絶縁部材５０ａの上面は窪んでいる。この窪
みの中にサイドウォール絶縁部材６５の一部からなる絶
縁部材６５ａが残る。
膜５０とサイドウォール絶縁部材６５を異方性エッチン
グする。この異方性エッチングは、ＣＦ4 とＣＨＦ3 と
Ａｒとの混合ガスを用いたＲＩＥにより行う。ワード線
８ａの間に第１のＳｉＯ2 膜５０からなる絶縁部材５０
ａが残る。絶縁部材５０ａの上面は窪んでいる。この窪
みの中にサイドウォール絶縁部材６５の一部からなる絶
縁部材６５ａが残る。
【００６６】ロジック回路部のゲート電極８ｂの側面上
には、第１のＳｉＯ2 膜５０からなるサイドウォール絶
縁部材５０ｂが残る。ゲート電極８ｂ及びサイドウォー
ル絶縁部材５０ｂをマスクとして、不純物をイオン注入
する。ソース／ドレイン領域の高濃度領域１２ｂが形成
される。
には、第１のＳｉＯ2 膜５０からなるサイドウォール絶
縁部材５０ｂが残る。ゲート電極８ｂ及びサイドウォー
ル絶縁部材５０ｂをマスクとして、不純物をイオン注入
する。ソース／ドレイン領域の高濃度領域１２ｂが形成
される。
【００６７】図９（Ｄ）に示すように、第１の実施例の
図２（Ａ）と同様の方法で、シリコン表面に金属シリサ
イド膜１５を形成する。ロジック回路部のソース／ドレ
イン領域の表面上に形成された金属シリサイド膜１５の
ゲート電極８ｂ側の先端は、サイドウォール絶縁部材５
０ｂに接する。
図２（Ａ）と同様の方法で、シリコン表面に金属シリサ
イド膜１５を形成する。ロジック回路部のソース／ドレ
イン領域の表面上に形成された金属シリサイド膜１５の
ゲート電極８ｂ側の先端は、サイドウォール絶縁部材５
０ｂに接する。
【００６８】第５の実施例では、図９（Ａ）に示す第１
のＳｉＯ2 膜５０を堆積した後、メモリセルアレイ部の
ソース／ドレイン領域９ａの表面が露出しない。従っ
て、メモリセルのソース／ドレイン領域９ａにダメージ
を与えないようにすることができる。
のＳｉＯ2 膜５０を堆積した後、メモリセルアレイ部の
ソース／ドレイン領域９ａの表面が露出しない。従っ
て、メモリセルのソース／ドレイン領域９ａにダメージ
を与えないようにすることができる。
【００６９】次に、図１０を参照して第６の実施例につ
いて説明する。第２の実施例と同様の工程を経て、図６
（Ａ）の状態に至る。
いて説明する。第２の実施例と同様の工程を経て、図６
（Ａ）の状態に至る。
【００７０】図１０（Ａ）に示すように、第１のＳｉＯ
2 膜５０の表面上に、厚さ１０〜３０ｎｍのＳｉＮ膜７
０を堆積する。ＳｉＮ膜７０の斜面及び側面上にサイド
ウォール絶縁部材７１を形成する。サイドウォール絶縁
部材７１は、第５の実施例の図１０（Ａ）に示すサイド
ウォール絶縁部材６５と同様の方法で形成される。な
お、サイドウォール絶縁部材７１として、Ｏ3 とＴＥＯ
Ｓを用いたＣＶＤによるＴＥＯＳ膜を用いてもよい。Ｔ
ＥＯＳ膜は凹部の埋込特性に優れている。ワード線８ａ
の間が、第１のＳｉＯ2 膜５０、ＳｉＮ膜７０、及びサ
イドウォール絶縁部材７１で埋め込まれる。
2 膜５０の表面上に、厚さ１０〜３０ｎｍのＳｉＮ膜７
０を堆積する。ＳｉＮ膜７０の斜面及び側面上にサイド
ウォール絶縁部材７１を形成する。サイドウォール絶縁
部材７１は、第５の実施例の図１０（Ａ）に示すサイド
ウォール絶縁部材６５と同様の方法で形成される。な
お、サイドウォール絶縁部材７１として、Ｏ3 とＴＥＯ
Ｓを用いたＣＶＤによるＴＥＯＳ膜を用いてもよい。Ｔ
ＥＯＳ膜は凹部の埋込特性に優れている。ワード線８ａ
の間が、第１のＳｉＯ2 膜５０、ＳｉＮ膜７０、及びサ
イドウォール絶縁部材７１で埋め込まれる。
【００７１】図１０（Ｂ）に示すように、メモリセルア
レイ部をレジストパターン７２で覆う。Ｃ4 Ｆ8 とＡｒ
との混合ガスを用いたＲＩＥにより、ロジック回路部に
形成されたサイドウォール絶縁部材７１を除去する。Ｓ
ｉＮ膜７０がエッチング停止層として働く。このため、
再現性よくサイドウォール絶縁部材７１を除去し、第１
のＳｉＯ2 膜５０を残すことができる。サイドウォール
絶縁部材７１を除去した後、レジストパターン７２を除
去する。
レイ部をレジストパターン７２で覆う。Ｃ4 Ｆ8 とＡｒ
との混合ガスを用いたＲＩＥにより、ロジック回路部に
形成されたサイドウォール絶縁部材７１を除去する。Ｓ
ｉＮ膜７０がエッチング停止層として働く。このため、
再現性よくサイドウォール絶縁部材７１を除去し、第１
のＳｉＯ2 膜５０を残すことができる。サイドウォール
絶縁部材７１を除去した後、レジストパターン７２を除
去する。
【００７２】図１０（Ｃ）に示すように、第１のＳｉＯ
2 膜５０、ＳｉＮ膜７０、及びサイドウォール絶縁部材
７１を異方性エッチングする。この異方性エッチング
は、ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩ
Ｅにより行う。ワード線８ａの間に第１のＳｉＯ2 膜５
０からなる絶縁部材５０ａが残る。絶縁部材５０ａの上
面は窪んでいる。この窪みの内面上に、ＳｉＮ膜７０か
らなる絶縁部材７０ａが残る。絶縁部材７０ａの上面に
は、サイドウォール絶縁部材７１からなる絶縁部材７１
ａが残る。
2 膜５０、ＳｉＮ膜７０、及びサイドウォール絶縁部材
７１を異方性エッチングする。この異方性エッチング
は、ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩ
Ｅにより行う。ワード線８ａの間に第１のＳｉＯ2 膜５
０からなる絶縁部材５０ａが残る。絶縁部材５０ａの上
面は窪んでいる。この窪みの内面上に、ＳｉＮ膜７０か
らなる絶縁部材７０ａが残る。絶縁部材７０ａの上面に
は、サイドウォール絶縁部材７１からなる絶縁部材７１
ａが残る。
【００７３】ロジック回路部のゲート電極８ｂの側面上
には、第１のＳｉＯ2 膜５０からなるサイドウォール絶
縁部材５０ｂが残る。サイドウォール絶縁部材５０ｂの
側面には、ＳｉＮ膜７０からなる絶縁部材７０ｂが残
る。絶縁部材７０ｂは、サイドウォール絶縁部材５０ｂ
の側面に現れた基板面に平行な溝を埋め込むように配置
される。
には、第１のＳｉＯ2 膜５０からなるサイドウォール絶
縁部材５０ｂが残る。サイドウォール絶縁部材５０ｂの
側面には、ＳｉＮ膜７０からなる絶縁部材７０ｂが残
る。絶縁部材７０ｂは、サイドウォール絶縁部材５０ｂ
の側面に現れた基板面に平行な溝を埋め込むように配置
される。
【００７４】ゲート電極８ｂ及びサイドウォール絶縁部
材５０ｂをマスクとして、不純物をイオン注入する。ソ
ース／ドレイン領域の高濃度領域１２ｂが形成される。
材５０ｂをマスクとして、不純物をイオン注入する。ソ
ース／ドレイン領域の高濃度領域１２ｂが形成される。
【００７５】図１０（Ｄ）に示すように、第１の実施例
の図２（Ａ）と同様の方法で、シリコン表面に金属シリ
サイド膜１５を形成する。ロジック回路部のソース／ド
レイン領域の表面上に形成された金属シリサイド膜１５
のゲート電極８ｂ側の先端は、サイドウォール絶縁部材
５０ｂに接する。
の図２（Ａ）と同様の方法で、シリコン表面に金属シリ
サイド膜１５を形成する。ロジック回路部のソース／ド
レイン領域の表面上に形成された金属シリサイド膜１５
のゲート電極８ｂ側の先端は、サイドウォール絶縁部材
５０ｂに接する。
【００７６】第６の実施例では、第５の実施例と同様
に、図１０（Ａ）に示す第１のＳｉＯ 2 膜５０を堆積し
た後、メモリセルアレイ部のソース／ドレイン領域９ａ
の表面が露出しない。従って、ソース／ドレイン領域９
ａの表面を清浄に保つことができる。さらに、図１０
（Ｂ）の工程でサイドウォール絶縁部材７１を除去する
時に、ＳｉＮ膜７０をエッチング停止層として用いるた
め、より再現性よくサイドウォール絶縁部材５０ｂを残
すことができる。
に、図１０（Ａ）に示す第１のＳｉＯ 2 膜５０を堆積し
た後、メモリセルアレイ部のソース／ドレイン領域９ａ
の表面が露出しない。従って、ソース／ドレイン領域９
ａの表面を清浄に保つことができる。さらに、図１０
（Ｂ）の工程でサイドウォール絶縁部材７１を除去する
時に、ＳｉＮ膜７０をエッチング停止層として用いるた
め、より再現性よくサイドウォール絶縁部材５０ｂを残
すことができる。
【００７７】図１０（Ｂ）の工程でサイドウォール絶縁
部材７１を除去した後、レジストパターン７２をマスク
としてロジック回路部のＳｉＮ膜７０をエッチングして
もよい。ＳｉＮ膜７０のエッチングは、例えばＣＨＦ3
とＯ2 との混合ガスを用いたＲＩＥにより行うことがで
きる。ロジック回路部のＳｉＮ膜７０を除去しておく
と、最終的に図１０（Ｄ）に示すロジック回路部のゲー
ト電極８ｂの側面上に絶縁部材７０ｂが残らない。
部材７１を除去した後、レジストパターン７２をマスク
としてロジック回路部のＳｉＮ膜７０をエッチングして
もよい。ＳｉＮ膜７０のエッチングは、例えばＣＨＦ3
とＯ2 との混合ガスを用いたＲＩＥにより行うことがで
きる。ロジック回路部のＳｉＮ膜７０を除去しておく
と、最終的に図１０（Ｄ）に示すロジック回路部のゲー
ト電極８ｂの側面上に絶縁部材７０ｂが残らない。
【００７８】微小な絶縁部材７０ｂは、後の工程で剥が
れやすい。絶縁部材７０ｂを残さないことにより、絶縁
部材７０ｂの剥がれによるゴミの発生を防止することが
できる。
れやすい。絶縁部材７０ｂを残さないことにより、絶縁
部材７０ｂの剥がれによるゴミの発生を防止することが
できる。
【００７９】次に、図１１を参照して第７の実施例につ
いて説明する。第７の実施例では、実施例の図６（Ｄ）
に示す金属シリサイド膜１５の上面が、ＳｉＮからなる
絶縁部材７８ｂで覆われている。また、実施例では、ワ
ード線８ａ及びゲート電極８ｂの側面上に、それぞれＳ
ｉＯ2 からなるサイドウォール絶縁部材５０ａ及び５０
ｂが形成されているが、第７の実施例では、このサイド
ウォール絶縁部材がＳｉＮで形成されている。すなわ
ち、ワード線８ａ及びゲート電極８ｂの上面と側面が、
ＳｉＮ膜で覆われることになる。
いて説明する。第７の実施例では、実施例の図６（Ｄ）
に示す金属シリサイド膜１５の上面が、ＳｉＮからなる
絶縁部材７８ｂで覆われている。また、実施例では、ワ
ード線８ａ及びゲート電極８ｂの側面上に、それぞれＳ
ｉＯ2 からなるサイドウォール絶縁部材５０ａ及び５０
ｂが形成されているが、第７の実施例では、このサイド
ウォール絶縁部材がＳｉＮで形成されている。すなわ
ち、ワード線８ａ及びゲート電極８ｂの上面と側面が、
ＳｉＮ膜で覆われることになる。
【００８０】図１１（Ａ）までの工程について説明す
る。図６（Ａ）に示すワード線８ａの代わりに、ポリシ
リコンからなるワード線８ａとＢＳＧまたはＰＳＧから
なる絶縁部材７５ａの２層構造を形成する。同様に、ゲ
ート電極８ｂの代わりにポリシリコンからなるゲート電
極８ｂとＢＳＧまたはＰＳＧからなる絶縁部材７５ｂの
２層構造を形成する。この２層構造をマスクとして、メ
モリセルアレイ部のＭＯＳＦＥＴのソース／ドレイン領
域９ａ及びロジック回路部のＭＯＳＦＥＴのソース／ド
レイン領域の低濃度領域９ｂ形成のためのイオン注入を
行う。
る。図６（Ａ）に示すワード線８ａの代わりに、ポリシ
リコンからなるワード線８ａとＢＳＧまたはＰＳＧから
なる絶縁部材７５ａの２層構造を形成する。同様に、ゲ
ート電極８ｂの代わりにポリシリコンからなるゲート電
極８ｂとＢＳＧまたはＰＳＧからなる絶縁部材７５ｂの
２層構造を形成する。この２層構造をマスクとして、メ
モリセルアレイ部のＭＯＳＦＥＴのソース／ドレイン領
域９ａ及びロジック回路部のＭＯＳＦＥＴのソース／ド
レイン領域の低濃度領域９ｂ形成のためのイオン注入を
行う。
【００８１】この２層構造の側面上に、ＳｉＮからなる
サイドウォール絶縁部材５０ａ、５０ｂを形成する。サ
イドウォール絶縁部材５０ａ、５０ｂは、ＣＶＤにより
厚さ０．０３〜０．１μｍのＳｉＮ膜を堆積した後、Ｃ
Ｆ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩＥを行
うことにより形成する。ロジック回路部のＭＯＳＦＥＴ
のソース／ドレイン領域の高濃度領域１２ｂ形成のため
のイオン注入を行う。
サイドウォール絶縁部材５０ａ、５０ｂを形成する。サ
イドウォール絶縁部材５０ａ、５０ｂは、ＣＶＤにより
厚さ０．０３〜０．１μｍのＳｉＮ膜を堆積した後、Ｃ
Ｆ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩＥを行
うことにより形成する。ロジック回路部のＭＯＳＦＥＴ
のソース／ドレイン領域の高濃度領域１２ｂ形成のため
のイオン注入を行う。
【００８２】サイドウォール絶縁部材５０ａ、５０ｂの
側面上に、それぞれＳｉＯ2 からなるサイドウォール絶
縁部材７６ａ、７６ｂを形成する。サイドウォール絶縁
部材７６ａ、７６ｂは、ＣＶＤにより厚さ０．０５〜
０．２μｍのＳｉＯ2 膜を堆積した後、ＣＦ4 とＣＨＦ
3 とＡｒとの混合ガスを用いたＲＩＥを行うことにより
形成する。ワード線８ａの間が、絶縁部材５０ａ及び７
６ａで埋め込まれる。
側面上に、それぞれＳｉＯ2 からなるサイドウォール絶
縁部材７６ａ、７６ｂを形成する。サイドウォール絶縁
部材７６ａ、７６ｂは、ＣＶＤにより厚さ０．０５〜
０．２μｍのＳｉＯ2 膜を堆積した後、ＣＦ4 とＣＨＦ
3 とＡｒとの混合ガスを用いたＲＩＥを行うことにより
形成する。ワード線８ａの間が、絶縁部材５０ａ及び７
６ａで埋め込まれる。
【００８３】図１１（Ｂ）に示すように、弗酸または弗
酸蒸気を用いて埋込部材７５ａ及び７５ｂを除去する。
ワード線８ａ及びゲート電極８ｂの上面が露出する。サ
イドウォール絶縁部材５０ａ、５０ｂ及びサイドウォー
ル絶縁部材７６ａ、７６ｂは、ＢＳＧまたはＰＳＧより
も弗酸に対するエッチング耐性が高いため、再現性よく
これらを残すことができる。
酸蒸気を用いて埋込部材７５ａ及び７５ｂを除去する。
ワード線８ａ及びゲート電極８ｂの上面が露出する。サ
イドウォール絶縁部材５０ａ、５０ｂ及びサイドウォー
ル絶縁部材７６ａ、７６ｂは、ＢＳＧまたはＰＳＧより
も弗酸に対するエッチング耐性が高いため、再現性よく
これらを残すことができる。
【００８４】図１１（Ｃ）に示すように、露出したワー
ド線８ａ及びゲート電極８ｂの上面、及びソース／ドレ
イン領域の高濃度領域１２ｂの表面上に金属シリサイド
膜１５を形成する。メモリセルアレイ部のソース／ドレ
イン領域９ａの表面は、絶縁部材５０ａ及び７６ａで埋
め込まれているため、この表面上に金属シリサイド膜は
形成されない。
ド線８ａ及びゲート電極８ｂの上面、及びソース／ドレ
イン領域の高濃度領域１２ｂの表面上に金属シリサイド
膜１５を形成する。メモリセルアレイ部のソース／ドレ
イン領域９ａの表面は、絶縁部材５０ａ及び７６ａで埋
め込まれているため、この表面上に金属シリサイド膜は
形成されない。
【００８５】図１１（Ｄ）に示すように、ワード線８ａ
及びゲート電極８ｂ上の金属シリサイド膜１５の上、及
びサイドウォール絶縁部材７６ｂの側面上に、ＳｉＮか
らなる絶縁部材７７ａ及び７７ｂを形成する。絶縁部材
７７ａ及び７７ｂは、ＣＶＤにより厚さ１００〜２００
ｎｍのＳｉＮ膜を堆積したのち、ＣＦ4 とＣＨＦ3 とＡ
ｒとの混合ガスを用いたＲＩＥを行うことにより形成さ
れる。
及びゲート電極８ｂ上の金属シリサイド膜１５の上、及
びサイドウォール絶縁部材７６ｂの側面上に、ＳｉＮか
らなる絶縁部材７７ａ及び７７ｂを形成する。絶縁部材
７７ａ及び７７ｂは、ＣＶＤにより厚さ１００〜２００
ｎｍのＳｉＮ膜を堆積したのち、ＣＦ4 とＣＨＦ3 とＡ
ｒとの混合ガスを用いたＲＩＥを行うことにより形成さ
れる。
【００８６】第７の実施例によると、ワード線８ａの上
方及び側方が、それぞれＳｉＮからなる絶縁部材７７ａ
及び絶縁部材５０ａで覆われる。図２（Ｃ）に示すコン
タクトホール２４を開口する時に、ＳｉＮからなる絶縁
部材７７ａ及び５０ａがワード線８ａを保護するため、
露光マスクの位置合わせ時に位置ずれが生じても、ワー
ド線８ａがコンタクトホール２４の内面に露出しない。
このため、ワード線８ａと蓄積電極２５との接触を防止
することができる。また、ワード線８ａの間の間隙部よ
りも大きな開口部を有するエッチングマスクを用いてコ
ンタクトホール２４を形成する場合にも、自己整合的に
コンタクトホール２４を形成することができる。
方及び側方が、それぞれＳｉＮからなる絶縁部材７７ａ
及び絶縁部材５０ａで覆われる。図２（Ｃ）に示すコン
タクトホール２４を開口する時に、ＳｉＮからなる絶縁
部材７７ａ及び５０ａがワード線８ａを保護するため、
露光マスクの位置合わせ時に位置ずれが生じても、ワー
ド線８ａがコンタクトホール２４の内面に露出しない。
このため、ワード線８ａと蓄積電極２５との接触を防止
することができる。また、ワード線８ａの間の間隙部よ
りも大きな開口部を有するエッチングマスクを用いてコ
ンタクトホール２４を形成する場合にも、自己整合的に
コンタクトホール２４を形成することができる。
【００８７】次に、図１２を参照して第８の実施例につ
いて説明する。第７の実施例では、ワード線８ａ及びゲ
ート電極８ｂの上方及び側方を取り囲む絶縁部材がＳｉ
Ｎで形成されていたが、第８の実施例では、これら絶縁
部材がＳｉＯ2 で形成されている。
いて説明する。第７の実施例では、ワード線８ａ及びゲ
ート電極８ｂの上方及び側方を取り囲む絶縁部材がＳｉ
Ｎで形成されていたが、第８の実施例では、これら絶縁
部材がＳｉＯ2 で形成されている。
【００８８】図１２（Ａ）までの工程について説明す
る。第７の実施例の図１１（Ａ）に示す場合と同様に、
ワード線８ａとゲート電極８ｂ、及びその上の絶縁部材
７５ａ、７５ｂを形成する。この２層構造をマスクとし
て、メモリセルアレイ部のＭＯＳＦＥＴのソース／ドレ
イン領域９ａ及びロジック回路部のＭＯＳＦＥＴのソー
ス／ドレイン領域の低濃度領域９ｂ形成のためのイオン
注入を行う。
る。第７の実施例の図１１（Ａ）に示す場合と同様に、
ワード線８ａとゲート電極８ｂ、及びその上の絶縁部材
７５ａ、７５ｂを形成する。この２層構造をマスクとし
て、メモリセルアレイ部のＭＯＳＦＥＴのソース／ドレ
イン領域９ａ及びロジック回路部のＭＯＳＦＥＴのソー
ス／ドレイン領域の低濃度領域９ｂ形成のためのイオン
注入を行う。
【００８９】この２層構造の側面上に、ＳｉＯ2 からな
るサイドウォール絶縁部材５０ａ、５０ｂを形成する。
サイドウォール絶縁部材５０ａ、５０ｂは、ＣＶＤによ
り厚さ０．０３〜０．１μｍのＳｉＮ膜を堆積した後、
ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩＥを
行うことにより形成する。ロジック回路部のＭＯＳＦＥ
Ｔのソース／ドレイン領域の高濃度領域１２ｂ形成のた
めのイオン注入を行う。
るサイドウォール絶縁部材５０ａ、５０ｂを形成する。
サイドウォール絶縁部材５０ａ、５０ｂは、ＣＶＤによ
り厚さ０．０３〜０．１μｍのＳｉＮ膜を堆積した後、
ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩＥを
行うことにより形成する。ロジック回路部のＭＯＳＦＥ
Ｔのソース／ドレイン領域の高濃度領域１２ｂ形成のた
めのイオン注入を行う。
【００９０】基板の全表面上に、ＣＶＤにより厚さ１０
〜３０ｎｍのＳｉＯ2 膜８０と厚さ５０〜２００ｎｍの
ＳｉＮ膜７６を堆積する。ここで、ＳｉＯ2 膜８０は、
シリコン基板１とＳｉＮ膜７６との密着性を高める機能
を果たす。ＣＦ4 とＣＨＦ3とＡｒとの混合ガスを用い
たＲＩＥによりＳｉＮ膜７６とＳｉＯ2 膜８０とを異方
性エッチングする。ワード線８ａ及びゲート電極８ｂ上
の絶縁部材７５ａ及び７５ｂの上面が露出する。メモリ
セルアレイ部のワード線８ａの間が、ＳｉＯ2からなる
絶縁部材５０ａ、８０ａ、及びＳｉＮからなる絶縁部材
７６ａで埋め込まれる。
〜３０ｎｍのＳｉＯ2 膜８０と厚さ５０〜２００ｎｍの
ＳｉＮ膜７６を堆積する。ここで、ＳｉＯ2 膜８０は、
シリコン基板１とＳｉＮ膜７６との密着性を高める機能
を果たす。ＣＦ4 とＣＨＦ3とＡｒとの混合ガスを用い
たＲＩＥによりＳｉＮ膜７６とＳｉＯ2 膜８０とを異方
性エッチングする。ワード線８ａ及びゲート電極８ｂ上
の絶縁部材７５ａ及び７５ｂの上面が露出する。メモリ
セルアレイ部のワード線８ａの間が、ＳｉＯ2からなる
絶縁部材５０ａ、８０ａ、及びＳｉＮからなる絶縁部材
７６ａで埋め込まれる。
【００９１】ロジック回路部においては、ＳｉＯ2 から
なる絶縁部材８０ｂが、サイドウォール絶縁部材５０ｂ
の側面上及びソース／ドレイン領域の高濃度領域１２ｂ
の表面のうちサイドウォール絶縁部材５０ｂの側面に連
続する一部の領域を、下地表面の形状に順応して覆う。
ＳｉＯ2 からなる絶縁部材７６ｂが、絶縁部材８０ｂの
表面を覆う。
なる絶縁部材８０ｂが、サイドウォール絶縁部材５０ｂ
の側面上及びソース／ドレイン領域の高濃度領域１２ｂ
の表面のうちサイドウォール絶縁部材５０ｂの側面に連
続する一部の領域を、下地表面の形状に順応して覆う。
ＳｉＯ2 からなる絶縁部材７６ｂが、絶縁部材８０ｂの
表面を覆う。
【００９２】図１２（Ｂ）に示すように、弗酸または弗
酸蒸気を用いて、絶縁部材７５ａ及び７５ｂを除去す
る。ワード線８ａ及びゲート電極８ｂの上面が露出す
る。図１２（Ｃ）に示すように、露出したワード線８
ａ、ゲート電極８ｂ及びソース／ドレイン領域の高濃度
領域１２ｂの表面上に、金属シリサイド膜１５を形成す
る。
酸蒸気を用いて、絶縁部材７５ａ及び７５ｂを除去す
る。ワード線８ａ及びゲート電極８ｂの上面が露出す
る。図１２（Ｃ）に示すように、露出したワード線８
ａ、ゲート電極８ｂ及びソース／ドレイン領域の高濃度
領域１２ｂの表面上に、金属シリサイド膜１５を形成す
る。
【００９３】図１２（Ｄ）に示すように、図１１（Ｄ）
の場合と同様に、ワード線８ａ及びゲート電極８ｂ上の
金属シリサイド膜１５の上、及びサイドウォール絶縁部
材７６ｂの側面上に、絶縁部材７７ａ及び７７ｂを形成
する。ただし、第８の実施例では、絶縁部材７７ａ及び
７７ｂがＳｉＯ2 で形成される。
の場合と同様に、ワード線８ａ及びゲート電極８ｂ上の
金属シリサイド膜１５の上、及びサイドウォール絶縁部
材７６ｂの側面上に、絶縁部材７７ａ及び７７ｂを形成
する。ただし、第８の実施例では、絶縁部材７７ａ及び
７７ｂがＳｉＯ2 で形成される。
【００９４】第７の実施例によると、ワード線８ａの上
方及び側方が、それぞれＳｉＯ2 からなる絶縁部材７７
ａ及び絶縁部材５０ａで覆われる。図２（Ｃ）に示すＢ
ＰＳＧ膜２３及び１８を、ＢＰＳＧの代わりにＳｉＮで
形成する場合、自己整合的にコンタクトホール２４を開
口することができる。
方及び側方が、それぞれＳｉＯ2 からなる絶縁部材７７
ａ及び絶縁部材５０ａで覆われる。図２（Ｃ）に示すＢ
ＰＳＧ膜２３及び１８を、ＢＰＳＧの代わりにＳｉＮで
形成する場合、自己整合的にコンタクトホール２４を開
口することができる。
【００９５】次に、図１３を参照して第９の実施例につ
いて説明する。第８の実施例では、図１２（Ａ）に示す
工程で、ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いて
ＳｉＮ膜７６とＳｉＯ2 膜８０をエッチングし、ＢＳＰ
またはＰＳＧからなる絶縁部材７５ａ及び７５ｂの表面
を露出させた。第９の実施例では、ＳｉＮ膜７６のみを
ＣＨＦ3 とＯ2 との混合ガスを用いたＲＩＥでエッチン
グする。このエッチングは、ＳｉＮ膜７６の下のＳｉＯ
2 膜８０で停止するため、絶縁部材７５ａ及び７５ｂの
上にＳｉＯ2 膜８０が残る。
いて説明する。第８の実施例では、図１２（Ａ）に示す
工程で、ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いて
ＳｉＮ膜７６とＳｉＯ2 膜８０をエッチングし、ＢＳＰ
またはＰＳＧからなる絶縁部材７５ａ及び７５ｂの表面
を露出させた。第９の実施例では、ＳｉＮ膜７６のみを
ＣＨＦ3 とＯ2 との混合ガスを用いたＲＩＥでエッチン
グする。このエッチングは、ＳｉＮ膜７６の下のＳｉＯ
2 膜８０で停止するため、絶縁部材７５ａ及び７５ｂの
上にＳｉＯ2 膜８０が残る。
【００９６】図１３（Ａ）は、ＳｉＯ2 膜８０が残って
いる状態を示す。メモリセルアレイ部をレジストパター
ン９０で覆う。ＣＨＦ3 とＯ2 との混合ガスを用い、等
方的にエッチングが進む条件で、サイドウォール絶縁部
材７６ｂを除去する。その後、レジストパターン９０を
除去する。
いる状態を示す。メモリセルアレイ部をレジストパター
ン９０で覆う。ＣＨＦ3 とＯ2 との混合ガスを用い、等
方的にエッチングが進む条件で、サイドウォール絶縁部
材７６ｂを除去する。その後、レジストパターン９０を
除去する。
【００９７】図１３（Ｂ）に示すように、ＣＦ4 とＣＨ
Ｆ3 とＡｒとの混合ガスを用いたＲＩＥにより、絶縁部
材７６ａ及び７６ｂの上に残っているＳｉＯ2 膜８０を
除去する。図１２（Ｂ）から図１２（Ｄ）までの工程と
同様の工程を経て、図１３（Ｃ）に至る。
Ｆ3 とＡｒとの混合ガスを用いたＲＩＥにより、絶縁部
材７６ａ及び７６ｂの上に残っているＳｉＯ2 膜８０を
除去する。図１２（Ｂ）から図１２（Ｄ）までの工程と
同様の工程を経て、図１３（Ｃ）に至る。
【００９８】図１３（Ｃ）に示すように、第９の実施例
では、ロジック回路部のソース／ドレイン領域の高濃度
領域１２ｂの表面のうちサイドウォール絶縁部材５０ｂ
の側面に連続する領域が絶縁部材８０ｂで覆われていな
い。従って、ソース／ドレイン領域表面の金属シリサイ
ド膜１５のゲート電極８ｂ側の先端が、図１２（Ｄ）に
示す第８の実施例の場合に比べてゲート電極８ｂに近づ
く。このため、ソース／ドレイン領域の抵抗を低減する
ことが可能になる。
では、ロジック回路部のソース／ドレイン領域の高濃度
領域１２ｂの表面のうちサイドウォール絶縁部材５０ｂ
の側面に連続する領域が絶縁部材８０ｂで覆われていな
い。従って、ソース／ドレイン領域表面の金属シリサイ
ド膜１５のゲート電極８ｂ側の先端が、図１２（Ｄ）に
示す第８の実施例の場合に比べてゲート電極８ｂに近づ
く。このため、ソース／ドレイン領域の抵抗を低減する
ことが可能になる。
【００９９】次に、図１４を参照して第１０の実施例に
ついて説明する。図１４（Ａ）に示すように、シリコン
基板１の表面に、第１の実施例の図１（Ａ）に示す素子
分離構造体２と同様の素子分離構造体２が形成されてい
る。基板１の表面上に熱酸化によりゲート酸化膜９３を
形成する。ゲート酸化膜９３の上に、ポリシリコン膜を
堆積する。ロジック回路部上のポリシリコン膜をパター
ニングし、ゲート電極８ｂを形成する。メモリセルアレ
イ部においては、ポリシリコン膜８はパターニングされ
ない。ロジック回路部のソース／ドレイン領域の低濃度
領域９ｂ形成のためのイオン注入を行う。
ついて説明する。図１４（Ａ）に示すように、シリコン
基板１の表面に、第１の実施例の図１（Ａ）に示す素子
分離構造体２と同様の素子分離構造体２が形成されてい
る。基板１の表面上に熱酸化によりゲート酸化膜９３を
形成する。ゲート酸化膜９３の上に、ポリシリコン膜を
堆積する。ロジック回路部上のポリシリコン膜をパター
ニングし、ゲート電極８ｂを形成する。メモリセルアレ
イ部においては、ポリシリコン膜８はパターニングされ
ない。ロジック回路部のソース／ドレイン領域の低濃度
領域９ｂ形成のためのイオン注入を行う。
【０１００】図１４（Ｂ）に示すように、ゲート電極８
ｂの側面上に、ＳｉＯ2 からなるサイドウォール絶縁部
材１０ｂを形成する。サイドウォール絶縁部材１０ｂ
は、ＣＶＤにより厚さ０．０３〜０．２μｍのＳｉＯ2
膜を堆積した後、異方性のＲＩＥを行うことによって形
成する。ロジック回路部のソース／ドレイン領域の高濃
度領域１２ｂを形成するためのイオン注入を行う。
ｂの側面上に、ＳｉＯ2 からなるサイドウォール絶縁部
材１０ｂを形成する。サイドウォール絶縁部材１０ｂ
は、ＣＶＤにより厚さ０．０３〜０．２μｍのＳｉＯ2
膜を堆積した後、異方性のＲＩＥを行うことによって形
成する。ロジック回路部のソース／ドレイン領域の高濃
度領域１２ｂを形成するためのイオン注入を行う。
【０１０１】図１４（Ｃ）に示すように、メモリセルア
レイ部のポリシリコン膜８の上面、ゲート電極８ｂの上
面、ロジック回路部のソース／ドレイン領域の高濃度領
域１２ｂの表面上に、金属シリサイド膜１５を形成す
る。
レイ部のポリシリコン膜８の上面、ゲート電極８ｂの上
面、ロジック回路部のソース／ドレイン領域の高濃度領
域１２ｂの表面上に、金属シリサイド膜１５を形成す
る。
【０１０２】図１４（Ｄ）に示すように、メモリセルア
レイ部のポリシリコン膜８と金属シリサイド膜１５をパ
ターニングし、ワード線８ａ、及びその上面上に配置さ
れた金属シリサイド膜１５を残す。このとき、ロジック
回路部は、レジストパターンで覆っておく。
レイ部のポリシリコン膜８と金属シリサイド膜１５をパ
ターニングし、ワード線８ａ、及びその上面上に配置さ
れた金属シリサイド膜１５を残す。このとき、ロジック
回路部は、レジストパターンで覆っておく。
【０１０３】図１４（Ｅ）に示すように、メモリセルア
レイ部に、ソース／ドレイン領域９ａ形成のためのイオ
ン注入を行う。
レイ部に、ソース／ドレイン領域９ａ形成のためのイオ
ン注入を行う。
【０１０４】第１０の実施例の場合も、上記第１〜第９
の実施例の場合と同様に、メモリセルアレイ部のソース
／ドレイン領域９ａの表面上に金属シリサイド膜を形成
することなく、ロジック回路部のソース／ドレイン領域
上にのみ金属シリサイド膜を形成することができる。ま
た、図１４（Ｂ）の工程で形成されるサイドウォール絶
縁膜１０ｂは、第１の実施例の図１（Ｃ）に示す場合と
異なりワード線の間を埋め込む必要がない。このため、
ロジック回路部のソース／ドレイン領域の低濃度領域９
ｂの大きさを好適化することが可能になる。
の実施例の場合と同様に、メモリセルアレイ部のソース
／ドレイン領域９ａの表面上に金属シリサイド膜を形成
することなく、ロジック回路部のソース／ドレイン領域
上にのみ金属シリサイド膜を形成することができる。ま
た、図１４（Ｂ）の工程で形成されるサイドウォール絶
縁膜１０ｂは、第１の実施例の図１（Ｃ）に示す場合と
異なりワード線の間を埋め込む必要がない。このため、
ロジック回路部のソース／ドレイン領域の低濃度領域９
ｂの大きさを好適化することが可能になる。
【０１０５】次に、図１５を参照して第１１の実施例に
ついて説明する。図１４（Ａ）から図１４（Ｃ）までの
工程は、第１０の実施例と共通である。
ついて説明する。図１４（Ａ）から図１４（Ｃ）までの
工程は、第１０の実施例と共通である。
【０１０６】図１５（Ａ）に示すように、基板の全表面
上に、ＣＶＤにより厚さ５０〜２００ｎｍのＳｉＮ膜９
５を堆積する。
上に、ＣＶＤにより厚さ５０〜２００ｎｍのＳｉＮ膜９
５を堆積する。
【０１０７】図１５（Ｂ）に示すように、メモリセルア
レイ部において、ＳｉＮ膜９５、金属シリサイド膜１
５、及びポリシリコン膜８をパターニングし、ワード線
８ａ、及びその上に配置された金属シリサイド膜１５、
ＳｉＮからなる絶縁部材９５ａを残す。ロジック回路部
においては、ＳｉＮ膜９５が全面に残る。メモリセルア
レイ部に、ソース／ドレイン領域９ａ形成のためのイオ
ン注入を行う。
レイ部において、ＳｉＮ膜９５、金属シリサイド膜１
５、及びポリシリコン膜８をパターニングし、ワード線
８ａ、及びその上に配置された金属シリサイド膜１５、
ＳｉＮからなる絶縁部材９５ａを残す。ロジック回路部
においては、ＳｉＮ膜９５が全面に残る。メモリセルア
レイ部に、ソース／ドレイン領域９ａ形成のためのイオ
ン注入を行う。
【０１０８】図１５（Ｃ）に示すように、ワード線８
ａ、金属シリサイド膜１５、及び絶縁部材９５ａからな
る積層構造の側面上に、ＳｉＮからなるサイドウォール
絶縁部材９６ａを形成する。ロジック回路部において
は、ＳｉＮ膜９５の表面のうちゲート電極８ｂに対応す
る凸部の裾野の部分に、ＳｉＮからなるサイドウォール
絶縁部材９６ｂが形成される。
ａ、金属シリサイド膜１５、及び絶縁部材９５ａからな
る積層構造の側面上に、ＳｉＮからなるサイドウォール
絶縁部材９６ａを形成する。ロジック回路部において
は、ＳｉＮ膜９５の表面のうちゲート電極８ｂに対応す
る凸部の裾野の部分に、ＳｉＮからなるサイドウォール
絶縁部材９６ｂが形成される。
【０１０９】第１１の実施例においては、第７の実施例
の場合と同様に、ワード線８ａの上方及び側方がＳｉＮ
からなる絶縁部材９５ａ及び９６ａで覆われる。このた
め、図２（Ｃ）に示すコンタクトホール２４を自己整合
的に形成することができる。
の場合と同様に、ワード線８ａの上方及び側方がＳｉＮ
からなる絶縁部材９５ａ及び９６ａで覆われる。このた
め、図２（Ｃ）に示すコンタクトホール２４を自己整合
的に形成することができる。
【０１１０】第１１の実施例では、ワード線８ａの上方
及び側方を覆う絶縁部材をＳｉＮで形成した場合を説明
したが、第８の実施例の場合と同様にＳｉＯ2 で形成し
てもよい。
及び側方を覆う絶縁部材をＳｉＮで形成した場合を説明
したが、第８の実施例の場合と同様にＳｉＯ2 で形成し
てもよい。
【０１１１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１１２】
【発明の効果】以上説明したように、本発明によれば、
半導体基板のある領域においては、シリコン表面に金属
シリサイド膜が形成されており、他の領域においては、
金属シリサイド膜が形成されていない。この構成をロジ
ック回路混載ＤＲＡＭに適用する場合、ロジック回路部
のＭＯＳＦＥＴのソース／ドレイン領域の表面上に金属
シリサイド膜を形成し、メモリセルアレイ部のソース／
ドレイン領域の表面上には金属シリサイド膜を形成しな
い。ロジック回路部においては、金属シリサイド膜を形
成することにより、ＭＯＳＦＥＴのソース／ドレイン領
域の抵抗を低減し、素子特性の向上を図ることができ
る。メモリセルアレイ部においては、金属シリサイド膜
を形成しないことにより、保持時間の低下を防止するこ
とができる。
半導体基板のある領域においては、シリコン表面に金属
シリサイド膜が形成されており、他の領域においては、
金属シリサイド膜が形成されていない。この構成をロジ
ック回路混載ＤＲＡＭに適用する場合、ロジック回路部
のＭＯＳＦＥＴのソース／ドレイン領域の表面上に金属
シリサイド膜を形成し、メモリセルアレイ部のソース／
ドレイン領域の表面上には金属シリサイド膜を形成しな
い。ロジック回路部においては、金属シリサイド膜を形
成することにより、ＭＯＳＦＥＴのソース／ドレイン領
域の抵抗を低減し、素子特性の向上を図ることができ
る。メモリセルアレイ部においては、金属シリサイド膜
を形成しないことにより、保持時間の低下を防止するこ
とができる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その１）である。
方法を説明するための基板の断面図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その２）である。
方法を説明するための基板の断面図（その２）である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その３）である。
方法を説明するための基板の断面図（その３）である。
【図４】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その４）である。
方法を説明するための基板の断面図（その４）である。
【図５】本発明の第１の実施例による半導体装置のメモ
リセルアレイ部の平面図である。
リセルアレイ部の平面図である。
【図６】本発明の第２の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図７】本発明の第３の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図８】本発明の第４の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図９】本発明の第５の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図１０】本発明の第６の実施例による半導体装置の製
造方法を説明するための基板の断面図である。
造方法を説明するための基板の断面図である。
【図１１】本発明の第７の実施例による半導体装置の製
造方法を説明するための基板の断面図である。
造方法を説明するための基板の断面図である。
【図１２】本発明の第８の実施例による半導体装置の製
造方法を説明するための基板の断面図である。
造方法を説明するための基板の断面図である。
【図１３】本発明の第９の実施例による半導体装置の製
造方法を説明するための基板の断面図である。
造方法を説明するための基板の断面図である。
【図１４】本発明の第１０の実施例による半導体装置の
製造方法を説明するための基板の断面図である。
製造方法を説明するための基板の断面図である。
【図１５】本発明の第１１の実施例による半導体装置の
製造方法を説明するための基板の断面図である。
製造方法を説明するための基板の断面図である。
１ シリコン基板 ２ 素子分離構造体 ３、４ 活性領域 ７ ゲート酸化膜 ８ａ ワード線 ８ｂ ゲート電極 ９ａ ソース／ドレイン領域 ９ｂ ＬＤＤ構造のソース／ドレイン領域の低濃度領域 １０ 第１のＳｉＯ2 膜 １０ａ 埋込部材 １０ｂ サイドウォール絶縁部材 １２ｂ ＬＤＤ構造のソース／ドレイン領域の高濃度領
域 １５ ＴｉＳｉ膜 １８、２３、３０ ＢＰＳＧ膜 １９、２４、３２ コンタクトホール ２０ ビット線 ２５ 蓄積電極 ２８ 誘電体膜 ２９ 対向電極 ３５、４２ Ｗプラグ ４０、４３ 配線 ４１、４４ ＳｉＯ2 膜 ４５ カバー膜 ５０ 第１のＳｉＯ2 膜 ５０ａ、５０ｂ 第１のサイドウォール絶縁部材 ５１ 第２のＳｉＯ2 膜 ５１ａ、５１ｂ 第２のサイドウォール絶縁部材 ５５ レジストパターン ６０、７０ ＳｉＮ膜 ６５、７１、９６ａ、９６ｂ サイドウォール絶縁部材 ６５ａ、７０ａ、７０ｂ、７１ａ、７５ａ、７５ｂ、７
６ａ、７６ｂ、７７ａ、７７ｂ、８０ａ、８０ｂ、９５
ａ 絶縁部材 ６６、７２、９０ レジストパターン ８０ ＳｉＯ2 膜 ９３ ゲート酸化膜 ９５ ＳｉＮ膜
域 １５ ＴｉＳｉ膜 １８、２３、３０ ＢＰＳＧ膜 １９、２４、３２ コンタクトホール ２０ ビット線 ２５ 蓄積電極 ２８ 誘電体膜 ２９ 対向電極 ３５、４２ Ｗプラグ ４０、４３ 配線 ４１、４４ ＳｉＯ2 膜 ４５ カバー膜 ５０ 第１のＳｉＯ2 膜 ５０ａ、５０ｂ 第１のサイドウォール絶縁部材 ５１ 第２のＳｉＯ2 膜 ５１ａ、５１ｂ 第２のサイドウォール絶縁部材 ５５ レジストパターン ６０、７０ ＳｉＮ膜 ６５、７１、９６ａ、９６ｂ サイドウォール絶縁部材 ６５ａ、７０ａ、７０ｂ、７１ａ、７５ａ、７５ｂ、７
６ａ、７６ｂ、７７ａ、７７ｂ、８０ａ、８０ｂ、９５
ａ 絶縁部材 ６６、７２、９０ レジストパターン ８０ ＳｉＯ2 膜 ９３ ゲート酸化膜 ９５ ＳｉＮ膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月２７日（１９９９．１．２
７）
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】以下、ビット線２０の形成方法を説明す
る。基板の全表面を覆うように、Ｐを添加した厚さ５０
ｎｍのポリシリコン膜と厚さ１００ｎｍのタングステン
シリサイド（ＷＳｉ2 ）膜を堆積する。ポリシリコン膜
の堆積は、原料ガスとしてＳｉＨ4 を用いたＣＶＤによ
り行い、ＷＳｉ2 膜の堆積は、原料ガスとしてＷＦ6 と
ＳｉＨ4 を用いたＣＶＤにより行う。なお、ポリシリコ
ン膜の堆積前に、弗酸を用い、コンタクトホール１９の
底面に形成された自然酸化膜を除去してもよい。
る。基板の全表面を覆うように、Ｐを添加した厚さ５０
ｎｍのポリシリコン膜と厚さ１００ｎｍのタングステン
シリサイド（ＷＳｉ2 ）膜を堆積する。ポリシリコン膜
の堆積は、原料ガスとしてＳｉＨ4 を用いたＣＶＤによ
り行い、ＷＳｉ2 膜の堆積は、原料ガスとしてＷＦ6 と
ＳｉＨ4 を用いたＣＶＤにより行う。なお、ポリシリコ
ン膜の堆積前に、弗酸を用い、コンタクトホール１９の
底面に形成された自然酸化膜を除去してもよい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】このポリシリコン膜とＷＳｉ2 膜をパター
ニングし、ビット線２０を形成する。ポリシリコン膜と
ＷＳｉ2 膜のエッチングは、Ｃｌ2 とＯ2 を用いたＲＩ
Ｅにより行う。
ニングし、ビット線２０を形成する。ポリシリコン膜と
ＷＳｉ2 膜のエッチングは、Ｃｌ2 とＯ2 を用いたＲＩ
Ｅにより行う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】この２層構造の側面上に、ＳｉＯ2 からな
るサイドウォール絶縁部材５０ａ、５０ｂを形成する。
サイドウォール絶縁部材５０ａ、５０ｂは、ＣＶＤによ
り厚さ０．０３〜０．１μｍのＳｉＯ2 膜を堆積した
後、ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩ
Ｅを行うことにより形成する。ロジック回路部のＭＯＳ
ＦＥＴのソース／ドレイン領域の高濃度領域１２ｂ形成
のためのイオン注入を行う。
るサイドウォール絶縁部材５０ａ、５０ｂを形成する。
サイドウォール絶縁部材５０ａ、５０ｂは、ＣＶＤによ
り厚さ０．０３〜０．１μｍのＳｉＯ2 膜を堆積した
後、ＣＦ4 とＣＨＦ3 とＡｒとの混合ガスを用いたＲＩ
Ｅを行うことにより形成する。ロジック回路部のＭＯＳ
ＦＥＴのソース／ドレイン領域の高濃度領域１２ｂ形成
のためのイオン注入を行う。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正内容】
【００９４】第８の実施例によると、ワード線８ａの上
方及び側方が、それぞれＳｉＯ2 からなる絶縁部材７７
ａ及び絶縁部材５０ａで覆われる。図２（Ｃ）に示すＢ
ＰＳＧ膜２３及び１８を、ＢＰＳＧの代わりにＳｉＮで
形成する場合、自己整合的にコンタクトホール２４を開
口することができる。
方及び側方が、それぞれＳｉＯ2 からなる絶縁部材７７
ａ及び絶縁部材５０ａで覆われる。図２（Ｃ）に示すＢ
ＰＳＧ膜２３及び１８を、ＢＰＳＧの代わりにＳｉＮで
形成する場合、自己整合的にコンタクトホール２４を開
口することができる。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC01 AR08 AV06 BH02 BH07 DF05 EZ13 5F083 AD42 AD48 GA01 GA06 JA05 JA35 JA39 KA01 KA05 LA12 LA16 NA01 PR03 PR12 PR21 PR36 PR40 ZA12
Claims (16)
- 【請求項１】 主表面内に第１の領域と第２の領域とが
画定された半導体基板と、 前記第１の領域内の主表面上に、ある間隔を隔てて配置
された２本の凸部であって、前記第１の領域内の第１の
活性領域上及び該第１の活性領域の周囲の素子分離領域
上を通過する前記２本の凸部と、 前記第２の領域内の主表面のうち一部の活性領域の表面
上に配置された第１の金属シリサイド膜と、 少なくとも前記素子分離領域上において、前記２本の凸
部の側面を覆い、該２本の凸部の間を埋め込み、前記凸
部の上方には配置されていない埋込部材とを有し、 前記第１の活性領域の表面上には、金属シリサイド膜が
配置されていない半導体装置。 - 【請求項２】 前記２本の凸部が、シリコンで形成さ
れ、前記第１の活性領域上においてそれぞれ２つの第１
のＭＯＳＦＥＴのゲート電極を構成し、 さらに、前記第２の領域内に形成された第２のＭＯＳＦ
ＥＴを有し、 前記第１の金属シリサイド膜が、前記第２のＭＯＳＦＥ
Ｔのソース／ドレイン領域の表面上に形成されており、 さらに、前記第１のＭＯＳＦＥＴの各々のゲート電極の
上面上に形成された第２の金属シリサイド膜と、 前記第２のＭＯＳＦＥＴのゲート電極の上面上に形成さ
れた第３の金属シリサイド膜とを有する請求項１に記載
の半導体装置。 - 【請求項３】 さらに、前記第１のＭＯＳＦＥＴのソー
ス／ドレイン領域のいずれか一方に接続されたキャパシ
タを有し、第１のＭＯＳＦＥＴと、それに対応するキャ
パシタが１つのメモリセルを構成している請求項１また
は２に記載の半導体装置。 - 【請求項４】 前記第２のＭＯＳＦＥＴのドレイン領域
が、高濃度領域と、該高濃度領域のゲート電極側の端部
に形成された低濃度領域とを含むＬＤＤ構造を有し、 前記ドレイン領域の表面上に形成された前記第１の金属
シリサイド膜のゲート電極側の先端が、前記高濃度領域
のゲート電極側の先端よりも後退している請求項２また
は３に記載の半導体装置。 - 【請求項５】 前記埋込部材が、 前記凸部の側面を覆う第１の絶縁部材と、 前記第１の絶縁部材の側面を覆い、前記２本の凸部の間
を埋め込み、前記第１の絶縁部材とは異なるエッチング
耐性を有する第２の絶縁部材とを含み、 さらに、前記第２のＭＯＳＦＥＴのゲート電極の側面を
覆い、前記第１の絶縁部材と同一材料で形成された第３
の絶縁部材を有し、 前記第１の金属シリサイド膜の前記ゲート電極側の先端
が前記第３の絶縁部材に接している請求項２または３に
記載の半導体装置。 - 【請求項６】 前記埋込部材が、 前記２本の凸部の各々の側面を覆う第１の絶縁部材と、 相互に対向する前記第１の絶縁部材の一方の側面から他
方の側面までを連続的に覆い、前記第１の絶縁部材とは
異なるエッチング耐性を有する第２の絶縁部材と、 前記第２の絶縁部材の表面を覆い、前記２本の凸部の間
を埋め込み、前記第２の絶縁部材とは異なるエッチング
耐性を有する第３の絶縁部材とを含み、 さらに、前記第２のＭＯＳＦＥＴのゲート電極の側面を
覆い、前記第１の絶縁部材と同一材料で形成された第４
の絶縁部材と、 前記第４の絶縁部材の側面を覆い、前記第２の絶縁部材
と同一材料で形成された第５の絶縁部材とを有し、 前記第１の金属シリサイド膜のゲート電極側の先端が、
前記第５の絶縁部材に接している請求項２または３に記
載の半導体装置。 - 【請求項７】 前記埋込部材が、 前記凸部の側面及びその間の半導体基板の主表面を覆
い、該２本の凸部の間において上面が窪んでいる第１の
絶縁部材と、 前記第１の絶縁部材の上面の窪みを埋め込み、該第１の
絶縁部材とはエッチング耐性の異なる材料で形成された
第２の絶縁部材とを含み、 さらに、前記第２のＭＯＳＦＥＴのゲート電極の側面を
覆い、前記第１の絶縁部材と同一材料で形成された第３
の絶縁部材を有し、 前記第１の金属シリサイド膜のゲート電極側の先端が、
前記第３の絶縁部材に接している請求項２または３に記
載の半導体装置。 - 【請求項８】 前記埋込部材が、 前記凸部の側面及びその間の半導体基板の主表面を覆
い、該２本の凸部の間において上面が窪んでいる第１の
絶縁部材と、 前記第１の絶縁部材の上面の窪みの内面を、その形状に
順応して覆い、該第１の絶縁部材とはエッチング耐性の
異なる材料で形成された第２の絶縁部材と、 前記第２の絶縁部材の上面に画定された窪みを埋め込
み、該第２の絶縁部材とはエッチング耐性の異なる材料
で形成された第３の絶縁部材とを含み、 さらに、前記第２のＭＯＳＦＥＴのゲート電極の側面を
覆い、前記第１の絶縁部材と同一材料で形成された第４
の絶縁部材を有し、 前記第１の金属シリサイド膜のゲート電極側の先端が、
前記第４の絶縁部材に接している請求項２または３に記
載の半導体装置。 - 【請求項９】 前記第４の絶縁部材の側面に、前記主表
面に対して平行に延在する溝が形成されており、 さらに、前記溝を埋め込み、前記第２の絶縁部材と同一
の材料で形成された第５の絶縁部材を有する請求項８に
記載の半導体装置。 - 【請求項１０】 さらに、前記第２の金属シリサイド膜
の上面上に配置された第１の絶縁部材を有し、 前記埋め込み部材が、 前記凸部及び第１の絶縁部材の側面を覆い、前記第１の
絶縁部材と同一材料で形成された第２の絶縁部材と、前
記第２の絶縁部材の側面を覆い、前記２本の凸部及びそ
の上の第１の絶縁部材の間を埋め込み、前記第１の絶縁
部材とはエッチング耐性の異なる材料で形成された第３
の絶縁部材とを含み、さらに、前記第３の金属シリサイ
ド膜の上面上に配置され、前記第１の絶縁部材と同一材
料で形成された第４の絶縁部材と、前記第２のＭＯＳＦ
ＥＴのゲート電極及び前記第４の絶縁部材の側面を覆
い、前記第２の絶縁部材と同一材料で形成された第５の
絶縁部材と、前記第５の絶縁部材の側面を覆い、前記第
３の絶縁部材と同一材料で形成された第６の絶縁部材
と、前記第６の絶縁部材の側面を覆い、前記第１の絶縁
部材と同一材料で形成された第７の絶縁部材とを有し、
前記第１の金属シリサイド膜のゲート電極側の先端が、
前記第６の絶縁部材に接している請求項２または３に記
載の半導体装置。 - 【請求項１１】 さらに、前記第２の金属シリサイド膜
の上面上に配置された第１の絶縁部材を有し、前記埋込
部材が、前記凸部及び第１の絶縁部材の側面を覆い、前
記第１の絶縁部材と同一材料で形成された第２の絶縁部
材と、相互に対向する前記第２の絶縁部材の一方の側面
から他方の側面までを連続的に覆う第３の絶縁部材と、
前記第３の絶縁部材の表面を覆い、前記２本の凸部及び
その上の第１の絶縁部材の間を埋め込み、前記第３の絶
縁部材とはエッチングの異なる材料で形成された第４の
絶縁部材とを含み、さらに、前記第３の金属シリサイド
膜の上面上に配置され、前記第１の絶縁部材と同一材料
で形成された第５の絶縁部材と、 前記第２のＭＯＳＦＥＴのゲート電極の側面及び前記第
５の絶縁部材の側面を覆い、前記第２の絶縁部材と同一
材料で形成された第６の絶縁部材と、 前記第６の絶縁部材の側面、及び前記第２のＭＯＳＦＥ
Ｔのソース／ドレイン領域の表面のうち前記第６の絶縁
部材の側面に連続する一部の領域を、下地表面の形状に
順応して覆い、前記第３の絶縁部材と同一材料で形成さ
れた第７の絶縁部材と、 前記第７の絶縁部材の表面を覆い、前記第４の絶縁部材
と同一材料で形成された第８の絶縁部材と、 前記第８の絶縁部材の側面を覆い、前記第１の絶縁部材
と同一材料で形成された第９の絶縁部材とを有し、 前記第１の金属シリサイド膜のゲート電極側の先端が、
前記第７の絶縁部材に接している請求項２または３に記
載の半導体装置。 - 【請求項１２】 さらに、前記第２の金属シリサイド膜
の上面上に配置された第１の絶縁部材を有し、 前記埋込部材が、 前記凸部及び第１の絶縁部材の側面を覆い、前記第１の
絶縁部材と同一材料で形成された第２の絶縁部材と、 相互に対向する前記第２の絶縁部材の一方の側面から他
方の側面までを連続的に覆う第３の絶縁部材と、 前記第３の絶縁部材の表面を覆い、前記２本の凸部及び
その上の第１の絶縁部材の間を埋め込み、前記第３の絶
縁部材とはエッチング耐性の異なる材料で形成された第
４の絶縁部材とを含み、 さらに、前記第３の金属シリサイド膜の上面上に配置さ
れ、前記第１の絶縁部材と同一材料で形成された第５の
絶縁部材と、 前記第２のＭＯＳＦＥＴのゲート電極の側面及び前記第
５の絶縁部材の側面を覆い、前記第２の絶縁部材と同一
材料で形成された第６の絶縁部材と、 前記第６の絶縁部材の側面を覆い、前記第３の絶縁部材
と同一材料で形成された第７の絶縁部材と、 前記第７の絶縁部材の側面を覆い、前記第１の絶縁部材
と同一材料で形成された第８の絶縁部材とを有し、 前記第１の金属シリサイド膜のゲート電極側の先端が、
前記第７の絶縁部材に接している請求項２または３に記
載の半導体装置。 - 【請求項１３】 主表面内に第１の領域と第２の領域と
が画定された半導体基板と、 前記第１の領域内の主表面上に、ある間隔を隔てて配置
された第１および第２のゲート電極であって、該第１及
び第２のゲート電極がシリコンで形成され、前記第１の
領域内の第１の活性領域上を通過する前記第１及び第２
のゲート電極と、 前記第２の領域内に形成されたＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴのソース／ドレイン領域の表面上に形
成された第１の金属シリサイド膜と、 前記第１及び第２のゲート電極の各々の上面上に形成さ
れた第２の金属シリサイド膜と、 前記ＭＯＳＦＥＴのゲート電極の上面上に形成された第
３の金属シリサイド膜と、 前記第２の金属シリサイド膜の上に配置された第１の絶
縁部材と、 前記第１及び第２のゲート電極の側面及び前記第１の絶
縁部材の側面を覆う第２の絶縁部材と、 前記ＭＯＳＦＥＴのソース／ドレイン領域、前記第３の
金属シリサイド膜を覆い、前記第１の絶縁部材と同一材
料で形成された第３の絶縁部材であって、該第３の絶縁
部材の上面が、前記ＭＯＳＦＥＴのゲート電極に対応し
て盛り上がっている前記第３の絶縁部材とを有し、 前記第１の活性領域の表面上には、金属シリサイド膜が
形成されていない半導体装置。 - 【請求項１４】 主表面内に第１の活性領域と第２の活
性領域が画定された半導体基板を準備する工程と、 前記半導体基板の第１の活性領域上に、相互にある間隔
を隔てて、シリコンからなる第１及び第２のゲート電極
を形成するとともに、前記第２の活性領域上に、シリコ
ンからなる第３のゲート電極を形成する工程と、 前記第１〜第３のゲート電極を覆うように、主表面上に
絶縁膜を堆積する工程と、 前記第１のゲート電極と第２のゲート電極との間を埋め
尽くすように前記絶縁膜の一部が残り、かつ前記第３の
ゲート電極の側面上に前記絶縁膜の一部が残るように前
記絶縁膜を異方性エッチングし、前記第３のゲート電極
の側面を覆う前記絶縁膜の外側に第２の活性領域の表面
を露出させ、かつ前記第１〜第３の上面を露出させる工
程と、 露出した第２の活性領域の表面、及び前記第１〜第３の
ゲート電極の上面に金属シリサイド膜を形成する工程と を有する半導体装置の製造方法。 - 【請求項１５】 主表面を有するシリコン基板の表面上
にシリコン膜を堆積する工程と、 主表面の第１の領域上に前記シリコン膜が残り、第２の
領域内の活性領域上に該シリコン膜からなる第１のゲー
ト電極が残るように前記シリコン膜をパターニングする
工程と、 前記第１のゲート電極の側面を覆うサイドウォール絶縁
部材を形成する工程と、 前記第１のゲート電極の両側の活性領域内に不純物をイ
オン注入する第１イオン注入工程と、 前記サイドウォール絶縁部材の外側の前記活性領域の表
面、前記第１のゲート電極の上面、及び前記第１の領域
上に残されている前記シリコン膜の表面上に金属シリサ
イド膜を形成する工程と、 前記第１の領域上に残されている前記シリコン膜及びそ
の上の金属シリサイド膜をパターニングし、第１の領域
内の活性領域上に第２のゲート電極を残す工程と、 前記第２のゲート電極の両側の活性領域内に不純物をイ
オン注入する第２イオン注入工程とを有する半導体装置
の製造方法。 - 【請求項１６】 前記金属シリサイド膜を形成する工程
の後、さらに、該金属シリサイド膜を覆うように主表面
上に第１の絶縁膜を堆積する工程を含み、 前記シリコン膜及びその上の金属シリサイド膜をパター
ニングする工程において、前記第１の領域上に堆積した
前記第１の絶縁膜も、その下のシリコン膜と同一模様に
パターニングし、 前記第２イオン注入工程の後、さらに、主表面上の全領
域を覆う第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜を異方性エッチングし、前記第２のゲ
ート電極、その上に形成されている金属シリサイド膜及
び第１の絶縁膜の側面上に、前記第２の絶縁膜の一部を
残す工程とを有する請求項１５に記載の半導体装置の製
造方法。
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