JPH10242419A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH10242419A JPH10242419A JP9044094A JP4409497A JPH10242419A JP H10242419 A JPH10242419 A JP H10242419A JP 9044094 A JP9044094 A JP 9044094A JP 4409497 A JP4409497 A JP 4409497A JP H10242419 A JPH10242419 A JP H10242419A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
(57)【要約】
【課題】 半導体装置、特にメモリ装置の製造におい
て、データ保持特性を劣化させず、かつ工程数を減ら
す。 【解決手段】 シリコン半導体基板にゲート酸化膜とゲ
ート電極を形成し、このゲート電極の上にシリコン酸化
膜を形成する。その後、全面をシリコン窒化膜で覆い、
さらに層間酸化膜を形成する。隣合うゲート電極の間の
ソース／ドレイン領域に、シリコン窒化膜を利用したＳ
ＡＣ技術によりビット線コンタクトを形成する。また、
他のソース／ドレイン領域に、シリコン窒化膜を開孔し
てストレージノードコンタクトを形成する。
て、データ保持特性を劣化させず、かつ工程数を減ら
す。 【解決手段】 シリコン半導体基板にゲート酸化膜とゲ
ート電極を形成し、このゲート電極の上にシリコン酸化
膜を形成する。その後、全面をシリコン窒化膜で覆い、
さらに層間酸化膜を形成する。隣合うゲート電極の間の
ソース／ドレイン領域に、シリコン窒化膜を利用したＳ
ＡＣ技術によりビット線コンタクトを形成する。また、
他のソース／ドレイン領域に、シリコン窒化膜を開孔し
てストレージノードコンタクトを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に半導体メモリ装置などに適用
して効果の大きいものである。更に詳しくは、半導体装
置の活性領域上に自己整合的にコンタクトホールを形成
するセルフ・アラインド・コンタクト（ＳＡＣ：Ｓｅｌ
ｆ ＡｌｌｉｇｎｅｄＣｏｎｔａｃｔ）技術を用いた半
導体装置の構造及び製造方法に関するものであり、デー
タ保持特性の劣化を招くことのないＤＲＡＭデバイス等
が得られるものである。
その製造方法に関し、特に半導体メモリ装置などに適用
して効果の大きいものである。更に詳しくは、半導体装
置の活性領域上に自己整合的にコンタクトホールを形成
するセルフ・アラインド・コンタクト（ＳＡＣ：Ｓｅｌ
ｆ ＡｌｌｉｇｎｅｄＣｏｎｔａｃｔ）技術を用いた半
導体装置の構造及び製造方法に関するものであり、デー
タ保持特性の劣化を招くことのないＤＲＡＭデバイス等
が得られるものである。
【０００２】
【従来の技術】以下にＳＡＣ技術を用いた先行の半導体
装置の製造方法について、デザインルールが０．３μｍ
程度のＤＲＡＭの製造方法を例にして説明する。図２１
〜図４０は、先行のＤＲＡＭの製造方法とその構造を説
明するための断面図である。製造方法について説明する
と、先ず図２１を参照して、シリコン半導体基板１の全
面に熱酸化法で１００Å程度のシリコン熱酸化膜２を形
成した後、ＣＶＤ法で５００Å程度のシリコン窒化膜３
を堆積する。次に、写真製版およびエッチング技術で、
素子を作り込む領域にだけシリコン窒化膜３を残す。
装置の製造方法について、デザインルールが０．３μｍ
程度のＤＲＡＭの製造方法を例にして説明する。図２１
〜図４０は、先行のＤＲＡＭの製造方法とその構造を説
明するための断面図である。製造方法について説明する
と、先ず図２１を参照して、シリコン半導体基板１の全
面に熱酸化法で１００Å程度のシリコン熱酸化膜２を形
成した後、ＣＶＤ法で５００Å程度のシリコン窒化膜３
を堆積する。次に、写真製版およびエッチング技術で、
素子を作り込む領域にだけシリコン窒化膜３を残す。
【０００３】次に、図２２を参照して、窒化膜３の間に
熱酸化法で３０００Å程度の熱酸化膜４を選択的に形成
して素子分離酸化膜とし、窒化膜３を除去して素子形成
領域をつくる。図中、左半分がメモリセル部Ａで、右半
分が周辺回路部Ｂとなる。次に、熱酸化法でトランジス
タのゲート酸化膜となる熱酸化膜５を９０Å程度形成す
る。その後、リン（Ｐ）が５×１０20個／ｃｍ3程度ド
ープされたリンドープトポリシリコン６とタングステン
シリサイド（ＷＳｉ2）７をＣＶＤ法で５００Å程度ず
つ堆積し、二層膜８（以下、必要に応じてポリサイドと
略称する）を形成する。更にＣＶＤ法でシリコン窒化膜
２７を１０００Å程度堆積する。このシリコン窒化膜２
７はポリサイドゲート形成時のエッチングマスクと、Ｓ
ＡＣ開孔時のエッチングのストッパーの役割をする。な
お、図２２以降では、半導体基板１の符号の表示を省略
している。
熱酸化法で３０００Å程度の熱酸化膜４を選択的に形成
して素子分離酸化膜とし、窒化膜３を除去して素子形成
領域をつくる。図中、左半分がメモリセル部Ａで、右半
分が周辺回路部Ｂとなる。次に、熱酸化法でトランジス
タのゲート酸化膜となる熱酸化膜５を９０Å程度形成す
る。その後、リン（Ｐ）が５×１０20個／ｃｍ3程度ド
ープされたリンドープトポリシリコン６とタングステン
シリサイド（ＷＳｉ2）７をＣＶＤ法で５００Å程度ず
つ堆積し、二層膜８（以下、必要に応じてポリサイドと
略称する）を形成する。更にＣＶＤ法でシリコン窒化膜
２７を１０００Å程度堆積する。このシリコン窒化膜２
７はポリサイドゲート形成時のエッチングマスクと、Ｓ
ＡＣ開孔時のエッチングのストッパーの役割をする。な
お、図２２以降では、半導体基板１の符号の表示を省略
している。
【０００４】図２３を参照して、写真製版および窒化膜
異方性エッチング技術で所望の部分だけ窒化膜２７を残
し、更に窒化膜２７をマスクにしてポリサイド８を異方
性エッチングしてゲート長０．３μｍ程度のゲート電極
８を形成する。このとき、ポリサイドエッチは、ゲート
酸化膜５の上でストップさせる。続いて、イオン注入技
術でゲート電極８および素子分離酸化膜４に対して自己
整合的にリンイオンを１×１０13個／ｃｍ2程度注入し
て、ＭＯＳトランジスタの薄いソース／ドレイン領域、
いわゆるｎ-ソース／ドレイン領域１０ａ，１０ｂ，１
０ｃ，１０ｄを形成する。図中、ソース／ドレイン領域
１０ａには後の工程でコンタクトホールを介してビット
線が接続され、ソース／ドレイン領域１０ｂには後の工
程で別のコンタクトホールを介してキャパシタ下部電極
が接続される。
異方性エッチング技術で所望の部分だけ窒化膜２７を残
し、更に窒化膜２７をマスクにしてポリサイド８を異方
性エッチングしてゲート長０．３μｍ程度のゲート電極
８を形成する。このとき、ポリサイドエッチは、ゲート
酸化膜５の上でストップさせる。続いて、イオン注入技
術でゲート電極８および素子分離酸化膜４に対して自己
整合的にリンイオンを１×１０13個／ｃｍ2程度注入し
て、ＭＯＳトランジスタの薄いソース／ドレイン領域、
いわゆるｎ-ソース／ドレイン領域１０ａ，１０ｂ，１
０ｃ，１０ｄを形成する。図中、ソース／ドレイン領域
１０ａには後の工程でコンタクトホールを介してビット
線が接続され、ソース／ドレイン領域１０ｂには後の工
程で別のコンタクトホールを介してキャパシタ下部電極
が接続される。
【０００５】図２４を参照して、ＣＶＤ法でシリコン窒
化膜１１を８００Å程度堆積する。この窒化膜１１はＬ
ＤＤ構造を有するトランジスタのサイドウォールの役割
をする。図２５を参照して、異方性窒化膜エッチング技
術でゲート電極８の側壁に窒化膜のサイドウォール１１
ａを形成する。この時サイドウォール幅Ｗ１は８００Å
程度となる。このとき、薄いゲート酸化膜５は、窒化膜
エッチングのストッパーにはならず、オーバーエッチン
グで容易に除去され、ソース／ドレイン領域１０ａ，１
０ｂが露出する。
化膜１１を８００Å程度堆積する。この窒化膜１１はＬ
ＤＤ構造を有するトランジスタのサイドウォールの役割
をする。図２５を参照して、異方性窒化膜エッチング技
術でゲート電極８の側壁に窒化膜のサイドウォール１１
ａを形成する。この時サイドウォール幅Ｗ１は８００Å
程度となる。このとき、薄いゲート酸化膜５は、窒化膜
エッチングのストッパーにはならず、オーバーエッチン
グで容易に除去され、ソース／ドレイン領域１０ａ，１
０ｂが露出する。
【０００６】図２６を参照して、写真製版技術でメモリ
セル部Ａをレジスト１２で覆い、イオン注入技術でゲー
ト電極８、素子分離酸化膜４および窒化膜サイドウォー
ル１１ａに対して自己整合的にヒ素イオンを５×１０15
個／ｃｍ2程度注入して、ＭＯＳトランジスタの濃いソ
ース／ドレイン領域、いわゆるｎ+ソース／ドレイン領
域１３を形成する。このときメモリセル部Ａはレジスト
１２で覆い、ｎ+ソース／ドレイン領域を形成しないよ
うにする。メモリセル部Ａにｎ+ソース／ドレイン領域
を形成すると、接合リーク電流が増加しデータ保持特性
が劣化するため、メモリセル部には薄いｎ-ソース／ド
レイン領域のみを形成する。
セル部Ａをレジスト１２で覆い、イオン注入技術でゲー
ト電極８、素子分離酸化膜４および窒化膜サイドウォー
ル１１ａに対して自己整合的にヒ素イオンを５×１０15
個／ｃｍ2程度注入して、ＭＯＳトランジスタの濃いソ
ース／ドレイン領域、いわゆるｎ+ソース／ドレイン領
域１３を形成する。このときメモリセル部Ａはレジスト
１２で覆い、ｎ+ソース／ドレイン領域を形成しないよ
うにする。メモリセル部Ａにｎ+ソース／ドレイン領域
を形成すると、接合リーク電流が増加しデータ保持特性
が劣化するため、メモリセル部には薄いｎ-ソース／ド
レイン領域のみを形成する。
【０００７】図２７を参照して、メモリセル部Ａのレジ
スト１２を除去し、ＣＶＤ法でボロンやリンを含んだ酸
化膜（以下ＢＰＳＧと略称する）を４０００Å程度堆積
して層間絶縁膜１４を形成する。この場合、ＴＥＯＳ酸
化膜などの特にボロンやリンを含まない酸化膜を用いる
ことは適切ではない。ボロンやリンを含まない酸化膜
は、ＳＡＣ開孔時エッチングストッパーの窒化膜とのエ
ッチングの選択比が小さいためである。
スト１２を除去し、ＣＶＤ法でボロンやリンを含んだ酸
化膜（以下ＢＰＳＧと略称する）を４０００Å程度堆積
して層間絶縁膜１４を形成する。この場合、ＴＥＯＳ酸
化膜などの特にボロンやリンを含まない酸化膜を用いる
ことは適切ではない。ボロンやリンを含まない酸化膜
は、ＳＡＣ開孔時エッチングストッパーの窒化膜とのエ
ッチングの選択比が小さいためである。
【０００８】図２８を参照して、窒素雰囲気中で８５０
℃程度の熱処理を２０分程度施しＢＰＳＧを熱だれさせ
て層間絶縁膜１４を平坦なものにする。この時ゲート電
極８の間のＳＡＣを形成する部分の酸化膜１４の厚さｔ
１は約６０００Å程度になる。図２９を参照して、写真
製版および異方性酸化膜ドライエッチング技術でメモリ
セル部Ａのソース／ドレイン１０ａの上と、周辺回路部
Ｂのソース／ドレイン１０ｃの上に、ビット線と活性領
域を接続するための、直径０．３μｍ程度の、ビット線
コンタクトホール１５を形成する。この時オーバーエッ
チング量を３０％として９０００Å相当のＢＰＳＧをエ
ッチングすると、窒化膜のエッチング速度はＢＰＳＧの
約１／２０程度なので、メモリセル部のソース／ドレイ
ン１０ａの上の窒化膜２７は２５０Å程度の厚さｔ２が
エッチングされることになる。
℃程度の熱処理を２０分程度施しＢＰＳＧを熱だれさせ
て層間絶縁膜１４を平坦なものにする。この時ゲート電
極８の間のＳＡＣを形成する部分の酸化膜１４の厚さｔ
１は約６０００Å程度になる。図２９を参照して、写真
製版および異方性酸化膜ドライエッチング技術でメモリ
セル部Ａのソース／ドレイン１０ａの上と、周辺回路部
Ｂのソース／ドレイン１０ｃの上に、ビット線と活性領
域を接続するための、直径０．３μｍ程度の、ビット線
コンタクトホール１５を形成する。この時オーバーエッ
チング量を３０％として９０００Å相当のＢＰＳＧをエ
ッチングすると、窒化膜のエッチング速度はＢＰＳＧの
約１／２０程度なので、メモリセル部のソース／ドレイ
ン１０ａの上の窒化膜２７は２５０Å程度の厚さｔ２が
エッチングされることになる。
【０００９】図３０を参照して、ゲート電極８と同様
に、リンドープトポリシリコン１６とタングステンシリ
サイド（ＷＳｉ2）１７からなるポリサイド１８をＣＶ
Ｄ法で堆積してビット線コンタクトホールを埋めた後、
写真製版および異方性ドライエッチング技術で所望のパ
ターンを形成する。このポリサイド配線１８の線幅Ｗ２
は０．３〜０．５μｍ程度で、これはＤＲＡＭのビット
線となり、それぞれビット線コンタクトホール１５を介
してソース／ドレイン領域１０ａ，１０ｃに接続され
る。図３１を参照して、ＣＶＤ法で３０００Å程度のシ
リコン酸化膜を堆積して層間絶縁膜１９を形成する。
に、リンドープトポリシリコン１６とタングステンシリ
サイド（ＷＳｉ2）１７からなるポリサイド１８をＣＶ
Ｄ法で堆積してビット線コンタクトホールを埋めた後、
写真製版および異方性ドライエッチング技術で所望のパ
ターンを形成する。このポリサイド配線１８の線幅Ｗ２
は０．３〜０．５μｍ程度で、これはＤＲＡＭのビット
線となり、それぞれビット線コンタクトホール１５を介
してソース／ドレイン領域１０ａ，１０ｃに接続され
る。図３１を参照して、ＣＶＤ法で３０００Å程度のシ
リコン酸化膜を堆積して層間絶縁膜１９を形成する。
【００１０】図３２を参照して、写真製版および異方性
酸化膜ドライエッチング技術でメモリセル部のソース／
ドレイン１０ｂの上に、直径０．３μｍ程度のストレー
ジノード・コンタクトホール２０を形成する。これはキ
ャパシタ下部電極（以下ストレージノードと称する）と
活性領域１０ｂを接続するためのコンタクトホールであ
る。図３３を参照して、リンが５×１０20個／ｃｍ3程
度ドープされたリンドープトポリシリコンを７０００Å
程度ＣＶＤ法で堆積した後、写真製版および異方性ドラ
イエッチング技術で所望の部分だけリンドープトポリシ
リコンを残してストレージノード２１を形成する。スト
レージノード２１の間の間隔Ｗ３は、ストレージノード
２１の表面積を大きくするために出来る限り狭く０．２
５μｍ程度にする。また、ストレージノード２１は、ス
トレージノードコンタクトホール２０を介してメモリセ
ル部Ａのｎ-ソース／ドレイン領域１０ｂに接続され
る。
酸化膜ドライエッチング技術でメモリセル部のソース／
ドレイン１０ｂの上に、直径０．３μｍ程度のストレー
ジノード・コンタクトホール２０を形成する。これはキ
ャパシタ下部電極（以下ストレージノードと称する）と
活性領域１０ｂを接続するためのコンタクトホールであ
る。図３３を参照して、リンが５×１０20個／ｃｍ3程
度ドープされたリンドープトポリシリコンを７０００Å
程度ＣＶＤ法で堆積した後、写真製版および異方性ドラ
イエッチング技術で所望の部分だけリンドープトポリシ
リコンを残してストレージノード２１を形成する。スト
レージノード２１の間の間隔Ｗ３は、ストレージノード
２１の表面積を大きくするために出来る限り狭く０．２
５μｍ程度にする。また、ストレージノード２１は、ス
トレージノードコンタクトホール２０を介してメモリセ
ル部Ａのｎ-ソース／ドレイン領域１０ｂに接続され
る。
【００１１】図３４を参照して、ＣＶＤ法でキャパシタ
誘電膜となる窒化膜２２と、キャパシタ上部電極（以下
セルプレートと称する）２３となる、リンが５×１０20
個／ｃｍ3程度ドープされたリンドープトポリシリコン
をそれぞれ６０Å／１０００Å程度連続して堆積する。
写真製版および異方性ドライエッチング技術でメモリセ
ル部Ａ以外のリンドープトポリシリコン２３を除去して
セルプレート２３を形成しキャパシタが完成する。図３
５を参照して、ＣＶＤ法で、ＢＰＳＧを５０００Å程度
堆積して層間絶縁膜２４を形成する。
誘電膜となる窒化膜２２と、キャパシタ上部電極（以下
セルプレートと称する）２３となる、リンが５×１０20
個／ｃｍ3程度ドープされたリンドープトポリシリコン
をそれぞれ６０Å／１０００Å程度連続して堆積する。
写真製版および異方性ドライエッチング技術でメモリセ
ル部Ａ以外のリンドープトポリシリコン２３を除去して
セルプレート２３を形成しキャパシタが完成する。図３
５を参照して、ＣＶＤ法で、ＢＰＳＧを５０００Å程度
堆積して層間絶縁膜２４を形成する。
【００１２】図３６を参照して、層間絶縁膜１４と同様
に、窒素雰囲気で８５０℃程度の熱処理を約３０分施し
層間絶縁膜２４の表面形状を滑らかなものにする。図３
７を参照して、写真製版および異方性酸化膜ドライエッ
チング技術で、周辺回路部Ｂのソース／ドレイン１０ｄ
の上、及び周辺回路部Ｂに形成したビット線１８の上
に、それぞれ直径０．３〜０．４μｍ程度のコンタクト
ホール２５ａを形成する。この時周辺回路部Ｂのゲート
電極８へのコンタクトは、ゲート電極８の上に窒化膜２
７があるため酸化膜エッチングが窒化膜２７の上でスト
ップしてしまうので同時には形成できない。
に、窒素雰囲気で８５０℃程度の熱処理を約３０分施し
層間絶縁膜２４の表面形状を滑らかなものにする。図３
７を参照して、写真製版および異方性酸化膜ドライエッ
チング技術で、周辺回路部Ｂのソース／ドレイン１０ｄ
の上、及び周辺回路部Ｂに形成したビット線１８の上
に、それぞれ直径０．３〜０．４μｍ程度のコンタクト
ホール２５ａを形成する。この時周辺回路部Ｂのゲート
電極８へのコンタクトは、ゲート電極８の上に窒化膜２
７があるため酸化膜エッチングが窒化膜２７の上でスト
ップしてしまうので同時には形成できない。
【００１３】図３８を参照して、周辺回路部Ｂのゲート
電極８の上にゲートコンタクトホール２５ｂを形成す
る。ここでは異方性酸化膜ドライエッチング技術で一旦
窒化膜２７の上まで開孔する。図３９を参照して、続い
てゲートコンタクトホール２５ｂから窒化膜エッチング
を行なって、窒化膜２７に開孔を設け、ゲート電極８の
上面を露出させる。図４０を参照して、スパッタ法でア
ルミ２６を５０００Å程度堆積してコンタクトホール２
５ａ，２５ｂを埋めた後、写真製版および異方性ドライ
エッチング技術で所望の部分を残して線幅０．４μｍ程
度のアルミ配線２６を形成する。
電極８の上にゲートコンタクトホール２５ｂを形成す
る。ここでは異方性酸化膜ドライエッチング技術で一旦
窒化膜２７の上まで開孔する。図３９を参照して、続い
てゲートコンタクトホール２５ｂから窒化膜エッチング
を行なって、窒化膜２７に開孔を設け、ゲート電極８の
上面を露出させる。図４０を参照して、スパッタ法でア
ルミ２６を５０００Å程度堆積してコンタクトホール２
５ａ，２５ｂを埋めた後、写真製版および異方性ドライ
エッチング技術で所望の部分を残して線幅０．４μｍ程
度のアルミ配線２６を形成する。
【００１４】
【発明が解決しようとする課題】以上がＳＡＣ技術を用
いた先行のＤＲＡＭの製造方法である。この方法では図
２５の窒化膜サイドウォール１１ａを形成する異方性窒
化膜エッチングの工程で、メモリセル部Ａにおいて、ス
トレージノードコンタクトホール２０が形成され、スト
レージノード２１とのコンタクトがとられるソース／ド
レイン領域１０ｂがエッチングによりダメージを受け、
データ保持特性を著しく劣化させてしまう。
いた先行のＤＲＡＭの製造方法である。この方法では図
２５の窒化膜サイドウォール１１ａを形成する異方性窒
化膜エッチングの工程で、メモリセル部Ａにおいて、ス
トレージノードコンタクトホール２０が形成され、スト
レージノード２１とのコンタクトがとられるソース／ド
レイン領域１０ｂがエッチングによりダメージを受け、
データ保持特性を著しく劣化させてしまう。
【００１５】また、周辺回路部Ｂでは、ゲート電極８の
上にシリコン窒化膜２７があるため、ソース／ドレイン
領域１０ｄ及びビット線１８の上にコンタクトホール２
５ａを形成する工程と、ゲート電極８上にコンタクトホ
ール２５ｂを設ける工程と、コンタクトホールの形成が
二回必要となる。
上にシリコン窒化膜２７があるため、ソース／ドレイン
領域１０ｄ及びビット線１８の上にコンタクトホール２
５ａを形成する工程と、ゲート電極８上にコンタクトホ
ール２５ｂを設ける工程と、コンタクトホールの形成が
二回必要となる。
【００１６】この発明はこのような先行の技術の欠点を
克服して、データ保持特性の劣化を招くことがなく、か
つ工程数を減らすことができる、ＳＡＣ技術による半導
体装置とその製造方法を提供しようとするものである。
克服して、データ保持特性の劣化を招くことがなく、か
つ工程数を減らすことができる、ＳＡＣ技術による半導
体装置とその製造方法を提供しようとするものである。
【００１７】
【課題を解決するための手段】この発明による半導体装
置の製造方法は、シリコン半導体基板の主表面に第１の
絶縁膜を形成する工程と、この第１の絶縁膜の上に第１
の導電層を形成する工程と、この第１の絶縁層の上にシ
リコン酸化膜を形成する工程と、上記シリコン酸化膜及
び上記第１の導電層をパターニングして上面に酸化膜を
有する複数のゲート電極を形成する工程と、上記ゲート
電極の間の上記半導体基板の主表面に不純物を導入して
複数の活性領域を形成する工程と、上記第１の絶縁膜及
び上記ゲート電極を含む上記半導体基板の全面にシリコ
ン窒化膜を形成する工程と、このシリコン窒化膜の上に
第２の絶縁膜を形成する工程と、上記複数のゲート電極
のうち選択された隣り合うのゲート電極の間で上記第２
の絶縁膜に開孔を設ける工程と、上記隣り合うゲート電
極のそれぞれ側面のシリコン窒化膜の間において上記開
孔から上記第１の絶縁膜の上のシリコン窒化膜及び上記
第１の絶縁膜に開孔を設け、上記半導体基板の上記活性
領域に至るコンタクトを形成する工程とを含むことを特
徴とするものである。
置の製造方法は、シリコン半導体基板の主表面に第１の
絶縁膜を形成する工程と、この第１の絶縁膜の上に第１
の導電層を形成する工程と、この第１の絶縁層の上にシ
リコン酸化膜を形成する工程と、上記シリコン酸化膜及
び上記第１の導電層をパターニングして上面に酸化膜を
有する複数のゲート電極を形成する工程と、上記ゲート
電極の間の上記半導体基板の主表面に不純物を導入して
複数の活性領域を形成する工程と、上記第１の絶縁膜及
び上記ゲート電極を含む上記半導体基板の全面にシリコ
ン窒化膜を形成する工程と、このシリコン窒化膜の上に
第２の絶縁膜を形成する工程と、上記複数のゲート電極
のうち選択された隣り合うのゲート電極の間で上記第２
の絶縁膜に開孔を設ける工程と、上記隣り合うゲート電
極のそれぞれ側面のシリコン窒化膜の間において上記開
孔から上記第１の絶縁膜の上のシリコン窒化膜及び上記
第１の絶縁膜に開孔を設け、上記半導体基板の上記活性
領域に至るコンタクトを形成する工程とを含むことを特
徴とするものである。
【００１８】また、この発明による半導体装置の製造方
法は、シリコン半導体基板の主表面に第１の絶縁膜を形
成する工程と、この第１の絶縁膜の上に第１の導電膜を
形成する工程と、この第１の導電膜の上にシリコン酸化
膜を形成する工程と、上記シリコン酸化膜及び上記第１
の導電膜をパターニングして上面にシリコン酸化膜を有
する複数のゲート電極を形成する工程と、上記ゲート電
極の間の上記半導体基板の主表面に不純物を導入して複
数の活性領域を形成する工程と、上記第１の絶縁膜及び
上記ゲート電極を含む上記半導体基板の全面にシリコン
窒化膜を形成する工程と、上記シリコン窒化膜を異方性
エッチングして上記ゲート電極の側面にシリコン窒素化
膜の側壁を形成する工程と、上記ゲート電極の上記シリ
コン酸化膜及びシリコン窒化膜側壁を含む上記半導体基
板の上の全面に第２の絶縁膜を形成する工程と、上記ゲ
ート電極の上において上記第２の絶縁膜と上記シリコン
酸化膜とに開孔を設け上記ゲート電極に至るコンタクト
を形成すると同時に、上記半導体基板の活性領域の上に
おいて上記第２の絶縁膜に開孔を設け上記活性領域に至
るコンタクトを形成する工程とを含むことを特徴とする
ものである。
法は、シリコン半導体基板の主表面に第１の絶縁膜を形
成する工程と、この第１の絶縁膜の上に第１の導電膜を
形成する工程と、この第１の導電膜の上にシリコン酸化
膜を形成する工程と、上記シリコン酸化膜及び上記第１
の導電膜をパターニングして上面にシリコン酸化膜を有
する複数のゲート電極を形成する工程と、上記ゲート電
極の間の上記半導体基板の主表面に不純物を導入して複
数の活性領域を形成する工程と、上記第１の絶縁膜及び
上記ゲート電極を含む上記半導体基板の全面にシリコン
窒化膜を形成する工程と、上記シリコン窒化膜を異方性
エッチングして上記ゲート電極の側面にシリコン窒素化
膜の側壁を形成する工程と、上記ゲート電極の上記シリ
コン酸化膜及びシリコン窒化膜側壁を含む上記半導体基
板の上の全面に第２の絶縁膜を形成する工程と、上記ゲ
ート電極の上において上記第２の絶縁膜と上記シリコン
酸化膜とに開孔を設け上記ゲート電極に至るコンタクト
を形成すると同時に、上記半導体基板の活性領域の上に
おいて上記第２の絶縁膜に開孔を設け上記活性領域に至
るコンタクトを形成する工程とを含むことを特徴とする
ものである。
【００１９】また、この発明による半導体装置の製造方
法は、メモリセル形成部と周辺回路形成部とを含むシリ
コン半導体基板の主表面に第１の絶縁膜を形成する工程
と、この第１の絶縁膜の上に第１の導電層を形成する工
程と、この第１の絶縁層の上にシリコン酸化膜を形成す
る工程と、上記シリコン酸化膜及び上記第１の導電層を
パターニングして上面にシリコン酸化膜を有する複数の
ゲート電極を形成する工程と、上記ゲート電極の間の上
記半導体基板の主表面に不純物を導入して複数の活性領
域を形成する工程と、上記第１の絶縁膜及び上記ゲート
電極を含む上記半導体基板の全面にシリコン窒化膜を形
成する工程と、上記半導体基板の周辺回路形成部におい
て上記シリコン窒化膜を異方性エッチングして上記ゲー
ト電極の側面にシリコン窒化膜の側壁を形成する工程
と、上記メモリセル形成部における上記シリコン窒化膜
及び上記周辺回路形成部の上記ゲート電極の上記シリコ
ン酸化膜及びシリコン窒化膜側壁を含む上記半導体基板
の上の全面に同時に第２の絶縁膜を形成する工程と、上
記メモリセル形成部において、上記複数のゲート電極の
うち選択された各一対のゲート電極の間で上記第２の絶
縁膜に開孔を設ける工程と、上記メモリセル形成部にお
いて、上記開孔から上記シリコン窒化膜及び上記第１の
絶縁膜に開孔を設け、上記半導体基板の上記活性領域に
至るコンタクトを形成する工程と、上記周辺回路形成部
において、上記ゲート電極の上で上記第２の絶縁膜と上
記シリコン酸化膜とに開孔を設け上記ゲート電極に至る
コンタクトを形成すると同時に、上記半導体基板の活性
領域の上で上記第２の絶縁膜に開孔を設け上記活性領域
に至るコンタクトを形成する工程とを含むことを特徴と
するものである。
法は、メモリセル形成部と周辺回路形成部とを含むシリ
コン半導体基板の主表面に第１の絶縁膜を形成する工程
と、この第１の絶縁膜の上に第１の導電層を形成する工
程と、この第１の絶縁層の上にシリコン酸化膜を形成す
る工程と、上記シリコン酸化膜及び上記第１の導電層を
パターニングして上面にシリコン酸化膜を有する複数の
ゲート電極を形成する工程と、上記ゲート電極の間の上
記半導体基板の主表面に不純物を導入して複数の活性領
域を形成する工程と、上記第１の絶縁膜及び上記ゲート
電極を含む上記半導体基板の全面にシリコン窒化膜を形
成する工程と、上記半導体基板の周辺回路形成部におい
て上記シリコン窒化膜を異方性エッチングして上記ゲー
ト電極の側面にシリコン窒化膜の側壁を形成する工程
と、上記メモリセル形成部における上記シリコン窒化膜
及び上記周辺回路形成部の上記ゲート電極の上記シリコ
ン酸化膜及びシリコン窒化膜側壁を含む上記半導体基板
の上の全面に同時に第２の絶縁膜を形成する工程と、上
記メモリセル形成部において、上記複数のゲート電極の
うち選択された各一対のゲート電極の間で上記第２の絶
縁膜に開孔を設ける工程と、上記メモリセル形成部にお
いて、上記開孔から上記シリコン窒化膜及び上記第１の
絶縁膜に開孔を設け、上記半導体基板の上記活性領域に
至るコンタクトを形成する工程と、上記周辺回路形成部
において、上記ゲート電極の上で上記第２の絶縁膜と上
記シリコン酸化膜とに開孔を設け上記ゲート電極に至る
コンタクトを形成すると同時に、上記半導体基板の活性
領域の上で上記第２の絶縁膜に開孔を設け上記活性領域
に至るコンタクトを形成する工程とを含むことを特徴と
するものである。
【００２０】また、この発明による半導体装置の製造方
法は、上記第２の絶縁膜をシリコン酸化膜で形成したこ
とを特徴とするものである。また、この発明による半導
体装置の製造方法は、上記際１の絶縁膜をシリコン酸化
膜で形成したことを特徴とするものである。
法は、上記第２の絶縁膜をシリコン酸化膜で形成したこ
とを特徴とするものである。また、この発明による半導
体装置の製造方法は、上記際１の絶縁膜をシリコン酸化
膜で形成したことを特徴とするものである。
【００２１】次に、この発明による半導体装置は、半導
体基板の主表面に形成された複数の活性領域と、上記複
数の活性領域のうち各一対の活性領域の間に形成された
第１の絶縁膜と、この第１の絶縁膜の上に形成された第
１の導電膜と、この第１の導電膜の上に形成されたシリ
コン酸化膜と、このシリコン酸化膜及び上記第１の導電
膜の側面を覆うように上記半導体基板の全面に形成され
たシリコン窒化膜と、このシリコン窒化膜の上に形成さ
れた第２の絶縁膜と、隣り合う上記ゲート電極の間にお
いて各ゲート電極の側面のシリコン窒化膜の間で上記第
２の絶縁膜と上記第１の絶縁膜の上のシリコン窒化膜と
上記第１の絶縁膜とを貫通して上記活性領域に至るコン
タクトとを備えたことを特徴とするものである。
体基板の主表面に形成された複数の活性領域と、上記複
数の活性領域のうち各一対の活性領域の間に形成された
第１の絶縁膜と、この第１の絶縁膜の上に形成された第
１の導電膜と、この第１の導電膜の上に形成されたシリ
コン酸化膜と、このシリコン酸化膜及び上記第１の導電
膜の側面を覆うように上記半導体基板の全面に形成され
たシリコン窒化膜と、このシリコン窒化膜の上に形成さ
れた第２の絶縁膜と、隣り合う上記ゲート電極の間にお
いて各ゲート電極の側面のシリコン窒化膜の間で上記第
２の絶縁膜と上記第１の絶縁膜の上のシリコン窒化膜と
上記第１の絶縁膜とを貫通して上記活性領域に至るコン
タクトとを備えたことを特徴とするものである。
【００２２】また、この発明による半導体装置は、半導
体基板の主表面に形成された複数の活性領域と、上記複
数の活性領域のうち各一対の活性領域の間に形成された
第１の絶縁膜と、この第１の絶縁膜の上に形成された第
１の導電膜と、この第１の導電膜の上に形成されたシリ
コン酸化膜と、上記第１の導電膜の側面に形成されたシ
リコン窒化膜と、上記シリコン酸化膜およびシリコン窒
化膜を覆うように上記半導体基板の全面に形成された第
２の絶縁膜と、上記ゲート電極の上で上記第２の絶縁膜
と上記シリコン酸化膜とを貫通して上記ゲート電極に至
るコンタクトと、上記活性領域の上で上記第２の絶縁膜
と上記第１の絶縁膜とを貫通して上記活性領域に至るコ
ンタクトとを備えたことを特徴とするものである。
体基板の主表面に形成された複数の活性領域と、上記複
数の活性領域のうち各一対の活性領域の間に形成された
第１の絶縁膜と、この第１の絶縁膜の上に形成された第
１の導電膜と、この第１の導電膜の上に形成されたシリ
コン酸化膜と、上記第１の導電膜の側面に形成されたシ
リコン窒化膜と、上記シリコン酸化膜およびシリコン窒
化膜を覆うように上記半導体基板の全面に形成された第
２の絶縁膜と、上記ゲート電極の上で上記第２の絶縁膜
と上記シリコン酸化膜とを貫通して上記ゲート電極に至
るコンタクトと、上記活性領域の上で上記第２の絶縁膜
と上記第１の絶縁膜とを貫通して上記活性領域に至るコ
ンタクトとを備えたことを特徴とするものである。
【００２３】また、この発明による半導体装置は、メモ
リセル部と周辺回路部とを有する半導体基板の主表面に
形成された複数の活性領域と、上記複数の活性領域のう
ち各一対の活性領域の間に形成された第１の絶縁膜と、
この第１の絶縁膜の上に形成された第１の導電膜と、こ
の第１の導電膜の上に形成されたシリコン酸化膜とを備
え、さらに上記メモリセル部において、上記シリコン酸
化膜及び上記第１の導電膜の側面を覆うように上記半導
体基板の全面に形成されたシリコン窒化膜と、このシリ
コン窒化膜の上に形成された第２の絶縁膜と、隣り合う
上記ゲート電極の間において各ゲート電極の側面のシリ
コン窒化膜の間で上記第２の絶縁膜と上記第１の絶縁膜
の上のシリコン窒化膜と上記第１の絶縁膜とを貫通して
上記活性領域に至るコンタクトとを備え、かつ上記周辺
回路部において、上記第１の導電膜の側面に形成された
シリコン窒化膜と、上記シリコン酸化膜および上記シリ
コン窒化膜を覆うように上記半導体基板の全面に形成さ
れた第２の絶縁膜と、上記のゲート電極の上で上記第２
の絶縁膜と上記シリコン酸化膜とを貫通して上記ゲート
電極に至るコンタクトと、上記活性領域の上で上記第２
の絶縁膜と上記第１の絶縁膜とを貫通して上記活性領域
に至るコンタクトとを備えたことを特徴とするものであ
る。
リセル部と周辺回路部とを有する半導体基板の主表面に
形成された複数の活性領域と、上記複数の活性領域のう
ち各一対の活性領域の間に形成された第１の絶縁膜と、
この第１の絶縁膜の上に形成された第１の導電膜と、こ
の第１の導電膜の上に形成されたシリコン酸化膜とを備
え、さらに上記メモリセル部において、上記シリコン酸
化膜及び上記第１の導電膜の側面を覆うように上記半導
体基板の全面に形成されたシリコン窒化膜と、このシリ
コン窒化膜の上に形成された第２の絶縁膜と、隣り合う
上記ゲート電極の間において各ゲート電極の側面のシリ
コン窒化膜の間で上記第２の絶縁膜と上記第１の絶縁膜
の上のシリコン窒化膜と上記第１の絶縁膜とを貫通して
上記活性領域に至るコンタクトとを備え、かつ上記周辺
回路部において、上記第１の導電膜の側面に形成された
シリコン窒化膜と、上記シリコン酸化膜および上記シリ
コン窒化膜を覆うように上記半導体基板の全面に形成さ
れた第２の絶縁膜と、上記のゲート電極の上で上記第２
の絶縁膜と上記シリコン酸化膜とを貫通して上記ゲート
電極に至るコンタクトと、上記活性領域の上で上記第２
の絶縁膜と上記第１の絶縁膜とを貫通して上記活性領域
に至るコンタクトとを備えたことを特徴とするものであ
る。
【００２４】また、この発明による半導体装置は、上記
活性領域をＭＯＳトランジスタのソース／ドレインとし
て形成したことを特徴とするものである。また、この発
明による半導体装置は、上記メモリセル部における上記
コンタクトを、メモリセルのビット線とのコンタクトま
たはストレージノードとのコンタクトとして形成したこ
とを特徴とするものである。また、この発明による半導
体装置は、上記の半導体装置の製造方法によって製造し
たことを特徴とするものである。
活性領域をＭＯＳトランジスタのソース／ドレインとし
て形成したことを特徴とするものである。また、この発
明による半導体装置は、上記メモリセル部における上記
コンタクトを、メモリセルのビット線とのコンタクトま
たはストレージノードとのコンタクトとして形成したこ
とを特徴とするものである。また、この発明による半導
体装置は、上記の半導体装置の製造方法によって製造し
たことを特徴とするものである。
【００２５】
実施の形態１．以下にこの発明の実施の形態１による半
導体装置及びその製造方法を、デザインルールが０．３
μｍ程度のＤＲＡＭの製造方法と、その製造方法によっ
て製造されたＤＲＡＭを例にして説明する。図１〜図２
０は、この実施の形態によるＤＲＡＭの製造方法とその
構造を説明するための断面図である。先ず製造方法から
説明する。先ず、図１を参照して、シリコン半導体基板
１の全面に熱酸化法で１００Å程度のシリコン熱酸化膜
２を形成する。次に、ＣＶＤ法で５００Å程度のシリコ
ン窒化膜３を堆積する。
導体装置及びその製造方法を、デザインルールが０．３
μｍ程度のＤＲＡＭの製造方法と、その製造方法によっ
て製造されたＤＲＡＭを例にして説明する。図１〜図２
０は、この実施の形態によるＤＲＡＭの製造方法とその
構造を説明するための断面図である。先ず製造方法から
説明する。先ず、図１を参照して、シリコン半導体基板
１の全面に熱酸化法で１００Å程度のシリコン熱酸化膜
２を形成する。次に、ＣＶＤ法で５００Å程度のシリコ
ン窒化膜３を堆積する。
【００２６】図２を参照して、写真製版およびエッチン
グ技術で、メモリセル部或いは周辺回路部としての各素
子を作り込む領域にだけ窒化膜３を残す。図３を参照し
て、熱酸化法で３０００Å程度のシリコン熱酸化膜を選
択的に形成して素子分離酸化膜４とした後、窒化膜３を
除去してメモリセル部及び周辺回路部の素子形成領域を
つくる。図中左半分をメモリセル部Ａとし、右半分を周
辺回路部Ｂとする。
グ技術で、メモリセル部或いは周辺回路部としての各素
子を作り込む領域にだけ窒化膜３を残す。図３を参照し
て、熱酸化法で３０００Å程度のシリコン熱酸化膜を選
択的に形成して素子分離酸化膜４とした後、窒化膜３を
除去してメモリセル部及び周辺回路部の素子形成領域を
つくる。図中左半分をメモリセル部Ａとし、右半分を周
辺回路部Ｂとする。
【００２７】図４を参照して、熱酸化法でトランジスタ
のゲート酸化膜となるシリコン熱酸化膜５（第１の絶縁
膜）を９０Å程度形成する。その後、リンが５×１０20
個／ｃｍ3程度ドープされたリンドープトポリシリコン
６とタングステンシリサイド（ＷＳｉ2）７をＣＶＤ法
で５００Å程度ずつ堆積し、いわゆるポリサイドの二層
膜８（第１の導電膜）（以下、必要に応じてポリサイド
と称する）を形成する。更にＣＶＤ法でシリコン酸化膜
９を１０００Å程度堆積する。なお、図４以降は、簡略
のため半導体基板１の符号の表示を省略する。
のゲート酸化膜となるシリコン熱酸化膜５（第１の絶縁
膜）を９０Å程度形成する。その後、リンが５×１０20
個／ｃｍ3程度ドープされたリンドープトポリシリコン
６とタングステンシリサイド（ＷＳｉ2）７をＣＶＤ法
で５００Å程度ずつ堆積し、いわゆるポリサイドの二層
膜８（第１の導電膜）（以下、必要に応じてポリサイド
と称する）を形成する。更にＣＶＤ法でシリコン酸化膜
９を１０００Å程度堆積する。なお、図４以降は、簡略
のため半導体基板１の符号の表示を省略する。
【００２８】図５を参照して、写真製版および酸化膜異
方性エッチング技術で所望の部分だけシリコン酸化膜９
を残し、更に酸化膜９をマスクにしてポリサイド８を異
方性エッチングしてゲート長０．３μｍ程度のゲート電
極８を形成する。このとき、ポリサイドエッチングはゲ
ート酸化膜５の上でストップさせる。続いて、イオン注
入技術でゲート電極８および素子分離酸化膜４に対し
て、自己整合的にリンイオンを１×１０13個／ｃｍ2程
度注入して、活性領域となる、ＭＯＳトランジスタの薄
い濃度のソース／ドレイン領域、いわゆるｎ-ソース／
ドレイン領域１０ａ，１０ｂ，１０ｃ，１０ｄを形成す
る。図中、メモリセル部Ａのソース／ドレイン領域１０
ａには、後の工程でコンタクトホールを介してビット線
が接続され、ソース／ドレイン領域１０ｂには、後の工
程で別のコンタクトホールを介してキャパシタ下部電極
が接続される。
方性エッチング技術で所望の部分だけシリコン酸化膜９
を残し、更に酸化膜９をマスクにしてポリサイド８を異
方性エッチングしてゲート長０．３μｍ程度のゲート電
極８を形成する。このとき、ポリサイドエッチングはゲ
ート酸化膜５の上でストップさせる。続いて、イオン注
入技術でゲート電極８および素子分離酸化膜４に対し
て、自己整合的にリンイオンを１×１０13個／ｃｍ2程
度注入して、活性領域となる、ＭＯＳトランジスタの薄
い濃度のソース／ドレイン領域、いわゆるｎ-ソース／
ドレイン領域１０ａ，１０ｂ，１０ｃ，１０ｄを形成す
る。図中、メモリセル部Ａのソース／ドレイン領域１０
ａには、後の工程でコンタクトホールを介してビット線
が接続され、ソース／ドレイン領域１０ｂには、後の工
程で別のコンタクトホールを介してキャパシタ下部電極
が接続される。
【００２９】図６を参照して、ＣＶＤ法でシリコン窒化
膜１１を８００Å程度堆積する。このシリコン窒化膜１
１はＬＤＤ構造を有するＭＯＳトランジスタのサイドウ
ォールの役割をする。
膜１１を８００Å程度堆積する。このシリコン窒化膜１
１はＬＤＤ構造を有するＭＯＳトランジスタのサイドウ
ォールの役割をする。
【００３０】図７を参照して、写真製版技術でメモリセ
ル部Ａをレジスト１２で覆い、異方性窒化膜エッチング
技術で周辺回路部Ｂのトランジスタのゲート電極８の側
壁に厚さＷ１が約８００Åの窒化膜のサイドウォール１
１ａを形成する。続いて、周辺回路部Ｂにおいて、イオ
ン注入技術でゲート電極８および素子分離酸化膜４およ
び窒化膜サイドウォール１１ａに対して、ヒ素イオンを
５×１０15個／ｃｍ2程度注入して、自己整合的に、活
性領域としての、ＭＯＳトランジスタの濃い濃度のソー
ス／ドレイン領域、いわゆるｎ+ソース／ドレイン領域
１３を形成する。なお、メモリセル部Ａにｎ+ソース／
ドレイン領域を形成すると、接合リーク電流が増加しデ
ータ保持特性が劣化するため、メモリセル部Ａには濃い
濃度のソース／ドレイン領域は形成せず、薄いｎ-ソー
ス／ドレイン領域のみとする。
ル部Ａをレジスト１２で覆い、異方性窒化膜エッチング
技術で周辺回路部Ｂのトランジスタのゲート電極８の側
壁に厚さＷ１が約８００Åの窒化膜のサイドウォール１
１ａを形成する。続いて、周辺回路部Ｂにおいて、イオ
ン注入技術でゲート電極８および素子分離酸化膜４およ
び窒化膜サイドウォール１１ａに対して、ヒ素イオンを
５×１０15個／ｃｍ2程度注入して、自己整合的に、活
性領域としての、ＭＯＳトランジスタの濃い濃度のソー
ス／ドレイン領域、いわゆるｎ+ソース／ドレイン領域
１３を形成する。なお、メモリセル部Ａにｎ+ソース／
ドレイン領域を形成すると、接合リーク電流が増加しデ
ータ保持特性が劣化するため、メモリセル部Ａには濃い
濃度のソース／ドレイン領域は形成せず、薄いｎ-ソー
ス／ドレイン領域のみとする。
【００３１】図８を参照して、メモリセル部Ａのレジス
ト１２を除去し、全面にＣＶＤ法でボロンやリンを含ん
だ酸化膜（以下必要に応じてＢＰＳＧと略称する）を４
０００Å程度堆積して層間絶縁膜１４（第２の絶縁膜）
を形成する。なお、この場合、ＴＥＯＳ酸化膜などの特
にボロンやリンを含まない酸化膜は用いない。ボロンや
リンを含まない酸化膜は、ＳＡＣ開孔時エッチングスト
ッパーの窒化膜とのエッチングの選択比が小さいため望
ましくないからである。図９を参照して、窒素雰囲気中
で８５０℃程度の熱処理を２０分程度施し、ＢＰＳＧを
熱だれさせて層間絶縁膜１４を平坦なものにする。この
時、ゲート電極８の間のＳＡＣを形成する部分の酸化膜
の厚さｔ１は約６０００Å程度になる。
ト１２を除去し、全面にＣＶＤ法でボロンやリンを含ん
だ酸化膜（以下必要に応じてＢＰＳＧと略称する）を４
０００Å程度堆積して層間絶縁膜１４（第２の絶縁膜）
を形成する。なお、この場合、ＴＥＯＳ酸化膜などの特
にボロンやリンを含まない酸化膜は用いない。ボロンや
リンを含まない酸化膜は、ＳＡＣ開孔時エッチングスト
ッパーの窒化膜とのエッチングの選択比が小さいため望
ましくないからである。図９を参照して、窒素雰囲気中
で８５０℃程度の熱処理を２０分程度施し、ＢＰＳＧを
熱だれさせて層間絶縁膜１４を平坦なものにする。この
時、ゲート電極８の間のＳＡＣを形成する部分の酸化膜
の厚さｔ１は約６０００Å程度になる。
【００３２】図１０を参照して、写真製版および異方性
酸化膜ドライエッチング技術で、メモリセル部Ａにおい
て、隣合うゲート電極８の間で、かつソース／ドレイン
領域１０ａの上で、並びに周辺回路部Ｂのソース／ドレ
イン領域１０ｃの上で、酸化膜１４を開孔し、直径０．
３μｍ程度のビット線コンタクトホール１５を形成す
る。この時メモリセル部Ａのソース／ドレイン領域１０
ａの上のエッチングは、シリコン窒化膜１１の上でスト
ップさせる。酸化膜１４のオーバーエッチング量を３０
％として９０００Å相当のＢＰＳＧをエッチングすると
すると、シリコン窒化膜１１のエッチング速度はＢＰＳ
Ｇの約１／２０程度なので、シリコン窒化膜１１は２５
０Å程度の厚さｔ２がエッチングされることになる。
酸化膜ドライエッチング技術で、メモリセル部Ａにおい
て、隣合うゲート電極８の間で、かつソース／ドレイン
領域１０ａの上で、並びに周辺回路部Ｂのソース／ドレ
イン領域１０ｃの上で、酸化膜１４を開孔し、直径０．
３μｍ程度のビット線コンタクトホール１５を形成す
る。この時メモリセル部Ａのソース／ドレイン領域１０
ａの上のエッチングは、シリコン窒化膜１１の上でスト
ップさせる。酸化膜１４のオーバーエッチング量を３０
％として９０００Å相当のＢＰＳＧをエッチングすると
すると、シリコン窒化膜１１のエッチング速度はＢＰＳ
Ｇの約１／２０程度なので、シリコン窒化膜１１は２５
０Å程度の厚さｔ２がエッチングされることになる。
【００３３】図１１を参照して、メモリセル部Ａのソー
ス／ドレイン領域１０ａの上で、かつビット線コンタク
トホール１５内部の、ゲート酸化膜５の上の窒化膜１１
およびゲート酸化膜５を、異方性窒化膜エッチング技術
でエッチングしソース／ドレイン領域１０ａを露出させ
る。図１２を参照して、ゲート電極８と同様に、リンが
５×１０20個／ｃｍ3程度ドープされたリンドープトポ
リシリコン１６とタングステンシリサイド（ＷＳｉ2）
１７をＣＶＤ法で５００Å程度ずつ堆積し、二層膜１８
（ポリサイド）を形成する。その後、写真製版および異
方性ドライエッチング技術で所望のパターンを形成す
る。このポリサイド配線１８の線幅Ｗ２は０．３〜０．
５μｍ程度で、これはＤＲＡＭのビット線となり、ビッ
ト線コンタクトホール１５を介してそれぞれソース／ド
レイン領域１０ａ，１０ｃに接続される。
ス／ドレイン領域１０ａの上で、かつビット線コンタク
トホール１５内部の、ゲート酸化膜５の上の窒化膜１１
およびゲート酸化膜５を、異方性窒化膜エッチング技術
でエッチングしソース／ドレイン領域１０ａを露出させ
る。図１２を参照して、ゲート電極８と同様に、リンが
５×１０20個／ｃｍ3程度ドープされたリンドープトポ
リシリコン１６とタングステンシリサイド（ＷＳｉ2）
１７をＣＶＤ法で５００Å程度ずつ堆積し、二層膜１８
（ポリサイド）を形成する。その後、写真製版および異
方性ドライエッチング技術で所望のパターンを形成す
る。このポリサイド配線１８の線幅Ｗ２は０．３〜０．
５μｍ程度で、これはＤＲＡＭのビット線となり、ビッ
ト線コンタクトホール１５を介してそれぞれソース／ド
レイン領域１０ａ，１０ｃに接続される。
【００３４】図１３を参照して、ＣＶＤ法で３０００Å
程度のシリコン酸化膜を堆積して層間絶縁膜１９を形成
する。図１４を参照して、写真製版および異方性酸化膜
ドライエッチング技術で、メモリセル部Ａにおいて隣合
うゲート電極８の間で、かつソース／ドレイン領域１０
ｂの上で、酸化膜１９及び１４を開孔し、続いて異方性
窒化膜ドライエッチング技術で、この開孔から酸化膜５
の上の窒化膜１１及び酸化膜５を開孔し、ソース／ドレ
イン１０ｂの上に直径０．３μｍ程度のストレージノー
ド・コンタクトホール２０を形成する。これはストレー
ジノードと活性領域１０ｂを接続するためのコンタクト
ホールである。なお、図１４において、ストレージノー
ド・コンタクトホール２０は、その両側のゲート８の側
面の窒化膜１１には当たらないように示してある。しか
し、両側のゲート８の間隔が小さい場合には、図１０に
おけるビット線コンタクトホールの１５の形成と同様
に、両側のゲート８を覆う窒化膜１１によってＳＡＣを
形成することになる。
程度のシリコン酸化膜を堆積して層間絶縁膜１９を形成
する。図１４を参照して、写真製版および異方性酸化膜
ドライエッチング技術で、メモリセル部Ａにおいて隣合
うゲート電極８の間で、かつソース／ドレイン領域１０
ｂの上で、酸化膜１９及び１４を開孔し、続いて異方性
窒化膜ドライエッチング技術で、この開孔から酸化膜５
の上の窒化膜１１及び酸化膜５を開孔し、ソース／ドレ
イン１０ｂの上に直径０．３μｍ程度のストレージノー
ド・コンタクトホール２０を形成する。これはストレー
ジノードと活性領域１０ｂを接続するためのコンタクト
ホールである。なお、図１４において、ストレージノー
ド・コンタクトホール２０は、その両側のゲート８の側
面の窒化膜１１には当たらないように示してある。しか
し、両側のゲート８の間隔が小さい場合には、図１０に
おけるビット線コンタクトホールの１５の形成と同様
に、両側のゲート８を覆う窒化膜１１によってＳＡＣを
形成することになる。
【００３５】図１５を参照して、リン（Ｐ）が５×１０
20個／ｃｍ3程度ドープされたリンドープトポリシリコ
ンを７０００Å程度ＣＶＤ法で堆積してストレージノー
ドコンタクトホール２０を埋めた後、写真製版および異
方性ドライエッチング技術で所望の部分だけリンドープ
トポリシリコンを残してストレージノード２１を形成す
る。ストレージノード２１の間の間隔Ｗ３はストレージ
ノード２１の表面積を大きくするために出来る限り狭く
０．２５μｍ程度にする。また、ストレージノード２１
は、それぞれコンタクトホール２０を介してメモリセル
部Ａの薄い濃度のｎ-ソース／ドレイン領域１０ｂに接
続される。
20個／ｃｍ3程度ドープされたリンドープトポリシリコ
ンを７０００Å程度ＣＶＤ法で堆積してストレージノー
ドコンタクトホール２０を埋めた後、写真製版および異
方性ドライエッチング技術で所望の部分だけリンドープ
トポリシリコンを残してストレージノード２１を形成す
る。ストレージノード２１の間の間隔Ｗ３はストレージ
ノード２１の表面積を大きくするために出来る限り狭く
０．２５μｍ程度にする。また、ストレージノード２１
は、それぞれコンタクトホール２０を介してメモリセル
部Ａの薄い濃度のｎ-ソース／ドレイン領域１０ｂに接
続される。
【００３６】図１６を参照して、ＣＶＤ法でキャパシタ
誘電膜となるシリコン窒化膜２２と、セルプレート２３
となる、リンが５×１０20個／ｃｍ3程度ドープされた
リンドープトポリシリコン２３を、それぞれ６０Å／１
０００Å程度連続して堆積する。写真製版および異方性
ドライエッチング技術で、メモリセル部Ａ以外のドープ
トポリシリコン２３を除去してセルプレート２３を形成
しキャパシタが完成する。図１７を参照して、ＣＶＤ法
で、ＢＰＳＧを５０００Å程度堆積して層間絶縁膜２４
を形成する。
誘電膜となるシリコン窒化膜２２と、セルプレート２３
となる、リンが５×１０20個／ｃｍ3程度ドープされた
リンドープトポリシリコン２３を、それぞれ６０Å／１
０００Å程度連続して堆積する。写真製版および異方性
ドライエッチング技術で、メモリセル部Ａ以外のドープ
トポリシリコン２３を除去してセルプレート２３を形成
しキャパシタが完成する。図１７を参照して、ＣＶＤ法
で、ＢＰＳＧを５０００Å程度堆積して層間絶縁膜２４
を形成する。
【００３７】図１８を参照して、層間絶縁膜１４と同様
に、窒素雰囲気で８５０℃程度の熱処理を約３０分施し
層間絶縁膜２４の表面形状を滑らかなものにする。図１
９を参照して、周辺回路部Ｂにおいて、写真製版および
異方性酸化膜ドライエッチング技術で、ソース／ドレイ
ン１０ｄの上、ゲート電極８の上、及びビット線１８の
上に、それぞれ直径０．３〜０．４μｍ程度のコンタク
トホール２５を形成する。この時、ゲート電極８の上に
はシリコン酸化膜９が形成されており、層間絶縁膜はす
べてシリコン酸化膜９，１４，１９，２４であるので、
全てのコンタクトホール２５を同時に開孔できる。
に、窒素雰囲気で８５０℃程度の熱処理を約３０分施し
層間絶縁膜２４の表面形状を滑らかなものにする。図１
９を参照して、周辺回路部Ｂにおいて、写真製版および
異方性酸化膜ドライエッチング技術で、ソース／ドレイ
ン１０ｄの上、ゲート電極８の上、及びビット線１８の
上に、それぞれ直径０．３〜０．４μｍ程度のコンタク
トホール２５を形成する。この時、ゲート電極８の上に
はシリコン酸化膜９が形成されており、層間絶縁膜はす
べてシリコン酸化膜９，１４，１９，２４であるので、
全てのコンタクトホール２５を同時に開孔できる。
【００３８】図２０を参照して、スパッタ法でアルミ２
６を５０００Å程度堆積してコンタクトホール２５を埋
めた後、写真製版および異方性ドライエッチング技術で
所望の部分を残して線幅０．４〜０．５μｍ程度のアル
ミ配線２６を形成する。
６を５０００Å程度堆積してコンタクトホール２５を埋
めた後、写真製版および異方性ドライエッチング技術で
所望の部分を残して線幅０．４〜０．５μｍ程度のアル
ミ配線２６を形成する。
【００３９】以上の様にこの実施の形態によれば、メモ
リセル部Ａのソース／ドレイン領域１０ｂは、図１４の
工程でストレージコンタクトホールが形成されるまで窒
化膜１１で保護されており、それ以前の段階でエッチン
グによってダメージを受けることがないので、データ保
持特性の劣化を招くことはない。また、周辺回路部にお
いては、ゲート電極８の上に窒化膜がないので、図１９
に示すようにコンタクトホール２５の形成が一度で出来
ることになる。
リセル部Ａのソース／ドレイン領域１０ｂは、図１４の
工程でストレージコンタクトホールが形成されるまで窒
化膜１１で保護されており、それ以前の段階でエッチン
グによってダメージを受けることがないので、データ保
持特性の劣化を招くことはない。また、周辺回路部にお
いては、ゲート電極８の上に窒化膜がないので、図１９
に示すようにコンタクトホール２５の形成が一度で出来
ることになる。
【００４０】以上の説明から明らかであるが、この発明
の実施の形態によるＤＲＡＭの構造は、図２０を参照し
て次のようにまとめられる。このＤＲＡＭは、半導体基
板１の主表面の分離酸化膜４を隔てて、メモリセル部Ａ
と周辺回路部Ｂとを有する。半導体基板１の主表面に
は、ＭＯＳトランジスタ形成のために、複数の薄い濃度
の活性領域１０ａ，１０ｂ，１０ｃ，１０ｄ（ソース／
ドレイン領域）が形成されている。また、周辺回路部Ｂ
には、薄い濃度の活性領域１０ｃ，１０ｄの下側に濃い
濃度の活性領域１３（ソース／ドレイン領域）が形成さ
れている。これら複数の活性領域のうち各一対の活性領
域１０ａと１０ｂの間、１０ｃと１０ｄの間などにゲー
ト絶縁膜５（第１の絶縁膜）が形成されている。また、
このゲート絶縁膜５の上には、リンドープトポリシリコ
ン６とタングステンシリサイド７とからなる二層膜（ポ
リサイド）のゲート電極８（第１の導電膜）が形成さ
れ、このゲート電極８の上にはシリコン酸化膜９が形成
されている。
の実施の形態によるＤＲＡＭの構造は、図２０を参照し
て次のようにまとめられる。このＤＲＡＭは、半導体基
板１の主表面の分離酸化膜４を隔てて、メモリセル部Ａ
と周辺回路部Ｂとを有する。半導体基板１の主表面に
は、ＭＯＳトランジスタ形成のために、複数の薄い濃度
の活性領域１０ａ，１０ｂ，１０ｃ，１０ｄ（ソース／
ドレイン領域）が形成されている。また、周辺回路部Ｂ
には、薄い濃度の活性領域１０ｃ，１０ｄの下側に濃い
濃度の活性領域１３（ソース／ドレイン領域）が形成さ
れている。これら複数の活性領域のうち各一対の活性領
域１０ａと１０ｂの間、１０ｃと１０ｄの間などにゲー
ト絶縁膜５（第１の絶縁膜）が形成されている。また、
このゲート絶縁膜５の上には、リンドープトポリシリコ
ン６とタングステンシリサイド７とからなる二層膜（ポ
リサイド）のゲート電極８（第１の導電膜）が形成さ
れ、このゲート電極８の上にはシリコン酸化膜９が形成
されている。
【００４１】さらにメモリセル部Ａにおいては、シリコ
ン酸化膜９及びゲート電極８の側面を覆うように半導体
基板の全面にシリコン窒化膜１１が形成されている。さ
らに、このシリコン窒化膜１１の上には層間シリコン酸
化膜１４（第２の絶縁膜）が形成されている。
ン酸化膜９及びゲート電極８の側面を覆うように半導体
基板の全面にシリコン窒化膜１１が形成されている。さ
らに、このシリコン窒化膜１１の上には層間シリコン酸
化膜１４（第２の絶縁膜）が形成されている。
【００４２】また、活性領域１０ａの上で、隣り合うゲ
ート電極８の間において、各ゲート電極８の側面のシリ
コン窒化膜１１の間で、層間シリコン酸化膜１４と、ゲ
ート絶縁膜５の上のシリコン窒化膜１１と、上記ゲート
絶縁膜５とを貫通して活性領域１０ａに至るコンタクト
（ビット線１８とのコンタクト）が形成されている。
ート電極８の間において、各ゲート電極８の側面のシリ
コン窒化膜１１の間で、層間シリコン酸化膜１４と、ゲ
ート絶縁膜５の上のシリコン窒化膜１１と、上記ゲート
絶縁膜５とを貫通して活性領域１０ａに至るコンタクト
（ビット線１８とのコンタクト）が形成されている。
【００４３】また、活性領域１０ｂの上で、隣り合うゲ
ート電極８の間において、各ゲート電極８の側面のシリ
コン窒化膜１１の間で、層間シリコン酸化膜１４と、ゲ
ート絶縁膜５の上のシリコン窒化膜１１と、ゲート絶縁
膜５とを貫通して活性領域１０ｂに至るコンタクト（ス
トレージノード２１とのコンタクト）が形成されてい
る。
ート電極８の間において、各ゲート電極８の側面のシリ
コン窒化膜１１の間で、層間シリコン酸化膜１４と、ゲ
ート絶縁膜５の上のシリコン窒化膜１１と、ゲート絶縁
膜５とを貫通して活性領域１０ｂに至るコンタクト（ス
トレージノード２１とのコンタクト）が形成されてい
る。
【００４４】さらに、層間酸化膜１４の上にビット線１
８が形成されており、この上に層間シリコン酸化膜１９
が形成されている。さらに、層間シリコン酸化膜１９の
上にはストレージノード２１が形成され、誘電体膜２２
を挟んでセルプレート２３が形成され、キャパシタが構
成されている。セルプレート２３の上には層間シリコン
酸化膜２４が形成され、さらにその上にはアルミ配線２
６が配置されている。
８が形成されており、この上に層間シリコン酸化膜１９
が形成されている。さらに、層間シリコン酸化膜１９の
上にはストレージノード２１が形成され、誘電体膜２２
を挟んでセルプレート２３が形成され、キャパシタが構
成されている。セルプレート２３の上には層間シリコン
酸化膜２４が形成され、さらにその上にはアルミ配線２
６が配置されている。
【００４５】一方、周辺回路部Ｂにおいては、ゲート電
極８（第１の導電膜）の側面にサイドウォール形状のシ
リコン窒化膜１１ａが形成されている。そして、シリコ
ン酸化膜９およびシリコン窒化膜１１ａを覆うように半
導体基板の全面に層間シリコン酸化膜１４（第２の絶縁
膜）が形成されている。また、ゲート電極８の上で、層
間シリコン酸化膜１４とシリコン酸化膜９とを貫通して
ゲート電極８に至るゲートコンタクトが形成されてい
る。また、活性領域１０ｄの上で、層間シリコン酸化膜
１４とゲート絶縁膜５とを貫通して活性領域１０ｄに至
るコンタクトが形成されている。
極８（第１の導電膜）の側面にサイドウォール形状のシ
リコン窒化膜１１ａが形成されている。そして、シリコ
ン酸化膜９およびシリコン窒化膜１１ａを覆うように半
導体基板の全面に層間シリコン酸化膜１４（第２の絶縁
膜）が形成されている。また、ゲート電極８の上で、層
間シリコン酸化膜１４とシリコン酸化膜９とを貫通して
ゲート電極８に至るゲートコンタクトが形成されてい
る。また、活性領域１０ｄの上で、層間シリコン酸化膜
１４とゲート絶縁膜５とを貫通して活性領域１０ｄに至
るコンタクトが形成されている。
【００４６】さらに、層間酸化膜１４の上には、ビット
線１８が形成されており、これはそのビット線コンタク
トにより活性領域１０ｃに接続されている。ビット線１
８の上には、層間酸化膜１９が形成され、さらにその上
には層間酸化膜２４が形成されている。これらの層間酸
化膜２４、１９を開孔して、ビット線１８へのアルミ配
線２６によるコンタクトが形成されている。先に述べた
活性領域１０ｄへのコンタクト、及びゲート８へのコン
タクトは、いずれも層間酸化膜２４及び１９を開孔した
コンタクトホールを介してアルミ配線２６によりコンタ
クトがとられている。
線１８が形成されており、これはそのビット線コンタク
トにより活性領域１０ｃに接続されている。ビット線１
８の上には、層間酸化膜１９が形成され、さらにその上
には層間酸化膜２４が形成されている。これらの層間酸
化膜２４、１９を開孔して、ビット線１８へのアルミ配
線２６によるコンタクトが形成されている。先に述べた
活性領域１０ｄへのコンタクト、及びゲート８へのコン
タクトは、いずれも層間酸化膜２４及び１９を開孔した
コンタクトホールを介してアルミ配線２６によりコンタ
クトがとられている。
【００４７】この実施の形態のＤＲＡＭは、以上の様に
構成されているので、メモリセル部Ａのソース／ドレイ
ン領域１０ｂは、エッチングによってダメージを受ける
ことがないので、データ保持特性の劣化を招くことはな
い。また、周辺回路部においては、ゲート電極８の上に
窒化膜がないので、コンタクトホール２５の形成が一度
で出来る。
構成されているので、メモリセル部Ａのソース／ドレイ
ン領域１０ｂは、エッチングによってダメージを受ける
ことがないので、データ保持特性の劣化を招くことはな
い。また、周辺回路部においては、ゲート電極８の上に
窒化膜がないので、コンタクトホール２５の形成が一度
で出来る。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、エッチングによってダメージを受けることがないコ
ンタクトを備えた半導体装置の製造方法とそれによる半
導体装置が得られる。これにより、半導体記憶装置など
でのデータ保持特性の劣化を防ぐことができる。また、
異なる領域に複数のコンタクトを同時に形成し、工程を
短縮した半導体装置の製造方法とそれによる半導体装置
が得られる。
ば、エッチングによってダメージを受けることがないコ
ンタクトを備えた半導体装置の製造方法とそれによる半
導体装置が得られる。これにより、半導体記憶装置など
でのデータ保持特性の劣化を防ぐことができる。また、
異なる領域に複数のコンタクトを同時に形成し、工程を
短縮した半導体装置の製造方法とそれによる半導体装置
が得られる。
【図１】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図２】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図３】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図４】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図５】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図６】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図７】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図８】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図９】 実施の形態１によるＤＲＡＭの製造方法を示
す断面図。
す断面図。
【図１０】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１１】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１２】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１３】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１４】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１５】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１６】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１７】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１８】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図１９】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図２０】 実施の形態１によるＤＲＡＭの製造方法を
示す断面図。
示す断面図。
【図２１】 先行のＤＲＡＭの製造方法を示す断面図。
【図２２】 先行のＤＲＡＭの製造方法を示す断面図。
【図２３】 先行のＤＲＡＭの製造方法を示す断面図。
【図２４】 先行のＤＲＡＭの製造方法を示す断面図。
【図２５】 先行のＤＲＡＭの製造方法を示す断面図。
【図２６】 先行のＤＲＡＭの製造方法を示す断面図。
【図２７】 先行のＤＲＡＭの製造方法を示す断面図。
【図２８】 先行のＤＲＡＭの製造方法を示す断面図。
【図２９】 先行のＤＲＡＭの製造方法を示す断面図。
【図３０】 先行のＤＲＡＭの製造方法を示す断面図。
【図３１】 先行のＤＲＡＭの製造方法を示す断面図。
【図３２】 先行のＤＲＡＭの製造方法を示す断面図。
【図３３】 先行のＤＲＡＭの製造方法を示す断面図。
【図３４】 先行のＤＲＡＭの製造方法を示す断面図。
【図３５】 先行のＤＲＡＭの製造方法を示す断面図。
【図３６】 先行のＤＲＡＭの製造方法を示す断面図。
【図３７】 先行のＤＲＡＭの製造方法を示す断面図。
【図３８】 先行のＤＲＡＭの製造方法を示す断面図。
【図３９】 先行のＤＲＡＭの製造方法を示す断面図。
【図４０】 先行のＤＲＡＭの製造方法を示す断面図。
１ シリコン半導体基板１、 ４ 素子分離酸化膜、
５ シリコン酸化膜、ゲート酸化膜（第１の絶縁膜）、
８ ポリサイド、ゲート電極（第１の導電膜）、 ９
シリコン酸化膜、 １０ａ，１０ｂ，１０ｃ，１０ｄ
ソース／ドレイン領域（活性領域）、 １１ シリコ
ン窒化膜、 １１ａ 窒化膜サイドウォール、 １４
シリコン酸化膜、層間絶縁膜（第２の絶縁膜）、 １５
ビット線コンタクトホール、 １８ ポリサイド、ビ
ット線１８、 １９ シリコン酸化膜、層間絶縁膜、
２０ ストレージノード・コンタクトホール、 ２１
ストレージノード、 ２４ 層間絶縁膜、 ２５ コン
タクトホール、 ２６ アルミ配線、 Ａ メモリセル
部、 Ｂ 周辺回路部。
５ シリコン酸化膜、ゲート酸化膜（第１の絶縁膜）、
８ ポリサイド、ゲート電極（第１の導電膜）、 ９
シリコン酸化膜、 １０ａ，１０ｂ，１０ｃ，１０ｄ
ソース／ドレイン領域（活性領域）、 １１ シリコ
ン窒化膜、 １１ａ 窒化膜サイドウォール、 １４
シリコン酸化膜、層間絶縁膜（第２の絶縁膜）、 １５
ビット線コンタクトホール、 １８ ポリサイド、ビ
ット線１８、 １９ シリコン酸化膜、層間絶縁膜、
２０ ストレージノード・コンタクトホール、 ２１
ストレージノード、 ２４ 層間絶縁膜、 ２５ コン
タクトホール、 ２６ アルミ配線、 Ａ メモリセル
部、 Ｂ 周辺回路部。
Claims (11)
- 【請求項１】 シリコン半導体基板の主表面に第１の絶
縁膜を形成する工程と、この第１の絶縁膜の上に第１の
導電層を形成する工程と、この第１の絶縁層の上にシリ
コン酸化膜を形成する工程と、上記シリコン酸化膜及び
上記第１の導電層をパターニングして上面に酸化膜を有
する複数のゲート電極を形成する工程と、上記ゲート電
極の間の上記半導体基板の主表面に不純物を導入して複
数の活性領域を形成する工程と、上記第１の絶縁膜及び
上記ゲート電極を含む上記半導体基板の全面にシリコン
窒化膜を形成する工程と、このシリコン窒化膜の上に第
２の絶縁膜を形成する工程と、上記複数のゲート電極の
うち選択された隣り合うゲート電極の間で上記第２の絶
縁膜に開孔を設ける工程と、上記隣り合うゲート電極の
それぞれ側面のシリコン窒化膜の間において上記開孔か
ら上記第１の絶縁膜の上のシリコン窒化膜及び上記第１
の絶縁膜に開孔を設け、上記半導体基板の上記活性領域
に至るコンタクトを形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 シリコン半導体基板の主表面に第１の絶
縁膜を形成する工程と、この第１の絶縁膜の上に第１の
導電膜を形成する工程と、この第１の導電膜の上にシリ
コン酸化膜を形成する工程と、上記シリコン酸化膜及び
上記第１の導電膜をパターニングして上面にシリコン酸
化膜を有する複数のゲート電極を形成する工程と、上記
ゲート電極の間の上記半導体基板の主表面に不純物を導
入して複数の活性領域を形成する工程と、上記第１の絶
縁膜及び上記ゲート電極を含む上記半導体基板の全面に
シリコン窒化膜を形成する工程と、上記シリコン窒化膜
を異方性エッチングして上記ゲート電極の側面にシリコ
ン窒素化膜の側壁を形成する工程と、上記ゲート電極の
上記シリコン酸化膜及びシリコン窒化膜側壁を含む上記
半導体基板の上の全面に第２の絶縁膜を形成する工程
と、上記ゲート電極の上において上記第２の絶縁膜と上
記シリコン酸化膜とに開孔を設け上記ゲート電極に至る
コンタクトを形成すると同時に、上記半導体基板の活性
領域の上において上記第２の絶縁膜に開孔を設け上記活
性領域に至るコンタクトを形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】 メモリセル形成部と周辺回路形成部とを
含むシリコン半導体基板の主表面に第１の絶縁膜を形成
する工程と、この第１の絶縁膜の上に第１の導電層を形
成する工程と、この第１の絶縁層の上にシリコン酸化膜
を形成する工程と、上記シリコン酸化膜及び上記第１の
導電層をパターニングして上面にシリコン酸化膜を有す
る複数のゲート電極を形成する工程と、上記ゲート電極
の間の上記半導体基板の主表面に不純物を導入して複数
の活性領域を形成する工程と、上記第１の絶縁膜及び上
記ゲート電極を含む上記半導体基板の全面にシリコン窒
化膜を形成する工程と、上記半導体基板の周辺回路形成
部において上記シリコン窒化膜を異方性エッチングして
上記ゲート電極の側面にシリコン窒化膜の側壁を形成す
る工程と、上記メモリセル形成部における上記シリコン
窒化膜及び上記周辺回路形成部の上記ゲート電極の上記
シリコン酸化膜及びシリコン窒化膜側壁を含む上記半導
体基板の上の全面に同時に第２の絶縁膜を形成する工程
と、 上記メモリセル形成部において、上記複数のゲート電極
のうち選択された各一対のゲート電極の間で上記第２の
絶縁膜に開孔を設ける工程と、上記メモリセル形成部に
おいて、上記開孔から上記シリコン窒化膜及び上記第１
の絶縁膜に開孔を設け、上記半導体基板の上記活性領域
に至るコンタクトを形成する工程と、 上記周辺回路形成部において、上記ゲート電極の上で上
記第２の絶縁膜と上記シリコン酸化膜とに開孔を設け上
記ゲート電極に至るコンタクトを形成すると同時に、上
記半導体基板の活性領域の上で上記第２の絶縁膜に開孔
を設け上記活性領域に至るコンタクトを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 上記第２の絶縁膜をシリコン酸化膜で形
成したことを特徴とする請求項１ないし３のいずれか１
項に記載の半導体装置の製造方法。 - 【請求項５】 上記際１の絶縁膜をシリコン酸化膜で形
成したことを特徴とする請求項１ないし４のいずれか１
項に記載の半導体装置の製造方法。 - 【請求項６】 半導体基板の主表面に形成された複数の
活性領域と、上記複数の活性領域のうち各一対の活性領
域の間に形成された第１の絶縁膜と、この第１の絶縁膜
の上に形成された第１の導電膜と、この第１の導電膜の
上に形成されたシリコン酸化膜と、このシリコン酸化膜
及び上記第１の導電膜の側面を覆うように上記半導体基
板の全面に形成されたシリコン窒化膜と、このシリコン
窒化膜の上に形成された第２の絶縁膜と、隣り合う上記
ゲート電極の間において各ゲート電極の側面のシリコン
窒化膜の間で上記第２の絶縁膜と上記第１の絶縁膜の上
のシリコン窒化膜と上記第１の絶縁膜とを貫通して上記
活性領域に至るコンタクトとを備えたことを特徴とする
半導体装置。 - 【請求項７】 半導体基板の主表面に形成された複数の
活性領域と、上記複数の活性領域のうち各一対の活性領
域の間に形成された第１の絶縁膜と、この第１の絶縁膜
の上に形成された第１の導電膜と、この第１の導電膜の
上に形成されたシリコン酸化膜と、上記第１の導電膜の
側面に形成されたシリコン窒化膜と、上記シリコン酸化
膜およびシリコン窒化膜を覆うように上記半導体基板の
全面に形成された第２の絶縁膜と、上記ゲート電極の上
で上記第２の絶縁膜と上記シリコン酸化膜とを貫通して
上記ゲート電極に至るコンタクトと、上記活性領域の上
で上記第２の絶縁膜と上記第１の絶縁膜とを貫通して上
記活性領域に至るコンタクトとを備えたことを特徴とす
る半導体装置。 - 【請求項８】 メモリセル部と周辺回路部とを有する半
導体基板の主表面に形成された複数の活性領域と、上記
複数の活性領域のうち各一対の活性領域の間に形成され
た第１の絶縁膜と、この第１の絶縁膜の上に形成された
第１の導電膜と、この第１の導電膜の上に形成されたシ
リコン酸化膜とを備え、さらに上記メモリセル部におい
て、上記シリコン酸化膜及び上記第１の導電膜の側面を
覆うように上記半導体基板の全面に形成されたシリコン
窒化膜と、このシリコン窒化膜の上に形成された第２の
絶縁膜と、隣り合う上記ゲート電極の間において各ゲー
ト電極の側面のシリコン窒化膜の間で上記第２の絶縁膜
と上記第１の絶縁膜の上のシリコン窒化膜と上記第１の
絶縁膜とを貫通して上記活性領域に至るコンタクトとを
備え、かつ上記周辺回路部において、上記第１の導電膜
の側面に形成されたシリコン窒化膜と、上記シリコン酸
化膜および上記シリコン窒化膜を覆うように上記半導体
基板の全面に形成された第２の絶縁膜と、上記のゲート
電極の上で上記第２の絶縁膜と上記シリコン酸化膜とを
貫通して上記ゲート電極に至るコンタクトと、上記活性
領域の上で上記第２の絶縁膜と上記第１の絶縁膜とを貫
通して上記活性領域に至るコンタクトとを備えたことを
特徴とする半導体装置。 - 【請求項９】 上記活性領域をＭＯＳトランジスタのソ
ース／ドレインとして形成したことを特徴とする請求項
６ないし８のいずれか１項に記載の半導体装置。 - 【請求項１０】 上記メモリセル部における上記コンタ
クトをメモリセルのビット線とのコンタクトまたはスト
レージノードとのコンタクトとして形成したことを特徴
とする請求項６ないし９のいずれか１項に記載の半導体
装置。 - 【請求項１１】 上記請求項１ないし５に記載の半導体
装置の製造方法によって製造したことを特徴とする半導
体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044094A JPH10242419A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法及び半導体装置 |
| US08/909,309 US6559494B1 (en) | 1997-02-27 | 1997-08-11 | Semiconductor device and a method for fabricating the same |
| TW086111999A TW365062B (en) | 1997-02-27 | 1997-08-21 | Manufacturing method for semiconductor apparatus and the semiconductor apparatus thereof |
| DE19739755A DE19739755A1 (de) | 1997-02-27 | 1997-09-10 | Halbleitereinrichtung und zugehöriges Herstellungsverfahren |
| KR1019970048682A KR100310565B1 (ko) | 1997-02-27 | 1997-09-25 | 반도체장치의제조방법및반도체장치 |
| CN97119580A CN1097311C (zh) | 1997-02-27 | 1997-09-25 | 半导体装置的制造方法和半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044094A JPH10242419A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242419A true JPH10242419A (ja) | 1998-09-11 |
Family
ID=12682043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044094A Ceased JPH10242419A (ja) | 1997-02-27 | 1997-02-27 | 半導体装置の製造方法及び半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JPH10242419A (ja) |
| KR (1) | KR100310565B1 (ja) |
| CN (1) | CN1097311C (ja) |
| DE (1) | DE19739755A1 (ja) |
| TW (1) | TW365062B (ja) |
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