JP2001244348A - 半導体デバイスの製造方法。 - Google Patents
半導体デバイスの製造方法。Info
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Abstract
(57)【要約】
【課題】 自己整合接点とローカル相互接続の両方を有
する半導体デバイスを形成する際に必要とされるマスク
の数及びマスキングのステップ数を減らす方法を提供す
ること。 【解決手段】 半導体基板内に複数のトランジスタを形
成し、この半導体基板を覆うように第１の誘電体層を形
成する。第１のトランジスタ部分と第２のトランジスタ
部分を露出するための第１開口を形成するために、第１
の誘電体層を選択的にエッチングする。導電性材料が第
１トランジスタ部分と第２トランジスタ部分の間の併合
接点を規定する第１開口内に堆積される。この併合接点
は、ゼロウィンドゥレベルで形成され、広いランディン
グパッド領域を提供することを特徴とする
する半導体デバイスを形成する際に必要とされるマスク
の数及びマスキングのステップ数を減らす方法を提供す
ること。 【解決手段】 半導体基板内に複数のトランジスタを形
成し、この半導体基板を覆うように第１の誘電体層を形
成する。第１のトランジスタ部分と第２のトランジスタ
部分を露出するための第１開口を形成するために、第１
の誘電体層を選択的にエッチングする。導電性材料が第
１トランジスタ部分と第２トランジスタ部分の間の併合
接点を規定する第１開口内に堆積される。この併合接点
は、ゼロウィンドゥレベルで形成され、広いランディン
グパッド領域を提供することを特徴とする
Description
【０００１】
【発明の属する技術分野】本発明は半導体の製造方法に
関し、特に半導体デバイス内の自己整合接点（self-ali
gned contact;ＳＡＣ）とローカル相互接続（local int
erconnect;ＬＴ）の形成方法に関する。
関し、特に半導体デバイス内の自己整合接点（self-ali
gned contact;ＳＡＣ）とローカル相互接続（local int
erconnect;ＬＴ）の形成方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ集積回路のデバイス集積密
度の増加、及び、チップサイズの減少を達成するため
に、様々なデザインルールが開発され、異なる相互接続
層との間の整合エラー（不整合）の問題を解決しようと
している。これらのデザインルールは、マスクの不整合
と他のプロセスの製造変動に対し十分な許容度を与え
て、集積回路を信頼性高く製造することができるように
なる。
度の増加、及び、チップサイズの減少を達成するため
に、様々なデザインルールが開発され、異なる相互接続
層との間の整合エラー（不整合）の問題を解決しようと
している。これらのデザインルールは、マスクの不整合
と他のプロセスの製造変動に対し十分な許容度を与え
て、集積回路を信頼性高く製造することができるように
なる。
【０００３】２つのデザインルールが自己整合接点（Ｓ
ＡＣ）とローカル相互接続（ＬＴ）の形成に関係してい
る。これらのデザインルールは、通常、ＤＲＡＭとＳＲ
ＡＭを含むメモリで用いられる。本明細書で用いられる
自己整合接点とは、隣接するゲートにソースまたはドレ
イン接点が重なり合うように形成することをいう。この
重なり合いは、自己整合接点とゲートとの間の絶縁を提
供して、短絡を阻止するようにして形成される。ローカ
ル相互接続は、半導体デバイスの素子間の相互接続、例
えば１つのトランジスタのゲート、ソース、ドレインと
同一デバイス内の他のトランジスタのゲート、ソース、
ドレインとの間の相互接続を指す。
ＡＣ）とローカル相互接続（ＬＴ）の形成に関係してい
る。これらのデザインルールは、通常、ＤＲＡＭとＳＲ
ＡＭを含むメモリで用いられる。本明細書で用いられる
自己整合接点とは、隣接するゲートにソースまたはドレ
イン接点が重なり合うように形成することをいう。この
重なり合いは、自己整合接点とゲートとの間の絶縁を提
供して、短絡を阻止するようにして形成される。ローカ
ル相互接続は、半導体デバイスの素子間の相互接続、例
えば１つのトランジスタのゲート、ソース、ドレインと
同一デバイス内の他のトランジスタのゲート、ソース、
ドレインとの間の相互接続を指す。
【０００４】しかし、自己整合接点とローカル相互接続
とは、同時に形成することはできない。これは上にある
誘電体層を通してトランジスタまでエッチングする際に
ソース／ドレイン領域と、ゲートとの間のエッチング選
択性の差に起因している。トランジスタのソース／ドレ
イン領域と、ゲートとの間で高さに差があるために別々
のマスキングステップを使用しなければならない。自己
整合接点用にマスクが必要とされ、また局部ローカル相
互接続用にマスクが必要とされる。かくして、２つのマ
スクと２回のマスキングステップが自己整合接点とロー
カル相互接続の両方を形成するのに必要である。
とは、同時に形成することはできない。これは上にある
誘電体層を通してトランジスタまでエッチングする際に
ソース／ドレイン領域と、ゲートとの間のエッチング選
択性の差に起因している。トランジスタのソース／ドレ
イン領域と、ゲートとの間で高さに差があるために別々
のマスキングステップを使用しなければならない。自己
整合接点用にマスクが必要とされ、また局部ローカル相
互接続用にマスクが必要とされる。かくして、２つのマ
スクと２回のマスキングステップが自己整合接点とロー
カル相互接続の両方を形成するのに必要である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、自己
整合接点とローカル相互接続の両方を有する半導体デバ
イスを形成する際に必要とされるマスクの数及びマスキ
ングのステップ数を減らすことである。
整合接点とローカル相互接続の両方を有する半導体デバ
イスを形成する際に必要とされるマスクの数及びマスキ
ングのステップ数を減らすことである。
【０００６】
【課題を解決するための手段】本発明の半導体デバイス
の製造方法は、半導体基板内に複数のトランジスタを形
成するステップと、この半導体基板を覆うように第１の
誘電体層を形成するステップと、第１のトランジスタ部
分と第２のトランジスタ部分を露出するための第１開口
を形成するために、第１の誘電体層を選択的にエッチン
グするステップとを含む。導電性材料が第１トランジス
タ部分と第２トランジスタ部分の間の併合接点を規定す
る第１開口内に堆積される。この併合接点（merged con
atact）は、ゼロウィンドゥレベルで形成され、後続の
処理ステップに対し広いランディングパッド領域を提供
できる。
の製造方法は、半導体基板内に複数のトランジスタを形
成するステップと、この半導体基板を覆うように第１の
誘電体層を形成するステップと、第１のトランジスタ部
分と第２のトランジスタ部分を露出するための第１開口
を形成するために、第１の誘電体層を選択的にエッチン
グするステップとを含む。導電性材料が第１トランジス
タ部分と第２トランジスタ部分の間の併合接点を規定す
る第１開口内に堆積される。この併合接点（merged con
atact）は、ゼロウィンドゥレベルで形成され、後続の
処理ステップに対し広いランディングパッド領域を提供
できる。
【０００７】本発明の方法はさらに、前記第１誘電体層
と併合接点を覆うような第２誘電体層を形成し、前記併
合接点を露出する第２開口を形成するために、第２誘電
体層を選択的にエッチングし、かつ第３トランジスタの
ソース／ドレイン領域を露出する第３開口を形成するた
めに、第２誘電体層と第１誘電体層を選択的にエッチン
グする。導電性材料が、併合接点を具備する第１貫通導
体を規定するために第２開口内に堆積され、また導電性
材料は自己整合接点を規定するために、第３トランジス
タのソース／ドレイン領域を具備する第２貫通導体を規
定するために、第３開口内に堆積される。
と併合接点を覆うような第２誘電体層を形成し、前記併
合接点を露出する第２開口を形成するために、第２誘電
体層を選択的にエッチングし、かつ第３トランジスタの
ソース／ドレイン領域を露出する第３開口を形成するた
めに、第２誘電体層と第１誘電体層を選択的にエッチン
グする。導電性材料が、併合接点を具備する第１貫通導
体を規定するために第２開口内に堆積され、また導電性
材料は自己整合接点を規定するために、第３トランジス
タのソース／ドレイン領域を具備する第２貫通導体を規
定するために、第３開口内に堆積される。
【０００８】自己整合接点は、ゼロウィンドゥレベルで
併合接点を形成した後、別のマスクを用いて第１ウィン
ドゥレベルに形成される。本明細書で使用される用語、
併合接点は、自己整合接点と局部ローカル相互接続を組
み合わせたものを指す。ゼロウィンドゥレベルは、主に
ローカル相互接続を形成するのに用いられる。しかし、
併合接点は真のローカル相互接続ではない。その理由
は、半導体デバイスのフィールド酸化物の上を覆うこと
はないからである。
併合接点を形成した後、別のマスクを用いて第１ウィン
ドゥレベルに形成される。本明細書で使用される用語、
併合接点は、自己整合接点と局部ローカル相互接続を組
み合わせたものを指す。ゼロウィンドゥレベルは、主に
ローカル相互接続を形成するのに用いられる。しかし、
併合接点は真のローカル相互接続ではない。その理由
は、半導体デバイスのフィールド酸化物の上を覆うこと
はないからである。
【０００９】さらにまた、第３トランジスタのソース／
ドレイン領域を露出しながら、併合接点をオーバーエッ
チングすることが許されるが、その理由は併合接点の厚
さは、エッチングプロセスの間、その下にあるトランジ
スタに損傷を与えるのを阻止するのに十分な程度だから
である。自己整合接点は、併合接点を形成した後は余分
のマスクを必要とはしない。従って、自己整合接点とロ
ーカル相互接続の両方を有する半導体デバイスを製造す
る際に、マスクの数、及びマスキングステップの数を減
らすことによりコストの低減が図れる。
ドレイン領域を露出しながら、併合接点をオーバーエッ
チングすることが許されるが、その理由は併合接点の厚
さは、エッチングプロセスの間、その下にあるトランジ
スタに損傷を与えるのを阻止するのに十分な程度だから
である。自己整合接点は、併合接点を形成した後は余分
のマスクを必要とはしない。従って、自己整合接点とロ
ーカル相互接続の両方を有する半導体デバイスを製造す
る際に、マスクの数、及びマスキングステップの数を減
らすことによりコストの低減が図れる。
【００１０】第１誘電体層は、第２誘電体層の厚さにほ
ぼ等しい厚さを有する。特に第１誘電体層の厚さは、約
５００ｎｍ以下である。本発明の方法は、さらに第１誘
電体層と併合接点の上部表面を平面化するステップと、
第２誘電体層と第１と第２の貫通導体の上部表面を平面
化するステップを含む。複数のトランジスタがＳＲＡＭ
内のメモリセルを形成するために接続される。
ぼ等しい厚さを有する。特に第１誘電体層の厚さは、約
５００ｎｍ以下である。本発明の方法は、さらに第１誘
電体層と併合接点の上部表面を平面化するステップと、
第２誘電体層と第１と第２の貫通導体の上部表面を平面
化するステップを含む。複数のトランジスタがＳＲＡＭ
内のメモリセルを形成するために接続される。
【００１１】
【発明の実施の形態】本発明により半導体デバイス２０
を製造する方法を図１−４に示す。製造を開始（ステッ
プ８０）して、複数のＭＯＳＦＥＴが、半導体基板２４
内に形成される（ステップ８２と図１）。本発明を示す
ために、４個のトランジスタ２２Ａ−２２Ｄのみが図１
−３に示されている。半導体基板２４はシリコンを含有
し、浅いトレンチ絶縁領域２６がトランジスタ２２Ｂ、
２２Ｃの２つを分離する。浅いトレンチ絶縁領域２６
は、二酸化シリコン製である。
を製造する方法を図１−４に示す。製造を開始（ステッ
プ８０）して、複数のＭＯＳＦＥＴが、半導体基板２４
内に形成される（ステップ８２と図１）。本発明を示す
ために、４個のトランジスタ２２Ａ−２２Ｄのみが図１
−３に示されている。半導体基板２４はシリコンを含有
し、浅いトレンチ絶縁領域２６がトランジスタ２２Ｂ、
２２Ｃの２つを分離する。浅いトレンチ絶縁領域２６
は、二酸化シリコン製である。
【００１２】トランジスタ２２Ａ−２２Ｄは、それぞれ
チャネル領域３０の上にゲート誘電体層２８を有し、こ
のゲート誘電体層２８がゲート３２からチャネル領域を
分離している。ゲート３２は、金属製あるいはドープし
たポリシリコン製である。トランジスタ２２Ａ−２２Ｄ
はさらに、半導体基板２４内にドープした共有ソース／
ドレイン領域３４を有する。スペーサー３６，３８がゲ
ート３２の側壁の周囲に形成される。スペーサー３６，
３８は、例えば窒化シリコン製で、ゲート３２を後続の
エッチングステップから保護する。
チャネル領域３０の上にゲート誘電体層２８を有し、こ
のゲート誘電体層２８がゲート３２からチャネル領域を
分離している。ゲート３２は、金属製あるいはドープし
たポリシリコン製である。トランジスタ２２Ａ−２２Ｄ
はさらに、半導体基板２４内にドープした共有ソース／
ドレイン領域３４を有する。スペーサー３６，３８がゲ
ート３２の側壁の周囲に形成される。スペーサー３６，
３８は、例えば窒化シリコン製で、ゲート３２を後続の
エッチングステップから保護する。
【００１３】本明細書で使用される用語、「ローカル相
互接続」とは、半導体デバイスの素子間の相互接続、例
えば、同一デバイス内のあるトランジスタのゲート、ソ
ース、ドレインと、他のトランジスタのゲート、ソー
ス、ドレインとの間の相互接続を指す。本明細書で使用
される「自己整合接点」とは、隣接するゲートに重なり
合うように形成されたソース接点、またはドレイン接点
を指す。本明細書で使用される「併合接点」とは、自己
整合接点とローカル相互接続の組み合わせを指す。併合
接点は、ゼロウィンドゥレベルで規定され、これはロー
カル相互接続が形成されるレベルと同一である。しか
し、併合接点は半導体デバイスのフィールド酸化物の上
に重なることはなく、そして真の意味でのローカル相互
接続ではなく、そのため併合接点と称される。
互接続」とは、半導体デバイスの素子間の相互接続、例
えば、同一デバイス内のあるトランジスタのゲート、ソ
ース、ドレインと、他のトランジスタのゲート、ソー
ス、ドレインとの間の相互接続を指す。本明細書で使用
される「自己整合接点」とは、隣接するゲートに重なり
合うように形成されたソース接点、またはドレイン接点
を指す。本明細書で使用される「併合接点」とは、自己
整合接点とローカル相互接続の組み合わせを指す。併合
接点は、ゼロウィンドゥレベルで規定され、これはロー
カル相互接続が形成されるレベルと同一である。しか
し、併合接点は半導体デバイスのフィールド酸化物の上
に重なることはなく、そして真の意味でのローカル相互
接続ではなく、そのため併合接点と称される。
【００１４】本発明の一実施例においては、複数のトラ
ンジスタ２２Ａ−２２Ｄを接続すると、半導体デバイス
２０はメモリとなる。例えば複数のトランジスタ２２Ａ
−２２Ｄにさらに別のトランジスタ（図示せず）を互い
に接続することによりＲＡＭ内にメモリセルを形成す
る。しかし、本発明の方法は、他のタイプのメモリある
いはデバイスにも適用できる。
ンジスタ２２Ａ−２２Ｄを接続すると、半導体デバイス
２０はメモリとなる。例えば複数のトランジスタ２２Ａ
−２２Ｄにさらに別のトランジスタ（図示せず）を互い
に接続することによりＲＡＭ内にメモリセルを形成す
る。しかし、本発明の方法は、他のタイプのメモリある
いはデバイスにも適用できる。
【００１５】第１誘電体層４０が半導体基板２４の上に
堆積される（ステップ８４図２）。第１誘電体層４０は
ゲート３２をカバーするのに十分な厚さを有し、ゲート
３２の側壁に隣接するそれぞれのスペーサー３６，３８
を規定する窒化シリコンを含む。例えば、第１誘電体層
４０の厚さは５００ｎｍ以下である。
堆積される（ステップ８４図２）。第１誘電体層４０は
ゲート３２をカバーするのに十分な厚さを有し、ゲート
３２の側壁に隣接するそれぞれのスペーサー３６，３８
を規定する窒化シリコンを含む。例えば、第１誘電体層
４０の厚さは５００ｎｍ以下である。
【００１６】第１誘電体層がステップ８６で選択的にエ
ッチングされ、トランジスタ２２Ａの第１トランジスタ
部分とトランジスタ２２Ｂの第２トランジスタ部分を露
出する第１開口を形成する。第１トランジスタ部分は、
共有ソース／ドレイン領域３４を有し、第２トランジス
タ部分はゲート３２を有する。例えばトランジスタ２２
Ｂのゲート３２は、２つの隣接するトランジスタゲート
を互いに接続するＳＲＡＭ内のポリゲートであり、トラ
ンジスタ２２Ａの共有ソース／ドレイン領域３４は、ア
クセストランジスタである。
ッチングされ、トランジスタ２２Ａの第１トランジスタ
部分とトランジスタ２２Ｂの第２トランジスタ部分を露
出する第１開口を形成する。第１トランジスタ部分は、
共有ソース／ドレイン領域３４を有し、第２トランジス
タ部分はゲート３２を有する。例えばトランジスタ２２
Ｂのゲート３２は、２つの隣接するトランジスタゲート
を互いに接続するＳＲＡＭ内のポリゲートであり、トラ
ンジスタ２２Ａの共有ソース／ドレイン領域３４は、ア
クセストランジスタである。
【００１７】本発明の方法は、さらに導電性材料４４を
第１開口内に堆積することにより、ゲート３２，共有ソ
ース／ドレイン領域３４の間に併合接点４２を形成する
ステップ（ステップ８８）を含む。第１誘電体層４０と
併合接点４２の上部表面を、例えば化学機械研磨（chem
ical mechanical polishing;ＣＭＰ）プロセスにより平
面化する。
第１開口内に堆積することにより、ゲート３２，共有ソ
ース／ドレイン領域３４の間に併合接点４２を形成する
ステップ（ステップ８８）を含む。第１誘電体層４０と
併合接点４２の上部表面を、例えば化学機械研磨（chem
ical mechanical polishing;ＣＭＰ）プロセスにより平
面化する。
【００１８】第２誘電体層５０が、第１誘電体層４０と
併合接点４２を覆うように形成される（ステップ９０図
３）。本発明の一実施例においては、第２誘電体層５０
は第１誘電体層４０とほぼ同じ厚さを有する。しかし、
この厚さは第２誘電体層５０を平面化する場合には、必
要によってはそれ以上に厚い。
併合接点４２を覆うように形成される（ステップ９０図
３）。本発明の一実施例においては、第２誘電体層５０
は第１誘電体層４０とほぼ同じ厚さを有する。しかし、
この厚さは第２誘電体層５０を平面化する場合には、必
要によってはそれ以上に厚い。
【００１９】第２誘電体層５０を選択的にエッチングし
て（ステップ９２）、併合接点４２を露出する第２開口
を形成し、第３開口もまたトランジスタ２２Ｃの共有ソ
ース／ドレイン領域３４を露出することにより形成され
る。導電性材料４４が第２開口内に堆積されて（ステッ
プ９４）、併合接点４２を具備する第１貫通導体６２を
形成する。導電性材料４４を第３開口内に堆積して、ト
ランジスタ２２Ｃの共有ソース／ドレイン領域３４を具
備する第２貫通導体６４を形成し、これにより自己整合
接点６０を形成する。第２誘電体層５０と第１貫通導体
６２，第２貫通導体６４の上部表面を、例えばＣＭＰプ
ロセスにより平面化する。半導体デバイス２０を形成す
る本発明の方法は、ステップ９６で終了する。
て（ステップ９２）、併合接点４２を露出する第２開口
を形成し、第３開口もまたトランジスタ２２Ｃの共有ソ
ース／ドレイン領域３４を露出することにより形成され
る。導電性材料４４が第２開口内に堆積されて（ステッ
プ９４）、併合接点４２を具備する第１貫通導体６２を
形成する。導電性材料４４を第３開口内に堆積して、ト
ランジスタ２２Ｃの共有ソース／ドレイン領域３４を具
備する第２貫通導体６４を形成し、これにより自己整合
接点６０を形成する。第２誘電体層５０と第１貫通導体
６２，第２貫通導体６４の上部表面を、例えばＣＭＰプ
ロセスにより平面化する。半導体デバイス２０を形成す
る本発明の方法は、ステップ９６で終了する。
【００２０】トランジスタ２２Ｃの共有ソース／ドレイ
ン領域３４を露出しながら併合接点４２をオーバーエッ
チングすることは許されるのは、併合接点４２はエッチ
ングプロセスの間、その下のトランジスタ２２Ａ，２２
Ｂに対する損傷を与えるのを阻止する程度に十分厚いか
らである。自己整合接点６０は、併合接点を形成した後
は余分のマスクを必要とはしない。従って、自己整合接
点とローカル相互接続の両方を有する半導体デバイス２
０を形成する際に、マスクの数を減少することによりコ
ストダウンが図られる。
ン領域３４を露出しながら併合接点４２をオーバーエッ
チングすることは許されるのは、併合接点４２はエッチ
ングプロセスの間、その下のトランジスタ２２Ａ，２２
Ｂに対する損傷を与えるのを阻止する程度に十分厚いか
らである。自己整合接点６０は、併合接点を形成した後
は余分のマスクを必要とはしない。従って、自己整合接
点とローカル相互接続の両方を有する半導体デバイス２
０を形成する際に、マスクの数を減少することによりコ
ストダウンが図られる。
【００２１】図３において、本発明はさらに併合接点４
２と自己整合接点６０を形成する際に、トランジスタ２
２Ｃのゲート３２に対する標準の接点を形成するステッ
プを含む。具体的に説明すると、第１誘電体層４０を選
択的にエッチングするステップは、第４トランジスタの
部分、すなわちゲート３２を露出する第４開口を形成
し、導電性材料４４をこの第４開口内に堆積することに
より第４トランジスタの部分を具備した第１接続７２を
形成する。
２と自己整合接点６０を形成する際に、トランジスタ２
２Ｃのゲート３２に対する標準の接点を形成するステッ
プを含む。具体的に説明すると、第１誘電体層４０を選
択的にエッチングするステップは、第４トランジスタの
部分、すなわちゲート３２を露出する第４開口を形成
し、導電性材料４４をこの第４開口内に堆積することに
より第４トランジスタの部分を具備した第１接続７２を
形成する。
【００２２】第２誘電体層５０はまた第１接続７２の上
を覆っている。第２誘電体層５０を選択的にエッチング
するステップは、第１接続７２の一部を露出する第５開
口を規定するステップを含み、導電性材料４４を堆積す
るステップは、第１接続を具備した第３貫通導体７４を
形成するステップを含む。第１接続７２の上部表面は、
第３貫通導体７４を形成する際のランディングパッドと
して機能する拡張した領域を有する。同様に併合接点４
２は、第１貫通導体６２に対するランディングパッドと
して機能する拡張した領域を有する。本発明により、よ
り精度がゆるやかな光リソグラフプロセスが可能とな
る。
を覆っている。第２誘電体層５０を選択的にエッチング
するステップは、第１接続７２の一部を露出する第５開
口を規定するステップを含み、導電性材料４４を堆積す
るステップは、第１接続を具備した第３貫通導体７４を
形成するステップを含む。第１接続７２の上部表面は、
第３貫通導体７４を形成する際のランディングパッドと
して機能する拡張した領域を有する。同様に併合接点４
２は、第１貫通導体６２に対するランディングパッドと
して機能する拡張した領域を有する。本発明により、よ
り精度がゆるやかな光リソグラフプロセスが可能とな
る。
【００２３】導電性材料４４はタングステン製で、第１
誘電体層４０，第２誘電体層５０は二酸化シリコン製で
ある。しかし、他の種類の誘電体材料も用いることがで
きる。
誘電体層４０，第２誘電体層５０は二酸化シリコン製で
ある。しかし、他の種類の誘電体材料も用いることがで
きる。
【図１】本発明による各ステップの半導体デバイスの断
面図。
面図。
【図２】本発明による各ステップの半導体デバイスの断
面図。
面図。
【図３】本発明による各ステップの半導体デバイスの断
面図。
面図。
【図４】本発明による半導体デバイスを製造する方法を
表すフローチャート図。
表すフローチャート図。
２０ 半導体デバイス ２２ トランジスタ ２２Ａ 第１トランジスタ ２２Ｂ 第２トランジスタ ２２Ｃ 第３トランジスタ ２２Ｄ 第４トランジスタ ２４ 半導体基板 ２６ 浅いトレンチ絶縁領域 ２８ ゲート誘電体層 ３０ チャネル領域 ３２ ゲート ３４ 共有ソース／ドレイン領域 ３６，３８ スペーサー ４０ 第１誘電体層 ４２ 併合接点 ４４ 導電性材料 ５０ 第２誘電体層 ６０ 自己整合接点 ６２ 第１貫通導体 ６４ 第２貫通導体 ７２ 第１接続 ７４ 第３貫通導体 ８０ 開始 ８２ 基板内に複数のトランジスタを形成する ８４ 基板を覆うように第１誘電体層を形成する ８６ 第１と第２のトランジスタ領域を露出する第１開
口を形成するために、第１誘電体層を選択的にエッチン
グする ８８ 併合接点を形成するために、第１開口内に導電性
材料を堆積する ９０ 第１誘電体層を覆うように第２誘電体層を形成す
る ９２ 併合接点を露出する第２誘電体層を選択的にエッ
チングし、第３トランジスタのソース／ドレイン領域を
露出する第１と第２の誘電体層を選択的にエッチングす
る ９４ 併合接点を具備する第１貫通導体を形成する導電
性材料を堆積し、第３トランジスタのソース／ドレイン
領域を具備する第２貫通導体を形成する ９６ 終了
口を形成するために、第１誘電体層を選択的にエッチン
グする ８８ 併合接点を形成するために、第１開口内に導電性
材料を堆積する ９０ 第１誘電体層を覆うように第２誘電体層を形成す
る ９２ 併合接点を露出する第２誘電体層を選択的にエッ
チングし、第３トランジスタのソース／ドレイン領域を
露出する第１と第２の誘電体層を選択的にエッチングす
る ９４ 併合接点を具備する第１貫通導体を形成する導電
性材料を堆積し、第３トランジスタのソース／ドレイン
領域を具備する第２貫通導体を形成する ９６ 終了
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ｄ 27/088 (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 セングムー チョイ アメリカ合衆国、32835 フロリダ、オー ランド、ガイルス プレイス ストリート 7927
Claims (33)
- 【請求項１】（Ａ） 複数のトランジスタを半導体基板
内に形成するステップと、 （Ｂ） 前記半導体基板を覆うように第１誘電体層（４
０）を形成するステップと、 （Ｃ） 第１トランジスタ部分と第２トランジスタ部分
を露出する第１開口（４２）を形成するために、前記第
１誘電体層（４０）を選択的にエッチングするステップ
と、 （Ｄ） 前記第１トランジスタ部分と第２トランジスタ
部分の間に併合接点（４２）を形成するために、前記第
１開口内に導電性材料（４４）を堆積するステップと、 （Ｅ） 前記第１誘電体層と併合接点（４２）を覆うよ
うに第２誘電体層（５０）を形成するステップと、 （Ｆ） 前記併合接点（４２）を露出する第２開口（６
２）を形成するために、前記第２誘電体層（５０）を選
択的にエッチングし、かつ、第３トランジスタのソース
／ドレイン領域を露出する第３開口（６４）を形成する
ために、第２誘電体層と第１誘電体層を選択的にエッチ
ングするステップと、 （Ｇ） 併合接点を具備した第１貫通導体（４４）を形
成するために、前記第２開口（６２）に導電性材料（４
４）を堆積し、自己整合接点を形成するために、前記第
３トランジスタのソース／ドレイン領域を具備した第２
貫通導体を形成するために、前記第３開口（６４）内に
導電性材料（４４）を堆積するステップとを有すること
を特徴とする半導体デバイスの製造方法。 - 【請求項２】前記（Ｃ）ステップは、 （Ｃ１） 第４トランジスタ部分を露出する第４開口を
形成するステップと、 （Ｃ２） 導電性材料を前記第４開口内に堆積すること
により、第４トランジスタ部分との第１接続を形成する
ステップとを有することを特徴とする請求項１記載の製
造方法。 - 【請求項３】前記（Ｅ）ステップは、第１接続を覆い、 前記（Ｆ）ステップは、前記第１接続の一部を露出する
第５開口を形成し、 前記（Ｇ）ステップは、第１接続を有する第３貫通導体
を形成することを特徴とする請求項２記載の製造方法。 - 【請求項４】前記第１誘電体層は、第２誘電体層の厚さ
に等しい厚さを有することを特徴とする請求項１記載の
製造方法。 - 【請求項５】前記第１誘電体層の厚さは、５００ｎｍ以
下であることを特徴とする請求項１記載の製造方法。 - 【請求項６】（Ｈ） 前記第１誘電体層と併合接点の上
部表面を平面化するステップをさらに有することを特徴
とする請求項１記載の製造方法。 - 【請求項７】前記（Ｈ）ステップは、化学機械研磨によ
り行われることを特徴とする請求項１記載の製造方法。 - 【請求項８】前記導電性材料は、タングステンを含有す
ることを特徴とする請求項１記載の製造方法。 - 【請求項９】前記第１トランジスタ部分と第２トランジ
スタ部分は、ソース／ドレイン領域とゲートの少なくと
も一方を含むことを特徴とする請求項１記載の製造方
法。 - 【請求項１０】前記複数のトランジスタは互いに接続さ
れ、ＳＲＡＭ内の少なくとも１つのメモリセルを形成す
ることを特徴とする請求項１記載の製造方法。 - 【請求項１１】前記第１誘電体層と第２誘電体層は、二
酸化シリコン製であることを特徴とする請求項１記載の
製造方法。 - 【請求項１２】（Ａ） 複数のトランジスタを半導体基
板内に形成するステップと、 （Ｂ） 前記半導体基板を覆うように第１誘電体層を形
成するステップと、 （Ｃ） 第１トランジスタ部分と第２トランジスタ部分
を露出する第１開口を形成するために、前記第１誘電体
層を選択的にエッチングするステップと、 （Ｄ） 前記第１トランジスタ部分と第２トランジスタ
部分の間に併合接点を形成するために、前記第１開口内
に導電性材料を堆積するステップと、 （Ｅ） 前記第１誘電体層と併合接点を覆うように第２
誘電体層を形成するステップと、 （Ｆ） 前記併合接点を露出する第２開口を形成するた
めに、前記第２誘電体層を選択的にエッチングするステ
ップと、 （Ｇ） 併合接点を具備した第１貫通導体を形成するた
めに、前記第２開口に導電性材料を堆積するステップ
と、を有することを特徴とする半導体デバイスの製造方
法。 - 【請求項１３】前記（Ｆ）ステップは、第３トランジス
タのソース／ドレイン領域を露出する第３開口を形成す
るために、前記第２誘電体層と第１誘電体層を選択的に
エッチングし、 前記（Ｇ）ステップは、自己整合接点を形成するため
に、第３トランジスタのソース／ドレイン領域と接触し
た第２貫通導体を規定するために、前記第３開口内に導
電性材料を堆積することを特徴とする請求項１２記載の
製造方法。 - 【請求項１４】前記（Ｃ）ステップは、第４トランジス
タ部分を露出する第４開口を形成し、 （Ｈ） 導電性材料を前記第４開口に堆積することによ
り、第４トランジスタ部分との第１接続を形成するステ
ップをさらに有することを特徴とする請求項１２記載の
製造方法。 - 【請求項１５】前記（Ｅ）ステップは、第１接続を覆
い、 前記（Ｆ）ステップは、前記第１接続の一部を露出する
第５開口を形成し、 前記（Ｇ）ステップは、第１接続を有する第３貫通導体
を形成することを特徴とする請求項１４記載の製造方
法。 - 【請求項１６】前記第１誘電体層は、第２誘電体層の厚
さに等しい厚さを有することを特徴とする請求項１２記
載の製造方法。 - 【請求項１７】前記第１誘電体層の厚さは、５００ｎｍ
以下であることを特徴とする請求項１２記載の製造方
法。 - 【請求項１８】（Ｈ） 前記第１誘電体層と併合接点の
上部表面を平面化するステップをさらに有することを特
徴とする請求項１２記載の製造方法。 - 【請求項１９】（Ｉ） 第２誘電体層と第１貫通導体と
第２貫通導体の上部表面を平面化するステップをさらに
有することを特徴とする請求項１２記載の製造方法。 - 【請求項２０】前記導電性材料は、タングステンを含有
することを特徴とする請求項１２記載の製造方法。 - 【請求項２１】前記第１トランジスタ部分と第２トラン
ジスタ部分は、ソース／ドレイン領域とゲートの少なく
とも一方を含むことを特徴とする請求項１２記載の製造
方法。 - 【請求項２２】前記複数のトランジスタは、互いに接続
され、ＳＲＡＭ内の少なくとも１つのメモリセルを形成
することを特徴とする請求項１２記載の製造方法。 - 【請求項２３】前記第１誘電体層と第２誘電体層は、二
酸化シリコン製であることを特徴とする請求項１２記載
の製造方法。 - 【請求項２４】（Ａ） 少なくとも１つのトランジスタ
を含む複数のメモリセルを半導体基板内に形成するステ
ップと、 （Ｂ） 前記半導体基板を覆うように第１誘電体層を形
成するステップと、 （Ｃ） 第１トランジスタ部分と第２トランジスタ部分
を露出する第１開口を形成するために、前記第１誘電体
層を選択的にエッチングするステップと、 （Ｄ） 前記第１トランジスタ部分と第２トランジスタ
部分の間に併合接点を形成するために、前記第１開口内
に導電性材料を堆積するステップと、 （Ｅ） 前記第１誘電体層と併合接点を覆うように第２
誘電体層を形成するステップと、 （Ｆ） 前記併合接点を露出する第２開口を形成するた
めに、前記第２誘電体層を選択的にエッチングし、か
つ、第３トランジスタのソース／ドレイン領域を露出す
る第３開口を形成するために、第２誘電体層と第１誘電
体層を選択的にエッチングするステップと、 （Ｇ） 併合接点を具備した第１貫通導体を形成する
ために、前記第２開口に導電性材料を堆積し、自己整合
接点を形成するために、前記第３トランジスタのソース
／ドレイン領域を具備した第２貫通導体を形成するため
に、前記第３開口内に導電性材料を堆積するステップと
を有することを特徴とするメモリの製造方法。 - 【請求項２５】前記（Ｃ）ステップは、 （Ｃ１） 第４トランジスタ部分を露出する第４開口を
形成するステップと、 （Ｃ２） 導電性材料を前記第４開口内に堆積すること
により、第４トランジスタ部分との第１接続を形成する
ステップとを有することを特徴とする請求項２４記載の
製造方法。 - 【請求項２６】前記（Ｅ）ステップは、第１接続を覆
い、 前記（Ｆ）ステップは、前記第１接続の一部を露出する
第５開口を形成し、 前記（Ｇ）ステップは、第１接続を有する第３貫通導体
を形成することを特徴とする請求項２５記載の製造方
法。 - 【請求項２７】前記第１誘電体層は、第２誘電体層の厚
さに等しい厚さを有することを特徴とする請求項２４記
載の製造方法。 - 【請求項２８】前記第１誘電体層の厚さは、５００ｎｍ
以下であることを特徴とする請求項２４記載の製造方
法。 - 【請求項２９】（Ｈ） 前記第１誘電体層と併合接点の
上部表面を平面化するステップをさらに有することを特
徴とする請求項２４記載の製造方法。 - 【請求項３０】（Ｉ） 第２誘電体層と第１貫通導体と
第２貫通導体の上部表面を平面化するステップをさらに
有することを特徴とする請求項２４記載の製造方法。 - 【請求項３１】前記導電性材料は、タングステンを含有
することを特徴とする請求項２４記載の製造方法。 - 【請求項３２】前記複数のトランジスタは、互いに接続
され、ＳＲＡＭ内の少なくとも１つのメモリセルを形成
することを特徴とする請求項２４記載の製造方法。 - 【請求項３３】前記第１誘電体層と第２誘電体層は、二
酸化シリコン製であることを特徴とする請求項２４記載
の製造方法。
Applications Claiming Priority (2)
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| US09/484,759 US6274409B1 (en) | 2000-01-18 | 2000-01-18 | Method for making a semiconductor device |
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|---|---|---|---|
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| JP2007237928A Pending JP2008034865A (ja) | 2000-01-18 | 2007-09-13 | 半導体デバイスの製造方法。 |
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|---|---|---|---|
| JP2007237928A Pending JP2008034865A (ja) | 2000-01-18 | 2007-09-13 | 半導体デバイスの製造方法。 |
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