JPS63296243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63296243A JPS63296243A JP13081387A JP13081387A JPS63296243A JP S63296243 A JPS63296243 A JP S63296243A JP 13081387 A JP13081387 A JP 13081387A JP 13081387 A JP13081387 A JP 13081387A JP S63296243 A JPS63296243 A JP S63296243A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特にドライエツ
チング法によりコンタクトホールを形成する半導体装置
の製造方法に関する。
チング法によりコンタクトホールを形成する半導体装置
の製造方法に関する。
半導体基板表面に絶縁膜と電極配線を複数層にわたって
積層して機能素子を形成する場合、電極配線や絶縁膜の
薄膜化、微細化に伴ってエツチング工程のドライ化が必
要となってくる。
積層して機能素子を形成する場合、電極配線や絶縁膜の
薄膜化、微細化に伴ってエツチング工程のドライ化が必
要となってくる。
このことをＩｎＳｂ基板を用いた赤外ＣＯＤを例にとっ
て具体的に説明する。
て具体的に説明する。
第１図はＩｎＳｂ基板を用いた赤外ＣＯＤの出力部近傍
の構造を示したものである。１１はｎｆｉＩｎＳｂ基板
であり、まずその表面に出力端となるＰ＋層１２を形成
し次後、表面をＣＶＤ法によるＳ ｓ Ｏ２膜１３でお
おう。その後、スバ、り法による５ＩＯ２膜１４を形成
してその上に第１層Ａｔゲート電極１５ （１５１＊
１５２ ＋・・・）を形成し、続いて再びスノク、タ
法によるＳ１０□膜１６を形成してその上に第２層Ａｔ
ゲート電極１７（１７１゜１７２ 、・・・）を形成す
る。最後に全面をスパッタ法による５ｉｎ２膜１８でお
おい、コンタクトホールやスルーホール等の電極窓をあ
けて、ＡＡ配線１９ （１９１＋ １９２ ｅ・・・
）を形成して完成する。
の構造を示したものである。１１はｎｆｉＩｎＳｂ基板
であり、まずその表面に出力端となるＰ＋層１２を形成
し次後、表面をＣＶＤ法によるＳ ｓ Ｏ２膜１３でお
おう。その後、スバ、り法による５ＩＯ２膜１４を形成
してその上に第１層Ａｔゲート電極１５ （１５１＊
１５２ ＋・・・）を形成し、続いて再びスノク、タ
法によるＳ１０□膜１６を形成してその上に第２層Ａｔ
ゲート電極１７（１７１゜１７２ 、・・・）を形成す
る。最後に全面をスパッタ法による５ｉｎ２膜１８でお
おい、コンタクトホールやスルーホール等の電極窓をあ
けて、ＡＡ配線１９ （１９１＋ １９２ ｅ・・・
）を形成して完成する。
このような構造を得る場合、拡散層１２に対するコンタ
クトホールとＡｔダート電極１５゜１７に対するスルー
ホールを同時に形成しようとすると、それぞれ深さが異
なるから、浅いエツチングで露出するｈｔゲート電極１
５．１７はそれ以降のエツチングに対してストッパとし
て機能することが必要となる。いま、５ＩＯ２に対する
エッチャントとして通常用いられるＮＨ４Ｆ＋ＨＦの水
溶液による湿式エツチングで電極窓を形成する場合を考
える。このエツチング法によると、Ａｔ膜は数秒〜十数
秒で約３００ ｎｍの厚みエツチングされるから、第１
図の構造を得る場合、Ａｔｆ−）電極１５．１７は３０
０ ｎｍよシ薄膜化することができない。従ってＡｔゲ
ート電極のよシ以上の薄膜化、微細化が困難である。
クトホールとＡｔダート電極１５゜１７に対するスルー
ホールを同時に形成しようとすると、それぞれ深さが異
なるから、浅いエツチングで露出するｈｔゲート電極１
５．１７はそれ以降のエツチングに対してストッパとし
て機能することが必要となる。いま、５ＩＯ２に対する
エッチャントとして通常用いられるＮＨ４Ｆ＋ＨＦの水
溶液による湿式エツチングで電極窓を形成する場合を考
える。このエツチング法によると、Ａｔ膜は数秒〜十数
秒で約３００ ｎｍの厚みエツチングされるから、第１
図の構造を得る場合、Ａｔｆ−）電極１５．１７は３０
０ ｎｍよシ薄膜化することができない。従ってＡｔゲ
ート電極のよシ以上の薄膜化、微細化が困難である。
また上述の湿式エツチングは等方性を示すため、深い電
極窓を形成する場合にサイドエツチングによルミ極意パ
ターンが大きくなってしまい、このことも電極配線の微
細化を妨げることになる。
極窓を形成する場合にサイドエツチングによルミ極意パ
ターンが大きくなってしまい、このことも電極配線の微
細化を妨げることになる。
更に、第１図のように最下層の５１ｏ２膜１３がＣＶＤ
膜、その上の８１０□膜１４，１６．１１１がスパッタ
膜である場合、上述の湿式エツチングでは（ＶＤ ５ｉ
ｎ２膜に対するエツチングで速度がスパッタ５ｉｎ２膜
に対するそれよシ大であるため、最下層の５ｔＯ２膜１
３に達した後に顕著なサイドエツチングが生じる。この
結果例えば第２図に示したように最下層の８１０２膜１
３が侵蝕された空洞２０が形成され、ｐｎ接合面が露出
する状態となってリーク電流の増大や短絡事故の原因と
なる。
膜、その上の８１０□膜１４，１６．１１１がスパッタ
膜である場合、上述の湿式エツチングでは（ＶＤ ５ｉ
ｎ２膜に対するエツチングで速度がスパッタ５ｉｎ２膜
に対するそれよシ大であるため、最下層の５ｔＯ２膜１
３に達した後に顕著なサイドエツチングが生じる。この
結果例えば第２図に示したように最下層の８１０２膜１
３が侵蝕された空洞２０が形成され、ｐｎ接合面が露出
する状態となってリーク電流の増大や短絡事故の原因と
なる。
このような問題を解決するためには、コンタクトホール
やスルーホールの形成にドライエツチング法を用いるこ
とが好ましい。例えば５ＩＯ２膜に対して、ＣＦ４＋０
２の混合気体を用いた異方性ドライエツチング法ケミカ
ル・ドライ・エツチング（ＣＤＩ ）や反応性イオンエ
ツチング（ＲＩＥ ）を用いれば、微細な深い電極窓を
急峻な段差をもりて形成することができる。またＡｔ膜
はＣＤＩに対して良好なストッパとなるから、第１図の
ように深さの異なる多数の電極窓を同時に形成する場合
にも問題がなく、薄いＡｔ膜で微細電極パターンを形成
することが可能となる。
やスルーホールの形成にドライエツチング法を用いるこ
とが好ましい。例えば５ＩＯ２膜に対して、ＣＦ４＋０
２の混合気体を用いた異方性ドライエツチング法ケミカ
ル・ドライ・エツチング（ＣＤＩ ）や反応性イオンエ
ツチング（ＲＩＥ ）を用いれば、微細な深い電極窓を
急峻な段差をもりて形成することができる。またＡｔ膜
はＣＤＩに対して良好なストッパとなるから、第１図の
ように深さの異なる多数の電極窓を同時に形成する場合
にも問題がなく、薄いＡｔ膜で微細電極パターンを形成
することが可能となる。
ところがこのようなドライエツチングプロセスをコンタ
クトホール形成に用いた場合、新たな問題が生ずる。そ
れは、半導体結晶がこの種のドライエツチングによシエ
ッチングされ易いということである。即ち第１図の構造
を得る場合、電極窓形成にドライエツチング法を用いる
と、Ａｔダート電極１５．１７に対するスルーホール部
はオーバエツチングがないが、拡散層１２に対するコン
タクトホール部では露出した拡散層１２０表面でエツチ
ングが止まらず、拡散層１２の表面を更にエツチングし
てしまう。
クトホール形成に用いた場合、新たな問題が生ずる。そ
れは、半導体結晶がこの種のドライエツチングによシエ
ッチングされ易いということである。即ち第１図の構造
を得る場合、電極窓形成にドライエツチング法を用いる
と、Ａｔダート電極１５．１７に対するスルーホール部
はオーバエツチングがないが、拡散層１２に対するコン
タクトホール部では露出した拡散層１２０表面でエツチ
ングが止まらず、拡散層１２の表面を更にエツチングし
てしまう。
このことは特に拡散層１２が浅い場合、電極のつき抜け
Ｋよる接合破壊の原因となる。
Ｋよる接合破壊の原因となる。
この種のドライエツチングによシエッチングされ易いの
は、ＩｎＳｂに限らず、Ｓｉ、 ＧａＡｓ、 ＩｎＰ等
、他の半導体結晶でも同様である。
は、ＩｎＳｂに限らず、Ｓｉ、 ＧａＡｓ、 ＩｎＰ等
、他の半導体結晶でも同様である。
本発明は、上述したようなドライエツチングプロセスに
よシコンタクトホールを形成する場合の問題を解決した
半導体装置の製造方法を提供することを目的とする。
よシコンタクトホールを形成する場合の問題を解決した
半導体装置の製造方法を提供することを目的とする。
本発明の方法は、まず拡散層が形成された半導体基板上
に第１の絶縁膜を形成し、この第１の絶縁膜を湿式エツ
チング法によシ選択エツチングして前記拡散層領域内で
拡散層に対するコンタクトホール位置を含む開口を形成
する。そしてこの開口をおおって前記拡散層にコンタク
トする耐ドライエツチング性の導電体膜を選択的に形成
する。この後全面に一層または二層以上の第２の絶縁膜
をその内部に必要に応じて電極を埋め込んだ状態で形成
する。そしてこの第２の絶縁膜をドライエツチング法に
より選択エツチングして、前記導電体膜をストッパとし
て前記拡散層に対するコンタクトホールを形成し、との
コンタクトホール内で前記導電体膜を介して前記拡散層
に接続される電極配線を形成するものである。
に第１の絶縁膜を形成し、この第１の絶縁膜を湿式エツ
チング法によシ選択エツチングして前記拡散層領域内で
拡散層に対するコンタクトホール位置を含む開口を形成
する。そしてこの開口をおおって前記拡散層にコンタク
トする耐ドライエツチング性の導電体膜を選択的に形成
する。この後全面に一層または二層以上の第２の絶縁膜
をその内部に必要に応じて電極を埋め込んだ状態で形成
する。そしてこの第２の絶縁膜をドライエツチング法に
より選択エツチングして、前記導電体膜をストッパとし
て前記拡散層に対するコンタクトホールを形成し、との
コンタクトホール内で前記導電体膜を介して前記拡散層
に接続される電極配線を形成するものである。
本発明によれば、コンタクトホール位置を含む領域で予
め拡散層に対して耐ドライエッチング性の導電体膜を形
成しておくから、ドライエッチング法によるコンタクト
ホール形成工程で拡散層表面がエツチングされることが
防止される。
め拡散層に対して耐ドライエッチング性の導電体膜を形
成しておくから、ドライエッチング法によるコンタクト
ホール形成工程で拡散層表面がエツチングされることが
防止される。
従って拡散層が浅いものであっても、電極のつき抜けに
よフ接合破壊を生じることはない。
よフ接合破壊を生じることはない。
また第２の絶ｌ１ｋＩＩＸ内部に一層または複数層にわ
たる電極を形成して、これらの電極に対するスルーホー
ルと拡散層に対する；ンタクトホールを一回のドライエ
ツチングプロセスで形成する場合にも、埋込まれる電極
として耐ドライエッチング性の材料を用いることによ）
、各スルーホールやコンタクトホールの深さの相違に拘
らず、それぞれ必要な表面を露出させることができる。
たる電極を形成して、これらの電極に対するスルーホー
ルと拡散層に対する；ンタクトホールを一回のドライエ
ツチングプロセスで形成する場合にも、埋込まれる電極
として耐ドライエッチング性の材料を用いることによ）
、各スルーホールやコンタクトホールの深さの相違に拘
らず、それぞれ必要な表面を露出させることができる。
そしてドライエツチングを用いれば、微細なスルーホー
ル、コンタクトホールをサイドエツチングを伴うことな
く形成することができ、絶縁膜や電極を多層化した各種
機能素子の各層の薄膜化、微細化を図ることが可能とな
る。
ル、コンタクトホールをサイドエツチングを伴うことな
く形成することができ、絶縁膜や電極を多層化した各種
機能素子の各層の薄膜化、微細化を図ることが可能とな
る。
第３図（ａ）〜（ｆ）は本発明を、Ｉａｍｂを用いた赤
外ＣＣＤに適用した実施例の出力部近傍の工程断面図で
ある。まずｎ型ＩｎＳｂ基板２１を用い、Ｂｅ等の拡散
により出力端となるｐ土層２２を形成した後、第１の絶
縁膜として３００℃以下の低温ＣＶＤ法によシ全面に５
ＩＯ２膜２３を堆積する。セしてｐ土層２２に対して後
に形成するコンタクトホールの位置を含む領域のｓｉｏ
□膜２３全２３４Ｆ＋ＨＦ等による湿式エツチング法で
選択エツチングして開口２４を形成する（１）。この間
口２４の大きさは、ｐ土層２２の領域内で後に形成する
コンタクトホールより大きいものとする。このエツチン
グではｐ土層２２の表面がエツチングされることはない
。この後、開口２４ｔｌ−介してｐ土層２２にコンタク
トして少なくともｐ土層２２の領域をおおうように５Ｉ
Ｏ２膜２３上に延在させた耐ドライエツチング性の導電
体膜２５を形成する（ｂ）。この導電体膜２５としては
、例えば下層がＴｎＳｂに対して良好なオーミックコン
タクトを示すＴ１、上層が耐ドライエツチング性を示す
Ａｔからなる二層膜とする。
外ＣＣＤに適用した実施例の出力部近傍の工程断面図で
ある。まずｎ型ＩｎＳｂ基板２１を用い、Ｂｅ等の拡散
により出力端となるｐ土層２２を形成した後、第１の絶
縁膜として３００℃以下の低温ＣＶＤ法によシ全面に５
ＩＯ２膜２３を堆積する。セしてｐ土層２２に対して後
に形成するコンタクトホールの位置を含む領域のｓｉｏ
□膜２３全２３４Ｆ＋ＨＦ等による湿式エツチング法で
選択エツチングして開口２４を形成する（１）。この間
口２４の大きさは、ｐ土層２２の領域内で後に形成する
コンタクトホールより大きいものとする。このエツチン
グではｐ土層２２の表面がエツチングされることはない
。この後、開口２４ｔｌ−介してｐ土層２２にコンタク
トして少なくともｐ土層２２の領域をおおうように５Ｉ
Ｏ２膜２３上に延在させた耐ドライエツチング性の導電
体膜２５を形成する（ｂ）。この導電体膜２５としては
、例えば下層がＴｎＳｂに対して良好なオーミックコン
タクトを示すＴ１、上層が耐ドライエツチング性を示す
Ａｔからなる二層膜とする。
この後、全面をスフ９ツタ法による５１０２膜２６１で
おおい、この上に第１層Ａｔダート電極２７ （２７１
ｐ ２７！ ｒ・・・）を形成しくＣ）、続いて再度
全面をスパッタ法によるＳ１０□膜２６２でおおい、こ
の上に第２層Ａｔダート電極２ ｇ（２８１。
おおい、この上に第１層Ａｔダート電極２７ （２７１
ｐ ２７！ ｒ・・・）を形成しくＣ）、続いて再度
全面をスパッタ法によるＳ１０□膜２６２でおおい、こ
の上に第２層Ａｔダート電極２ ｇ（２８１。
２８１ 、・・・）を形成する（ｄ）。この後全面をス
六ツタ法によるＳ１０□膜２６３でおおい、ＣＦ４＋０
□の混合気体を用いたＣＤＥ法による選択エツチングを
行ってｐ土層２２に対するコンタクトホール２９１およ
び各層Ａｔゲート電極２７．２８に対するスルーホール
２９鵞 、２９．、・・・等の電極窓を同時に形成する
（、）。このとき、各電極窓の底にはＡｔ膜があるため
、これがＣＤＥに対するストツノやとなる。最後に各電
極窓を介して拡散層２２、Ａｔダート電極２７および２
８にコンタクトするＡｔ配線５ｏ（ｓｏ、、ｓｏ雪 、
・・・）を形成してＣＯＤが完成する（ｆ）。ｐ中層２
２に対しては、図示のようｉｃ ｈｔ配線３０１が導電
体膜２５を介して電気的に接続されることになる。
六ツタ法によるＳ１０□膜２６３でおおい、ＣＦ４＋０
□の混合気体を用いたＣＤＥ法による選択エツチングを
行ってｐ土層２２に対するコンタクトホール２９１およ
び各層Ａｔゲート電極２７．２８に対するスルーホール
２９鵞 、２９．、・・・等の電極窓を同時に形成する
（、）。このとき、各電極窓の底にはＡｔ膜があるため
、これがＣＤＥに対するストツノやとなる。最後に各電
極窓を介して拡散層２２、Ａｔダート電極２７および２
８にコンタクトするＡｔ配線５ｏ（ｓｏ、、ｓｏ雪 、
・・・）を形成してＣＯＤが完成する（ｆ）。ｐ中層２
２に対しては、図示のようｉｃ ｈｔ配線３０１が導電
体膜２５を介して電気的に接続されることになる。
この実施例によれば、コンタクトホール部を予め耐ドラ
イエツチング性の導電体膜でおおっているため、−回の
ドライエツチンググロセスで、基板表面を損傷すること
なく深さの異なる複数の電極窓を形成することができる
。またドライエツチング法を利用するから、絶縁膜内に
埋込まれるＡｔダート電極２７．２８は１１００ｎ以下
の薄いものであっても十分にストッノタとして機能する
。従って複数層のＡｎ’−）電極を含む絶縁膜と電極の
積層構造の薄膜化と微細化を図った信頼性の高い赤外Ｃ
ＯＤを得ることができる。
イエツチング性の導電体膜でおおっているため、−回の
ドライエツチンググロセスで、基板表面を損傷すること
なく深さの異なる複数の電極窓を形成することができる
。またドライエツチング法を利用するから、絶縁膜内に
埋込まれるＡｔダート電極２７．２８は１１００ｎ以下
の薄いものであっても十分にストッノタとして機能する
。従って複数層のＡｎ’−）電極を含む絶縁膜と電極の
積層構造の薄膜化と微細化を図った信頼性の高い赤外Ｃ
ＯＤを得ることができる。
本発明は上記実施例に限られるものではない。
例えばコンタクトホール位置を含む領域で予め拡散層に
コンタクトさせて設ける導電体膜は、拡散層に対して良
好なオーミックコンタクトを示し、かつ後のコンタクト
ホール形成工程のドライエツチングに対してストツノ平
となるものであれば、各種金属材料を用い得る。また上
記実施例では、第２の絶縁膜がスノクツタ法による３層
の５１０２膜２６１〜２６３からなる例を示したが、そ
の層数や形成方法、材料は対象とするデノぐイスに応じ
て任意に選択し得る。第１の絶縁膜についても同様であ
る。
コンタクトさせて設ける導電体膜は、拡散層に対して良
好なオーミックコンタクトを示し、かつ後のコンタクト
ホール形成工程のドライエツチングに対してストツノ平
となるものであれば、各種金属材料を用い得る。また上
記実施例では、第２の絶縁膜がスノクツタ法による３層
の５１０２膜２６１〜２６３からなる例を示したが、そ
の層数や形成方法、材料は対象とするデノぐイスに応じ
て任意に選択し得る。第１の絶縁膜についても同様であ
る。
更に上記実施例では、ｒｎｓｂを用いたＣＣＤに適用し
た場合を説明したが、他の半導体材料、他の機能素子に
対しても本発明を適用できることは勿論である。
た場合を説明したが、他の半導体材料、他の機能素子に
対しても本発明を適用できることは勿論である。
第１図および第２図は従来法による赤外ＣＣＤの出力部
近傍の断面構造を示す図、第３図（ａ）〜（ｆ）は本発
明を赤外ＣＯＤに適用した実施例の出力部近傍の工程断
面図である。 ２１− ｎ型ＩｎＳｂ基板、２２ ”・ｐ十層、２３−
・・ＣｖＤＳｌＯ□膜（第１の絶縁膜）、２４−・・開
口、２５・・・導電体膜（Ｔｉ／Ａｔ二層膜）、２６１
〜２６３・・・ス／母ツタ５ｔＯ２膜（第２の絶縁膜）
、ｚｖにｔｖｌ 、ｘｖ、、・）・・・第１層Ａｌ”−
１電極、２Ｂ（２８！ ｇ２８２＊・・・）・・・第２
層ＡＡダート電極、２９ （２９１＊ ２９２ ｍ・
・・）・・・電極窓、（コンタクトホール、スルーホー
ル）、３０（３０１ａ３０２ ＋・・・）・・・Ａｔ
配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第３ 図
近傍の断面構造を示す図、第３図（ａ）〜（ｆ）は本発
明を赤外ＣＯＤに適用した実施例の出力部近傍の工程断
面図である。 ２１− ｎ型ＩｎＳｂ基板、２２ ”・ｐ十層、２３−
・・ＣｖＤＳｌＯ□膜（第１の絶縁膜）、２４−・・開
口、２５・・・導電体膜（Ｔｉ／Ａｔ二層膜）、２６１
〜２６３・・・ス／母ツタ５ｔＯ２膜（第２の絶縁膜）
、ｚｖにｔｖｌ 、ｘｖ、、・）・・・第１層Ａｌ”−
１電極、２Ｂ（２８！ ｇ２８２＊・・・）・・・第２
層ＡＡダート電極、２９ （２９１＊ ２９２ ｍ・
・・）・・・電極窓、（コンタクトホール、スルーホー
ル）、３０（３０１ａ３０２ ＋・・・）・・・Ａｔ
配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第３ 図
Claims (4)
- （１）拡散層が形成された半導体基板上に第１の絶縁膜
を形成する工程と、この第１の絶縁膜を湿式エッチング
法により選択エッチングして前記拡散層領域内で拡散層
に対するコンタクトホール位置を含む開口を形成する工
程と、この開口をおおい前記拡散層にコンタクトする耐
ドライエッチング性の導電体膜を選択的に形成する工程
と、この後全面に第２の絶縁膜を形成する工程と、この
第２の絶縁膜をドライエッチング法により選択エッチン
グして前記導電体膜をストッパとして前記拡散層に対す
るコンタクトホールを形成する工程と、このコンタクト
ホール内で前記導電体膜を介して前記拡散層に接続され
る金属配線を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - （２）前記半導体基板がＩｎＳｂであり、前記拡散層に
コンタクトする導電体膜は少くとも拡散層にコンタクト
する面がＴｉである特許請求の範囲第１項記載の半導体
装置の製造方法。 - （３）前記第１の絶縁膜は３００℃以下の低温ＣＶＤ法
による膜であり、前記第２の絶縁膜はスパッタ法による
膜であって、前記ドライエッチング法はＣＦ＿４とＯ＿
２を含む混合気体を用いたドライエッチングである特許
請求の範囲第１項記載の半導体装置の製造方法。 - （４）前記第２の絶縁膜は内部に電極が埋込まれた複数
層からなり、この埋込まれた電極に対するスルーホール
は前記拡散層に対するコンタクトホールと同時にドライ
エッチング法により形成する特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13081387A JPS63296243A (ja) | 1987-05-27 | 1987-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13081387A JPS63296243A (ja) | 1987-05-27 | 1987-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296243A true JPS63296243A (ja) | 1988-12-02 |
Family
ID=15043309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13081387A Pending JPS63296243A (ja) | 1987-05-27 | 1987-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244348A (ja) * | 2000-01-18 | 2001-09-07 | Lucent Technol Inc | 半導体デバイスの製造方法。 |
| US8664539B2 (en) | 2009-02-19 | 2014-03-04 | Empire Technology Development Llc | Integrated circuit nanowires |
-
1987
- 1987-05-27 JP JP13081387A patent/JPS63296243A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244348A (ja) * | 2000-01-18 | 2001-09-07 | Lucent Technol Inc | 半導体デバイスの製造方法。 |
| JP4718021B2 (ja) * | 2000-01-18 | 2011-07-06 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | 半導体デバイスの製造方法。 |
| US8664539B2 (en) | 2009-02-19 | 2014-03-04 | Empire Technology Development Llc | Integrated circuit nanowires |
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