JP2699454B2 - メモリ装置の製造方法 - Google Patents
メモリ装置の製造方法Info
- Publication number
- JP2699454B2 JP2699454B2 JP63245155A JP24515588A JP2699454B2 JP 2699454 B2 JP2699454 B2 JP 2699454B2 JP 63245155 A JP63245155 A JP 63245155A JP 24515588 A JP24515588 A JP 24515588A JP 2699454 B2 JP2699454 B2 JP 2699454B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline
- peripheral circuit
- film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000010410 layer Substances 0.000 claims description 83
- 230000002093 peripheral effect Effects 0.000 claims description 38
- 239000011229 interlayer Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 22
- 239000010408 film Substances 0.000 description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 45
- 229910004298 SiO 2 Inorganic materials 0.000 description 29
- 239000005380 borophosphosilicate glass Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセル部とこのメモリセル部以外の周
辺回路部とを有するメモリ装置の製造方法に関するもの
である。
辺回路部とを有するメモリ装置の製造方法に関するもの
である。
本発明は、上記の様なメモリ装置の製造方法におい
て、メモリセル部に第１の導電層を形成すると共にこの
第１の導電層と同層の第２の導電層を周辺回路部にも形
成しておき、第２の導電層がエッチングされにくい条件
でこの第２の導電層上の層間絶縁膜をエッチング除去す
ることによって、製造効率を低下させることなく、高い
信頼性を有するメモリ装置を高い歩留で製造することが
できる様にしたものである。
て、メモリセル部に第１の導電層を形成すると共にこの
第１の導電層と同層の第２の導電層を周辺回路部にも形
成しておき、第２の導電層がエッチングされにくい条件
でこの第２の導電層上の層間絶縁膜をエッチング除去す
ることによって、製造効率を低下させることなく、高い
信頼性を有するメモリ装置を高い歩留で製造することが
できる様にしたものである。
メモリセル面積は、半導体メモリ装置の集積度を表す
最も重要な指標の一つである。このため、メモリセル面
積を少なくして集積度を高めるために、メモリセル部で
は多層配線構造を用いるのが一般的である。
最も重要な指標の一つである。このため、メモリセル面
積を少なくして集積度を高めるために、メモリセル部で
は多層配線構造を用いるのが一般的である。
これに対して周辺回路部では、メモリセル部の様には
多層配線構造を必要としない。
多層配線構造を必要としない。
しかし、周辺回路部もメモリセル部と同様な工程で形
成すると、周辺回路部にもメモリセル部と同様な層間絶
縁膜が次々と堆積されてゆく。
成すると、周辺回路部にもメモリセル部と同様な層間絶
縁膜が次々と堆積されてゆく。
この結果、これらの層間絶縁膜を貫通して半導体基板
の不純物拡散層へ達するコンタクト窓が深く、配線の段
差被覆性が良くない。従ってこの様なメモリ装置は、製
造歩留及び信頼性が低い。
の不純物拡散層へ達するコンタクト窓が深く、配線の段
差被覆性が良くない。従ってこの様なメモリ装置は、製
造歩留及び信頼性が低い。
そこで本願の出願人は、順次に積層されている層間絶
縁膜のうちの何れかを周辺回路部のみでエッチング除去
して、層間絶縁膜の厚さの総和をメモリセル部よりも周
辺回路部において薄くしたメモリ装置を、実願昭63−10
6792号として既に提案した。
縁膜のうちの何れかを周辺回路部のみでエッチング除去
して、層間絶縁膜の厚さの総和をメモリセル部よりも周
辺回路部において薄くしたメモリ装置を、実願昭63−10
6792号として既に提案した。
ところが、多層の層間絶縁膜は互いに同質の材料、例
えばSiO2系の材料で形成するのが一般的であるので、順
次に積層されている層間絶縁膜同士にエッチング選択性
を持たせることができない。このため、周辺回路部にお
ける層間絶縁膜の厚さの総和を制御性良く薄くすること
はできない。
えばSiO2系の材料で形成するのが一般的であるので、順
次に積層されている層間絶縁膜同士にエッチング選択性
を持たせることができない。このため、周辺回路部にお
ける層間絶縁膜の厚さの総和を制御性良く薄くすること
はできない。
もし、エッチング過多になって層間絶縁膜の厚さの総
和が薄くなり過ぎると、必要な絶縁性を保持できず、製
造歩留や信頼性が低下する。
和が薄くなり過ぎると、必要な絶縁性を保持できず、製
造歩留や信頼性が低下する。
逆に、エッチング過少であれば、層間絶縁膜の厚さの
総和を薄くするという意図が達成されず、やはり製造歩
留や信頼性を高めることができない。
総和を薄くするという意図が達成されず、やはり製造歩
留や信頼性を高めることができない。
本発明によるメモリ装置の製造方法は、メモリセル部
11の第１の層間絶縁膜16、21、41上に第１の導電層17、
24を形成すると共にこの第１の導電層17、24と同層の第
２の導電層18、37を周辺回路部12の前記第１の層間絶縁
膜16、21、41上にも形成する工程と、前記第１及び第２
の導電層17、18、24、37上に形成した第２の層間絶縁膜
21、26、36のうちで前記周辺回路部12における部分を前
記第２の導電層18、37がエッチングされにくい条件でエ
ッチング除去する工程とを夫々具備している。
11の第１の層間絶縁膜16、21、41上に第１の導電層17、
24を形成すると共にこの第１の導電層17、24と同層の第
２の導電層18、37を周辺回路部12の前記第１の層間絶縁
膜16、21、41上にも形成する工程と、前記第１及び第２
の導電層17、18、24、37上に形成した第２の層間絶縁膜
21、26、36のうちで前記周辺回路部12における部分を前
記第２の導電層18、37がエッチングされにくい条件でエ
ッチング除去する工程とを夫々具備している。
本発明によるメモリ装置の製造方法では、メモリセル
部11に第１の導電層17、24を形成すると共に周辺回路部
12にも第２の導電層18、37を形成しておき、この第２の
導電層18、37がエッチングされにくい条件でこの第２の
導電層18、37上の第２の層間絶縁膜21、26、36をエッチ
ング除去しているので、周辺回路部12では第２の層間絶
縁膜21、26、36のみが正確にエッチング除去される。従
って、周辺回路部12において第１及び第２の層間絶縁膜
16、21、26、36、41の厚さの総和を制御性良く薄くする
ことができる。
部11に第１の導電層17、24を形成すると共に周辺回路部
12にも第２の導電層18、37を形成しておき、この第２の
導電層18、37がエッチングされにくい条件でこの第２の
導電層18、37上の第２の層間絶縁膜21、26、36をエッチ
ング除去しているので、周辺回路部12では第２の層間絶
縁膜21、26、36のみが正確にエッチング除去される。従
って、周辺回路部12において第１及び第２の層間絶縁膜
16、21、26、36、41の厚さの総和を制御性良く薄くする
ことができる。
しかも、第１の導電層17、24と第２の導電層18、37と
は同層であるので、これら第１及び第２の導電層17、1
8、24、37を同時に形成することができ、第２の導電層1
8、37の形成のために製造工程が増加することはない。
は同層であるので、これら第１及び第２の導電層17、1
8、24、37を同時に形成することができ、第２の導電層1
8、37の形成のために製造工程が増加することはない。
以下、本発明の第１〜第５実施例を、第１図〜第５図
を参照しながら説明する。
を参照しながら説明する。
第１図は、MOS−SRAMの製造に適用した第１実施例を
示している。この第１実施例では、第1A図に示す様に、
メモリセル部11及び周辺回路部12において、半導体基板
13上の第１層目の多結晶Si層14、15で第１層目の配線層
を形成し、第１層目の層間絶縁膜であるSiO2膜16で多結
晶Si層14、15を覆う。
示している。この第１実施例では、第1A図に示す様に、
メモリセル部11及び周辺回路部12において、半導体基板
13上の第１層目の多結晶Si層14、15で第１層目の配線層
を形成し、第１層目の層間絶縁膜であるSiO2膜16で多結
晶Si層14、15を覆う。
次に、第２層目の多結晶Si層17でメモリセル部11の第
２層目の配線層を形成するが、この時、周辺回路部12に
もこの周辺回路部12を覆う様に第２層目の多結晶Si層18
を残す。これらの多結晶Si膜17、18は、第２層目の層間
絶縁膜であるSiO2膜21で覆う。
２層目の配線層を形成するが、この時、周辺回路部12に
もこの周辺回路部12を覆う様に第２層目の多結晶Si層18
を残す。これらの多結晶Si膜17、18は、第２層目の層間
絶縁膜であるSiO2膜21で覆う。
次に、多結晶Si層17に達するコンタクト窓22（第1B
図）を形成するための開口23aを有するレジスト23をSiO
2膜21上に形成するが、このレジスト23には周辺回路部1
2に対応する開口23bをもパターニングしておく。
図）を形成するための開口23aを有するレジスト23をSiO
2膜21上に形成するが、このレジスト23には周辺回路部1
2に対応する開口23bをもパターニングしておく。
その後、SiO2に比べて多結晶Siがエッチングされにく
い条件で、SiO2膜21をエッチングする。すると、多結晶
Si層17、18がエッチングに対するストッパとして機能す
るので、第1B図に示す様に、コンタクト窓22が形成され
ると共に、多結晶Si層18上のSiO2膜21も正確に除去され
る。
い条件で、SiO2膜21をエッチングする。すると、多結晶
Si層17、18がエッチングに対するストッパとして機能す
るので、第1B図に示す様に、コンタクト窓22が形成され
ると共に、多結晶Si層18上のSiO2膜21も正確に除去され
る。
次に、レジスト23を除去し、第３層目の多結晶Si層24
を堆積させ、メモリセル部11の第３層目の配線層をパタ
ーニングするためのレジスト25を多結晶Si層24上に形成
する。
を堆積させ、メモリセル部11の第３層目の配線層をパタ
ーニングするためのレジスト25を多結晶Si層24上に形成
する。
そしてこの状態で多結晶Si層24をエッチングするが、
この時にオーバエッチングを施す。すると、第1C図に示
す様に、多結晶Si層24のうちでレジスト25に覆われてい
ない部分のみならず周辺回路部12の多結晶Si層18も除去
される その後、第３層目の層間絶縁膜であるBPSG膜26を堆積
させ、所定の位置にコンタクト窓27及びAl配線28を形成
する。
この時にオーバエッチングを施す。すると、第1C図に示
す様に、多結晶Si層24のうちでレジスト25に覆われてい
ない部分のみならず周辺回路部12の多結晶Si層18も除去
される その後、第３層目の層間絶縁膜であるBPSG膜26を堆積
させ、所定の位置にコンタクト窓27及びAl配線28を形成
する。
なお、第３層目の層間絶縁膜をSiO2膜ではなくBPSG膜
26としたのは、リフローによる平坦化を行うためと、リ
ンによって外部からの汚染に対するゲッタリング効果を
持たせるためである。
26としたのは、リフローによる平坦化を行うためと、リ
ンによって外部からの汚染に対するゲッタリング効果を
持たせるためである。
以上の様な第１実施例では、少なくとも周辺回路部12
の多結晶Si層15上に部分及びメモリセル部11との境界近
傍の部分において、SiO2膜21は確実に除去され且つSiO2
膜16は全くエッチングされない。
の多結晶Si層15上に部分及びメモリセル部11との境界近
傍の部分において、SiO2膜21は確実に除去され且つSiO2
膜16は全くエッチングされない。
従って、周辺回路部12においてSiO2膜16及びBPSG膜26
の厚さの総和を制御性良く薄くすることができ、必要な
絶縁性を保持しつつAl配線28の段差被覆性を改善するこ
とができる。
の厚さの総和を制御性良く薄くすることができ、必要な
絶縁性を保持しつつAl配線28の段差被覆性を改善するこ
とができる。
なお、周辺回路部12の周辺部には、メモリセル部11と
の境界側の様にメモリセル部11との接続のための配線が
形成されているためにSiO2膜16を完全に残すべき領域31
と、メモリセル部11との境界とは反対側の様にSiO2膜16
が少し位は除去されても弊害のない領域32とが存在する
場合がある。
の境界側の様にメモリセル部11との接続のための配線が
形成されているためにSiO2膜16を完全に残すべき領域31
と、メモリセル部11との境界とは反対側の様にSiO2膜16
が少し位は除去されても弊害のない領域32とが存在する
場合がある。
この様な場合、第1A図に示す様に、領域31では多結晶
Si層18に重畳する様にレジスト23をパターニングする必
要があり、領域32では多結晶Si層18に重畳しない様にレ
ジスト23をパターニングしてもよい。
Si層18に重畳する様にレジスト23をパターニングする必
要があり、領域32では多結晶Si層18に重畳しない様にレ
ジスト23をパターニングしてもよい。
第２図は、MOS−SRAMの製造に適用した第２実施例を
示している。この第２実施例も、コンタクト窓22の形成
及び多結晶Si層18上のSiO2膜21の除去までは、上述の第
１実施例と同様に行う。
示している。この第２実施例も、コンタクト窓22の形成
及び多結晶Si層18上のSiO2膜21の除去までは、上述の第
１実施例と同様に行う。
その後、第2A図に示す様に、周辺回路部12においての
み開口33aを有するレジスト33を形成し、この状態で多
結晶Si層18をエッチング除去する。
み開口33aを有するレジスト33を形成し、この状態で多
結晶Si層18をエッチング除去する。
次に、レジスト33を除去し、第2B図に示す様に、第３
層目の多結晶Si層24を堆積させ、メモリセル部11の第３
層目の配線層をパターニングするためのレジスト25を多
結晶Si層24上に形成する。
層目の多結晶Si層24を堆積させ、メモリセル部11の第３
層目の配線層をパターニングするためのレジスト25を多
結晶Si層24上に形成する。
次に、この状態で多結晶Si層24をエッチングし、更に
その後の工程を上述の第１実施例と同様に行う。
その後の工程を上述の第１実施例と同様に行う。
この様な第２実施例では、多結晶Si層24のエッチング
に先立って予め多結晶Si層18を除去してあるので、多結
晶Si層24のエッチング時にオーバエッチングを施す必要
がない。このため、レジスト25下の多結晶Si層24がオー
バエッチングによってサイドエッチングされるというこ
とがない。
に先立って予め多結晶Si層18を除去してあるので、多結
晶Si層24のエッチング時にオーバエッチングを施す必要
がない。このため、レジスト25下の多結晶Si層24がオー
バエッチングによってサイドエッチングされるというこ
とがない。
従って、第１実施例と比較すると、レジスト33の形成
及びエッチング工程が多くなるが、メモリセル部11の第
３層目の配線層のパターンが細くなるという問題がな
い。
及びエッチング工程が多くなるが、メモリセル部11の第
３層目の配線層のパターンが細くなるという問題がな
い。
第３図は、MOS−SRAMの製造に適用した第３実施例を
示している。この第３実施例も、SiO2膜21の形成まで
は、上述の第１実施例と同様に行う。
示している。この第３実施例も、SiO2膜21の形成まで
は、上述の第１実施例と同様に行う。
その後、第3A図に示す様に周辺回路部12においてのみ
開口34aを有するレジスト34を形成し、開口34aに対応す
るSiO2膜21と多結晶Si層18とをエッチング除去する。
開口34aを有するレジスト34を形成し、開口34aに対応す
るSiO2膜21と多結晶Si層18とをエッチング除去する。
次に、レジスト34を除去し、第3B図に示す様にメモリ
セル部11においてのみ開口35aを有するレジスト35を形
成し、SiO2膜21にコンタクト窓22を形成する。
セル部11においてのみ開口35aを有するレジスト35を形
成し、SiO2膜21にコンタクト窓22を形成する。
その後の第３層目の多結晶Si層24の堆積以降の工程
は、上述の第２実施例と同様に行う。
は、上述の第２実施例と同様に行う。
この様な第３実施例では、多結晶Si層18上のSiO2膜21
をエッチング除去するためのレジスト34とコンタクト窓
22を形成するためのレジスト35とを別個に形成してお
り、上述の第２実施例の様にはこれらのレジスト34、35
を共用していない。
をエッチング除去するためのレジスト34とコンタクト窓
22を形成するためのレジスト35とを別個に形成してお
り、上述の第２実施例の様にはこれらのレジスト34、35
を共用していない。
そして、レジスト34のパターンが巨大なパターンであ
るのに対してレジスト35のパターンが微細なパターンで
あるので、これらのレジスト34、35を最適化できて工程
が容易である。しかも、第２実施例に比べてレジストの
形成及びエッチング工程が多くなることもない。従っ
て、この点において第３実施例は第２実施例よりも有利
である。
るのに対してレジスト35のパターンが微細なパターンで
あるので、これらのレジスト34、35を最適化できて工程
が容易である。しかも、第２実施例に比べてレジストの
形成及びエッチング工程が多くなることもない。従っ
て、この点において第３実施例は第２実施例よりも有利
である。
なお、第3A図の工程と第3B図の工程とは別個のレジス
ト34、35を用いて独立に行っているので、これらの工程
の順序を入れ替えることもできる。
ト34、35を用いて独立に行っているので、これらの工程
の順序を入れ替えることもできる。
第４図は、MOS−SRAMの製造に適用した第４実施例を
示している。この第４実施例で製造したMOS−SRAMで
は、第4B図に示す様に、SiO2薄膜36とBPSG膜26とでメモ
リセル部11の第３層目の層間絶縁膜が形成されている。
示している。この第４実施例で製造したMOS−SRAMで
は、第4B図に示す様に、SiO2薄膜36とBPSG膜26とでメモ
リセル部11の第３層目の層間絶縁膜が形成されている。
SiO2薄膜36は第３層目の配線層である多結晶Si層24中
へBPSG膜26からリンが拡散するのを防止するためのもの
であるが、周辺回路部12には第３層目の配線層が不要で
あるので、この第４実施例では周辺回路部12でSiO2薄膜
36を除去しようとしている。
へBPSG膜26からリンが拡散するのを防止するためのもの
であるが、周辺回路部12には第３層目の配線層が不要で
あるので、この第４実施例では周辺回路部12でSiO2薄膜
36を除去しようとしている。
しかし、SiO2薄膜36の除去に際してメモリセル部11と
共通に使用できるレジストがないので、第１及び第２実
施例の様な方法は採用できない。
共通に使用できるレジストがないので、第１及び第２実
施例の様な方法は採用できない。
そこでこの第４実施例では、第4A図に示す様に、多結
晶Si層24の形成時に周辺回路部12にも多結晶Si層37が残
る様に第３層目の多結晶Si層をパターニングし、これら
の多結晶Si層24、37上にSiO2薄膜36を堆積させる。
晶Si層24の形成時に周辺回路部12にも多結晶Si層37が残
る様に第３層目の多結晶Si層をパターニングし、これら
の多結晶Si層24、37上にSiO2薄膜36を堆積させる。
そして、周辺回路部12においてのみ開口38aを有する
レジスト38を形成し、開口38aに対応するSiO2薄膜36と
多結晶Si層37とをエッチング除去する。
レジスト38を形成し、開口38aに対応するSiO2薄膜36と
多結晶Si層37とをエッチング除去する。
その後、レジスト38を除去し、第4B図に示す様にBPSG
膜26の堆積やコンタクト窓27及びAl配線28の形成等を行
う。
膜26の堆積やコンタクト窓27及びAl配線28の形成等を行
う。
第５図は、スタックトキャパシタ型のMOS−DRAMの製
造に適用した第５実施例を示している。スタックトキャ
パシタ型のMOS−DRAMのメモリセル部11では、第２及び
第３層目の多結晶Si層17、24がキャパシタを構成してい
るので、その間の絶縁膜であるSiO2膜41は非常に薄い。
造に適用した第５実施例を示している。スタックトキャ
パシタ型のMOS−DRAMのメモリセル部11では、第２及び
第３層目の多結晶Si層17、24がキャパシタを構成してい
るので、その間の絶縁膜であるSiO2膜41は非常に薄い。
従って、このSiO2膜41を周辺回路部12において除去し
ても、周辺回路部12における層間絶縁膜の厚さの総和を
薄くするという効果は少ない。
ても、周辺回路部12における層間絶縁膜の厚さの総和を
薄くするという効果は少ない。
そこでこの第５実施例では、第１〜第３実施例の様に
第２層目の層間絶縁膜を周辺回路部12において除去する
のではなく、第４実施例の様に第３層目の層間絶縁膜を
周辺回路部12において除去しようとしている。
第２層目の層間絶縁膜を周辺回路部12において除去する
のではなく、第４実施例の様に第３層目の層間絶縁膜を
周辺回路部12において除去しようとしている。
このためこの第５実施例では、第5A図に示す様に、多
結晶Si層24の形成時に周辺回路部12にも多結晶Si層37が
残る様に第３層目の多結晶Si層をパターニングし、これ
らの多結晶Si層24、37上にBPSG膜26を堆積させる。
結晶Si層24の形成時に周辺回路部12にも多結晶Si層37が
残る様に第３層目の多結晶Si層をパターニングし、これ
らの多結晶Si層24、37上にBPSG膜26を堆積させる。
そして、第４実施例と同様のレジスト38を形成し、開
口38aに対応するBPSG膜26と多結晶Si層37をエッチング
除去する。その後、第5B図に示す様に、コンタクト窓2
7、42及びAl配線28、43の形成等を行う。
口38aに対応するBPSG膜26と多結晶Si層37をエッチング
除去する。その後、第5B図に示す様に、コンタクト窓2
7、42及びAl配線28、43の形成等を行う。
なお、以上の第１〜第５実施例は本発明をメモリ装置
のみの製造に適用したものであるが、メモリ装置とラン
ダムロジックとを混載するIC等の製造にも本発明を適用
することができる。
のみの製造に適用したものであるが、メモリ装置とラン
ダムロジックとを混載するIC等の製造にも本発明を適用
することができる。
即ち、ランダムロジック部では配線層として第１層目
の多結晶Si層しか使用しないので、第２層目以上の多結
晶Si膜をエッチング時のストッパとして利用することに
よって、ランダムロジック部における層間絶縁膜の厚さ
の総和をも薄くすることができる。
の多結晶Si層しか使用しないので、第２層目以上の多結
晶Si膜をエッチング時のストッパとして利用することに
よって、ランダムロジック部における層間絶縁膜の厚さ
の総和をも薄くすることができる。
本発明によるメモリ装置の製造方法では、周辺回路部
において第１及び第２の層間絶縁膜の厚さの総和の制御
性良く薄くすることができるので、高い信頼性を有する
メモリ装置を高い歩留で製造することができる。
において第１及び第２の層間絶縁膜の厚さの総和の制御
性良く薄くすることができるので、高い信頼性を有する
メモリ装置を高い歩留で製造することができる。
しかも、周辺回路部における第２の導電層の形成のた
めに製造工程が増加することもないので、製造効率が低
下することもない。
めに製造工程が増加することもないので、製造効率が低
下することもない。
第１図〜第５図は本発明の夫々第１〜第５実施例を順次
に示す側断面図である。 なお、図面に用いた符号において、 11……メモリセル部 12……周辺回路部 16……SiO2膜 17……多結晶Si層 18……多結晶Si層 21……SiO2膜 24……多結晶Si層 26……BPSG膜 36……SiO2薄膜 37……多結晶Si層 41……SiO2膜 である。
に示す側断面図である。 なお、図面に用いた符号において、 11……メモリセル部 12……周辺回路部 16……SiO2膜 17……多結晶Si層 18……多結晶Si層 21……SiO2膜 24……多結晶Si層 26……BPSG膜 36……SiO2薄膜 37……多結晶Si層 41……SiO2膜 である。
Claims (1)
- 【請求項１】メモリセル部とこのメモリセル部以外の周
辺回路部とを有するメモリ装置の製造方法において、 前記メモリセル部の第１の層間絶縁膜上に第１の導電層
を形成すると共にこの第１の導電層と同層の第２の導電
層を前記周辺回路部の前記第１の層間絶縁膜上にも形成
する工程と、 前記第１及び第２の導電層上に形成した第２の層間絶縁
膜のうちで前記周辺回路部における部分を前記第２の導
電層がエッチングされにくい条件でエッチング除去する
工程とを夫々具備し、 前記第１及び第２の層間絶縁膜の厚さの総和が前記メモ
リセル部よりも前記周辺回路部において薄くなる様にし
たメモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245155A JP2699454B2 (ja) | 1988-09-29 | 1988-09-29 | メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245155A JP2699454B2 (ja) | 1988-09-29 | 1988-09-29 | メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291968A JPH0291968A (ja) | 1990-03-30 |
| JP2699454B2 true JP2699454B2 (ja) | 1998-01-19 |
Family
ID=17129436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245155A Expired - Fee Related JP2699454B2 (ja) | 1988-09-29 | 1988-09-29 | メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699454B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237187A (en) * | 1990-11-30 | 1993-08-17 | Hitachi, Ltd. | Semiconductor memory circuit device and method for fabricating same |
-
1988
- 1988-09-29 JP JP63245155A patent/JP2699454B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291968A (ja) | 1990-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5459354A (en) | Semiconductor device with improved insulation of wiring structure from a gate electrode | |
| US6246120B1 (en) | Sidewalls for guiding the via etch | |
| US5600170A (en) | Interconnection structure of semiconductor device | |
| JPH06236876A (ja) | 半導体装置のコンタクト形成方法 | |
| JP2699454B2 (ja) | メモリ装置の製造方法 | |
| JP2000195950A (ja) | 半導体装置及びその製造方法 | |
| US5851914A (en) | Method of fabricating a metal contact structure | |
| JP3270863B2 (ja) | 半導体装置 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| JPH11340322A (ja) | 半導体装置およびその製造方法 | |
| US5177592A (en) | Semiconductor device | |
| JPH07235594A (ja) | 半導体装置の製造方法 | |
| JPH05275644A (ja) | 半導体メモリ素子及びその製造方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| JPH0766178A (ja) | 半導体装置の製造方法 | |
| JP2551030B2 (ja) | 半導体装置およびその製造方法 | |
| JPS63299142A (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| JP2950620B2 (ja) | 半導体装置 | |
| JP2914416B2 (ja) | 半導体装置の製造方法 | |
| KR960011816B1 (ko) | 반도체소자의 캐패시터 및 그의 제조방법 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JPH04109654A (ja) | 半導体装置及びその製造方法 | |
| JPS63166248A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR100304967B1 (ko) | 반도체소자의 배선 및 그의 형성방법 | |
| JPH06177259A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |