JPH0291968A - メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセル部とこのメモリセル部以外の周辺
回路部とを有するメモリ装置の製造方法に関するもので
ある。

〔発明の概要〕

本発明は、上記の様なメモリ装置の製造方法において、
メモリセル部に第１の導電層を形成すると共にこの第１
の導電層と同層の第２の導ｉｌｌを周辺回路部にも形成
しておき、第２の導電層がエツチングされにくい条件で
この第２の導電層上の層間絶縁膜をエツチング除去する
ことによって、製造効率を低下させることなく、高い信
幀性を有するメモリ装置を高い歩留で製造することがで
きる様にしたものである。

〔従来の技術〕

メモリセル面積は、半導体メモリ装置の集積度を表す最
も重要な指標の一つである。このため、メモリセル面積
を少なくして集積度を高めるために、メモリセル部では
多層配線構造を用いるのが一般的である。

これに対して周辺回路部では、メモリセル部の様には多
層配線構造を必要としない。

しかし、周辺回路部もメモリセル部と同様な工程で形成
すると、周辺回路部にもメモリセル部と同様な層間絶縁
膜が次々と堆積されてゆく。

この結果、これらの層間絶縁膜を貫通して半導体基板の
不純物拡散層へ達するコンタクト窓が深く、配線の段差
被覆性が良くない。従ってこの様なメモリ装置は、製造
歩留及び信頼性が低い。

そこで本願の出願人は、順次に積層されている層間絶縁
膜のうちの何れかを周辺回路部のみでエツチング除去し
て、層間絶縁膜の厚さの総和をメモリセル部よりも周辺
回路部において薄くしたメモリ装置を、実願昭６３−１
０６７９２号として既に提案した。

〔発明が解決しようとする課題〕

ところが、多層の層間絶縁膜は互いに同質の材料、例え
ばＳｉＯ□系の材料で形成するのが一般的であるので、
順次に積層されている層間絶縁膜同士にエツチング選択
性を持たせることができない。

このため、周辺回路部における層間絶縁膜の厚さの総和
を制御性良（薄（することはできない。

もし、エツチング過多になって層間絶縁膜の厚さの総和
が薄くなり過ぎると、必要な絶縁性を保持できず、製造
歩留や信頼性が低下する。

逆に、エツチング過少であれば、層間絶縁膜の厚さの総
和を薄くするという意図が達成されず、やはり製造歩留
や信頼性を高めることができない。

〔課題を解決するための手段〕

本発明によるメモリ装置の製造方法は、メモリセル部１
１の第１の層間絶縁膜１６．２１４１上に第１の導電層
１７．２４を形成すると共にこの第１の導電層１７．２
４と同層の第２の導電層１８．３７を周辺回路部１２の
前記第１の層間絶縁膜１６．２１．４１上にも形成する
工程と、前記第１及び第２の導電層１７．１８．２４．
３７上に形成した第２の層間絶縁膜２１．２６．３６の
うちで前記周辺回路部１２における部分を前記第２の導
電層１８．３７がエツチングされにくい条件でエツチン
グ除去する工程とを夫々具備している。

〔作用〕

本発明によるメモリ装置の製造方法では、メモリセル部
１１に第１の導電層１７．２４を形成すると共に周辺回
路部１２にも第２の導電層１８．３７を形成しておき、
この第２の導電層１８．３７がエツチングされにくい条
件でこの第２の導電層１８．３７上の第２の層間絶縁膜
２１．２６．３６をエツチング除去しているので、周辺
回路部１２では第２の層間絶縁膜２１．２６．３６のみ
が正確にエツチング除去される。従って、周辺回路部１
２において第１及び第２の層間絶縁膜１６．２１．２６
．３６．４１の厚さの総和を制御性良く薄くすることが
できる。

しかも、第１の導電層１７．２４と第２の導電層１８．
３７とは同層であるので、これら第１及び第２の導電層
１７．１８．２４．３７を同時に形成することができ、
第２の導電層１８．３７の形成のために製造工程が増加
することはない。

（実施例〕 以下、本発明の第１〜第５実施例を、第１図〜第５図を
参照しながら説明する。

第１図は、ＭＯＳ−３ＲＡＭの製造に適用した第１実施
例を示している。この第１実施例では、第１Ａ図に示す
様に、メモリセル部１１及び周辺回路部１２において、
半導体基板１３上の第１層目の多結晶５ｉｌｉ１４．１
５で第１層目の配線層を形成し、第１層目の層間絶縁膜
であるＳｉｎｇ膜１６で多結晶Ｓｉ層１４．１５を覆う
。

次に、第２層目の多結晶Ｓｉ層１７でメモリセル部１１
の第２Ｎ目の配線層を形成するが、この時、周辺回路部
１２にもこの周辺回路部１２を覆う様に第２層目の多結
晶Ｓｉ層１８を残す。これらの多結晶Ｓｉ膜１７．１８
は、第２層目の層間絶縁膜であるＳｉＯ□膜２１で覆う
。

次に、多結晶Ｓｉ層１７に達するコンタクト窓２２（第
１Ｂ図）を形成するための開口２３ａを有するレジスト
２３をＳｉｎｇ膜２１上２１上するが、このレジスト２
３には周辺回路部１２に対応する開口２３ｂをもパター
ニングしておく。

その後、ＳｉＯ□に比べて多結晶Ｓｉがエツチングされ
にくい条件で、５ｉＯｔｌ　２１をエツチングする。

すると、多結晶Ｓｉ層１７．１８がエツチングに対する
ストッパとして機能するので、第１Ｂ図に示す様に、コ
ンタクト窓２２が形成されると共に、多結晶５ｉＪｉｌ
ｉｓ上のＳｉｎｇ膜２１も正確に除去される。

次に、レジスト２３を除去し、第３層目の多結晶Ｓｉ層
２４を堆積させ、メモリセル部１１の第３層目の配線層
をパターニングするためのレジスト２５を多結晶Ｓｉ層
層迄４上形成する。

そしてこの状態で多結晶Ｓ’＋層２４をエツチングする
が、この時にオーバエツチングを施す。すると、第１Ｃ
図に示す様に、多結晶５ｉｆｉ２４のうちでレジスト２
５に覆われていない部分のみならず周辺回路部１２の多
結晶Ｓｉ層１８も除去されるその後、第３Ｎ目の層間絶
縁膜であるＢＰＳＧ膜２６膜堰６させ、所定の位置にコ
ンタクト窓２７及びＡｌ配線２８を形成する。

なお、第３層目の層間絶縁膜をＳｉ０ｇ膜ではなくＢＰ
ＳＧ膜２６膜堰６のは、リフローによる平坦化を行うた
めと、リンによって外部からの汚染に対するゲッタリン
グ効果を持たせるためである。

以上の様な第１実施例では、少なくとも周辺回路部１２
の多結晶Ｓｉ層１５上の部分及びメモリセル部１１との
境界近傍の部分において、ＳｉＯ□膜２１は確実に除去
され且つ５ｉ（ｈ膜１６は全くエツチングされない。

従って、周辺回路部１２においてＳｉＯ□膜１６膜中６
ＰＳＧ膜２６膜堰６の総和を制御性良り薄りすることが
でき、必要な絶縁性を保持しつつＡｌ配線２８の段差被
覆性を改善することができる。

なお、周辺回路部１２の周辺部には、メモリセル部１１
との境界側の様にメモリセル部１１との接続のための配
線が形成されているためにＳｉｎｇ膜１６を完全に残す
べき領域３１と、メモリセル部１１との境界とは反対側
の様にＳｉＯ□膜１６膜中６位は除去されても弊害のな
い領域３２とが存在する場合がある。

この様な場合、第１Ａ図に示す様に、領域３１では多結
晶Ｓｉ層１８に重畳する様にレジスト２３をパターニン
グする必要があり、領域３２では多結晶Ｓｉ層１８に重
畳しない様にレジスト２３をパターニングしてもよい。

第２図は、ＭＯＳ　−Ｓ　ＲＡＭの製造に適用した第２
実施例を示している。この第２実施例も、コンタクト窓
２２の形成及び多結晶５ｉＩＷｌＢ上の５ｉＯｔ膜２１
の除去までは、上述の第１実施例と同様に行う。

その後、第２Ａ図に示す様に、周辺回路部１２において
のみ開口３３ａを有するレジスト３３を形成し、この状
態で多結晶５ｉＦＪ１８をエツチング除去する。

次に、レジスト３３を除去し、第２Ｂ図に示す様に、第
３層目の多結晶Ｓｉ層２４を堆積させ、メモリセル部１
１の第３層目の配線層をパターニングするためのレジス
ト２５を多結晶Ｓｉ層層迄４上形成する。

次に、この状態で多結晶５ｉｌｉ２４をエツチングし、
更にその後の工程を上述の第１実施例と同様に行う。

この様な第２実施例では、多結晶Ｓｉ層２４のエツチン
グに先立って予め多結晶Ｓｉ層１８を除去しであるので
、多結晶５ｉＪｉ　２４のエツチング時にオーバエツチ
ングを施す必要がない。このため、レジスト２５下の多
結晶Ｓｉ層２４がオーバエツチングによってサイドエツ
チングされるということがない。

従って、第１実施例と比較すると、レジスト３３の形成
及びエツチング工程が多くなるが、メモリセル部１１の
第３層目の配￥ａ層のパターンが細（なるという問題が
ない。

第３図は、ＭＯ３−３ＲＡＭの製造に通用した第３実施
例を示している。この第３実施例も、ＳｉＯ□膜２１膜
形１までは、上述の第１実施例と同様に行う。

その後、第３Ａ図に示す様に周辺回路部１２においての
み開口３４ａを有するレジスト３４を形成し、開口３４
ａに対応するＳｉｎ、膜２１と多結晶Ｓｉ層１８とをエ
ツチング除去する一 次に、レジスト３４を除去し、第３Ｂ図に示す様にメモ
リセル部１１においてのみ開口３５ａを有するレジスト
３５を形成し、Ｓｉｎ、膜２１にコンタクト窓２２を形
成する。

その後の第３層目の多結晶３４層２４の堆積以降の工程
は、上述の第２実施例と同様に行う。

この様な第３実施例では、多結晶Ｓｉ眉１８上の５ｉｎ
２膜２１をエツチング除去するためのレジスト３４とコ
ンタクト窓２２を形成するためのレジスト３５とを別個
に形成しており、上述の第２実施例の様にはこれらのレ
ジスト３４．３５を共用していない。

そして、レジスト３４のパターンが巨大なパターンであ
るのに対してレジスト３５のパターンが微細なパターン
であるので、これらのレジスト３４．３５を最適化でき
て工程が容易である。しかも、第２実施例に比べてレジ
ストの形成及びエツチング工程が多くなることもない。

従って、この点において第３実施例は第２実施例よりも
有利である。

なお、第３Ａ図の工程と第３Ｂ図の工程とは別個のレジ
スト３４．３５を用いて独立に行っているので、これら
の工程の順序を入れ替えることもできる。

第４図は、ＭＯＳ−３ＲＡＭの製造に適用した第４実施
例を示している。この第４実施例で製造したＭＯＳ−３
ＲＡＭでは、第４Ｂ図に示す様に、Ｓｉ０ｇ薄膜３６と
ＢＰＳＧ膜２６膜堰６モリセル部１１の第３層目の層間
絶縁膜が形成されている。

Ｓｉ０ｇ薄膜３６は第３層目の配線層である多結晶Ｓｔ
層２４中へＢＰＳＧ膜２６膜堰６ンが拡散するのを防止
するためのものであるが、周辺回路部１２には第３層目
の配ｗＡＴｆｉが不要であるので、この第４実施例では
周辺回路部１２でＳｉ０ｇ薄膜３６を除去しようとして
いる。

しかし、５ｉＯｚ薄膜３６の除去に際してメモリセル部
１１と共通に使用できるレジストがないので、第１及び
第２実施例の様な方法は採用できない。

そこでこの第４実施例では、第４Ａ図に示す様に、多結
晶Ｓｉ層２４の形成時に周辺回路部１２にも多結晶Ｓｉ
層３７が残る様に第３層目の多結晶Ｓｉ層をパターニン
グし、これらの多結晶Ｓｉ層２４．３７上に５ｔ（ｈ薄
膜３６を堆積させる。

そして、周辺回路部１２においてのみ開口３８ａを有す
るレジスト３８を形成し、開口３８ａに対応する５ｔｏ
ｔＦ！膜３６と多結晶Ｓｉ層３７とをエツチング除去す
る。

その後、レジスト３８を除去し、第４Ｂ図に示す様にＢ
ＰＳＧ膜２６膜堰６やコンタクト窓２７及びＡｌｔｉ！
、ｖＡ２Ｂの形成等を行う。

第５図は、スタックドキャパシタ型のＭＯＳ−ＤＲＡＭ
の製造に適用した第５実施例を示している。スタックド
キャパシタ型のＭＯＳ−ＤＲＡＭのメモリセル部１１で
は、第２及び第３層目の多結晶３４層１７．２４がキャ
パシタを構成しているので、その間の絶縁膜であるＳｉ
Ｏ□膜４１膜間１に薄い。

従って、このＳｉＯ□膜４１膜間１回路部１２において
除去しても、周辺回路部１２における層間絶縁膜の厚さ
の総和を薄くするという効果は少ない。

そこでこの第５実施例では、第１〜第３実施例の様に第
２層目の層間絶縁膜を周辺回路部１２において除去する
のではなく、第４実施例の様に第３層目の層間絶縁膜を
周辺回路部１２において除去しようとしている。

このためこの第５実施例では、第５Ａ図に示す様に、多
結晶Ｓｉ層２４の形成時に周辺回路部１２にも多結晶Ｓ
ｉ層３７が残る様に第３層目の多結晶Ｓｉ層をパターニ
ングし、これらの多結晶Ｓｉ層２４．３７上にＢＰＳＧ
ＩＩ！２６を堆積させる。

そして、第４実施例と同様のレジスト３Ｂを形成し、開
口３８ａに対応するＢＰＳＧ膜２６膜堰６晶Ｓｉ層３７
とをエツチング除去する。その後、第５Ｂ図に示す様に
、コンタクト窓２７．４２及び＾ｌ配線２８．４３の形
成等を行う。

なお、以上の第１〜第５実施例は本発明をメモリ装置の
みの製造に適用したものであるが、メモリ装置とランダ
ムロジックとを混載するＩＣ等の製造にも本発明を適用
することができる。

即ち、ランダムロジック部では配線層として第１層目の
多結晶Ｓｉ層しか使用しないので、第２層目以上の多結
晶Ｓｉ膜をエツチング時のストッパとして利用すること
によって、ランダムロジック部における層間絶縁膜の厚
さの総和をも薄くすることができる。

〔発明の効果〕

本発明によるメモリ装置の製造方法では、周辺回路部に
おいて第１及び第２の層間絶縁膜の厚さの総和を制御性
良く薄くすることができるので、高い信頼性を有するメ
モリ装置を高い歩留で製造することができる。

しかも、周辺回路部における第２の導電層の形成のため
に製造工程が増加することもないので、製造効率が低下
することもない。

【図面の簡単な説明】

第１図〜第５図は本発明の夫々第１〜第５実施例を順次
に示す側断面図である。 なお、図面に用いた符号において、 １１　・−・〜−−−−−・・・−・−メモリセル部１
２−・・−・−・−・−・・・　周辺回路部１６　・・
−・・−・・・−・−・　５ｉ（ｈ膜１７−・−・−・
−・・・・・−・−・　多結晶Ｓｉ層１８−・・・・・
・・・・・・・・−・・・・　多結晶３４層２１　・・
・・・・・−・・・・・・・・・−・　Ｓｔｏｗ膜２４
　・・・−・・・・・・・・・・・・・・・　多結晶Ｓ
ｉ層２６−・−・・・・−・−・・・・−・−・・　Ｂ
ＰＳＧ膜３６−・・・・・・−・−・・・・・・・−・
　５ｉ（ｈ薄膜３７　・・・・・・・・・−・・−・・
・−・・　多結晶３４層４１−・−・・−・・−・−・
・・・　Ｓｉ０ｇ膜である。

Claims (1)

1. 【特許請求の範囲】 メモリセル部とこのメモリセル部以外の周辺回路部とを
   有するメモリ装置の製造方法において、前記メモリセル
   部の第１の層間絶縁膜上に第１の導電層を形成すると共
   にこの第１の導電層と同層の第２の導電層を前記周辺回
   路部の前記第１の層間絶縁膜上にも形成する工程と、 前記第１及び第２の導電層上に形成した第２の層間絶縁
   膜のうちで前記周辺回路部における部分を前記第２の導
   電層がエッチングされにくい条件でエッチング除去する
   工程とを夫々具備し、前記第１及び第２の層間絶縁膜の
   厚さの総和が前記メモリセル部よりも前記周辺回路部に
   おいて薄くなる様にしたメモリ装置の製造方法。