KR100249268B1

KR100249268B1 - 반도체 기억회로장치와 그 제조방법

Info

Publication number: KR100249268B1
Application number: KR1019910021392A
Authority: KR
Inventors: 스와나이나오가쓰; 미야자와히로유키; 오기시마아쓰시; 나가오마사키; 아사야마쿄오이치로우; 우치야마히로유키; 가네코요시유키; 요네오카다카시; 와타나베고우조우; 엔도우가즈야; 소에다히로키
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1990-11-30
Filing date: 1991-11-27
Publication date: 2000-03-15
Also published as: US5389558A; KR920010904A; US5631182A; US5237187A; US6043118A

Abstract

메모리셀 선택용 MISFET와 적층구조의 정보축적용 용량소자와의 직열회로로 메모리셀을 구성한 반도체 기억회로 장치에 있어서, 메모리셀 어레이 영역인 제1의 영역에는, 게이트 전극, 소오스 및 드레인 영역을 가진 제1의 MISFET, 게이트 전극위에 제1의 절연막 위에 연장하는 제1, 제2의 용량전극 및 유전체막과, 제2의 용량전극 위에 위치하는 제2의 절연막과 제2의 절연막 위에 위치하는 제1의 배선이 존재하며, 주변회로 영역인 제2의 영역에는, 게이트전극, 소오스 및 드레인 영역을 가진 제2의 MISFET와, 게이트 전극상의 제1의 절연막과 제1의 절연막 위의 제3의 절연막과, 제3의 절연막 위의 제2의 절연막과, 제2의 절연막 위의 제2의 배선이 존재한다.

Description

반도체 기억회로 장치와 그 제조방법

제1도는 본 발명의 실시예 Ⅰ의 DRAM의 주요부단면도,

제2도는 상기 DRAM을 봉지한 수지 봉지형 반도체 장치의 부분 단면 평면도.

제3도는 상기 DRAM의 칩레이아웃도.

제4도는 상기 DRAM의 주요부등가회로도.

제5도는 상기 DRAM의 주요부 평면도.

제6도에서 제13도는 상기 DRAM 각 제조공정을 도시하는 단면도.

제14도는 본 발명의 실시예 Ⅱ의 DRAM의 주요부 단면도.

제15도는 본 발명의 실시예 Ⅲ의 DRAM의 주요부 단면도.

제16도에서 제20도는 실시예 Ⅲ의 DRAM의 각 제조공정을 도시하는 단면도이다.

본 발명은 반도체 기억회로 장치에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)에 적응하여 특히 유효한 기술에 관한 것이다.

DRAM의 1(bit)의 정보를 보지하는 메모리 셀을 메모리셀 선택용 MISFET와 정보 축적용 용량 소자와의 직열회로로 구성되어 있다. 이 메모리셀 선택용 MISFET의 게이트 전극은 가로방향으로 연장하는 워드선에 접속되어 있다. 메모리셀 선택용 MISFET의 한쪽의 반도체 여역은 제1의 금속 배선층인 상보성 데이터선에 접속되어 있다. 다른쪽의 반도체 영역은 정보축적용 용량 소자의 한쪽의 전극에 접속되어 있다. 정보축적용 용량소자의 다른쪽의 전극에는 소정의 전위가 인가되어 있다. 또, 워드선은 메모리셀 선택용 MISFET의 게이트 전극과 제2의 금속 배선층의 2층으로 구성되어 있다.

이 종류의 DRAM는 대용량화를 위하여 고집적화 되어 메모리셀의 사이즈가 축소되는 경향이 있다. 메모리셀의 사이즈가 축소된 경우, 정보축적 용량소자의 사이즈도 축소되므로, 정보로 되는 전하축적량이 저하된다. 전하축적량의 저하는 α선 소프트에러 내성을 저하시켜, 특히 1Mbit 이상의 대용량의 DRAM은 α선 소프트에러 내성의 향사이 중요한 기술과제의 하나로 되고 있다.

이와 같은 기술과제에 의거하여, DRAM의 메모리셀의 정보축적용 용량소자에 적층구조(STC구조)가 채용되는 경향이 있다. 이 적층구조의 정보축적용 용량소자는, 하층전극층, 유전체막, 상층전극층의 각각을 순차 적층하여 구성된다. 하층전극층은, 메모리셀 선택용 MISFET의 다른쪽의 반도체 영역에 접속되어, 게이트 전극상까지 연장되어 있다. 하층전극층은, CVD법으로 퇴적한 다결정 규소막에 포토리소그래피 기술 및 에칭 기술을 행하여, 소정 평면 형상을 가지도록 패턴닝되어 있다. 유전체 막은 하층전극층의 상면 및 측면에 따라서 설치되어 있다.

상층전극층은, 유전체 막의 표면상에 설치되어 있다. 상층전극층은, 인접하는 다른 메모리셀의 적층구조의 정보축적용 용량소자의 상층전극층과 일체로 구성되어, 공통 플레이트 전극으로서 사용되고 있다. 상층전극층은 하층전극층과 같이 다결정 규소막으로 형성되어 있다.

이와같은 적층구조의 DRAM에 있어서, 더욱 고집적 또 대용량을 달성하기 위하여, 하층전극층을 휜(Fin) 상으로 한다든지, 하층전극층을 상공으로 연장하여, 이 하층전극층의 측면을 적극적으로 용량부분으로서 사용하는 기술이 개발되어 있다. 이와 같은 DRAM는 예를들면 미국특허 4,742,018 또는 IEDM 88, Page 592-595에 계시되어 있다.

본 발명자의 검토에 의하면, 상술의 DRAM에는 다음과 같은 문제점이 있는 것을 알았다.

상술의 DRAM에서는, 메모리셀의 정보축적용 용량소자의 하층전극층을 상공에 연장한 구조로 되어 있기 때문에, 메모리셀 어레이 영역과 주변회로 영역의 단차(표고차)가 대단히 크게된다. 특히 메모리셀 어레이 영역의 메모리셀 선택용 MISFET의 게이트 전극과 정보 축적용 용량소자의 상층 및 하층전극층이 겹친 부분과, 주변회로 영역의 MISFET의 소오스, 드레인 영역의 부분과의 단차가 현저히 크게 된다. 여기서, 단차란, 제1의 금속배선층 형성시의 단차에 주목하고 있다.

이와같이, 메모리셀 어레이 영역과 주변회로 영역과의 사이에서 단차가 크면, 예를들면 노광공정에 있어서 메모리셀 어레이 영역과 주변회로 영역이 노광장치의 초점심도내에 들어가지 않고 메모리셀 어레이 영역과 주변회로 영역을 동시에 가공되지 않는다고 하는 문제점이 있다.

덧붙여서 0.5㎛정도의 패턴을 형성하기 위한 노광장치의 초점심도는 1.5㎛정도라고 생각하고 있다. 따라서, 메모리셀 어레이 영역과 주변회로 영역과의 단차를 소정의 기준위치에서 0.75㎛이하로 하여두지 않으면 안된다.

또, 상술의 단차에 의한 에칭공정에 있어서, 부분적으로 에칭 찌꺼기가 생긴다든지, 또는 오버에칭에 의한 하지 손상이 생김으로써, 제조 수율이 저하한다고 하는 문제점이 있다.

또, 노광공정, 에칭공정에 있어서, 메모리셀 어레이 영역과 주변회로 영역에서 가공정도가 다르기 때문에, 메모리셀 어레이 영역과 주변회로 영역과의 사이에서 치수편차가 발생하기 때문에, 가공마진이 저하하여, 그것에 의하여 집적도가 저하한다고 하는 문제점이 있다.

또, 상술의 단차에 의하여 메모리셀 어레이 영역과 주변회로 영역에 걸친 금속배선(예를들면 알미늄)이 단선함으로써, 제조수율이 저하한다 또는 신뢰도가 저하한다고 하는 문제가 있다.

본 발명의 목적은 아래와 같다.

(1) 반도체 기억회로 장치에 있어서, 집적도를 향상시킬 수가 있는 기술을 제공하는데 있다.

(2) 반도체 기억회로 장치에 있어서, 제조수율을 향상시킬 수가 있는 기술을 제공하는데 있다.

(3) 반도체 기억회로 장치에 있어서, 전기적 신뢰성을 향상시킬 수가 있는 기술을 제공하는데 있다.

(4) 반도체 기억회로 장치에 있어서, 가공마진을 향상시킬 수가 있는 기술을 제공하는데 있다.

(5) 반도체 기억회로 장치에 있어서, 그 제조공정을 단축할 수 있는 기술을 제공하는데 있다.

본 발명의 상기 및 그외의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부도면에 의하여 명확하게 될 것이다.

본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 아래와 같다.

(1) 메모리셀 선택용 MISFET와 적층구조의 정보축적용 용량소자와의 직열회로로 메모리셀을 구성한 반도체 기억회로 장치에 있어서, 메모리셀 어레이 영역인 제1의 영역에는, 게이트 전극, 소오스 및 드레인 영역을 가진 제1의 MISFET, 게이트 전극상에서 제1의 절연막상에 연장하는 제1, 제2의 용량 전극 및 유전체막과, 제2의 용량전극상에 위치하는 제2의 절연막과 제2의 절연막상에 위치하는 제1의 배선이 존재하여, 주변회로 영역인 제2의 영역에는, 게이트 전극, 소오스 및 드레인 영역을 가지는 제2의 MISFET와, 게이트 전극상의 제1의 절연막과, 제1의 절연막상의 제3의 절연막과, 제3의 절연막상의 제2의 절연막과, 제2의 절연막상의 제2의 배선이 존재한다.

(2) 반도체 기판의 주면의 제1의 영역에 메모리셀 어레이, 제2의 영역에 주변회로가 구성된 반도체 기억회로 장치에 있어서, 제2의 영역에 위치하는 MISFET의 소오스 또는 드레인 영역에 접속된 제2의 배선의 반도체 기판 이면에서의 거리와, 제1의 영역에 위치하는 제2의 배선과 동층의 제1의 배선의 반도체 기판 이면에서의 거리의 차는 1.5㎛이하이다.

(3) 직열접속된 제1의 MISFET와 정보축적용 용량소자로 되는 메모리셀 어레이가 행열상으로 배치된 메모리셀 어레이와, 복수개의 제2의 MISFET로 구성된 주변회로를 가지는 반도체 기억회로 장치에 있어서, (a) 제1 도전형의 반도체 기판상의 제1과 제2의 영역에 각각 제1의 MISFET의 제1의 게이트 전극과 제2의 MISFET의 제2의 게이트 전극을 형성하는 공정과, (b) 상기 제1과 제2의 영역에, 상기 제1과 제2의 게이트 전극에 대하여 자기 정합적으로제2 도전형의 제1의 반도체 영역을 형성하는 공정과, (c) 상기 제1과 제2의 게이트 전극의 단부에 측벽절연막을 형성하는 공정과, (d) 상기 제2의 게이트 전극과 상기 측벽절연막에 대하여 자기정합적으로 제2 도전형의 제2의 반도체 영역을 형성하는 공정과, (e) 상기 반도체 기판상의 제1 및 제2의 영역상에 제3의 절연막을 형성하는 공정과, (f) 상기 제1의 MISFET의 소오스 및 드레인 영역의 한쪽을 노출하기 위하여 상기 제3의 절연막에 제1의 개구부를 형성하는 공정과, (g) 상기 제1의 개구부를 통하여 상기 제1의 MISFET의 소오스, 드레인 영역의 한쪽에 접촉할 수 있도록, 상기 정보축적용 용량소자의 제1의 용량전극을 형성하는 공정과, (h) 상기 제1의 용량 전극상에 상기 정보 축적용 용량소자의 유전체막과 제2의 용량전극을 형성하는 공정과, (i) 상기 반도체 기판의 제1의 영역 및 제2의 영역의 상기 제3의 절연막상에 제2의 절연막을 형성하는 공정과, (j) 상기 제1과 제2의 영역의 상기 제2의 절연막상에 배선층을 형성하는 공정을 행한다.

이하, 본 발명의 구조에 대하여, 메모리 어레이 선택용 MISFET와 적층구조의 정보축적용 용량소자와의 직열회로로 메모리셀을 구성하는 DRAM에 본 발명을 적용한 한 실시예와 함께 설명한다.

또한, 실시예를 설명하기 위한 전도면에 있어서, 동일기능을 가지는 것은 동일부호를 붙여, 그 반복되는 설명은 생락한다.

본 발명의 실시예 Ⅰ인 DRAM을 봉지하는 수지봉지형 반도체 장치를 제2도(부분단면 평면도)에 도시한다.

제2도에 도시하는 바와같이, DRAM(반도체 펠릿)(1)은 SOJ(Small Out-Line J-bend)형의 수지봉지형 반도체장치(2)로 봉지되어 있다. DRAM(1)은 수지봉지형 반도체장치(2)의 텝(3A)의 표면상에 접착제를 개재시켜 탑재되어 있다.

상기 DRAM(1)은 4[Mbit]의 대용량으로 구성된다. 이 DRAM(1)은 350[mil]의 수지봉지형 반도체 장치(2)에 봉지되어 있다. DRAM(1)의 주면에는 1[bit]의 정보를 기억하는 메모리셀(기억소자)가 행열상으로 복수개 배치된 메모리셀 어레이가 배치되어 있다. 메모리셀 어레이 이외에 있어서, DRAM(1)의 주면에는 직접주변회로 및 간접주변회로가 배치되어 있다. 직접 주변회로는, 메모리셀의 정보기입 동작이나 정보판독 동작을 직접제어하는 회로이며, 로우어드레스디코더회로, 컬럼어드레스 디코더회로, 센스앰프 회로 등이 포함된다. 간접주변회로는, 상기 직접 주변회로의 동작을 간접적으로 제어하는 회로이며, 클럭신호 발생회로, 버퍼 회로 등이 포함된다.

상기 DRAM(1)의 주변부의 가까이에 있어서, DRAM(1)의 단변측, 장변측의 중앙부분의 각각에는 외부단자(본딩 패트)(BP)가 배열되어 있다. 이 외부단자(BP)는 본딩 와이어(4)를 개재시켜 이너리드(3B)에 접속되어 있다. 본딩 와이어(4)는 알미늄(Al)와이어를 사용한다. 또 본딩 와이어(4)로서는, 금(Au)와이어, 동(Cu)와이어, 금속 와이어의 표면에 절연성 수지의 피복와이어 등을 사용하여도 된다. 본딩 와이어(4)는 열압착에 초음파 진동을 병용한 본딩법에 의하여 본딩되어 있다.

상기 이너리드(3B)는 아우터리드(3C)에 일체로 구성되어 있다. 이 이너리드(3B), 아우터리드(3C), 상기 탭(3A) 각각은 리드프레임에서 절단되어 또 성형되어 있다. 리드프레임은 예를들면 Cu, Fc-Ni(예를들면 Ni 함유율 42[%]) 합금 등으로 형성되어 있다.

상기 탭(3A)에는 단변측에 있어서 탭걸이 리드(3D)가 연결되어 있다.

상기 아우터리드(3C)는, 표준규격에 의거하여, 각각 인가되는 신호가 규정되어, 번호가 붙어있다. 동제2도중, 좌상단은 1번단자, 좌하단은 10번단자, 우하단은 11번 단자, 우상단은 20번단자이다.

상기 DRAM(1), 탭(3A), 본딩와이어(4), 이너리드(3B) 및 탭걸리 리드(3D)는 수지 봉지부(5)에서 봉지되어 있다. 수지 봉지부(5)는 저응력화를 도모하기 위하여, 페놀계 경화제, 실리콘 고무 및 충전제가 첨가된 에폭시계수지를 사용하고 있다. 실리콘 고무는 에폭시계 수지의 열팽창율을 저하시키는 작용이 있다. 충전제는 구형의 산화규소입으로 형성되어 있으며, 마찬가지로 열팽창율을 저하시키는 작용이 있다.

다음에, 상기 수지 봉지형 반도체 장치(2) 중의 반도체 기억장치인 DRAM(1)의 개략 구성을 제3도(칩 레이아웃도)에 도시한다.

제3도에 도시하는 것과 같이 DRAM(1)의 중앙부의 표면상에는 메모리셀 어레이(MA)(11)가 배치되어 있다. 본 실시예의 DRAM(1)은 이것에 한정되지 않으나, 합계 16개의 메모리 셀어레이(11)로 구성되어 있다. 각각의 메모리 셀어레이(11)는 256[K bit]의 용량으로 구성되어 있다. 2개의 메모리 셀어레이(11)는 컬럼 어드레스디코더 회로(YDEC)(12) 및 센스앰프회로(SA)(13)의 양측에 배치되어 있다. 센스 앰프회로(13) 상보형 MISFET(CMOS)로 구성되어, 센스앰프회로(13)의 일부는 n채널 MISFET로 구성되어 있다. 센스앰프회로(13)의 다른부인 p채널 MISFET는 상기 일부와 대향한 위치에 있어서 메모리 셀어레이(11)의 단부에 배치되어 있다. 센스앰프회로(13)의 한단측에서는 상보성 데이터선(2본의 데이터선)이 메모리셀어레이(11)상에 연장되어 있으며, 본 실시예의 DRAM(1)은 홀 뎃드 비트라인 방식(2교점방식)을 채용하고 있다.

상기 16개로 세분화된 메모리셀어레이(11)의 각각의 중앙측의 한단에는 로우어드레스디코더회로(XDEC)(14) 및 워드 드라이버회로(WD)(15)가 배치되어 있다. 그리고 컬럼어드레스디코더 회로(YDEC)(12) 및 센스앰프회로(SA)(13)와 그것들을 끼우는 것 같이 배치된 2개의 메모리셀 어레이(11)와 메모리셀 어레이(11)와 메모리셀 어레이(11)의 단부에 배치된 로우어드레스디코더 회로(XDEC)(14) 및 워드드라이버회로(WD)(15)로 메모리 매트가 구성된다. 따라서 본 실시예의 DRAM(1)은 8개의 메모리 매트로 구성되어 있다.

이들 메모리셀 매트를 구성하는 주변회로(12~16)는 DRAM91)의 직접 주변회로라 불린다.

상기 DRAM(1)의 상변에는 상변주변회로(16), 하변에는 하변주변회로(17)가 배치되어 있다. DRAM(1)의 상측에 배치된 4개의 매모리매트와 하측에 배치된 4개의 메모리매트와의 사이에는 중변주변회로(18)가 배치되어 있다. 또, DRAM(1)의 상측에 배치된 2개씩의 메모리 매트사이, 하측에 배치된 2개씩의 메모리매트 사이의 각각에는 중앙주변회로(19)가 배치되어 있다. 이들의 주변회로(16~19)는 DRAM(1)의 간접주변회로로서 구성되어 있다.

다음, 상기 DRAM(1)의 메모리 매트의 주요부 및 간접 주변회로의 주요부에 대하여, 제4도(주요부등가 회로도)를 이용하여 설명한다.

제4도에 도시하는 것과 같이, 폴디트 비트라인 방식을 채용하는 DRAM(1)은 메모리셀어레이(MA)(11)에 있어서 상보성 데이터선(DL), ()을 열방향으로 연장되어 있다. 이 상보성 데이터선(DL)은 행방향으로 복수조 배치되어 있다.

상기 메모리셀 어레이(11)에 있어서, 워드선(WL)은 사보성 데이터선(DL)과 교차하는 행방향으로 연장되어 있다. 워드선(WL)은 열방향으로 복수본 배치되어 있다. 제4도에는 도시하지 않았으나, 각각의 워드선(WL)은 로우어드레스버퍼회로(XDEC)(14)에 접속되어 선택되어 있는 것 같이 구성되어 있다.

상보성 데이터선(DL)의 각각의 워드선(WL)과의 교차점에는 1[bit]의 정보를 기억하는 메모리셀(기억소자)(M)이 배치되어 있다. 메모리셀(M)은 메모리셀 선택용 n채널 MISFET (Qs)와 정보축적용 용량소자(C)와의 직열회로로 구성되어 있다. 메모리셀(M)의 메모리 선택용 MISFET(Qs)는 한쪽의 반도체 영역을 상보성 데이터선(DL)에 접속하고 있다. 다른 쪽의 반도체 영역을 정보축적용 용량소자(C)의 한쪽의 전극에 접속되어 있다. 게이트 전극은 워드선(WL)에 접속되어 있다. 정보 축적용 용량소자(C)의 다른쪽의 정전압(1/2 Vcc)에 접속되어 있다. 정전압(1/2 Vcc)은 상기 기준전압(Vss)과 전원전압(Vcc)과의 중간전위 예를들면 약 2.5[V]이다. 정전위(1/2 Vcc)는, 정보축적용 용량소자(C)의 전극간에 가해지는 전계강도를 저감하여, 유전체막의 절연내압의 열화를 저감할 수가 있다.

상기 센스앰프회로(13)는 상기 상보성데이터선(DL)으로 전달되는 메모리셀 어레이(M)의 정보를 증폭하도록 구성되어 있다. 센스앰프회로(13)로 증폭된 정보는 컬럼스윗치용 n채널 MOSFET (Qy)를 통하여 커먼데이터선(I/O,)의 각각에 출력된다. 컬럼스윗치용 MOSFET(Qy)는 컬럼어드레스디커더 회로(YDCE)(12)로 제어된다.

상기 커먼데이터선(I/O)은 메인앰프회로(MAP)(1620)에 접속되어 있다. 메인앰프회로(1620)는 스윗치용 MISFET(부호는 붙이지 않는다), 출력신호선(DOL,), 데이터 출력 버퍼회로(DOB)(1604)의 각각을 통하여 출력신호용 외부단자(Dout)(BP)에 접속되어 있다. 결국, 메인앰프회로(1620)에서 더욱 증폭된 메모리셀(M)의 정보는 출력신호선(DOL), 데이터 출력버퍼회로(1604), 이부단자(BP)의 각각을 통하여 DRAM(1)의 외부에 출력된다.

다음, 상기 DRAM(1)의 메모리셀(M) 및 주변회로(센스앰프회로나 디코더회로등)를 구성하는 소자의 구체적인 구조에 대하여 설명한다. 메모리셀 어레이(11)의 평면구조는 제5도(주요부평면도)에 도시한다. 메모리셀 어레이(11B)의 단면 구조 및 주변회로의 소자의 단면구조는 제1도(주요부 단면도)로 도시한다. 또한, 제1도의 좌측에 도시하는 메모리셀(M)의 단면구조는 제5도의 Ⅰ-Ⅰ절단선으로 자른 부분의 단면구조를 도시하고 있다. 또, 제1도의 우측은 주변회로를 구성하는 CMOS의 단면구조를 도시하고 있다.

제1도 및 제5도에 도시하는 것과 같이, DRAM(1)은 단결정규소로 되는 p-형 반도체 기판(20)으로 구성되어 있다. 반도체기판(20)은, 결정면(100)을 소자형성면으로서 사용하여, 예를들면 10[Ω-cm]의 정도의 저항치로 형성되어 있다.

상기 반도체기판(20)의 n채널 MISFET(Qn)의 각각의 형성영역이 이 주면부에는 p-웰영역(22)이 설치되어 있다. 반도체기판(20)의 p채널 MISFET(Qp)의 형성영역의 주면부에는 n-형 웰영역(21)이 설치되어 있다. 결국, 본 실시예의 DRAM(1)은 쌍동이웰 구조로 구성되어 있다.

웰영역(21)(22)의 각각의 반도체 소자형성 영역간의 주면상에는 소자간 분용 절연막(피일드절연막)(23)하에는 p형 채널스톱퍼 영역(24A)이 설치되어 있다. 소자간 분리용 절연막(23)을 게이트 절연막으로 하는 기생 MOS는 n형으로 반전하기 쉬우므로, 채널스톱퍼영역(24A)은 적어도 p-형 웰 영역(22)의 주면부에 설치되어 있다.

메모리 셀어레이(11)의 메모리셀의 형성영역에 있어서, p-형 웰영역(22)의 주면부에는 p형 반도체 영역(24B)이 설치되어 있다. p형 반도체 영역(24B)은 실질적으로 메모리어레이(11)의 전면에 설치되어 있다. p형 반도체 영역(24B)은, 상기 p형 채널스톱퍼 영역(24A)과 동일제조공정, 동일제조 마스크로 형성되어, p형 채널스톱퍼 영역(24A)을 형성하는 p형 불순물(B)의 횡방법의 확산에 의하여 형성되어 있다. 결국, 상기 p형 불순물의 횡방법의 확산에 의하여, 메모리셀(M)의 실질적으로 전면에 상기 p형 반도체 영역(24B)이 형성되도록 되어 있다. 이 p형 반도체 영역(24B)은 p-반도체기판(20)에 비하여 불순물 농도가 높은 p-형 웰 영역(22)보다도 더욱 높은 불순물 농도로 형성되어 있다. p형 반도체 영역(24B)은 메모리셀 선택용 MISFET(Qs)의 임계치 전압을 높일 수가 있고, 또 정보축적 용량소자(C)의 전하축적량을 높일 수가 있다. 또, p형 반도체 영역(24B)은 α선의 침입에 의하여 반도체기판 내부에서 발생하는 소수 캐리어에 대한 포텐셜 장벽 영역으로서도 작용하고 있다.

메모리셀(M)의 메모리셀 선택용 MISFET(Qs)는 제1도 및, 제5도에 도시하는 것과 같이 p-형 웰영역(22)(실제로는 p형 반도체 영역 24B)의 주면부에 구성되어 있다. 메모리셀어레이 선택용 MISFET(Qs)는 소자간 분리용 절연막(23) 및 p형 채널스톱퍼 영역(24A)으로 규정된 영역내에 구성되어 있다. 메모리셀 선택용 MISFET(Qs)는 주로 p-형 웰 영역(22), 게이트 절연막(25), 게이트 전극(26), 소오스 영역 또는 드레인 영역인 한쌍의 n형 반도체 영역(28)으로 구성되어 있다.

상기 p-형 웰 영역(22)은 채널형성 영역으로서 사용되고 있다. 게이트 절연막(25)은 p-형 웰 영역(22)의 주면을 산화하여 형성한 15~20[nm]의 막두께의 산화규소막으로 형성되어 있다.

게이트 전극(26)은 게이트 절연막(25)의 상부에 설치되어 있다. 게이트전극(26)은, 예를들면, CVD법으로 퇴적된 다결정 규소막으로 형성하여, 200[nm]정도의 막두께로 형성되어 있다. 이다결정 규소막은 저항치를 저감하는 n형 불순물(p 혹은 As)을 도입하고 있다. 또, 게이트 전극(26)은, 고융점(Mo, Ti, Ta, W)막이나 고융점 금속 규소화합물(MoSi₂, TiSi₂, TaSi₂, WSi₂)막의 단층으로 구성하여도 된다. 또, 게이트 전극(26)은, 다결정 규소막상에 상기 고융점금속막이나 고융점 규소화합물 막을 적층한 복합막으로 구성하여도 된다.

게이트전극(26)은, 제5도에 도시하는 것과 같이, 행방향으로 연장하는 워드선(WL)(26)과 일체로 구성되어 있다. 결국, 게이트 전극(26), 워드선(26)의 각각은 동일도전층으로 형성되어 있다. 워드선(26)은 행방향으로 배치된 복수개의 메모리셀(M)의 메모리셀 선택용 MOSFET(Qs)의 각각의 게이트 전극(26)은 접속할 수 있도록 구성되어 있다.

제5도에 도시하는 것과 같이, 메모리셀 선택용 MISFET(Qs)의 게이트 전극(26)의 게이트 길이치수는 워드선(26)의 폭치수에 비교하여 굵게 구성되어 있다. 예를들면, 게이트 전극(26)의 게이트길이 치수는 1.0[㎛]에 대하여 워드선의 폭치수는 0.6[㎛]으로 구성되어 있다.

상기 n형 반도체 영역(28)은, 주변회로를 구성하는 MOSFET(Qn)의 n+형 반도체 영역(37)에 비교하여, 저불순물 농도이다. 구체적으로, n형 반도체 영역(28)은 1×10¹⁴[atoms/㎠]미만의 저불순물농도의 인의 이온충격법으로 구성되어 있다. 메모리 셀 선택용 MISFET(Qs)의 소오스, 드레인 영역은, n형 반도체 영역(28) 및 후술하는 n+형 반도체영역(33A), (41)으로 구성되어 있다. 결국, 메모리 셀 선택용 MISFET(Qs)의 소오스, 드레인 영역에는, 주변회로를 구성하는 MISFET의 소오스 드레인 영역에 존재하는 As의 이온 주입인 n+형 반도체 영역(37)은 존재하지 않는다. 이것은 불순물의 도입에 기인하는 결정결함의 발생을 저감하여, 또한 불순물의 도입후의 열처리에 의하여 결정결함을 충분히 회복하기 위해서이다. 따라서, n형 반도체 영역(28)은, p-형 웰 영역(22)과의 pn 접합부에 있어서 누설전류량이 적으므로, 정보축적용 용량소자(C)에 축적된 정보로 되는 전하를 안정하게 보지할 수가 있다.

상기 n형 반도체 영역(28)은, 게이트 전극(26)에 대하여 자기정합으로 형성되어, 채널형성 영역측이 저불순물 농도로 구성되어 있으므로, LDD(Lightly Doped Drain)구조의 메모리셀 선택용 MISFET(Qs)를 구성한다.

또, 상기 메모리 셀 선택용 MISFET(Qs)의 한쪽(상보성 데이터선의 접속측)의 n형 반도체 영역(28)은 n+형 반도체 영역(41)과 일체로 구성되어 있다. 다른쪽(정보축적용 용량소자 C의 접속측)의 n형 반도체 영역(28)은 n+형 반도체영역(33A)과 일체로 구성되어 있다.

상기 n+형 반도체 영역(41)은 상보성 데이터선(50)과 한쪽의 n형 반도체 영역(28)과의 접속을 하는 접속구멍(40A)에 규정된 영역내에서 형성되어 있다. n+형 반도체 영역(41)은 상보성 데이터선(50)과 p-형 웰 영역(22)과의 단락을 방지할 수 있도록 구성되어 있다. 상기 n+형 반도체 영역(33A)은, 후술하는 적층구조의 정보축적용 용량소자(C)의 하층전극층(33)과 다른 n형 반도체 영역(28)과의 접속을 하는 접속구멍(32)으로 규정된 영역내에서 형성되어 있다. n+형 반도체 영역(33A)은, 상기 하층 전극층(33)에 도입된 n형 불순물을 확산하는 것에 의하여 형성되어 있다.

상기 메모리셀 선택용 MISFET(Qs)의 게이트 전극(26)의 상층에는 절연막(27)이 설치되어 게이트 전극(26), 절연막(27)의 각각의 측벽에는 측벽스패이셔(29)가 설치되어 있다. 절연막(27)은 그 막 두께가 200[nm]정도로 주로 게이트 전극(26), 그위에 형성되는 정보축적용 용량소자(C)의 각 전극(특히 33)의 각각을 전기적으로 분리할 수 있도록 구성되어 있다. 측벽스패이셔(29)는 주로 LDD구조의 메모리셀 선택용 MISFET(Qs)를 구성하도록 되어 있다. 상기 절연막(27)은, 측벽스패이셔(29)의 각각은 무기실란가스 및 산화질소가스를 소오스 가스로 하는 CVD법으로 퇴적된 산화규소막으로 형성되어 있다. 측벽스패이셔(29)는, CVD법으로 산화규소막을 퇴적한 후, RIE(Reactive-lon-Etching)를 행함으로써, 게이트 전극(26) 및 절연막(27)의 측벽에 형성되어 있다.

상기 메모리셀(M)의 정보축적용 용량소자(C)는 제1도 및, 제5도에 도시하는 것처럼, 주로, 하층전극층(33), 유전체막(34), 상층전극층(35)의 각각을 순차적층하여 구성되어 있다. 정보축적용 용량소자(C)는 소위 적층구조(적층형:STC)로 구성되어 있다.

이 적층구조의 정보축적용 용량소자(C)의 하층전극(33)의 일부(중앙부분)는 메모리셀 선택용 MISFET(Qs)의 다른쪽의 n형 반도체 영역(28)에 접속되어 있다. 이 접속은 층간절연막(31)에 형성된 접속구멍(31A) 및 측벽스패이셔(29)로 규정된 접속구멍(32)를 통하여 행하여지고 있다. 접속구멍(32)의 세로방향의 개구사이즈는 메모리셀 선택용 MISFET(Qs)의 게이트전극(26), 그것에 인접하는 워드선(26)의 각각의 격리치수로 규정되어 있다. 접속구멍(31A)의 개구사이즈와 접속구멍(32)의 개구 사이즈와의 차는 적어도 제조공정에 있어서의 마스크맞춤 여유치수에 상당하는 분보다 크게되어 있다. 하층전극층(33)의 단부(주변부분)는 게이트전극(26), 워드선(26)의 각각의 상부까지 연장되어 있다.

상기 층간절연막(31)은 그 하층의 절연막(27), 측벽스패이셔(29)의 각각과 같은 절연막으로 막두께 500[nm] 정도로 형성되어 있다. 결국 무기 실란가스 및 산화 질소가스를 소오스 가스로 하는 CVD법으로 퇴적한 산화규소막으로 형성되어 있다.

상기 하층전극(33)은, 예를들면 CVD법으로 퇴적한 다결정규소막으로 형성하여, 이 다결정규소막에는 저항치를 저감하는 n형 불순물(As 혹은 P)이 고농도에 도입되어 있다. 하층 전극층(33)은, 하지의 단차 형상 및 층간절연막(31)의 접속구멍(31A)의 측벽을 이용하여 적층구조의 정보축적용 용량소자(C)의 전하축적량을 증가하고 있다. 하층전극층(33)은 100[nm]정도의 막두께를 가진다.

이와같이, 층간절연막(31)을 두껍게 형성하여, 그 접속구멍(31A)의 측벽에 따라서 하층전극층(33)을 형성함으로써, 정보축적용 용량소자(C)의 평면적(위에서 본 경우의 하층전극층 33의 큰)은 작게 한 상태에서 전하축적량을 증가할 수가 있다.

이와같은 구조의 정보 축적용 용량소자(C)에서는, 층간 절연막(31)의 막두께를 크게하는 것이 용량치의 증가로 이어지나, 그 반면, 메모리셀 어레이 영역과 주변회로 영역과의 단차(표고차)는 크게 된다.

본 발명에서는 주변회로 영역에 있어서 이 층간 절연막(31)을 제거하지 않고, 남은 상태로 해두는 것에 특징이 있다. 이렇게 함으로써, 메모리 셀어레이영역과 주변회로 영역과의 사이의 단차를 작게 할 수가 있다.

또, 이와같은 층간 절연막(31)의 측벽을 이용하는 정보축적용 용량소자(C)에서는, 하층전극층을 두껍게 하여, 그 측벽을 이용하는 타잎의 DRAM에 비교하여 상층 및 하층 전극층(35), (33)의 막두께를 작게할 수가 있다. 따라서, 층간 절연막(31)의 접속구멍(31A)에서, 층간 절연막(31)의 위에, 상층 및 하층전극층(35)(33)이 돌출한 구조일지라도, 메모리셀 어레이 영역과 주변회로 영역의 단자는 작게할 수가 있다.

유전체막(34)은, 하층전극층(33)의 상층에 CVD법으로 5~10[nm]의 막두께로 퇴적시킨 질화규소막과, 이 질화규소막을 1.5~10 기압 정도의 고압에서 산화한 1~6[nm] 정도의 막두께의 산화규소막을 적층한 구조로 구성되어 있다.

또, 유전체막(34)은, 질화규소막과 산화규소막의 적층막에 한하지 않고, 예를 들면 고유전율의 탄탈옥사이드 막이라도 된다.

상기 상층전극(35)은 유전체막(34)을 개재시켜, 하층 전극층(33)을 덥는 것같이 그 상부에 설치되어 있다. 이 상층전극층(35)은 인접하는 메모리셀(N)의 정보축적용 용량소자(C)의 상층 전극층(35)과 일체로 구성되어 있다. 상층 전극층(35)에는, 소정의 전위(1/2 Vcc)가 인가되어 있다. 상층 전극층(35)은 CVD법으로 퇴적한 다결정 규소막으로 형성되어 있으며, 이 다결정규소막에는 저항치를 저감하기 위하여 인 또는 비소의 n형 불순물이 도입되어 있다. 상층 전극층(35)은, 막두께 100[nm]이다.

메모리셀(M)의 메모리셀 선택용 MISFET(Qs)의 한쪽의 n형 반도체 영역(28)에는 제1도 및 제5도에 도시하는 것과 같이 상보성 데이터선(DL,)(50)의 하나가 접속되어 있다. 상보성 데이터선(50)은 층간절연막(39), (40)의 각각에 형성된 접속구멍(40A)을 통하여 n형 반도체영역(28)에 접속되어 있다. 상보 데이터선(50)과 n형 반도체 영역(28)과의 접속에는 n+형 반도체 영역(41)을 개재시켜 행하여지고 있다.

상기 층간절연막(39)은, 예를들면 CVD법으로 퇴적한 200[nm]정도의 막 두께의 산화규소막으로 형성되어 있다. 층간 절연막(40)은 리플로에 의한 평탄화가 가능한 인 및 붕소를 함유한 500[nm]정도의 막두께의 산화규소막(BPSG)으로 구성되어 있다. 상기 층간 절연막(39)은, 절연내압의 확보 및 그 상층의 층간절연막(40)에 도입되어 있는 B나 P가 소자, 예를들면 게이트 절연막(25)에 새는 것을 방지하는 목적으로 설치되어 있다.

상보성 데이터선(50)은, 티탄 나이트라이드막(50A), 텅그스텐막(50B)의 적층막으로 구성되어 있다. 이 상보성 데이터선(50)중 하층의 티탄 나이트 타이드막(50A), 텅그스텐막(50B)과 n형 반도체 영역(28)의 규소가 반응하는 것을 방지하기 위한 막이다. 이 티탄 나이트라이드막(50A)의 막두께는 100[nm]으로 하고, 텅그스텐막의 막두께는 500[nm]으로 한다.

또, 티탄나이트라이트막(50A)과 텅그스텐막(50B)의 조합을 대신하여, 폴리실리콘막(50A)과 텅그스텐막(50B)의 적층막을 이용하여도 된다.

이 상보성 데이터선(50)은 제1층째의 금속배선층으로 형성되어 있다.

더욱, 상보성 데이터선(50)의 상층에는 층간 절연막(51)을 개재시켜 제2층째의 금속배선층으로 되는 분로용 워드선(WL)(53)이 가로방향으로 연장할 수 있도록 구성되어 있다. 분로용 워드선(53)은, 소정의 영역에서 메모리셀 선택용 MISFET의 게이트 전극(26)과 일체의 워드선(26)의 전기적으로 접속되어 있다. 이 분로용 워드선(53)은, 워드선(26)의 저항치를 저감하여, 정보기입 및 판독을 고속으로 할 수가 있다.

이 제2층째의 금속배선층은, 100[nm]의 막두께의 티탄 텅그스텐막(53A) 500[nm]의 막두께의 알미늄막(53B) 및 100[nm]의 막두께의 티탄 텅그스텐막의 3층 구조의 적층막으로 된다.

하층의 티탄텅그스텐막(53A)은 엘렉트로마이그레이션 내성을 향상시키기 위하여, 또 텅그스텐막(50B)과 알미늄막(53B)의 반응을 방지하기 위한 막이다.

알루미늄막(53B)은, 알루미늄, 규소 및 동으로 되는 합금막이다.

상층의 티탄 텅그스텐막(53C)은, 노광공정에 있어서 제2층째의 금속배선층의 반사율을 낮춰 회절현상을 저감하기 위하여 설치되어 있다.

층간 절연막(51)은, 산화규소막(퇴적된 절연막)(51A), 산화규소막(도포된 절연막)(51B) 산화규소막(퇴적된 절연막)(51C)을 순차 적층한 복합막으로 구성되어 있다.

층간 절연막(51)의 하층의 산화규소막(51A), 상층의 산화규소막(51C)의 각각은 플라즈마 CVD법으로 퇴적시킨 산화규소막으로 형성한다. 중층의 산화규소막(51B)은 SOG(Spin On Glass)법으로 도포한 후 베이크 처리를 행한 산화 규소막으로 형성한다. 이 중층의 산화규소막(51B)은 층간 절연막(51)의 표면을 평탄화하는 목적으로 형성되어 있다. 중층의 산화규소막(51B0은, 도포한 후 베이크 처리를 하고, 더욱 전표면에 에칭 처리를 하여 단차부의 凹부에만 매입하도록 형성되어 있다. 특히, 중층의 산화규소막(51B)은 제1층째의 배선(50)과 제2층째의 배선(53)과의 접속부분(접속구멍 52)에 있어서 잔존하지 않도록 에칭 처리에 의하여 제거되어 있다. 결국, 중층의 산화규소막(50B)은 그것에 함유하는 수분에 의한 상기 배선(50, 53의 각각)의 알루미늄 막의 부식을 저감할 수 있도록 접속구멍(52)의 측벽에는 중층의 산화규소막(50B)이 노출하지 않도록 구성되어 있다.

분로용 워드선(53)의 상층에는, 질화규소막으로 되는 패시베이션막(54)이 설치되어 있다. 이 패시베이션 막(54)은, 플라즈마 CVD법에 의하여 1[㎛]정도의 막두께로 구성되어 있다.

상기 DRAM(1)의 주변회로를 구성하는 CMOS는 상기 제1도의 우측에 도시하는 것과 같이 구성되어 있다. CMOS의 n채널 MISFET(Qn)는, 소자간 분리용 절연막(23) 및 p형 채널 스토퍼(24A)로 주위를 에워싼 영역내에 있어서, p-형 웰영역(22)의 주면부에 구성되어 있다. n채널 MISFET(Qn)는, 주로 p-형 웰영역(22), 게이트 절연막(25), 게이트 전극(26), 소오스 영역 및 드레인 영역인 한쌍의 n형 반도체 영역(28) 및 한쌍의 n+형 반도체 영역(37)으로 구성되어 있다.

p-형 웰영역(22), 게이트절연막(25), 게이트 전극(26) 및 n형 반도체 영역(28)의 각각은, 상기 메모리셀 선택용 MISFET(Qs)와 동일제조공정으로 구성되어, 실질적으로 같은 기능을 가지고 있다. 결국, n채널 MISFET(Qn)는 LDD구조로 구성되어 있다.

고불순물 농도의 n+형 반도체 영역(37)은 소오즈영역, 드레인 영역의 각각의 저항치를 저감할 수 있도록 구성되어 있다. n+형 반도체 영역(37)은, 게이트 전극(26)의 측벽에 자기정합으로 형성된 측벽스패이셔(29)에 규정되어 형성하여 게이트전극(26)과 측벽 스패이셔(29)에 대하여 자기정합으로 형성된다.

소오스 영역으로서 사용되는 n+형 반도체 영역(37)에는 층간 절연막(31), (39), (40)에 설치된 접속구멍(40A)을 통하여 기준전압(Vss)이 인가된 배선(50)이 접속되어 있다. 드레인 영역으로서 사용되는 n+형 반도체 영역(37)에는 층간 절연막(31), (39), (40)에 설치된 접속구멍(40A)을 통하여 출력신호용의 배선(50)이 접속되어 있다. n+형 반도체 영역(37)과 배선(50)과는 접속구멍(40A)에서 규정된 영역내에 형성한 n+형 반도체 영역(41)을 개재시켜 전기적으로 접속되어 있다. 배선(50)은 상기 상보성 데이터선(50)과 동일 도전층으로 형성되어 있다.

CMOS의 p채널 MISFET(Qp)는, 소자간 분리용 절연막(23)으로 주위를 에워싸여진 영역내에 있어서, n-형 웰영역(21)의 주면부에 구성되어 있다. p채널 MISFET(Qp)는, 주로 n-형 웰영역(21), 게이트 절연막(25), 게이트 전극(26), 소오스 영역 및 드레인 영역인 한쌍의 p형 반도체 영역(30) 및 한쌍의 p+형 반도체 영역(38)으로 구성되어 있다.

n-형 웰영역(21), 게이트 절연막(25) 및 게이트 전극(26)의 각각은, 상기 메모리셀 선택용 MISFET(Qs), n채널 MISFET(Qn)의 각각과 실질적으로 같은 기능을 가지고 있다.

저 불순물 농도의 p형 반도체 영역(30)은 LDD 구조의 p채널 MISFET(Qp)를 구성한다. 소오스 영역으로서 사용되는 고불순물 농도의 p+형 반도체 영역(38)에는 층간 절연막(31), (39), (40)에 설치한 접속구멍(40A)을 통하여 전원 전압(Vcc)이 인가된 배선(50)이 접속되어 있다. 드레인 영역으로서는 사용되는 p+형 반도체 영역(38)에는 층간 절연막(31), (39), (40)에 설치된 접속구멍(40A)을 통하여 상기 출력신호용의 배선(50)과 일체로 구성된 출력신호용의 배선(50)이 접속되어 있다. 이 출력신호용의 배선(50)에는 접속구멍(52)을 통하여 그 상층의 배선(53)이 접속되어 있다. 배선(53)은 상기 분로용 워드선(53)과 동일 도전층으로 형성되어 있다.

이와같이, 메모리셀 어레이 영역에 있어서 정보축적용 용량소자(C)의 용량치를 증가하기 위하여 설치한 층간 절연막(31)을 주변회로 영역에 남긴 상태에서 제1의 금속배선 층인 배선(50)을 패턴닝하고 있으므로, 메모리셀 어레이 영역의 배선(50)과 주변회로 영역의 배선(50)을 동시에 고정도로 가공할 수 있다. 이것은, 층간절연막(31)을 주변회로 영역에 남기고 있기 때문에, 메모리셀 어레이 영역과 주변회로 영역에 있어서, 가장 단차가 큰 영역에 있어서만, 제1의 금속배선층의 밑의 단차를 소정의 기준 위치에서 0.75[㎛] 이내로 할 수가 있기 때문이다.

여기서, 가장 단차가 큰 영역이란, 메모리셀 어레이 영역의 워드선(26)과 층간 절연막(31)과 상층 및 하층 전극층(35), (33)이 겹치는 영역과, 주변회로 영역의 소오스 또는 드레인 영역상이다.

본 발명의 DRAM(1)(반도체 기억회로장치)에 있어서는, 메모리셀 어레이 영역과 주변회로 영역에 있어서, 반도체 기판(20)의 이면에서 제1의 금속배선층까지의 거리의 차를 1.5[㎛]이내로 할 수가 있으므로, 층간 절연막(31), (39), (40)에 설치되는 접속구멍(40A)의 가공, 및 제1의 금속 배선층인 배선(50)의 가공을 고정도로 행할 수가 있다. 또, 이것에 의해 집적도를 향상할 수가 있다.

또, 제2의 금속배선층의 가공시에 있어서, 메모리 셀 어레이 영역과 주변회로 영역간의 단차를 작게할 수 있으므로, 층간 절연막(51)을 개재하여 제1의 금속배선층의 위에 설치된 제2의 금속배선층인 배선(53)의 가공도 고정도로 할 수가 있다.

다음, 상술의 DRAM(1)의 구체적인 제조방법에 대하여, 제6도에서 제14도를 사용하여 설명한다.

우선, 단결정규소로 되는 p-형 반도체기판(20)을 준비하여, p-형 웰영역(22), n-형 웰영역(21)등을 형성하며, p-형 반도체기판(20)의 표면상에 게이트 전극(26)및 층간 절연막(27)을 형성한다.

여기까지의 공정에 관하여는 특원평 1-6548호(U. S. Serial No. 497537 Filed March 20, 1990. Assigned to Hitachi Led)에 상세히 기재되어 있다.

[반도체 영역 형성공정]

다음, 제6도에 도시하는 것과 같이 메모리셀 어레이 영역 및 주변회로 영역의 n채널 MISFET(Qn) 형성 영역에 저 불순물 농도의 n형 반도체 영역(28)을 형성한다. 이 n형 반도체 영역(28)은, 게이트 전극(26)에 대하여 자기 정합적으로, 10¹³[atoms/㎠]정도의 불순물 농도의 인을 80~120[kev]의 에너지로 이온 충격함으로써 형성한다.

다음에, 주변회로 영역의 p채널 MISFET(Qp) 형성영역에 저 불순물 농도의 p형 반도체 영역(30)을 형성한다. 이 p형 반도체 영역(30)은 게이트 전극(26)에 대하여 자기정합적으로, 10¹³[atoms/㎠]정도의 불순물 농도의 BF₂(또는 B)을 60~100[kev]정도의 에너지로 이온 충격함으로써 형성한다.

다음, 게이트 전극(26), 워드선(26), 그들의 상층의 층간 절연막(27)의 각각의 측벽에 측벽 스패이셔(29)를 형성한다. 이 측벽스패이셔(29)는, 산화규소막을 퇴적하여, RIE등의 이방성에 에칭을 행함으로써 형성할 수가 있다.

다음에, 주변회로 영역의 n채널 MFET(Qn)의 형성영역에 고불순물 농도의 n형 반도체 영역(37)이 형성한다. 이 n형 반도체 영역(37)은, 게이트 전극(26) 및 측벽 스패이셔(29)에 대하여 자기정합적으로 10¹⁵~10¹⁶[atoms/㎠]정도의 불순물 농도의 As를 사용하여, 70~90[kev]의 에너지로 이온충격함으로써 형성한다.

이 n형 반도체영역(37)은 메모리셀 어레이 영역의 메모리 셀 선택용 MISFET(Qs)의 게이트 전극(26)(워드선 26)의 양단에는 형성하지 않는다. 그것은, 이온충격 공정으로 p-형 반도체 기판(20)의 표면에 결정결함이 발생하여, 이 결정 결함에 기인하여 전하의 리크가 발생하기 때문이다.

다음, 주변회로 영역의 p채널 MISFET(Qp) 형성 영역에 고불순물 농도의 p형 반도체 영역(38)을 형성한다. 이 p형 반도체영역(38)은, 게이트전극(26) 및 측벽 스패이셔(29)에 대하여 자기정합적으로 10¹⁵[atoms/㎠]정도의 불순물 정도의 BF₂를 사용하여, 60~90[kev]의 에너지로 이온 충격함으로써 형성한다.

[층간 절연막 형성공정]

다음에, 제7도에 도시하는 것과 같이 층간 절연막(27)상, 측벽 스패이셔(29)상등을 포함하는 기판전면에 층간절연막(31)을 형성하여, 정보축적용 용량소자(C)의 형성영역에 접속구멍(31A)을 설치한다.

이 층간 절연막(31)은, CVD법으로 형성한 산화규소막 또는 질화규소막이며, 그 막두께는 약 500[nm]이다. 이 층간절연막(31), 메모리셀 어레이 영역 및 주변회로 영역에 있어서, 적층구조의 정보축적용 용량소자(C)의 각각의 전극층을 가공할때의 에칭스토퍼 층으로서 사용된다. 또, 접속구멍(31)에 있어서, 이 층간절연막(31)의 측면을 이용하여, 정보축적용 용량소자(C)의 용량치를 증가시키기 위하여 사용된다.

[정보축적용 용량소자 형성공정]

다음, 제8도에 도시하는 바와같이, 층간절연막(31)에 설치한 접속구멍(31A)에 정보축적용 용량소자(C)의 하층전극층(33)을 형성한다. 하층전극층(33)은 CVD법으로 100[nm]정도의 막두께로 퇴적한 다결정규소막에 n형 불순물 예를들면 P를 도입하여, 이후 포토리소그래피 기술 및 에칭기술을 이용하여 형성된다. 하층 전극층(33)은, 그 단부가 층간절연막(31)상으로 늘어나도록 패턴닝된다.

메모리셀 선택용 MISFET(Qs)의 소오스드레인 영역의 한쪽에는, 측벽스패이셔(29)로 규정된 접속구멍(32)을 통하여, 하층전극층(33)에서 n형 불순물이 확산하여, n+반도체 영역(33A)이 형성된다.

다음, 제9도에 도시하는 것과 같이, 정보축적용 용량소자(C)의 하층전극층(33)상을 포함하는 기판전면에 유전체막(34)을 형성한다. 유전체막(34)은, 질화규소막과 산화규소막과의 2층구조로 형성된다. 질화규소막은 CVD법으로 퇴적시켜, 5~10[nm]의 막두께로 형성한다. 산화규소막은 질화규소막 표면을 1.5~10[기압], 800~1000[℃]의 산소분위기 중에서 1~6[nm]의 막두께로 형성된다. 그결과, 질화규소의 막두께는 4~8[nm]로 된다.

다음에, 제10도에 도시하는 것과 같이, 기판전면에 다결정규소막을 퇴적한다. 이 다결정 규소막은, CVD법으로 막두께 100[nm]정도로 퇴적시켜, n형 불순물 예를들면 P가 도입되어 있다.

다음, 메모리셀 선택용 MISFET(Qs)의 한쪽의 n형 반도체 영역(28)과 상보성 데이터선(50)과의 접속영역 및 주변회로 영역이외의 영역에 에칭마스크(67)를 형성한다. 이 에칭마스크(67)는, 예를들면 포토레지스터 막이다. 이후, 이 에칭마스크(67)를 이용하여, 상층 전극층(35)을 구성하는 다결정 규소막, 유전체막(34)을 순차 에칭한다.

[층간 절연막 형성공정]

다음, 제11도에 도시하는 것처럼, 상기 DRAM(1)의 각 소자를 포함하는 기판 전면에 층간절연막(39), (40)을 순차 적층한다. 하츠의 층간절연막(39)은 CVD법으로 막두께 200[nm]정도로 퇴적한 산화규소막이다. 상층의 층간 절연막(40)은, CVD법으로 막두께 500[nm]정도로 퇴적한 불순물(P, B의 각각)을 함유하는 산화규소막(BPSG 막)이다. 상층의 층간절연막(40)에는, 질소가스 분위기 중에서 약 900~100(℃)의 온도에서 리플로가 행하여져, 그 표면이 평탄화 되어 있다. 또, 하층의 층간 절연막(39)은 상층의 층간 절연막(40)에서 불순물이 아래의 MISFET에 침입하는 것을 방지하고 있다.

[접속구멍 형성공정]

다음, 제12도에 도시하는 것과 같이 층간 절연막(30), (40)의 각각에 이방성 에칭에 의하여 접속구멍(40A)을 형성한다.

다음, 메모리셀 선택용 MISFET(Qs) 및 주변회로를 구성하는 n채널 MISFET(Qn)에 있어서, 접속구멍(40A)를 통하여 n형 반도체 영역(28), n+형 반도체 영역(37)의 각각의 주면부에 n형 불순물을 도입함으로써 n+반도체 영역(41)을 형성한다. 이 n+형 반도체 영역(41)은 10¹⁵[atoms/㎠]의 As를 이용하여 110~310[kev]의 에너지로 이온 충격함으로써 형성된다. 이때, p채널 MISFET(Qp)형성 영역은 예를들면 포토레지스터 막으로 덮여져 있다.

접속구멍(40A)의 형성시에, 주변회로 영역에도 층간 절연막(31)이 존재하고 있기 때문에, 메모리셀 어레이 영역과 주변회로 영역과의 단차는 작다. 따라서, 접속구멍(40A)를 형성하기 위한 노광공정에 있어서, 메모리셀 어레이 영역과 주변회로 영역을 동시에 노광장치의 초점심 깊이내에 넣을 수 있으므로, 동시에 노광할 수가 있다.

또, 메모리셀 어레이 영역과 주변회로 영역의 단차가 작으므로, 메모리셀 어레이 영역의 접속구멍(40A)과 주변회로 영역의 접속구멍(40A)의 가공정도를 거의 같이 할 수가 있으므로, 가공 마진을 크게 할 수가 있다.

[배선 형성공정]

다음, 제13도에 도시하는 것과 같이, 접속구멍(40A)를 통하여 n+형 반도체 영역(41), p+형 반도체 영역(38)등과 접촉하여, 층간절연막(40)상에 연장하는 제1의 금속배선층인 배선(50)을 형성한다. 배선(50)은 메모리셀 어레이 영역에 있어서 상보성 데이터선(DL)(50)으로서 사용된다. 배선(50)은, TiN과 W의 적층막으로 구성되어 있다. TiN은 파터링 법으로 막두께 100[nm]정도로 형성하며, W은 파터링 법으로막두께 500[nm]정도로 형성된다.

이 배선(50)은, 포토리소그래피 기술과 에칭기술을 이용하여 가공한다.

주변회로 영역에 층간 절연막(31)이 존재하고 있기 때문에, 이 배선(50)의 패턴닝시에 있어서 메모리셀 어레이 영역과 주변회로 영역과의 사이의 단차는 작다. 따라서, 배선(50)을 패턴닝하기 위한 노광공정 있어서, 메모리셀 어레이 영역과 주변회로 영역을 동시에 노광할 수 있다.

또, 메모리셀 어레이 영역과 주변회로 영역의 배선(50)의 가공정도를 거의 같이 할 수가 있으므로, 가공마진을 크게 할 수가 있다.

또, 메모리셀 어레이 영역과 주변회로 영역과의 단차가 작으므로 메모리셀 어레이 영역에서 연속적으로 주변회로 영역에 연장하는 배선(50), 예를들면 데이터선이 단절되는 것을 방지할 수 있다.

이후, 제1도에 도시한 것처럼, 층간절연막(51), 제2층째의 금속배선층인 배선(53), 및 패시베이션 막(54)이 형성되어, 반도체 기억회로 장치가 완성한다.

[실시예 Ⅱ]

본 실시예 Ⅱ는, 제14도에 도시하는 것과 같이, 실시예 Ⅰ의 DRAM에 있어서 메모리셀 어레이의 정보축적용 용량소자(C)의 용량치를 크게 할 수 있는 구조로 한 예이다.

본 실시예 Ⅱ와 실시예 Ⅰ과의 상위점은 메모리셀 어레이 영역에 있어서의 층간 절연막(31)의 형상이다. 실시예 Ⅰ에서는, 제7도에 도시하는 것처럼 정보축적용 용량소자(C)가 접속되는 메모리셀 선택용 MISFET(Qs)의 소오스 또는 드레인 영역에만 접속구멍(31A)를 만든 형상으로 되어 있다. 이것에 대하여 실시예 Ⅱ에서는, 정보축적용 용량소자(C)가 접속되는 메모리셀 선택용 MOSFET(Qs)의 소오스 또는 드레인 영역을 에워싸는 것 같이 고리모양으로 층간절연막(31)이 남아 있다.

그리고, 정보축적용 용량소자(C)의 하층, 상층전극층(33), (35)고리 모양의 층간절연막(31)의 양측벽을 덮도록 형성되어 있다.

이와같이, 본 실시예의 메모리 셀은, 층간절연막(31)의 양측벽에 따라서 정보축적용 용량소자(C)를 형성하고 있으므로, 점유면적을 작게하여, 대용량을 실현할 수 있다.

이와같은 구조의 메모리셀에 있어서도 주변회로 영역에 층간절연막(31)을 남김으로써, 실시예 Ⅰ의 경우와 같은 효과를 얻을 수가 있다.

본 실시예 Ⅱ의 DRAM(1)의 각층의 재료, 막두께 등 제법은 실시예 Ⅰ의 경우와 같다.

실시예 Ⅰ및 Ⅱ는, 정보축적용 용량소자(C)의 용량치를 크게하기 위하여, 층간 절연막(31)의 측벽을 이용하는 타잎의 메모리셀의 예이다.

적층구조의 메모리셀에는, 이외에 하층전극층(33)을 상공으로 늘리어 용량치를 크게하는 타잎의 메모리셀이 있다.

다음, 하층전극층(33)을 상공으로 늘리어 용량치를 크게하는 타잎의 메모리셀에 본 발명을 적용한 예에 대하여 설명한다.

[실시예 Ⅲ]

본 실시예 Ⅲ의 DRAM 메모리셀은, 제15도에 도시하는 바와같이 실시예 Ⅰ의 메모리셀에 비하여, 층간절연막(31)은 엷고, 그 대신에 하층전극층(33)은 두껍게 형성되어 있다. 또, 주변회로 영역에만, 메모리셀 어레이 영역과 주변회로 영역과의 단차를 완화하는 층간 절연막(55)가 설치되어 있다.

하층전극층(33)을 상공에 늘리어 용량치를 크게 하는 타잎의 메모리 셀의 경우, 층간절연막(32)을 주변회로 영역에 남겨두는 것이, 직접 메로리셀 어레이 영역과 주변회로 영역과의 단차를 작게하는데 이어지지 않는다.

따라서, 주변회로 영역에만 단차를 완화하는 층간 절연막(55)를 설치한다. 이 층간절연막(55)는, 정보축적용 용량소자(C)의 하층(33), 유전체막(34), 상층전극층(35)의 두께의 합에 상당하는 막두께로 한다.

다음, 제15도에 도시하는 DRAM(1)에 있어서, 실시예 Ⅰ의 제1도와 다른 부분에 대하여 설명한다.

본 실시예 Ⅲ에 있어서, 층간절연막(31)은 막두께 100[nm], 하층전극층(33)은 막두께 500[nm], 층간 절연막(55)는 막두께 500[nm]로 한다.

또, 층간절연막(55)는, 층간절연막(39), (40)의 사이 또는 그것들의 위쪽이라도 된다. 결국, 층간절연막(55)는 제1의 금속배선층인 배선(50)의 밑이면 된다.

다음, 본 실시예 Ⅲ의 DRAM(1)의 제조방법에 대하여 제16도에서 제20도를 이용하여 설명한다.

[반도체 영역형성 공정]

제16도에 도시하는 것과 같이, 메모리셀 어레이 영역 및 주변회로 영역의 n채널 MISFET(Qn) 형성영역에 저불순물 농도의 n형 반도체 영역(28)을 형성한다. 또, 주변회로 영역의 p채널 MISFET(Qp) 형성영역에 저불순물 농도의 p형 반도체 영역(30)을 형성한다.

이 공정은, 실시예 Ⅰ의 제6도에 대응하고 있으며, n, p형 반도체 영역(28), (30)의 형성방법은 실시예 Ⅰ에서 설명한 것과 같다.

본 실시예 Ⅲ에서는 이 단계에서는, 주변회로 영역의 n+형 반도체 영역(37) 및 p+형 반도체 영역(38)은 형성되어 있지 않다.

[층간절연막 형성공정]

다음에, 제17도에 도시하는 것과 같이 실시예 Ⅰ의 제7도와 같이 층간절연막(31)을 형성한다. 그 형성방법은 실시예 Ⅰ에서 설명한 것과 같으나, 그 막두께는 100[nm]이며, 실시예 Ⅰ보다도 얇게 한다.

[정보축적용 용량소자 형성공정]

다음, 제18, 19도에 도시하는 것ㅊ럼 정보축적용 용량소자(C)의 하층전극층(33), 유전체막(34), 상층전극층(35)를 순차 형성한다.

제조방법은, 실시예 Ⅰ에서 설명한 바와같으나, 다른것은 하층전극층(33)의 막두께이며, 그 막두께는 500[nm]이다. 또, 실시예 Ⅰ의 제10도의 설명에서는, 에칭마스크(67)를 이용하여 상층전극층(35)을 구성하는 다결정 규소막, 유전체막(34)이 순차 에칭되나, 본 실시예에서는 더욱 층간절연막(31)도 에칭된다.

[반도체 영역 형성공정]

다음에, 주변회로 영역에 n, p채널 MISFET(Qn), Qp형성 영역에 n+, p+ 반도체 영역을 형성한다. 그 제법은 실시예 Ⅰ의 제6도에 있어서 설명한 것과 같다.

[층간 절연막 형성공정]

다음, 제20도에 도시하는 것처럼 주변회로 영역에만 층간 절연막(55)를 형성한다. 이 층간절연막(55)은, CVD법으로 형성한 산화규소 또는 질화규소이며, 그 막두께는, 정보축적용 용량소자(C)의 하층, 유전체막 및 상층전극층의 두께의 합계에 거의 같은 값으로 한다. 본 실시예에서는 600[nm]로 한다.

이와같이, 주변회로 영역에 층간 절연막(55)을 설치하여 둠으로써, 메모리셀 어레이 영역과 주변회로 영역과의 단차를 작게할 수가 있다.

이후, 제15도에 도시하는 것과 같이 층간절연막(30), (40), 제1의 금속배선층인 배선(50), 층간절연막(51), 제2의 금속배선층인 배선(53), 및 패시베이션 막(54)를 순차형성하여, 본 실시예의 DRAM(1)이 완성한다. 또한, 본실시예 Ⅲ에 있어서, 층간절연막(55)은, 층간절연막(39), (40)의 사이 또는 그들의 뒤쪽이라도 된다.

또, 층간절연막(55)은, 정보축적용 용량소자(C)의 하층전극층(33)의 형성전이라도 되고, 그 경우에는, 층간절연막(31)의 형성은 불안하다.

또, n+형 반도체 영역(37)및 p+형 반도체(38)의 형성은, 층간절연막(39), (40), (55)의 형성전이 아니면 안된다.

또한, 실시예 Ⅰ~Ⅲ에 있어서, 메모리셀 어레이 영역과 주변회로 영역의 단차란, 정보축적용 용량소자(C)의 위의 배선층인 제1의 금속배선층 형성전 결국 층간절연막(40) 형성후의 단차를 의미하고 있다.

또, 주변회로 영역이란, 메모리셀 어레이 영역 이외를 의미하며, 직접주변회로 및 간접주변회로의 외에 본딩 패드 BP 형성영역 등도 포함한다.

이상, 본 발명자에 의하여 된 발명을, 상기 실시예에 의거하여 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능하다.

예를들면, 본 발명은 DRAM을 내장한 마이크로컴퓨터 또는 DRAM등에 적용할 수가 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단하게 설명한다.

(1) 반도체 기억회로 장치의 집적도를 향상시킬 수가 있다.

(2) 반도체 기억회로 장치의 제조수율을 향상시킬 수가 있다.

(3) 반도체 기억회로 장치의 전기적 신뢰성을 향상시킬 수가 있다.

(4) 반도체 기억회로 장치의 제조공정을 단축할 수가 있다.

Claims

게이트, 소스 및 드레인을 가지는 제1 MISFET와, 제1, 제2 전극 및 제1 및 제2 전극간의 유전체막을 가진 용량소자를 가지는 메모리셀이 행렬 모양으로 배치된 메모리셀 어레이와, 게이트, 소스 및 드레인을 가지는 제2 MISFET로 구성된 주변회로를 가지는 반도체 집적회로장치의 제조방법에 있어서, (a) 상기 메모리셀 어레이를 형성하기 위한 제1 영역과, 상기 주변회로를 형성하기 위한 제2 영역을 가지는 반도체 기판을 준비하는 공정과, (b) 상기 제1 영역에 제1 MISFET를, 상기 제2 영역에 제2 MISFET를 형성하는 공정과, (c) 그 일부가 상기 제1 MISFET의 게이트상에 위치하는 측벽에 의해서 규정된 제1 개구를 가지는 제1 절연막을 상기 제1 및 제2 MISFET상에 형성하는 공정과, (d) 상기 제1 개구의 측벽을 따라서 상기 제1 전극, 유전체막 및 제2 전극을 형성하는 공정과, (e) 상기 제1 영역의 상기 용량소자상 및 상기 제2 영역의 상기 제1 절연막상에 제2 절연막을 형성하는 공정과, (f) 상기 제2 영역에 있어서, 상기 제2 및 제1 절연막에 제2 개구를 형성하는 공정과 (g) 상기 제1 영역의 제2 절연막상에 제1 배선을 상기 제2 영역의 상기 제2 절연막상에 제2 배선을 형성하는 고정을 가지고, 상기 제1 영역에 있어서, 상기 제2 전극은 상기 제1 절연막상으로 연장되어 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 제1 전극 형성공정은, 다결정 실리콘막 형성공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 유전체막 형성공정은, 질화규소막의 퇴적공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
제1항에 있어서, 상기 유전체막 형성공정은, 산화탄탈막의 퇴적공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 제1 및 제2 배선의 형성공정은, 텅스텐막의 퇴적공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 제1 절연막은, 산화규소막인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 제1 절연막 형성공정 전에, 상기 제1 MISFET의 게이트를 덮는 제3절연막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
제1항에 있어서, 상기 제1 절연막은, 상기 제1 전극보다도 두껍게 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.