JPH1145936A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、多層配線構造を有する半導体デバイ
スにおいて、配線の信頼性や配線歩留まりを向上できる
ようにすることを最も主要な特徴とする。 【解決手段】たとえば、素子が形成された半導体基板１
１上の、絶縁膜１２を介して設けられた第一配線１３の
上部に、層間絶縁膜１４、第一ＴｉＮ膜１５、第二配線
１６´となるＡｌ膜を形成する。この後、Ａｌ膜および
層間絶縁膜１４を貫通し、第一配線１３の表面に達する
深さのコンタクト孔１７内に、第二ＴｉＮ膜１８を介し
て、Ｗ膜を一体的に埋め込んでＷプラグ１９´を形成す
る。そして、Ａｌ膜をパターニングして第二配線１６´
を形成することによって、第一，第二の各配線１３，１
６´の相互をＷプラグ１９´によって接続してなる二層
配線を有する半導体デバイスを実現する構成とされてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、多層配線構造に
おけるプラグ配線技術に用いられるものである。

【０００２】

【従来の技術】周知のように、半導体製造プロセスにお
いて、多層配線構造は、半導体デバイスを高集積化する
上で欠かすことのできない技術の１つとなっている。以
下に、二層配線を例に、従来より行われてきた多層配線
構造の形成方法について簡単に説明する。

【０００３】まず、たとえば図１４に示すように、ＭＯ
Ｓトランジスタやメモリセルなどの素子（図示していな
い）が形成された半導体基板１０１上に、絶縁膜１０２
を介して、Ａｌ膜からなる第一配線１０３を形成した
後、ＣＶＤ法を用いてＳｉＯ2（シリコン酸化）膜から
なる層間絶縁膜１０４を約１．５μｍほど堆積させると
ともに、その層間絶縁膜１０４の上面をＣＭＰ法により
平坦化する。

【０００４】次に、たとえば図１５に示すように、全面
に約２μｍ厚のレジスト１０５を形成した後、そのレジ
スト１０５をリソグラフィ技術によりコンタクトホール
を開孔するためのパターンにしたがって加工する。

【０００５】次に、たとえば図１６に示すように、レジ
ストパターン１０５´をマスクに、ＲＩＥ（反応性イオ
ンエッチング）による層間絶縁膜１０４のエッチングを
行って、第一配線１０３の表面に達する深さのコンタク
ト孔１０６を開孔する。

【０００６】次に、たとえば図１７に示すように、層間
絶縁膜１０４上のレジストパターン１０５´を除去す
る。次に、たとえば図１８に示すように、ＤＣマグネト
ロンスパッタリングにより、第一ＴｉＮ（チタンナイト
ライド）膜１０７を約５０ｎｍ、層間絶縁膜１０４上お
よびコンタクト孔１０６内の第一配線１０３上に堆積す
る。

【０００７】この第一ＴｉＮ膜１０７は一般にグルーレ
イヤー（育成層）とよばれ、後に堆積するＷ（タングス
テン）膜を均一に成長させるため、および、Ｗ膜と第一
層間絶縁膜１０４との密着性を高めるために用いられ
る。

【０００８】また、この第一ＴｉＮ膜１０７は、続いて
上層に形成されるＡｌ膜のためのバリアメタル膜の役目
を兼ねている。次に、たとえば図１９に示すように、Ｃ
ＶＤ法により、Ｗ膜１０８を約４００ｎｍ、第一ＴｉＮ
膜１０７上に堆積させる。

【０００９】次に、たとえば図２０に示すように、フッ
素（Ｆ）系および酸素（Ｏ）系のガスを使用したＲＩＥ
により、Ｗ膜１０８の平坦化処理（エッチバック）を行
って、第一ＴｉＮ膜１０７の表面よりも上の位置に形成
されたＷ膜１０８をエッチングし、コンタクト孔１０６
内にＷプラグ１０８´を形成する。

【００１０】次に、たとえば図２１に示すように、ＤＣ
マグネトロンスパッタリングにより、第二配線を形成す
るためのＡｌ膜１０９を約８００ｎｍ、Ｗプラグ１０８
´および第一ＴｉＮ膜１０７上に堆積した後、さらにそ
の上に、約５０ｎｍの第二ＴｉＮ膜１１０を堆積する。

【００１１】この第二ＴｉＮ膜１１０は、Ａｌ膜１０９
上のレジストを加工する際に反射防止膜の役目をする。
次に、たとえば図２２に示すように、全面に約２μｍ厚
のレジストを塗布した後、それをリソグラフィ技術によ
り加工して、第二配線を形成するためのレジストパター
ン１１１を形成する。

【００１２】次に、たとえば図２３に示すように、レジ
ストパターン１１１をマスクに、塩素（Ｃｌ）系ガスを
用いたＲＩＥにより、第二ＴｉＮ膜１１０、Ａｌ膜１０
９、および、第一ＴｉＮ膜１０７をエッチングし、上層
の配線となる第二配線１０９´を形成する。

【００１３】次に、たとえば図２４に示すように、レジ
ストパターン１１１を除去した後、全面にＳｉＯ2 膜な
どからなるパッシベーション膜（または、層間絶縁膜）
の形成を行って、二層配線を有する半導体デバイスが完
成される。

【００１４】しかしながら、このような方法を用いて形
成される二層配線を有する従来の半導体デバイスには、
次のような問題点があった。すなわち、Ｗプラグ１０８
´を形成する際には、第一ＴｉＮ膜１０７の表面よりも
上の位置に形成されたＷ膜１０８をＲＩＥによってエッ
チングバックして、Ｗ膜１０８の平坦化処理を行うが、
その際のエッチングガスの分布がウェーハ面内において
不均一であるために、Ｗ膜１０８のエッチング速度にば
らつきが生じ、Ｗプラグ１０８´の高さ（大きさ）が不
揃いになりやすい。

【００１５】特に、たとえば図２５に示すように、Ｗプ
ラグ１０８´の高さが層間絶縁膜１０４上の第一ＴｉＮ
膜１０７の表面よりも低い場合には、コンタクト孔１０
６の内と外とで段差が生じ、後のＡｌ膜１０９の被覆形
状を悪くする。

【００１６】周知の通り、下地の段差はＡｌ膜１０９の
被覆形状を悪化させることになるため、第二配線１０９
´の信頼性を低下させるばかりか、Ａｌ膜１０９が段切
れを生じた場合には、第二配線１０９´の歩留まりの低
下を引き起こすという問題がある。

【００１７】また、Ｗ膜上とＴｉＮ膜上とで結晶の配向
性がかわるＡｌ膜１０９は、ＴｉＮ膜１０７が存在しな
いＷプラグ１０８´上でのＡｌ膜１０９の成膜の速度が
おちるために、Ｗプラグ１０８´の高さが層間絶縁膜１
０４上の第一ＴｉＮ膜１０７の表面よりも低い場合に
は、その段差がＡｌ膜１０９の成膜によりさらに増幅さ
れることになる。

【００１８】この結果、全面に形成されるパッシベーシ
ョン膜（または、層間絶縁膜）１１２の被覆形状までも
が悪化するような場合、第二配線１０９´上に狭空間
（ボイド）１１５が形成されるという問題も発生する。

【００１９】

【発明が解決しようとする課題】上記したように、従来
においては、Ｗプラグの高さの不揃いによる下地の段差
がＡｌ膜の被覆形状を悪化させるために、配線の信頼性
や配線歩留まりの低下を引き起こしたり、場合によって
は、Ａｌ膜上にボイドの形成を招くという問題があっ
た。

【００２０】そこで、この発明は、プラグの形成によっ
て引き起こされる下地の段差によるＡｌ膜の被覆形状の
悪化を改善でき、狭空間の発生を防いで、配線の信頼性
や配線歩留まりを向上させることが可能な半導体装置お
よびその製造方法を提供することを目的としている。

【００２１】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、下層の導電層
と、この下層の導電層上に形成された絶縁膜と、この絶
縁膜上に第一の金属膜を介して形成された上層の導電層
と、この上層の導電層、前記第一の金属膜および前記絶
縁膜を貫通し、前記下層の導電層に達するコンタクト孔
内に、導電性物質が埋め込まれたコンタクト部とから構
成されている。

【００２２】また、この発明の半導体装置の製造方法に
あっては、下層の導電層を有する半導体基板上に絶縁膜
を形成する工程と、前記絶縁膜上に第一の金属膜を形成
する工程と、前記第一の金属膜上に上層の導電層を形成
する工程と、前記上層の導電層、前記第一の金属膜およ
び前記絶縁膜を貫通し、前記下層の導電層に達するコン
タクト孔を形成する工程と、前記コンタクト孔内に導電
性物質を埋め込んで、前記下層の導電層と前記上層の導
電層とを電気的に接続するためのコンタクト部を形成す
る工程とからなっている。

【００２３】この発明の半導体装置およびその製造方法
によれば、上層の導電層をコンタクト部の高さに依存す
ることなしに形成できるようになる。これにより、常に
良好な被覆形状を有する上層の導電層の形成が可能とな
るものである。

【００２４】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、多層配線構造（二層配線）を有する半
導体デバイスの概略構成を示すものである。

【００２５】この半導体デバイスは、たとえば、ＭＯＳ
（Metal Oxide Semiconductor ）トランジスタやメモリ
セルなどの素子が形成された半導体基板１１上に、絶縁
膜１２を介して、Ａｌ（アルミニウム）膜からなる第一
配線（下層の導電層）１３が設けられている。そして、
この第一配線１３の上部には、層間絶縁膜１４が設けら
れている。さらに、この層間絶縁膜１４上には、バリア
メタル膜となる第一ＴｉＮ（チタンナイトライド）膜１
５を介して、Ａｌ膜からなる第二配線（上層の導電層）
１６´が設けられている。

【００２６】上記第一，第二の各配線１３，１６´の相
互間は、上記第二配線１６´および上記層間絶縁膜１４
などをそれぞれ貫通し、上記第一配線１３の表面に達す
る深さのコンタクト孔１７内に、グルーレイヤー（育成
層）となる第二ＴｉＮ膜１８を介して、導電性物質とし
てのＷ（タングステン）膜が一体的に埋め込まれてなる
Ｗプラグ１９´によって接続されている。

【００２７】すなわち、上記第一配線１３上には、これ
に接するように、上記第二配線１６´、第一ＴｉＮ膜１
５、および上記層間絶縁膜１４をそれぞれ貫通してコン
タクト孔１７が形成されている。また、このコンタクト
孔１７内の、上記第一配線１３の上面を含む壁面、およ
び、上記第二配線１６´の表面には、第二ＴｉＮ膜１８
が設けられている。そして、この第二ＴｉＮ膜１８を介
して、上記コンタクト孔１７内にＷ膜が埋め込まれて、
Ｗプラグ１９´が形成されている。

【００２８】さらに、上記Ｗプラグ１９´上を含む、上
記層間絶縁膜１４の上部には、ＳｉＯ2 （シリコン酸
化）膜などからなるパッシベーション膜（または、層間
絶縁膜）２０が設けられている。

【００２９】このような構成の半導体デバイスによれ
ば、上層の配線である第二配線１６´となるＡｌ膜を形
成した後に、コンタクト孔１７の開孔、および、Ｗプラ
グ１９´の形成を行うようになっているため、Ａｌ膜の
被覆形状がＷプラグ１９´の高さに何ら左右（依存）さ
れない。

【００３０】よって、常に被覆形状の良好なＡｌ膜の形
成が可能となり、配線の信頼性や配線の歩留まりを大幅
に向上できる。次に、図２〜図１２を参照して、上記し
た構造の半導体デバイスの製造方法について説明する。

【００３１】たとえば、ＭＯＳトランジスタやメモリセ
ルなどの素子（図示していない）が形成された半導体基
板１１上に、絶縁膜１２を介して、Ａｌ膜からなる第一
配線１３を形成した後、ＣＶＤ法を用いて、ＳｉＯ2 膜
からなる層間絶縁膜１４を約１．５μｍほど堆積させる
とともに、その層間絶縁膜１４の上面をＣＭＰ法により
平坦化する（図２参照）。

【００３２】次に、ＤＣマグネトロンスパッタリングに
より、層間絶縁膜１４上にバリアメタル膜としての第一
ＴｉＮ膜１５を約５０ｎｍ厚ほど堆積させた後、さら
に、この第一ＴｉＮ膜１５上に第二配線１６´となるＡ
ｌ膜１６を約８００ｎｍ厚ほど堆積する（図３参照）。

【００３３】次に、全面に約２μｍ厚のレジスト２１を
塗布した後（図４参照）、そのレジスト２１をリソグラ
フィ技術によりコンタクトホールを開孔するためのパタ
ーンにしたがって加工する。

【００３４】次に、レジストパターン２１´をマスク
に、ＲＩＥ（反応性イオンエッチング）によるＡｌ膜１
６、第一ＴｉＮ膜１５、および、層間絶縁膜１４のエッ
チングを行って、第一配線１３の表面に達する深さのコ
ンタクト孔１７を開孔する（図５参照）。

【００３５】次に、Ａｌ膜１６上のレジストパターン２
１´を除去する（図６参照）。次に、ＤＣマグネトロン
スパッタリングにより、コンタクト孔１７内の、上記第
一配線１３の上面を含む壁面、および、上記Ａｌ膜１６
の表面に、グルーレイヤーとなる、第二ＴｉＮ膜１８を
約５０ｎｍの膜厚となるように堆積させる（図７参
照）。

【００３６】次に、ＣＶＤ法により、第二ＴｉＮ膜１８
上にＷ膜１９を約４００ｎｍの膜厚となるように堆積す
る（図８参照）。次に、フッ素（Ｆ）系および酸素
（Ｏ）系のガスを使用したＲＩＥにより、Ｗ膜１９のエ
ッチバック（平坦化処理）を行って、第二ＴｉＮ膜１８
の表面よりも上の位置に形成されたＷ膜１９をエッチン
グし、コンタクト孔１７内にＷプラグ１９´を形成する
（図９参照）。

【００３７】次に、全面に約２μｍ厚ほどのレジスト２
２を塗布した後（図１０参照）、そのレジスト２２をリ
ソグラフィ技術により加工して、第二配線１６´を形成
するためのレジストパターン２２´を形成する。この
際、第二ＴｉＮ膜１８が、Ａｌ膜１６上のレジスト２２
を加工するための反射防止膜としても機能する。

【００３８】次に、レジストパターン２２´をマスク
に、塩素（Ｃｌ）系ガスを用いたＲＩＥにより、第二Ｔ
ｉＮ膜１８、Ａｌ膜１６、および、第一ＴｉＮ膜１５を
エッチングし、上層の配線となる第二配線１６´を形成
する（図１１参照）。

【００３９】次に、レジストパターン２２´を除去した
後（図１２参照）、全面にＳｉＯ2膜などからなるパッ
シベーション膜（または、層間絶縁膜）２０の形成を行
うことで、図１に示したような、Ｗプラグ１９´の高さ
のばらつきに影響されない、二層配線を有する半導体デ
バイスが実現できる。

【００４０】上記した製造方法によれば、第二配線１６
´を形成するためのＡｌ膜１６の成膜を、Ｗプラグ１９
´の形成前に行うようにしているため、Ａｌ膜１６はＷ
プラグ１９´の高さの影響をまったく受けない。

【００４１】しかも、層間絶縁膜１４の上面を平坦化す
るようにしているため、ステップカバレージ（段差被覆
形状）の悪いＡｌ膜１６であっても、均一性な膜厚を有
して形成できる。

【００４２】また、Ｗプラグ１９´を形成する際のエッ
チングの均一性、制御性、および、再現性などに対する
条件の厳しさ（エッチングの難しさ）も軽減でき、プロ
セスマージンの向上も期待できる。これは、続いて形成
されるパッシベーション膜（または、層間絶縁膜）２０
は一般にＣＶＤ法により形成されるものであり、スパッ
タリング法で形成されるＡｌ膜よりもステップカバレー
ジが優れるためである。

【００４３】すなわち、Ｗプラグ１９´の上面が過度に
エッチングされて段差を生じたとしても、たとえば図１
３に示すように、パッシベーション膜（または、層間絶
縁膜）２０の形成に際して、Ｗプラグ１９´との界面に
狭空間（ボイド）が形成されるのを防ぐことができる。

【００４４】仮に、Ｗプラグ１９´の上面の段差に応じ
て、パッシベーション膜（層間絶縁膜）２０の表面にボ
イド２３が形成されたとしても、それが配線の信頼性や
歩留まりの低下に影響することはない。

【００４５】このように、Ｗ膜とＴｉＮ膜とでは、その
上に形成されるＡｌ膜１６の結晶配向性の違いによる成
膜の速度に差がでるため、Ｗプラグ１９´上でのＡｌ膜
１６の成膜速度が遅くなる結果、パッシベーション膜
（または、層間絶縁膜）２０の被覆形状が悪化すること
についても、Ｗプラグ１９´の形成前にＡｌ膜１６の成
膜を行うことで、パッシベーション膜（または、層間絶
縁膜）２０の被覆形状も良好となる。

【００４６】上記したように、第二配線をＷプラグの高
さに依存することなしに形成できるようにしている。す
なわち、第二配線となるＡｌ膜を成膜した後に、第一配
線との接続のためのＷプラグの形成を行うようにしてい
る。これにより、プラグの高さのばらつきに左右される
ことなく、常に良好な被覆形状を有するＡｌ膜による第
二配線を形成することが可能となる。したがって、Ａｌ
膜の被覆形状の悪化にともなう種々の問題を解決でき、
信頼性が高く、歩留まりに優れる二層配線を実現できる
ものである。

【００４７】なお、上記した本発明の実施の一形態にお
いては、二層配線を有する半導体デバイスに適用した場
合を例に説明したが、これに限らず、たとえば三層以上
の多層配線構造を有する各種の半導体デバイスに適用で
きる。

【００４８】また、上層と下層の配線の相互を接続する
ためのコンタクト部（Ｖｉａ）に適用したが、たとえ
ば、素子の一部を構成する、半導体基板の表面領域に形
成された不純物拡散層あるいはゲート電極と配線とを接
続するためのコンタクト部にも同様に適用できる。

【００４９】また、少なくとも上層配線は、メタル配線
材料であるＡｌ膜によって形成する場合に限らず、たと
えば、Ａｌ−ＣｕまたはＡｌ−Ｓｉ−ＣｕのようなＡｌ
合金を用いることも可能である。

【００５０】また、バリアメタル膜としてはＴｉＮ膜に
限らず、たとえば、ＴｉＮ膜とＴｉ膜との積層膜やＴｉ
Ｗ（チタンタングステン）膜などを用いることも可能で
あるとともに、反射防止膜としても機能するＴｉＮ膜が
ない構造のものにも適用できる。

【００５１】また、全面にＷ膜を成膜するブランケット
・タングステン（Blanket-W ）技術に限らず、コンタク
ト孔内にのみ選択的にＷ膜を成長させる、いわゆるセレ
クティブ・タングステン（Selective-W ）技術の場合に
も適用できる。

【００５２】また、プラグ材料としてはＷに限らず、他
の高融点金属を用いることも可能である。さらに、プラ
グ形成の際の平坦化技術としてＲＩＥ法によるエッチバ
ック技術を適用したが、ＣＭＰ法などの他の平坦化技術
であっても構わない。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。

【００５３】

【発明の効果】以上、詳述したようにこの発明によれ
ば、プラグの形成によって引き起こされる下地の段差に
よるＡｌ膜の被覆形状の悪化を改善でき、狭空間の発生
を防いで、配線の信頼性や配線歩留まりを向上させるこ
とが可能な半導体装置およびその製造方法を提供でき
る。

【図面の簡単な説明】

【図１】この発明の実施の一形態にかかる、多層配線構
造を有する半導体デバイスの概略構成を示す要部の断面
図。

【図２】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図３】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図４】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図５】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図６】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図７】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図８】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図９】同じく、かかる製造方法について説明するため
に示す要部の概略断面図。

【図１０】同じく、かかる製造方法について説明するた
めに示す要部の概略断面図。

【図１１】同じく、かかる製造方法について説明するた
めに示す要部の概略断面図。

【図１２】同じく、かかる製造方法について説明するた
めに示す要部の概略断面図。

【図１３】同じく、Ｗプラグの上面に段差が生じた場合
を例に示す、半導体デバイスの要部の概略断面図。

【図１４】従来技術とその問題点を説明するために、多
層配線構造を有する半導体デバイスの製造方法を示す要
部の概略断面図。

【図１５】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図１６】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図１７】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図１８】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図１９】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図２０】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図２１】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図２２】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図２３】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図２４】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【図２５】同じく、かかる従来の半導体デバイスの製造
方法を示す要部の概略断面図。

【符号の説明】

１１…半導体基板 １２…絶縁膜 １３…第一配線 １４…層間絶縁膜 １５…第一ＴｉＮ膜 １６…Ａｌ膜 １６´…第二配線 １７…コンタクト孔 １８…第二ＴｉＮ膜 １９…Ｗ膜 １９´…Ｗプラグ ２０…パッシベーション膜 ２１，２２…レジスト ２１´，２２´…レジストパターン ２３…ボイド

Claims (15)

【特許請求の範囲】
1. 【請求項１】 下層の導電層と、 この下層の導電層上に形成された絶縁膜と、 この絶縁膜上に第一の金属膜を介して形成された上層の
   導電層と、 この上層の導電層、前記第一の金属膜および前記絶縁膜
   を貫通し、前記下層の導電層に達するコンタクト孔内
   に、導電性物質が埋め込まれたコンタクト部とを具備し
   たことを特徴とする半導体装置。
2. 【請求項２】 前記第一の金属膜は、ＴｉＮ膜、ＴｉＮ
   およびＴｉの積層膜、または、ＴｉＷ膜であることを特
   徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記コンタクト部は、第二の金属膜を介
   して、前記導電性物質を埋め込んでなることを特徴とす
   る請求項１に記載の半導体装置。
4. 【請求項４】 前記上層の導電層は、アルミニウム配線
   またはアルミニウム合金を含む配線であることを特徴と
   する請求項１に記載の半導体装置。
5. 【請求項５】 前記導電性物質は、タングステンである
   ことを特徴とする請求項１に記載の半導体装置。
6. 【請求項６】 前記下層の導電層は、配線または半導体
   基板の表面領域に形成された不純物拡散層であることを
   特徴とする請求項１に記載の半導体装置。
7. 【請求項７】 下層の導電層を有する半導体基板上に絶
   縁膜を形成する工程と、 前記絶縁膜上に第一の金属膜を形成する工程と、 前記第一の金属膜上に上層の導電層を形成する工程と、 前記上層の導電層、前記第一の金属膜および前記絶縁膜
   を貫通し、前記下層の導電層に達するコンタクト孔を形
   成する工程と、 前記コンタクト孔内に導電性物質を埋め込んで、前記下
   層の導電層と前記上層の導電層とを電気的に接続するた
   めのコンタクト部を形成する工程とからなることを特徴
   とする半導体装置の製造方法。
8. 【請求項８】 前記コンタクト孔内に第二の金属膜を形
   成し、この第二の金属膜を介して、前記導電性物質を埋
   め込むことを特徴とする請求項７に記載の半導体装置の
   製造方法。
9. 【請求項９】 前記コンタクト孔内に前記導電性物質を
   選択的に成長させることを特徴とする請求項７または請
   求項８のいずれかに記載の半導体装置の製造方法。
10. 【請求項１０】 前記絶縁膜の上面を、ＣＭＰ法によっ
    て平坦化する工程を含むことを特徴とする請求項７に記
    載の半導体装置の製造方法。
11. 【請求項１１】 前記コンタクト部を形成する工程の
    後、前記上層の導電層を加工して配線を形成する工程を
    さらに含むことを特徴とする請求項７に記載の半導体装
    置の製造方法。
12. 【請求項１２】 前記上層の導電層を加工して配線を形
    成する工程の後、全面に層間絶縁膜を形成する工程を含
    むことを特徴とする請求項１１に記載の半導体装置の製
    造方法。
13. 【請求項１３】 前記上層の導電層は、アルミニウム配
    線またはアルミニウム合金を含む配線であることを特徴
    とする請求項７に記載の半導体装置の製造方法。
14. 【請求項１４】 前記導電性物質は、タングステンであ
    ることを特徴とする請求項７に記載の半導体装置の製造
    方法。
15. 【請求項１５】 前記下層の導電層は、配線または前記
    半導体基板の表面領域に形成された不純物拡散層である
    ことを特徴とする請求項７に記載の半導体装置の製造方
    法。