JPH05275649A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05275649A JPH05275649A JP4241818A JP24181892A JPH05275649A JP H05275649 A JPH05275649 A JP H05275649A JP 4241818 A JP4241818 A JP 4241818A JP 24181892 A JP24181892 A JP 24181892A JP H05275649 A JPH05275649 A JP H05275649A
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Abstract
(57)【要約】
【目的】 スタック型半導体記憶装置のメモリセルアレ
イ領域の境界での段差を小さくして、金属配線の加工を
容易に行えるようにする。 【構成】 半導体基板１０上でメモリセルアレイ領域の
外側に隣接して、ワード線ＷＬと同一層をなすスペーサ
配線ＷＬ’と蓄積電極ＳＥと同一層をなすスペーサ電極
ＳＥ’とを、互いに重ならない状態で設ける。上記スペ
ーサ配線ＷＬ’とスペーサ電極ＳＥ’のいずれか一方を
設けるだけでもよい。
イ領域の境界での段差を小さくして、金属配線の加工を
容易に行えるようにする。 【構成】 半導体基板１０上でメモリセルアレイ領域の
外側に隣接して、ワード線ＷＬと同一層をなすスペーサ
配線ＷＬ’と蓄積電極ＳＥと同一層をなすスペーサ電極
ＳＥ’とを、互いに重ならない状態で設ける。上記スペ
ーサ配線ＷＬ’とスペーサ電極ＳＥ’のいずれか一方を
設けるだけでもよい。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、より詳しくは、スタック型ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）などの多層配線を有す
る半導体記憶装置に関する。
し、より詳しくは、スタック型ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）などの多層配線を有す
る半導体記憶装置に関する。
【０００２】
【従来の技術】従来、多層配線を有する半導体記憶装置
として、図５に示すようなスタック型ＤＲＡＭが知られ
ている。図５に示すスタック型ＤＲＡＭは、蓄積電極Ｓ
Ｅが、ワード線ＷＬおよびビット線ＢＬより上にあるＣ
ＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎ
ｅ）構造をとっている。すなわち、シリコン基板１００
上に、ワード線ＷＬをパターン形成した後、層間絶縁膜
（ＳｉＯ2 膜）１１１を全面に堆積して平坦化し、この
上にビット線ＢＬをパターン形成している。さらに、層
間絶縁膜（ＳｉＯ2 膜）１１２を全面に堆積して平坦化
し、この上に蓄積電極ＳＥをパターン形成している。上
記ワード線ＷＬと蓄積電極ＳＥとは、いずれもメモリセ
ルアレイ領域の端部にまで配されている。さらに、この
蓄積電極ＳＥの表面にキャパシタ絶縁膜１１３を形成し
た後、この上にプレート電極ＰＬをパターン形成してい
る。上記蓄積電極ＳＥ，キャパシタ絶縁膜１１３および
プレート電極ＰＬによって、メモリセルアレイのキャパ
シタＣを構成している。層間絶縁膜（ＳｉＯ2 膜および
ＢＰＳＧ（ボロン・リン・シリケート・ガラス）膜）１
１４を全面に堆積してアニールを行った後、金属配線Ｍ
Ｒを堆積し、以後、従来の技術により半導体記憶装置が
形成される。上記スタック型ＤＲＡＭにおいて、ビット
線とシリコン基板とのコンタクト、蓄積電極とシリコン
基板とのコンタクト、金属配線のコンタクト、トランジ
スターのソース・ドレインとなるべき拡散領域について
は、明白なため省略しており、図５にも示していない。
として、図５に示すようなスタック型ＤＲＡＭが知られ
ている。図５に示すスタック型ＤＲＡＭは、蓄積電極Ｓ
Ｅが、ワード線ＷＬおよびビット線ＢＬより上にあるＣ
ＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎ
ｅ）構造をとっている。すなわち、シリコン基板１００
上に、ワード線ＷＬをパターン形成した後、層間絶縁膜
（ＳｉＯ2 膜）１１１を全面に堆積して平坦化し、この
上にビット線ＢＬをパターン形成している。さらに、層
間絶縁膜（ＳｉＯ2 膜）１１２を全面に堆積して平坦化
し、この上に蓄積電極ＳＥをパターン形成している。上
記ワード線ＷＬと蓄積電極ＳＥとは、いずれもメモリセ
ルアレイ領域の端部にまで配されている。さらに、この
蓄積電極ＳＥの表面にキャパシタ絶縁膜１１３を形成し
た後、この上にプレート電極ＰＬをパターン形成してい
る。上記蓄積電極ＳＥ，キャパシタ絶縁膜１１３および
プレート電極ＰＬによって、メモリセルアレイのキャパ
シタＣを構成している。層間絶縁膜（ＳｉＯ2 膜および
ＢＰＳＧ（ボロン・リン・シリケート・ガラス）膜）１
１４を全面に堆積してアニールを行った後、金属配線Ｍ
Ｒを堆積し、以後、従来の技術により半導体記憶装置が
形成される。上記スタック型ＤＲＡＭにおいて、ビット
線とシリコン基板とのコンタクト、蓄積電極とシリコン
基板とのコンタクト、金属配線のコンタクト、トランジ
スターのソース・ドレインとなるべき拡散領域について
は、明白なため省略しており、図５にも示していない。
【０００３】
【発明が解決しようとする課題】ところで、近年の半導
体記憶装置の高集積化、大容量化に伴って、半導体記憶
装置の単位メモリセルの平面パターンは次第に縮小され
つつある。しかしながら、上記キャパシタＣを構成する
蓄積電極ＳＥの厚さは、蓄積容量を確保するために、む
しろ厚くなる傾向にある。このため、上記従来のスタッ
ク型ＤＲＡＭでは、メモリセルアレイ領域の境界に大き
な段差Δ を生じる。
体記憶装置の高集積化、大容量化に伴って、半導体記憶
装置の単位メモリセルの平面パターンは次第に縮小され
つつある。しかしながら、上記キャパシタＣを構成する
蓄積電極ＳＥの厚さは、蓄積容量を確保するために、む
しろ厚くなる傾向にある。このため、上記従来のスタッ
ク型ＤＲＡＭでは、メモリセルアレイ領域の境界に大き
な段差Δ を生じる。
【０００４】以下に、従来のスタック型ＤＲＡＭにおい
てメモリセルアレイ領域の境界の段差Δ の概算を行
う。
てメモリセルアレイ領域の境界の段差Δ の概算を行
う。
【０００５】概算の前提として、ワード線ＷＬ高さを
０．２μｍ，ビット線ＢＬ高さを０．２μｍ，プレート
電極ＰＬ高さを０．２μｍ，蓄積電極ＳＥ高さを０．４
μｍ，ワード線ＷＬ下のゲート絶縁膜およびキャパシタ
絶縁膜の高さを、薄膜のため０μｍとする。
０．２μｍ，ビット線ＢＬ高さを０．２μｍ，プレート
電極ＰＬ高さを０．２μｍ，蓄積電極ＳＥ高さを０．４
μｍ，ワード線ＷＬ下のゲート絶縁膜およびキャパシタ
絶縁膜の高さを、薄膜のため０μｍとする。
【０００６】従来のスタック型ＤＲＡＭでの段差Δ
は、Δ１とΔ２の２つの段差より構成され、その概算値
は、以下の通りとなる。
は、Δ１とΔ２の２つの段差より構成され、その概算値
は、以下の通りとなる。
【０００７】 Δ１＝（ＷＬの高さ）＋（ＳＥの高さ） ＝０．２μｍ＋０．４μｍ＝０．６μｍ Δ２＝（ＰＬの高さ）＝０．２μｍ Δ ＝Δ１＋Δ２＝０．８μｍ 従って、Δ１の段差が最も大きくおよそ０．６μｍとな
る。
る。
【０００８】その結果、メモリセルアレイ領域の境界に
大きな段差Δ１が生じるため、後工程での金属配線ＭＲ
のパターン加工が困難となっている。すなわち、段差Δ
１部分でパターンがくびれたり、エッチング残りを生じ
たりしている。
大きな段差Δ１が生じるため、後工程での金属配線ＭＲ
のパターン加工が困難となっている。すなわち、段差Δ
１部分でパターンがくびれたり、エッチング残りを生じ
たりしている。
【０００９】そこで、この発明の目的は、メモリセルア
レイ領域の境界での段差を小さくでき、後工程での金属
配線の加工を容易に行うことができる半導体記憶装置を
提供することにある。
レイ領域の境界での段差を小さくでき、後工程での金属
配線の加工を容易に行うことができる半導体記憶装置を
提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、半導体基板上のメモリセルアレイ領域
に、ワード線と、下側層間絶縁膜と、キャパシタを構成
する蓄積電極と、プレート電極と、上側層間絶縁膜と、
金属配線とが順に積層され、上記金属配線が上記メモリ
セルアレイ領域の外側へ延びている半導体記憶装置にお
いて、上記半導体基板上で、上記メモリセルアレイ領域
の外側に隣接して、上記ワード線と同一層をなすスペー
サ配線と上記蓄積電極と同一層をなすスペーサ電極のい
ずれか一方、または、互いに重ならない状態で、上記ス
ペーサ配線とスペーサ電極との両方を有すること、ある
いは、プレート電極が少なくともスペーサ電極をおおう
ことを特徴としている。
め、この発明は、半導体基板上のメモリセルアレイ領域
に、ワード線と、下側層間絶縁膜と、キャパシタを構成
する蓄積電極と、プレート電極と、上側層間絶縁膜と、
金属配線とが順に積層され、上記金属配線が上記メモリ
セルアレイ領域の外側へ延びている半導体記憶装置にお
いて、上記半導体基板上で、上記メモリセルアレイ領域
の外側に隣接して、上記ワード線と同一層をなすスペー
サ配線と上記蓄積電極と同一層をなすスペーサ電極のい
ずれか一方、または、互いに重ならない状態で、上記ス
ペーサ配線とスペーサ電極との両方を有すること、ある
いは、プレート電極が少なくともスペーサ電極をおおう
ことを特徴としている。
【００１１】上記メモリセルアレイ領域は、上記半導体
基板表面を凹状に陥没させて規定されたウェル領域に含
まれ、上記スペーサ配線とスペーサ電極は、上記メモリ
セルアレイ領域の境界と上記ウエル領域の境界との隙間
に設けられているのが望ましい。
基板表面を凹状に陥没させて規定されたウェル領域に含
まれ、上記スペーサ配線とスペーサ電極は、上記メモリ
セルアレイ領域の境界と上記ウエル領域の境界との隙間
に設けられているのが望ましい。
【００１２】
【作用】上記半導体基板上で、メモリセルアレイ領域の
外側に隣接して、スペーサ配線とスペーサ電極のいずれ
か一方、または互いに重ならない状態で両方が設けられ
ているので、メモリセルアレイ領域の境界から外側へ向
かって表面が階段状に形成される。すなわち、トータル
の段差が分割されて、個々の小さな段差となる。従っ
て、上記金属配線の加工が容易になる。
外側に隣接して、スペーサ配線とスペーサ電極のいずれ
か一方、または互いに重ならない状態で両方が設けられ
ているので、メモリセルアレイ領域の境界から外側へ向
かって表面が階段状に形成される。すなわち、トータル
の段差が分割されて、個々の小さな段差となる。従っ
て、上記金属配線の加工が容易になる。
【００１３】また、上記メモリセルアレイ領域が、上記
半導体基板表面を凹状に陥没させて規定されたウェル領
域に含まれている場合、上記メモリセルアレイ領域の高
さは、上記ウェル領域が陥没している分だけ、ウェル領
域の外側に対して相対的に低くなる。すなわち、上記ウ
エル領域が陥没している分だけ、トータルの段差が小さ
くなる。従って、上記スペーサ配線とスペーサ電極を上
記メモリセルアレイ領域の境界と上記ウエル領域の境界
との隙間に設けることによって、さらに個々の段差が小
さくなる。従って、上記金属配線の加工がさらに容易に
なる。
半導体基板表面を凹状に陥没させて規定されたウェル領
域に含まれている場合、上記メモリセルアレイ領域の高
さは、上記ウェル領域が陥没している分だけ、ウェル領
域の外側に対して相対的に低くなる。すなわち、上記ウ
エル領域が陥没している分だけ、トータルの段差が小さ
くなる。従って、上記スペーサ配線とスペーサ電極を上
記メモリセルアレイ領域の境界と上記ウエル領域の境界
との隙間に設けることによって、さらに個々の段差が小
さくなる。従って、上記金属配線の加工がさらに容易に
なる。
【００１４】
【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。
より詳細に説明する。
【００１５】図１（ｃ）は、第１の実施例の半導体記憶
装置の断面構造を示している。この半導体記憶装置は、
Ｐ型シリコン基板１０の表面のメモリセルアレイ領域
に、ワード線ＷＬと、下側層間絶縁膜１と、ビット線Ｂ
Ｌと、中間層間絶縁膜２と、キャパシタＣと、上側層間
絶縁膜４と、このメモリセルアレイ領域の外側へ延びる
金属配線ＭＲとを順に備えている。上記メモリセルアレ
イ領域は、基板表面を凹状に陥没させて規定されたウエ
ル領域に含まれている。また、スペーサ電極ＳＥ’とス
ペーサ配線ＷＬ’が、上記メモリセルアレイ領域の境界
と上記ウエル領域の境界との隙間に、メモリセルアレイ
領域の外側に隣接して、かつ、互いに重ならない状態で
設けられ、プレート電極ＰＬがスペーサ配線ＷＬ’の一
部をおおった状態で設けられている。
装置の断面構造を示している。この半導体記憶装置は、
Ｐ型シリコン基板１０の表面のメモリセルアレイ領域
に、ワード線ＷＬと、下側層間絶縁膜１と、ビット線Ｂ
Ｌと、中間層間絶縁膜２と、キャパシタＣと、上側層間
絶縁膜４と、このメモリセルアレイ領域の外側へ延びる
金属配線ＭＲとを順に備えている。上記メモリセルアレ
イ領域は、基板表面を凹状に陥没させて規定されたウエ
ル領域に含まれている。また、スペーサ電極ＳＥ’とス
ペーサ配線ＷＬ’が、上記メモリセルアレイ領域の境界
と上記ウエル領域の境界との隙間に、メモリセルアレイ
領域の外側に隣接して、かつ、互いに重ならない状態で
設けられ、プレート電極ＰＬがスペーサ配線ＷＬ’の一
部をおおった状態で設けられている。
【００１６】この半導体記憶装置は次のようにして作製
される。
される。
【００１７】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１０の表面ＳｉＯ2 膜（膜厚６００Å）１１、
Ｓｉ3Ｎ4膜（膜厚１２００Å）１２を形成し、フォトを
行って所定パターンのレジスト１３を設ける。上記Ｓｉ
3Ｎ4膜１２を選択的にエッチングして除去した後、上記
レジスト１３をマスクして、硼素イオン11Ｂ+を加速エ
ネルギ４０ｋｅＶでイオン注入する。図１（ｂ）に示す
ように、レジスト１３を除去し、続いて、ロコス酸化を
行う。これにより、膜厚６０００Åのロコス酸化膜１４
を形成するとともに、その下に Ｐ型ウェル１５を表面
が凹状に約０．３μｍだけ陥没した状態に形成する。
コン基板１０の表面ＳｉＯ2 膜（膜厚６００Å）１１、
Ｓｉ3Ｎ4膜（膜厚１２００Å）１２を形成し、フォトを
行って所定パターンのレジスト１３を設ける。上記Ｓｉ
3Ｎ4膜１２を選択的にエッチングして除去した後、上記
レジスト１３をマスクして、硼素イオン11Ｂ+を加速エ
ネルギ４０ｋｅＶでイオン注入する。図１（ｂ）に示す
ように、レジスト１３を除去し、続いて、ロコス酸化を
行う。これにより、膜厚６０００Åのロコス酸化膜１４
を形成するとともに、その下に Ｐ型ウェル１５を表面
が凹状に約０．３μｍだけ陥没した状態に形成する。
【００１８】次に、残っているＳｉ3Ｎ4膜１２を除去し
た後、Ｐ型ウエル領域の外側に隣イオン31Ｐ+を加速エ
ネルギ１５０ＫｅＶでイオン注入し、続いて、図１
（ｃ）に示すように、ウエルドライブを行ってＮ型ウエ
ル１６を形成する。
た後、Ｐ型ウエル領域の外側に隣イオン31Ｐ+を加速エ
ネルギ１５０ＫｅＶでイオン注入し、続いて、図１
（ｃ）に示すように、ウエルドライブを行ってＮ型ウエ
ル１６を形成する。
【００１９】次に、基板１０表面の酸化膜１１，１４を
全面剥離する。そして、上記Ｐ型ウェル１５を形成した
領域（以下、「Ｐ型ウエル領域」という。）内のメモリ
セルアレイ領域に、ワード線ＷＬをパターン形成する。
同時に、メモリセルアレイ領域の境界とＰ型ウエル領域
の境界との隙間に、スペーサ配線ＷＬ’をパターン形成
する。
全面剥離する。そして、上記Ｐ型ウェル１５を形成した
領域（以下、「Ｐ型ウエル領域」という。）内のメモリ
セルアレイ領域に、ワード線ＷＬをパターン形成する。
同時に、メモリセルアレイ領域の境界とＰ型ウエル領域
の境界との隙間に、スペーサ配線ＷＬ’をパターン形成
する。
【００２０】この後、下側層間絶縁膜（ＳｉＯ2膜）１
を全面に堆積して平坦化し、この上にビット線ＢＬをパ
ターン形成する。
を全面に堆積して平坦化し、この上にビット線ＢＬをパ
ターン形成する。
【００２１】次に、中間層間絶縁膜（ＳｉＯ2膜）２を
全面に堆積して平坦化し、さらに、上記メモリセルアレ
イ領域内に蓄積電極ＳＥをパターン形成する。同時に、
上記メモリセルアレイ領域の境界と上記Ｐ型ウエル領域
の境界との隙間に、上記スペーサ配線ＷＬ’と重ならな
い状態でスペーサ電極ＳＥ’をパターン形成する。な
お、上記ワード線ＷＬと蓄積電極ＳＥとは、従来と同様
に、いずれもメモリセルアレイ領域の端部にまで配して
いる。
全面に堆積して平坦化し、さらに、上記メモリセルアレ
イ領域内に蓄積電極ＳＥをパターン形成する。同時に、
上記メモリセルアレイ領域の境界と上記Ｐ型ウエル領域
の境界との隙間に、上記スペーサ配線ＷＬ’と重ならな
い状態でスペーサ電極ＳＥ’をパターン形成する。な
お、上記ワード線ＷＬと蓄積電極ＳＥとは、従来と同様
に、いずれもメモリセルアレイ領域の端部にまで配して
いる。
【００２２】さらに、この蓄積電極ＳＥ、スペーサ電極
ＳＥ’の表面にキャパシタ絶縁膜３，３’を形成した
後、この上にプレート電極ＰＬをパターン形成する。上
記蓄積電極ＳＥ、キャパシタ絶縁膜３及びプレート電極
ＰＬによって、メモリセルのキャパシタＣを構成する。
ＳＥ’の表面にキャパシタ絶縁膜３，３’を形成した
後、この上にプレート電極ＰＬをパターン形成する。上
記蓄積電極ＳＥ、キャパシタ絶縁膜３及びプレート電極
ＰＬによって、メモリセルのキャパシタＣを構成する。
【００２３】最後に、上記層間絶縁膜（ＳｉＯ2膜及び
ＢＰＳＧ（ボロン・リン・シリケート・ガラス）膜）４
を全面に堆積してアニールを行った後、金属配線ＭＲを
堆積、パターン形成され、以後、従来技術により半導体
記憶装置が形成される。本発明の上記実施例において、
ビット線とシリコン基板とのコンタクト、蓄積電極とシ
リコン基板とのコンタクト、金属配線のコンタクト、ト
ランジスターのソース・ドレインとなるべき拡散領域に
ついては、明白なため省略しており、図１において示し
ておらず、以下の実施例についても同様とする。また、
第１の実施例においては、Ｐ型ウエル領域作製工程と、
半導体基板表面を凹状にする工程を兼ねているが別々に
作製してもよい。
ＢＰＳＧ（ボロン・リン・シリケート・ガラス）膜）４
を全面に堆積してアニールを行った後、金属配線ＭＲを
堆積、パターン形成され、以後、従来技術により半導体
記憶装置が形成される。本発明の上記実施例において、
ビット線とシリコン基板とのコンタクト、蓄積電極とシ
リコン基板とのコンタクト、金属配線のコンタクト、ト
ランジスターのソース・ドレインとなるべき拡散領域に
ついては、明白なため省略しており、図１において示し
ておらず、以下の実施例についても同様とする。また、
第１の実施例においては、Ｐ型ウエル領域作製工程と、
半導体基板表面を凹状にする工程を兼ねているが別々に
作製してもよい。
【００２４】上に述べたように、この半導体記憶装置
は、メモリセルアレイ領域をＰ型ウエル領域の内部に設
けているので、メモリセルアレイ領域とＮ型ウエル１６
を設けた領域（以下、「Ｎ型ウエル領域」という。）と
のトータルの段差を従来に比して小さくできる。しか
も、上記メモリセルアレイ領域の境界とＰ型ウエル領域
の境界との隙間に、スペーサ電極ＳＥ’とスペーサ配線
ＷＬ’とを互いに重ならない状態で設けているので、メ
モリセルアレイ領域の境界から外側へ向かって表面を階
段状に形成できる。すなわち、メモリセルアレイ領域と
Ｎ型ウエル領域との間のトータル段差を分割して、個々
の小さな段差にすることができる。
は、メモリセルアレイ領域をＰ型ウエル領域の内部に設
けているので、メモリセルアレイ領域とＮ型ウエル１６
を設けた領域（以下、「Ｎ型ウエル領域」という。）と
のトータルの段差を従来に比して小さくできる。しか
も、上記メモリセルアレイ領域の境界とＰ型ウエル領域
の境界との隙間に、スペーサ電極ＳＥ’とスペーサ配線
ＷＬ’とを互いに重ならない状態で設けているので、メ
モリセルアレイ領域の境界から外側へ向かって表面を階
段状に形成できる。すなわち、メモリセルアレイ領域と
Ｎ型ウエル領域との間のトータル段差を分割して、個々
の小さな段差にすることができる。
【００２５】以下に、図１（ｃ）での段差Δ の概算を
行う。概算の前提として、簡単のため、ワード線ＷＬ，
スペーサ配線ＷＬ’高さを０．２μｍ、ビット線ＢＬ高
さを０．２μｍ、プレート電極ＰＬ高さを０．２μｍ、
蓄積電極ＳＥ，スペーサ電極ＳＥ’高さを０．４μｍ、
ワード線ＷＬ下のゲート絶縁膜及びキャパシタ絶縁膜の
高さを、薄膜のため、０μｍ、また、リフロー性のある
層間絶縁膜を使用しても、各配線上の膜厚は変化しない
とする。図１（ｃ）での段差Δは、Δ１とΔ２の２つの
段差より構成され、その概算値は、以下の通りとなる。
行う。概算の前提として、簡単のため、ワード線ＷＬ，
スペーサ配線ＷＬ’高さを０．２μｍ、ビット線ＢＬ高
さを０．２μｍ、プレート電極ＰＬ高さを０．２μｍ、
蓄積電極ＳＥ，スペーサ電極ＳＥ’高さを０．４μｍ、
ワード線ＷＬ下のゲート絶縁膜及びキャパシタ絶縁膜の
高さを、薄膜のため、０μｍ、また、リフロー性のある
層間絶縁膜を使用しても、各配線上の膜厚は変化しない
とする。図１（ｃ）での段差Δは、Δ１とΔ２の２つの
段差より構成され、その概算値は、以下の通りとなる。
【００２６】 Δ１＝（ＷＬの高さ）＝０．２μｍ Δ２＝（ＳＥ’の高さ）＋（ＰＬの高さ）−（ウエル凹
部の段差）＝０．４μｍ＋０．２μｍ−０．３μｍ＝
０．３μｍ Δ ＝Δ１＋Δ２＝０．５μｍ 以上より、従来技術より、小さな個々の段差にできてお
り、金属配線ＭＲをパターンくびれやエッチング残りを
生じない状態で、容易に加工することができる。
部の段差）＝０．４μｍ＋０．２μｍ−０．３μｍ＝
０．３μｍ Δ ＝Δ１＋Δ２＝０．５μｍ 以上より、従来技術より、小さな個々の段差にできてお
り、金属配線ＭＲをパターンくびれやエッチング残りを
生じない状態で、容易に加工することができる。
【００２７】第２の実施例を図２に示す。本実施例は、
第１の実施例において平坦なＰ型シリコン基板２０の表
面に、ワード線ＷＬとスペーサ配線ＷＬ’と、下側層間
絶縁膜２１と、ビット線ＢＬと、中間層間絶縁膜２２
と、キャパシタ蓄積電極ＳＥとスペーサ電極ＳＥ’と、
キャパシタ絶縁膜２３，２３′と、プレート電極ＰＬ
と、上側層間絶縁膜２４と、金属配線ＭＲとが順に積層
され、プレート電極ＰＬが部分的に、スペーサ配線Ｗ
Ｌ’をおおって構成されている。
第１の実施例において平坦なＰ型シリコン基板２０の表
面に、ワード線ＷＬとスペーサ配線ＷＬ’と、下側層間
絶縁膜２１と、ビット線ＢＬと、中間層間絶縁膜２２
と、キャパシタ蓄積電極ＳＥとスペーサ電極ＳＥ’と、
キャパシタ絶縁膜２３，２３′と、プレート電極ＰＬ
と、上側層間絶縁膜２４と、金属配線ＭＲとが順に積層
され、プレート電極ＰＬが部分的に、スペーサ配線Ｗ
Ｌ’をおおって構成されている。
【００２８】第２の実施例において、同様にして、段差
Δの概算を行う。図２での段差Δは、Δ１〜Δ４の４つ
の段差より構成され、その概算値は、以下の通りとな
る。
Δの概算を行う。図２での段差Δは、Δ１〜Δ４の４つ
の段差より構成され、その概算値は、以下の通りとな
る。
【００２９】 Δ１＝（ＷＬの高さ）＝０．２μｍ Δ２＝（ＳＥ’の高さ）−（ＷＬ’の高さ） ＝０．４μｍ−０．２μｍ＝０．２μｍ Δ３＝（ＰＬの高さ）＝０．２μｍ Δ４＝（ＷＬ’の高さ）＝０．２μｍ Δ ＝Δ１＋Δ２＋Δ３＋Δ４＝０．２μｍ＋０．２μ
ｍ＋０．２μｍ＋０．２μｍ＝０．８μｍ 以上より、従来技術より小さな個々の段差にすることが
できる。
ｍ＋０．２μｍ＋０．２μｍ＝０．８μｍ 以上より、従来技術より小さな個々の段差にすることが
できる。
【００３０】第３の実施例を図３に示す。本実施例は、
平坦なＰ型シリコン基板３０の表面に、ワード線ＷＬと
スペーサ配線ＷＬ’と、下側層間絶縁膜３１と、ビット
線ＢＬと、中間層間絶縁膜３２と、キャパシタ蓄積電極
ＳＥとスペーサ電極ＳＥ’とキャパシタ絶縁膜３３，３
３′と、プレート電極ＰＬと、上側層間絶縁膜３４と、
金属配線ＭＲとが順に積層されており、プレート電極Ｐ
Ｌが完全に、スペーサ配線ＷＬ’をおおって構成されて
いる。
平坦なＰ型シリコン基板３０の表面に、ワード線ＷＬと
スペーサ配線ＷＬ’と、下側層間絶縁膜３１と、ビット
線ＢＬと、中間層間絶縁膜３２と、キャパシタ蓄積電極
ＳＥとスペーサ電極ＳＥ’とキャパシタ絶縁膜３３，３
３′と、プレート電極ＰＬと、上側層間絶縁膜３４と、
金属配線ＭＲとが順に積層されており、プレート電極Ｐ
Ｌが完全に、スペーサ配線ＷＬ’をおおって構成されて
いる。
【００３１】第３の実施例において、同様にして、段差
Δの概算を行う。図３での段差は、Δ１〜Δ４の４つ
の段差より構成され、その概算値は、以下の通りとな
る。
Δの概算を行う。図３での段差は、Δ１〜Δ４の４つ
の段差より構成され、その概算値は、以下の通りとな
る。
【００３２】 Δ１＝（ＷＬの高さ）＝０．２μｍ Δ２＝（ＳＥ’の高さ）−（ＷＬ’の高さ） ＝０．４μｍ−０．２μｍ＝０．２μｍ Δ３＝（ＷＬ’の高さ）＝０．２μｍ Δ４＝（ＰＬの高さ）＝０．２μｍ Δ ＝Δ１＋Δ２＋Δ３＋Δ４＝０．２μｍ＋０．２μ
ｍ＋０．２μｍ＋０．２μｍ＝０．８μｍ 以上より、従来技術より、小さな個々の段差にすること
ができる。
ｍ＋０．２μｍ＋０．２μｍ＝０．８μｍ 以上より、従来技術より、小さな個々の段差にすること
ができる。
【００３３】第４の実施例を図４に示す。本実施例は、
平坦なＰ型シリコン基板４０の表面に、ワード線ＷＬと
スペーサ配線ＷＬ’と、下側層間絶縁膜４１とビット線
ＢＬと、中間層間絶縁膜４２と、キャパシタ蓄積電極Ｓ
Ｅとスペーサ電極ＳＥ’とキャパシタ絶縁膜４３，４
３′と、プレート電極ＰＬと、上側層間絶縁膜４４と、
金属配線ＭＲとが順に積層されており、プレート電極Ｐ
Ｌがスペーサ配線ＷＬ’をおおわずに構成されている。
平坦なＰ型シリコン基板４０の表面に、ワード線ＷＬと
スペーサ配線ＷＬ’と、下側層間絶縁膜４１とビット線
ＢＬと、中間層間絶縁膜４２と、キャパシタ蓄積電極Ｓ
Ｅとスペーサ電極ＳＥ’とキャパシタ絶縁膜４３，４
３′と、プレート電極ＰＬと、上側層間絶縁膜４４と、
金属配線ＭＲとが順に積層されており、プレート電極Ｐ
Ｌがスペーサ配線ＷＬ’をおおわずに構成されている。
【００３４】第４の実施例において、同様にして、段差
Δの概算を行う。図４での段差は、Δ１〜Δ３の３つ
の段差より構成され、その概算値は、以下の通りとな
る。
Δの概算を行う。図４での段差は、Δ１〜Δ３の３つ
の段差より構成され、その概算値は、以下の通りとな
る。
【００３５】 Δ１＝（ＷＬの高さ）＝０．２μｍ Δ２＝（ＳＥ’の高さ）＋（ＰＬの高さ）−（ＷＬ’の
高さ） ＝０．４μｍ＋０．２μｍ−０．２μｍ＝０．４μｍ Δ３＝（ＷＬ’の高さ）＝０．２μｍ Δ ＝Δ１＋Δ２＋Δ３＝０．２μｍ＋０．４μｍ＋
０．２μｍ＝０．８μｍ 以上より、従来技術より、小さな個々の段差にすること
ができる。なお、ワード線ＷＬ，スペーサ配線ＷＬ’の
膜厚としては、０．０５〜０．３μｍ、ビット線ＢＬ線
の膜厚としては、０．０５〜０．５μｍ、蓄積電極膜厚
ＳＥ，スペーサ電極ＳＥ’としては、０．３〜１．２μ
ｍ、プレート電極ＰＬとしては、０．０５〜０．３μｍ
の厚さが望ましい。また、下側層間絶縁膜、中間層間絶
縁膜は、リフロー性のある絶縁膜を使用してもよく、必
ずしも実施例で示したように平坦化する必要もない。以
上、詳述したように、上記スペーサ電極ＳＥ’とスペー
サ配線ＷＬ’とは、いずれか一方を設けるだけでも同様
の効果を奏することができる。また、当然ながら、上記
スペーサ電極ＳＥ’とスペーサ配線ＷＬ’は電気的に動
作させることは任意であり、スペーサ電極ＳＥ’の幅、
及びスペーサ配線ＷＬ’の幅についても任意である。
高さ） ＝０．４μｍ＋０．２μｍ−０．２μｍ＝０．４μｍ Δ３＝（ＷＬ’の高さ）＝０．２μｍ Δ ＝Δ１＋Δ２＋Δ３＝０．２μｍ＋０．４μｍ＋
０．２μｍ＝０．８μｍ 以上より、従来技術より、小さな個々の段差にすること
ができる。なお、ワード線ＷＬ，スペーサ配線ＷＬ’の
膜厚としては、０．０５〜０．３μｍ、ビット線ＢＬ線
の膜厚としては、０．０５〜０．５μｍ、蓄積電極膜厚
ＳＥ，スペーサ電極ＳＥ’としては、０．３〜１．２μ
ｍ、プレート電極ＰＬとしては、０．０５〜０．３μｍ
の厚さが望ましい。また、下側層間絶縁膜、中間層間絶
縁膜は、リフロー性のある絶縁膜を使用してもよく、必
ずしも実施例で示したように平坦化する必要もない。以
上、詳述したように、上記スペーサ電極ＳＥ’とスペー
サ配線ＷＬ’とは、いずれか一方を設けるだけでも同様
の効果を奏することができる。また、当然ながら、上記
スペーサ電極ＳＥ’とスペーサ配線ＷＬ’は電気的に動
作させることは任意であり、スペーサ電極ＳＥ’の幅、
及びスペーサ配線ＷＬ’の幅についても任意である。
【００３６】さらに、この実施例では、ビット線ＢＬを
ワード線ＷＬの層とキャパシタＣの層との間に設けた
が、これに限られるものではなく、ビット線ＢＬをキャ
パシタＣの層と金属配線ＭＲの層との間に設けてもよ
く、この場合には、金属配線ＭＲのみならず、ビット線
ＢＬの加工も容易に行うことができる。
ワード線ＷＬの層とキャパシタＣの層との間に設けた
が、これに限られるものではなく、ビット線ＢＬをキャ
パシタＣの層と金属配線ＭＲの層との間に設けてもよ
く、この場合には、金属配線ＭＲのみならず、ビット線
ＢＬの加工も容易に行うことができる。
【００３７】
【発明の効果】以上より明らかなように、この発明の半
導体記憶装置は、半導体基板上で、メモリセルアレイ領
域の外側に隣接して、スペーサ配線とスペーサ電極のい
ずれか一方、または、互いに重ならない状態で両方を設
けているので、メモリセルアレイ領域の境界から外側へ
向かって表面を階段状にして、トータルの段差を個々の
小さな段差にすることができる。
導体記憶装置は、半導体基板上で、メモリセルアレイ領
域の外側に隣接して、スペーサ配線とスペーサ電極のい
ずれか一方、または、互いに重ならない状態で両方を設
けているので、メモリセルアレイ領域の境界から外側へ
向かって表面を階段状にして、トータルの段差を個々の
小さな段差にすることができる。
【００３８】あるいは、メモリセルアレイ領域の外側に
隣接して、スペーサ電極、または互いに重ならない状態
でスペーサ配線とスペーサ電極との両方を設け、かつ少
なくともスペーサ電極をおおうようにプレート電極を設
けているので、メモリセルアレイ領域の境界から外側へ
向かって表面を階段上にして、トータルの段差を個々の
小さな段差にすることができ、金属配線の加工が容易と
なる。
隣接して、スペーサ電極、または互いに重ならない状態
でスペーサ配線とスペーサ電極との両方を設け、かつ少
なくともスペーサ電極をおおうようにプレート電極を設
けているので、メモリセルアレイ領域の境界から外側へ
向かって表面を階段上にして、トータルの段差を個々の
小さな段差にすることができ、金属配線の加工が容易と
なる。
【００３９】また、上記メモリセルアレイ領域が上記半
導体基板表面を凹状に陥没させて規定されたウエル領域
に含まれている場合、上記ウエル領域が陥没している分
だけトータルの段差を小さくでき、したがって、上記金
属配線の加工をさらに容易に行うことができる。
導体基板表面を凹状に陥没させて規定されたウエル領域
に含まれている場合、上記ウエル領域が陥没している分
だけトータルの段差を小さくでき、したがって、上記金
属配線の加工をさらに容易に行うことができる。
【図１】この発明の第１の実施例の半導体記憶装置の作
製過程を示す断面図である。
製過程を示す断面図である。
【図２】この発明の第２の実施例の半導体記憶装置の断
面図である。
面図である。
【図３】この発明の第３の実施例の半導体記憶装置の断
面図である。
面図である。
【図４】この発明の第４の実施例の半導体記憶装置の断
面図である。
面図である。
【図５】従来技術の半導体記憶装置の断面図である。
ＢＬ ビット線 Ｃ キャパシタ ＭＲ 金属配線 ＳＥ 蓄積電極 ＳＥ’ スペーサ電極 ＷＬ ワード線 ＷＬ’ スペーサ配線 ＰＬ プレート電極 １，２１，３１，４１ 下側層間絶縁膜 ２，２２，３２，４２ 中間層間絶縁膜 ３，２３，３３，４３ キャパシタ絶縁膜 ４，２４，３４，４４ 上側層間絶縁膜 １０，２０，３０，４０ Ｐ型シリコン基板 １５ Ｐ型ウエル １６ Ｎ型ウエル
Claims (3)
- 【請求項１】 半導体基板上のメモリセルアレイ領域
に、ワード線と、下側層間絶縁膜と、キャパシタを構成
する蓄積電極と、上側層間絶縁膜と、金属配線とが順に
積層され、上記金属配線が上記メモリセルアレイ領域の
外側へ延びている半導体記憶装置において、 上記半導体基板上で上記メモリセルアレイ領域の外側に
隣接して、上記ワード線と同一層をなすスペーサ配線と
上記蓄積電極と同一層をなすスペーサ電極のいずれか一
方、または互いに重ならない状態で上記スペーサ配線と
スペーサ電極との両方を有することを特徴とする半導体
記憶装置。 - 【請求項２】 半導体基板上のメモリセルアレイ領域
に、ワード線と、下側層間絶縁膜と、キャパシタを構成
する蓄積電極と、該蓄積電極の対向電極であるプレート
電極と、上側層間絶縁膜と、金属配線とが順に積層さ
れ、上記金属配線が上記メモリセルアレイ領域の外側へ
延びている半導体記憶装置において、 上記半導体基板上で上記メモリセルアレイ領域の外側に
隣接して、上記蓄積電極と同一層をなすスペーサ電極、
または互いに重ならない状態で、上記ワード線と同一層
をなすスペーサ配線と上記スペーサ電極との両方を有
し、上記プレート電極が少なくとも上記スペーサ電極を
おおうことを特徴とする半導体記憶装置。 - 【請求項３】 上記メモリセルアレイ領域は、上記半導
体基板表面を凹状に陥没させて規定されたウェル領域に
含まれ、 上記スペーサ配線とスペーサ電極は、上記メモリセルア
レイ領域の境界と上記ウェル領域の境界との隙間に設け
られていることを特徴とする請求項１、または、請求項
２に記載の半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-16069 | 1992-01-31 | ||
| JP1606992 | 1992-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275649A true JPH05275649A (ja) | 1993-10-22 |
Family
ID=11906285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4241818A Pending JPH05275649A (ja) | 1992-01-31 | 1992-09-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275649A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685201A (ja) * | 1992-02-25 | 1994-03-25 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| KR100307989B1 (ko) * | 1997-11-05 | 2001-11-22 | 가네꼬 히사시 | 메모리셀영역 및 주변회로영역을 구비한 반도체 메모리장치 |
| US10998318B2 (en) | 2018-07-02 | 2021-05-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
-
1992
- 1992-09-10 JP JP4241818A patent/JPH05275649A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685201A (ja) * | 1992-02-25 | 1994-03-25 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| KR100307989B1 (ko) * | 1997-11-05 | 2001-11-22 | 가네꼬 히사시 | 메모리셀영역 및 주변회로영역을 구비한 반도체 메모리장치 |
| US10998318B2 (en) | 2018-07-02 | 2021-05-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
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