KR100270961B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
저가의 공정 구현이 가능하도록 함과 동시에 배선 신뢰성을 향상시킬 수 있도록 한 반도체 소자 제조방법이 개시된다. COB 구조의 메모리 셀이 구비된 반도체 기판 상에 절연막을 사이에 두고 제 1 금속 배선을 형성한 다음, 그 위에 "PEOX/O3-TEOS(또는 plasma TEOS)/SOG/PEOX" 적층막 구조의 제 4 층간 절연막을 형성하되, 상기 절연막을 이루는 O3-TEOS(또는 plasma TEOS)를 5500 ~ 10000Å의 두께로 가져가 주어 상기 메모리 셀을 이루는 커패시터 일측의 단차 발생부(도 4의 Ⅱ 부분)에서 층간 절연막이 제 1 금속 배선의 수평면에 대해 10 ~ 40。의 각도(Φ)로 경사지도록 형성한다. 이때, 커패시터를 이루는 스토리지 전극은 3000 ~ 10000Å의 두께 범위 내에서 형성되며, 상기 전극이 7000Å 이하의 두께로 형성될 경우에는 소자 구동시 요구되는 정전용량(〉30 fF/cell) 확보를 위하여 스토리지 전극의 표면적을 (0.35 ~ 0.5㎛) X (0.8 ~ 1.4㎛)의 사이즈로 형성해 주어야 한다. 그 결과, CMP 공정의 적용없이도 기존의 SOG 에치백 공정을 적용한 경우보다 층간 절연막의 평탄도 특성을 향상시킬 수 있게 되므로, 이후 비어 홀 내부에 도전성 플러그를 형성하기 위한 W 에치백 공정 진행시 특정 부분에 W 잔존물이 발생되는 것을 막을 수 있게 되고, 종횡비가 3 이하인 비어 홀 구현이 가능하게 되어 공정 비용을 절감할 수 있을 뿐 아니라 배선 신뢰성 또한 향상시킬 수 있게 된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 고집적화된 디램(DRAM)이나 디램과 로직(LOGIC)이 머지된 MDL(merged DRAM and LOGIC)의 다층 배선 형성시 공정 변경을 통하여 층간 절연막의 CMP(chemical mechanical polishing) 공정 적용없이도 막질 평탄화를 이룰 수 있도록 하여 저가의 공정 구현이 가능하도록 함과 동시에 공정 불량 발생을 억제하여 배선 신뢰성을 향상시킬 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
최근, 반도체의 공정 개발 및 제품의 사양이 메모리와 로직이 하나의 칩에 머지되는 형태의 복합칩(이하, MDL이라 한다) 개발에 초점이 맞추어지고 있어, 고집적화된 디램이나 MDL 제조시에는 통상, 칩 사이즈를 축소함과 동시에 대용량 메모리를 구현하기 위하여 전체 반도체 칩 사이즈의 50% 이상을 차지하는 메모리 셀을 COB(capacitor on bit line) 구조로 가져가고 있다.
그러나, 메모리 셀을 COB 구조로 가져갈 경우에는 리프레쉬(refresh) 특성 확보 및 α-입자 등에 따른 오동작 발생을 방지하기 위하여 요구되는 메모리 셀의 정전용량(〉30 fF/cell)을 확보하기 위하여 메모리 셀 제조시 커패시터를 스택(stack) 구조로 형성해 주어야 하므로, 후속 단위 공정(예컨대, 다층 배선 형성 공정) 진행시 메모리 셀 형성부와 주변회로부 간의 단차 문제로 인해 공정 불량이 발생하게 되어 배선 신뢰성이 저하되는 문제가 발생하게 된다.
이를 도 1 및 도 2에 제시된, 메모리 셀이 COB 구조를 갖는 종래의 반도체 소자 제조방법을 도시한 공정수순도를 참조하여 살펴보면 다음과 같다. 여기서는 편의상, 디램 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 디램의 메모리 셀 형성부를 나타내고, B로 표시된 부분은 디램의 주변회로부를 나타낸다.
제 1 단계로서, 도 1에 도시된 바와 같이 반도체 기판(10) 상의 소자격리영역에 필드 산화막(12)을 형성하여 능동소자가 형성될 액티브영역을 정의한 다음, 이온주입 공정을 통해 상기 기판(10) 내에 임의의 도전형의 웰(미 도시)을 형성한다. 상기 기판(10)과 필드산화막(12) 상의 소정 부분에 게이트 절연막(미 도시)이 구비된 폴리사이드(또는 폴리실리콘) 재질의 게이트 전극(14)을 형성하고, 기판(10) 상으로 저농도의 불순물을 이온주입한 뒤, 게이트 전극(14)의 양 측벽에 절연막 재질의 스페이서(16)를 형성하고, 상기 기판(10) 상으로 고농도의 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판(10) 내부에 LDD(lightly doped drain) 구조의 소오스·드레인 영역(미 도시)을 형성한다. 그 결과, 도시된 형태의 트랜지스터가 완성된다.
LP(low pressure) 공정을 적용하여 메모리 셀 형성부(A)의 게이트 전극(14)과 필드산화막(12) 및 기판(10) 상에 버퍼 산화막(18)을 형성하고, 상기 결과물 전면에 CVD 산화막(예컨대, 고온 BPSG나 "PEOX/O3-TEOS/plasma TEOS"의 적층막) 재질의 제 1 층간 절연막(20)을 형성한다. 이와 같이, 메모리 셀 형성부(A)에 버퍼 산화막(18)을 형성한 것은 제 1 층간 절연막(20)을 고온 BPSG로 형성할 경우 발생될 수 있는 게이트 전극(14) 내로의 보론(B)이나 인(P) 이온의 도핑 현상이나 또는 상기 막질 증착시 야기되는 플라즈마 손상으로부터 메모리 셀 형성부의 트랜지스터를 보호하기 위함이다.
비트 라인 형성부의 기판(10) 표면이 노출되도록 제 1 층간 절연막(20)을 소정 부분 선택식각하여 제 1 콘택 홀(direct contact(DC) 이라고도 한다)을 형성하고, 상기 제 1 콘택 홀을 포함한 제 1 층간 절연막(20) 상에 도전성막을 형성한 다음, 제 1 층간 절연막(20)의 표면이 소정 부분 노출되도록 이를 선택식각하여 메모리 셀 형성부(A)와 주변회로부에 각각 비트 라인(22)을 형성한다. 비트 라인(22)을 포함한 제 1 층간 절연막(20) 상에 CVD 산화막 재질의 제 2 층간 절연막(24)을 형성하고, 커패시터 형성부의 기판(10) 표면이 소정 부분 노출되도록 제 2 층간 절연막(24)과 제 1 층간 절연막(20)을 소정 부분 선택식각하여 제 2 콘택 홀(buried contact(BC) 이라고도 한다)을 형성한 다음, 제 2 콘택 홀을 포함한 상기 제 2 층간 절연막(24) 상에 고농도의 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성하고, 이를 선택식각하여 메모리 셀 형성부(A)에 스토리지 전극(26)을 형성한다. 스토리지 전극(26)의 상면 및 측면을 따라 유전막(28)을 형성하고, 상기 유전막(28)을 포함한 제 2 층간 절연막(24) 상에 고농도의 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 다음, 이를 선택식각하여 메모리 셀 형성부(A)에 플레이트 전극(30)을 형성한다. 그 결과, 메모리 셀 형성부(A)에만 선택적으로 스토리지 전극(26)과 유전막(28) 및 플레이트 전극(30)으로 이루어진 스택 구조의 커패시터(32)가 만들어지게 된다. 이때, 커패시터(32)를 구성하는 스토리지 전극(26)은 디램 셀의 제품 특성상 상기 커패시터의 정전용량이 적어도 30 fF/cell 이상 확보되어야 하므로, 최소한 7000Å 이상의 높이(h)를 가지도록 형성해 주어야 한다.
상기 커패시터(32)를 포함한 제 2 층간 절연막(24) 상에 CVD 공정과 어닐링 공정을 적용하여 산화막 재질의 제 3 층간 절연막(34)을 형성한다. 이때, 커패시터(32) 일측의 단차 발생 부분(도면상에서 Ⅰ로 표시된 부분)에서는 제 3 층간 절연막(34)이 제 2 층간 절연막(24)의 수평면에 대해 각도 θ(θ= 50 ~ 65。)로 경사지도록 형성된다. 이어, 주변회로부(B)에 형성되어 있는 게이트 전극(14) 사이의 액티브영역 표면이 소정 부분 노출되도록, 제 3 층간 절연막(34)과 제 2 층간 절연막(24) 및 제 1 층간 절연막(20)을 순차적으로 선택식각하여 제 3 콘택 홀을 형성하고, 그 내부에 Al 재질의 제 1 도전성 플러그(36)를 형성한다. 제 1 도전성 플러그(36)를 포함한 제 3 층간 절연막(34) 상에 "Ti/TiN" 적층막 구조의 장벽금속막과 Al 합금 재질의 도전성막 및 TiN 재질의 반사방지막을 순차적으로 형성한 다음, 이를 소정 부분 선택식각하여, 메모리 셀 형성부(A)와 주변회로부(B)에 각각 상측부에는 반사방지막이 놓여지고 하측부에는 반사방지막이 놓여진 구조의 제 1 금속 배선(38)을 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 상기 제 1 금속 배선(38)을 포함한 제 3 층간 절연막(34) 상에 30000 ~ 40000Å 두께의 제 4 층간 절연막(40)을 형성하고, 이를 CMP 처리하여 평탄화한 다음, 주변회로부(B)에 놓여진 제 1 금속 배선(38)의 표면이 소정 부분 노출되도록 제 4 층간 절연막(40)을 식각하여 상기 절연막(40) 내에 비어 홀을 형성한다. 이때, 커패시터(32) 일측의 단차 발생 부분(도면상에서 Ⅰ로 표시된 부분)에서는 제 4 층간 절연막(40)이 제 1 금속 배선(38)의 수평면에 대해 각도 θ(θ= 50 ~ 65。)로 경사지도록 형성된다.
스퍼터 공정을 적용하여 상기 비어 홀 내부와 제 4 층간 절연막(40) 상에 "Ti/TiN" 적층막 구조의 장벽금속막(42)을 형성한 뒤, CVD 공정을 이용하여 상기 비어 홀 내부가 충분히 채워지도록 그 전면에 W 재질의 도전성막을 형성하고, 장벽금속막의 표면이 노출될 때까지 이를 CMP(또는 에치백) 처리한다. 그 결과, 비어 홀 내부에는 장벽금속막(42)을 사이에 두고 W 재질의 제 2 도전성 플러그(44)가 형성된다.
제 2 도전성 플러그(44)를 포함한 장벽금속막(42) 상에 "Ti/TiN" 적층막 구조의 장벽금속막과 Al 합금 재질의 도전성막 및 TiN 재질의 반사방지막을 순차적으로 형성하고, 이를 소정 부분 선택식각하여 상측부에는 반사방지막이 놓여지고 하측부에는 장벽금속막이 놓여진 구조의 제 2 금속 배선(46)을 제 2 도전성 플러그(44)와 연결되도록 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 제 2 금속 배선(46)은 메모리 셀 형성부(A)와 주변회로부(B) 상의 소정 부분에 걸쳐 형성된다.
그러나, 상기 공정을 적용하여 COB 구조의 반도체 소자를 제조할 경우에는 공정 진행 과정에서 다음과 같은 몇가지의 문제가 발생된다.
첫째, 메모리 셀이 COB 구조를 가지는 관계로 인해, 제 3 층간 절연막(34) 상에 제 1 금속 배선(38)을 형성하게 되면 메모리 셀 형성부(A)와 주변회로부(B) 간의 글로벌(global) 단차가 최소한 1.5㎛ 이상 벌어지게 되므로, 비어 홀 폭을 0.5㎛로 구현시 그 종횡비(aspect ratio)가 최소한 3 이상으로 커지게 된다. 이와 같이 비어 홀의 종횡비가 3 이상으로 커지게 될 경우, 사진식각공정의 한계로 인해 비어 홀의 단면 프로파일을 원하는 형상대로 가져갈 수 없게 되어 이후 상기 비어 홀 내부에 도전성 플러그 형성시 접촉(contact) 불량 등과 같은 형태의 공정 불량이 야기되므로, 배선 신뢰성이 저하되는 문제가 발생하게 된다.
둘째, 스택 구조의 커패시터(32) 제조가 완료된 상태에서 제 3 층간 절연막(34)을 형성한 뒤, 제 1 금속 배선(38)을 형성하기 위한 도전성막 식각 공정이 진행되므로, 메모리 셀 형성부(A)와 주변회로부(B) 간의 단차 차이로 인해 사진식각공정 진행시 광 초점 심도의 한계가 발생하게 되어 원하는 형상의 미세 금속 패턴을 형성하기 어렵다는 문제가 발생된다.
셋째, 제 4 층간 절연막(40)의 평탄화가 고가의 CMP 공정에 의해 이루어지므로 공정 단가 자체가 높아질 수밖에 없어 제조 비용이 상승되는 문제가 발생하게 된다. 비용 절감을 실현하기 위하여, 최근에는 SOG 에치백 공정의 적용이 상용화되고 있기는 하나, CMP 공정 대신에 에치백 공정을 적용하여 상기 절연막(40)을 평탄화할 경우에는 CMP 공정을 적용하여 막질 평탄화를 진행한 경우에 비하여 평탄도 특성이 떨어지게 되므로, 평탄화 작업이 완료된 후에도 국부적인 단차는 여전히 존재하게 된다. 따라서, 이 상태에서 제 4 층간 절연막(40) 내에 비어 홀을 형성하고, 그 전면에 W 재질의 도전성막을 형성한 뒤 W 에치백 공정을 실시해 주게 되면 국부적인 단차 발생 부위에 W이 잔존되는 불량이 발생하게 된다. 이러한 불량은 메모리 셀 형성부(A)와 주변회로부(B) 간의 단차 차이가 1.5㎛ 이상 벌어지는 경우에는 필연적으로 발생되므로, COB 구조를 갖는 반도체 소자의 다층 배선 형성시 에치백 공정을 적용하여 비용 절감을 이루기는 어려운 상태이다.
이에 본 발명의 목적은, 메모리 셀 형성부와 주변회로부(또는 로직 형성부) 간의 단차 차이가 1.0㎛ 이상인 고집적화된 디램이나 MDL의 다층 배선 형성시, 제 1 금속 배선 상에 형성되는 층간 절연막의 증착 조건과 이를 평탄화하기 위한 에치백 조건을 변경해 주므로서, CMP 공정 적용없이도 층간 절연막의 평탄도 특성을 기존의 에치백 공정을 적용한 경우보다 향상시킬 수 있도록 하여 저가의 공정 구현이 가능하도록 함과 동시에 다층 배선 형성시 야기되는 공정 불량 발생을 최소화하여 배선 신뢰성을 향상시킬 수 있도록 한 반도체 소자 제조방법을 제공함에 있다
도 1 및 도 2는 메모리 셀이 COB 구조를 갖는 종래의 반도체 소자 제조방법을 도시한 공정수순도,
도 3 및 도 4는 메모리 셀이 COB 구조를 갖는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 필드 산화막과 트랜지스터가 구비된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계와; 비트 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 층간 절연막을 선택식각하여 제 1 콘택 홀을 형성하는 단계와; 상기 제 1 콘택 홀을 포함한 상기 제 1 층간 절연막 상에 도전성막을 형성하고, 이를 소정 부분 선택식각하여 메모리 셀 형성부와 주변회로부에 각각 비트 라인을 형성하는 단계와; 상기 비트 라인을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와; 커패시터 형성부의 상기 기판 표면이 소정 부분 노출되도록, 상기 제 2 층간 절연막과 상기 제 1 층간 절연막을 선택식각하여 제 2 콘택 홀을 형성하는 단계와; 상기 제 2 콘택 홀을 포함한 상기 제 2 층간 절연막 상의 소정 부분에 스토리지 전극과 유전막 및 플레이트 전극으로 이루어진 메모리 셀 커패시터를 형성하는 단계와; 상기 메모리 셀 커패시터를 포함한 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하는 단계와; 주변회로부에 위치한 상기 트랜지스터 사이의 상기 기판 표면이 소정 부분 노출되도록, 상기 제 1 내지 제 3 층간 절연막을 선택식각하여 제 3 콘택 홀을 형성하는 단계와; 상기 제 3 콘택 홀 내에 제 1 도전성 플러그를 형성하는 단계와; 상기 제 1 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상의 메모리 셀 형성부와 주변회로부 소정 부분에 각각 제 1 금속 배선을 형성하는 단계와; SOG 에치백 공정을 적용하여, 상기 제 1 금속 배선을 포함한 상기 제 3 층간 절연막 상에 "PEOX/O3-TEOS/SOG/PEOX" 적층막 구조의 제 4 층간 절연막을 형성하되, 상기 절연막을 구성하는 O3-TEOS를 5500 ~ 10000Å의 두께로 가져가 주어 상기 커패시터 일측의 단차 발생부(Ⅱ)에서 상기 제 4 층간 절연막이 상기 제 1 금속 배선의 수평면에 대해 10 ~ 40。의 각도(Φ)로 경사지도록 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
이때, 상기 메모리 셀 커패시터의 스토리지 전극은 3000 ~ 10000Å의 높이(h)로 형성되며, 상기 전극이 7000Å 이하의 높이를 가질 경우에는 정전용량 확보를 위하여 상기 전극의 표면적을 (0.35 ~ 0.5㎛) X (0.8 ~ 1.4㎛)의 사이즈로 형성해 주어야 한다.
그리고, 제 4 층간 절연막의 평탄도 개선 및 두께 감소를 위하여 실시하는 상기 SOG 에치백 공정은 SOG:O3-TEOS의 식각 선택비가 0.5:X(X 〉1)인 조건하에서 이루어지도록 실시하는 것이 바람직하며, 제 4 층간 절연막의 총 두께는 6000 ~ 15000Å의 범위 내에서 형성하는 것이 바람직하다.
본 발명에서는 상기 제 4 층간 절연막을 "PEOX/O3-TEOS/SOG/PEOX"의 적층막 구조 대신에 "PEOX/plasma TEOS/SOG/PEOX"의 적층막 구조를 가지도록 형성할 수도 있는데, 이 경우 역시 상기 SOG 에치백 공정은 SOG:plasma TEOS의 식각 선택비가 0.5:X(X 〉1)인 조건하에서 이루어지도록 실시하는 것이 바람직하다. 그리고, 상기 제 4 층간 절연막이 "PEOX/plasma TEOS/SOG/PEOX"의 적층막 구조로 형성될 경우에는 최상측의 PEOX 상에 TEOS가 더 형성되도록 막질 증착 공정을 진행해 주어도 무방하다.
상기 공정을 적용하여 COB 구조의 반도체 소자를 제조할 경우, CMP 공정의 적용없이도 기존의 SOG 에치백 공정을 적용한 경우보다 제 4 층간 절연막의 평탄도 특성을 향상시킬 수 있게 되므로, 비어 홀 내부에 도전성 플러그를 형성하기 위한 W 에치백 공정 진행시 특정 부분에 W 잔존물이 발생되는 것을 막을 수 있게 되고, 종횡비가 3 이하인 비어 홀 구현이 가능하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 메모리 셀이 COB 구조를 가져 메모리 셀 형성부와 주변회로부 간의 단차 차이가 1㎛ 이상 벌어지는 반도체 소자(예컨대, 디램이나 MDL) 제조시, 메모리 셀 커패시터의 스토리지 전극을 3000 ~ 10000Å의 높이로 가져가되, 상기 전극이 7000Å 이하의 높이를 가질 경우에는 메모리 셀의 전체적인 사이즈를 0.5 ~ 2.0㎛2로 형성함과 아울러 스토리지 전극의 표면적을 (0.35 ~ 0.5㎛) X (0.8 ~ 1.4㎛)로 형성해 주는 방식으로 커패시터의 정전용량을 확보하고, 제 1 금속 배선 상에 형성되는 층간 절연막의 총 두께는 기존보다 얇은 6000 ~ 15000Å의 두께로 가져가되, 상기 절연막을 이루는 O3-TEOS(또는 plasma TEOS)는 기존보다 두꺼운 5500 ~ 10000Å의 두께로 형성해 주므로써, 층간 절연막의 CMP 공정 적용없이도 막질 평탄화가 이루어지도록 하여 다층 배선 형성시 비용 절감을 이룰 수 있도록 하는데 주안점을 둔 기술이다.
이를 도 3 및 도 4에 제시된, 메모리 셀이 COB 구조를 갖는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도를 참조하여 살펴보면 다음과 같다. 여기서는 편의상, 디램 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 디램의 메모리 셀 형성부를 나타내고, B로 표시된 부분은 디램의 주변회로부를 나타낸다.
제 1 단계로서, 도 3에 도시된 바와 같이 필드 산화막(102)에 의해 액티브영역이 정의된 반도체 기판(100) 상으로 불순물을 이온주입하여, 상기 기판(100) 내에 임의의 도전형의 웰(미 도시)을 형성한다. 상기 기판(100)과 필드산화막(102) 상의 소정 부분에 게이트 절연막(미 도시)이 구비된 폴리사이드(또는 폴리실리콘) 재질의 게이트 전극(104)을 형성하고, 기판(100) 상으로 저농도의 불순물을 이온주입한 뒤, 게이트 전극(104)의 양 측벽에 절연막 재질의 스페이서(106)를 형성하고, 상기 기판(100) 상으로 고농도의 불순물을 이온주입하여 게이트 전극(104) 양 에지측의 기판(100) 내부에 LDD 구조의 소오스·드레인 영역(미 도시)을 형성한다. 그 결과, 도시된 형태의 트랜지스터가 완성된다.
LP 공정을 적용하여 메모리 셀 형성부(A)의 게이트 전극(104)과 필드산화막(102) 및 기판(100) 상에 버퍼 산화막(108)을 형성하고, 상기 결과물 전면에 CVD 산화막(예컨대, 고온 BPSG나 "PEOX/O3-TEOS/plasma TEOS"의 적층막) 재질의 제 1 층간 절연막(110)을 형성한다. 이와 같이, 메모리 셀 형성부(A)에 버퍼 산화막(108)을 형성한 것은 제 1 층간 절연막(110)을 고온 BPSG로 형성할 경우 발생될 수 있는 게이트 전극(104) 내로의 보론(B)이나 인(P) 이온의 도핑 현상이나 또는 상기 막질 증착시 야기되는 플라즈마 손상으로부터 메모리 셀 형성부의 트랜지스터를 보호하기 위함이다.
비트 라인 형성부의 기판(100) 표면이 소정 부분 노출되도록 제 1 층간 절연막(110)을 소정 부분 선택식각하여 제 1 콘택 홀을 형성하고, 상기 제 1 콘택 홀을 포함한 제 1 층간 절연막(110) 상에 도전성막을 형성한 다음, 제 1 층간 절연막(110)의 표면이 소정 부분 노출되도록 이를 선택식각하여 메모리 셀 형성부(A)와 주변회로부에 각각 비트 라인(112)을 형성한다. 비트 라인(112)을 포함한 제 1 층간 절연막(110) 상에 CVD 산화막 재질의 제 2 층간 절연막(114)을 형성하고, 커패시터 형성부의 기판(100) 표면이 소정 부분 노출되도록 제 2 층간 절연막(114)과 비트 라인(112) 및 제 1 층간 절연막(110)을 소정 부분 선택식각하여 제 2 콘택 홀을 형성한 다음, 제 2 콘택 홀을 포함한 상기 제 2 층간 절연막(114) 상에 고농도의 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성하고, 이를 선택식각하여 메모리 셀 형성부(A)에 스토리지 전극(116)을 형성한다. 이때, 스토리지 전극(116)은 3000 ~ 10000Å의 높이(h)를 가지도록 형성되는데, 상기 전극(116)이 7000 ~ 10000Å의 높이를 가지도록 형성될 경우에는 메모리 셀 커패시터의 정전용량 확보에 문제가 발생되지 않으나, 그 이하의 높이를 가지도록 형성될 경우에는 스토리지 전극(116)의 표면적 감소로 인하여 메모리 셀 구동시 요구되는 정전용량(예컨대, 〉30 fF/cell)을 확보할 수 없으므로, 이를 확보하기 위해서는 스토리지 전극(116)의 표면적을 (0.35 ~ 0.5㎛) X (0.8 ~ 1.4㎛)의 사이즈로 증가시켜 주어야 한다. 따라서, 스토리지 전극(116)이 7000Å 이하의 높이로 형성되었을 경우에는 메모리 셀의 전체적인 사이즈가 1.5 ~ 2.0㎛2로 증가하게 된다. 도 3에서는 이해를 높이기 위하여 편의상, 스토리지 전극(116)이 7000Å 이하의 두께로 형성된 경우를 도시해 놓았다. 이와 같이 메모리 셀의 전체적인 사이즈 증가를 감수하면서도 단차 문제와 비용 문제를 해결하고자 한 것은 완성 제품의 실익면에서 보았을 때 본 발명을 적용한 경우가 그렇지 않은 경우에 비해 반도체 소자의 신뢰성 측면에서 훨씬 우수한 효과를 얻을 수 있기 때문이다.
스토리지 전극(116)의 상면 및 측면을 따라 유전막(118)을 형성하고, 상기 유전막(118)을 포함한 제 2 층간 절연막(114) 상에 고농도의 불순물이 도핑된 폴리실리콘 재질의 도전성막을 형성한 다음, 이를 선택식각하여 메모리 셀 형성부(A)에 플레이트 전극(120)을 형성한다. 그 결과, 메모리 셀 형성부(A)에만 선택적으로 스토리지 전극(116)과 유전막(118) 및 플레이트 전극(120)으로 이루어진 스택 구조의 커패시터(122)가 만들어지게 된다.
계속해서, 상기 커패시터(122)를 포함한 제 2 층간 절연막(114) 상에 CVD 공정과 어닐링 공정을 적용하여 산화막 재질의 제 3 층간 절연막(124)을 형성한다. 이때, 커패시터(122) 일측의 단차 발생 부분(도면상에서 Ⅱ로 표시된 부분)에서는 제 3 층간 절연막(124)이 제 2 층간 절연막(114)의 수평면에 대해 각도 Ψ(Ψ= 30 ~ 60。)로 경사지도록 형성된다. 이어, 주변회로부(B)에 형성되어 있는 게이트 전극(104) 사이의 기판(100) 표면이 소정 부분 노출되도록, 제 3 층간 절연막(124)과 제 2 층간 절연막(114) 및 제 1 층간 절연막(110)을 소정 부분 선택식각하여 제 3 콘택 홀을 형성하고, 그 내부에 Al 재질의 제 1 도전성 플러그(126)를 형성한다. 제 1 도전성 플러그(126)를 포함한 제 3 층간 절연막(124) 상에 "Ti/TiN" 적층막 구조의 장벽금속막과 Al 합금(또는 Cu 합금) 재질의 도전성막 및 TiN(또는 Ti/TiN 적층막) 재질의 반사방지막을 순차적으로 형성한 다음, 이를 소정 부분 선택식각하여 메모리 셀 형성부(A)와 주변회로부(B)에 각각 상측부에는 반사방지막이 놓여지고 하측부에는 반사방지막이 놓여진 구조의 제 1 금속 배선(128)을 형성한다.
제 2 단계로서, 도 4에 도시된 바와 같이 상기 제 1 금속 배선(128)을 포함한 제 3 층간 절연막(124) 상에 6000 ~ 15000Å 두께의 제 4 층간 절연막(130)을 형성한다. 이때, 제 4 층간 절연막(130) 형성 공정은 먼저, 막질 증착 특성을 향상시켜 주기 위하여 제 1 금속 배선(128)을 포함한 제 3 층간 절연막(124) 상에 PEOX를 형성하고, 그 위에 5500 ~ 10000Å 두께의 O3-TEOS(또는 plasma TEOS)와 소정 두께의 SOG을 순차적으로 형성한 뒤, 층간 절연막(130)의 평탄도 개선 및 두께 감소를 위하여 SOG:O3-TEOS(plasma TEOS)의 식각 선택비가 0.5:X(X 〉1)인 조건하에서 에치백 공정을 실시하고, 그 위에 다시 PEOX를 형성해 주는 방식으로 진행된다. 그 결과, "PEOX/O3-TEOS/SOG/PEOX"의 적층막 구조나 "PEOX/plasma TEOS/SOG/PEOX"의 적층막 구조를 갖는 제 4 층간 절연막(130)이 만들어지게 된다. 상기 제 4 층간 절연막(130)이 "PEOX/plasma TEOS/SOG/PEOX"의 적층막 구조로 형성될 경우에는 최상측의 PEOX 상에 TEOS가 더 형성되도록 막질 증착 공정을 진행해 주어도 무방하다. 이러한 일련의 공정을 거쳐 제 4 층간 절연막(130)을 형성할 경우, 커패시터(122) 일측의 단차 발생 부분(도면상에서 Ⅱ로 표시된 부분)에서 제 4 층간 절연막(130)이 제 1 금속 배선(128)의 수평면에 대해 각도 Φ(Φ= 10 ~ 40。)로 경사지도록 형성됨을 확인할 수 있는데, 이로 보아 CMP 공정 적용없이도 층간 절연막(130)의 평탄화를 충분히 이룰 수 있음을 알 수 있다.
주변회로부(B)에 놓여진 제 1 금속 배선(128)의 표면이 소정 부분 노출되도록 제 4 층간 절연막(130)을 선택식각하여 상기 절연막(130) 내에 비어 홀을 형성하고, 스퍼터 공정을 적용하여 상기 비어 홀 내부와 제 4 층간 절연막(130) 상에 "Ti/TiN" 적층막 구조의 장벽금속막(132)을 형성한 뒤, CVD 공정을 이용하여 상기 비어 홀 내부가 충분히 채워지도록 그 전면에 W 재질의 도전성막을 형성하고, 장벽금속막(132)의 표면이 노출될 때까지 이를 에치백하여, 상기 비어 홀 내부에 W 재질의 제 2 도전성 플러그(134)를 형성한다. 상기 도전성 플러그(134)는 W외에 Cu 합금으로도 형성 가능한데, 이와 같이 도전성 플러그(134)를 Cu 합금으로 형성하고자 할 경우에는 장벽금속막(132)을 WxNy로 형성해 주어야 한다.
제 2 도전성 플러그(134)를 포함한 장벽금속막(132) 상에 Ti 재질의 장벽금속막과 Al 합금(Cu 합금) 재질의 도전성막 및 TiN(또는 Ti/TiN 적층막) 재질의 반사방지막을 순차적으로 형성하고, 이를 소정 부분 선택식각하여 상측부에는 반사방지막이 놓여지고 하측부에는 장벽금속막이 놓여진 구조의 제 2 금속 배선(136)을 제 2 도전성 플러그(134)와 연결되도록 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 제 2 금속 배선(136)은 메모리 셀 형성부(A)와 주변회로부(B) 상의 소정 부분에 걸쳐 형성된다.
이와 같이 반도체 소자를 제조할 경우, 제 4 층간 절연막(130)의 평탄도 특성을 기존에 일반적으로 실시해 오던 SOG 에치백 공정을 적용한 경우보다 월등하게 향상시킬 수 있게 되므로, 다층 배선 형성시 상기 절연막을 평탄화하기 위한 별도의 CMP 공정이 필요없게 되어 공정 단가를 낮출 수 있게 되고, 비어 홀 내부에 도전성 플러그를 형성하기 위하여 W 에치백 공정을 실시해 주더라도 특정 부위에 W이 잔존되는 불량이 발생하지 않게 된다.
또한, 이 경우에는 평탄화된 제 4 층간 절연막(130)의 두께가 기존보다 현격하게 줄어든 상태에서 비어 홀 형성 공정이 진행되므로, 최종적으로 만들어지는 비어 홀이 3 이하의 종횡비를 가지게 되어 비어 홀 형성 과정에 야기되던 단면 프로파일 특성 저하를 막을 수 있게 되고, 그 결과 비어 홀 내부에 도전성 플러그를 형성하더라도 접촉 불량 등과 같은 형태의 공정 불량이 야기되지 않으므로 배선 신뢰성을 향상시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 메모리 셀 형성부와 주변회로부 간의 단차 차이가 1㎛ 이상 벌어지는 반도체 소자의 다층 배선 형성시, 제 1 금속 배선 상에 형성되는 층간 절연막을 SOG 에치백 공정을 적용하여 6000 ~ 15000Å의 두께를 갖는 "PEOX/O3-TEOS(또는 plasma TEOS)/SOG/PEOX"의 적층막 구조로 가져가되, 상기 절연막을 이루는 O3-TEOS(또는 plasma TEOS)를 5500 ~ 10000Å의 두께로 형성해 주므로써, 1) CMP 공정 적용 없이도 기존의 SOG 에치백 공정을 적용한 경우보다 층간 절연막의 평탄도 특성을 향상시킬 수 있게 되므로 공정 단가를 낮출 수 있게 되고, 2) 비어 홀의 종횡비를 3 이하로 구현할 수 있게 되므로, 비어 홀 형성 과정에서 야기되던 공정 불량(에컨대, 비어 홀의 단면 프로파일 특성이 저하되는 불량) 발생을 막을 수 있게 되어 배선 신뢰성을 향상시킬 수 있게 되며, 3) 비어 홀 내부에 W 재질의 도전성 플러그 형성시 야기되는 특정 부분에서의 W 잔존물 발생을 막을 수 있게 되므로, 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
Claims (17)
- 필드 산화막과 트랜지스터가 구비된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계와;비트 라인 형성부의 상기 기판 표면이 소정 부분 노출되도록 상기 제 1 층간 절연막을 선택식각하여 제 1 콘택 홀을 형성하는 단계와;상기 제 1 콘택 홀을 포함한 상기 제 1 층간 절연막 상에 도전성막을 형성하고, 이를 소정 부분 선택식각하여 메모리 셀 형성부와 주변회로부에 각각 비트 라인을 형성하는 단계와;상기 비트 라인을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계와;커패시터 형성부의 상기 기판 표면이 소정 부분 노출되도록, 상기 제 2 층간 절연막과 상기 제 1 층간 절연막을 선택식각하여 제 2 콘택 홀을 형성하는 단계와;상기 제 2 콘택 홀을 포함한 상기 제 2 층간 절연막 상의 소정 부분에 스토리지 전극과 유전막 및 플레이트 전극으로 이루어진 메모리 셀 커패시터를 형성하는 단계와;상기 메모리 셀 커패시터를 포함한 상기 제 2 층간 절연막 상에 제 3 층간 절연막을 형성하는 단계와;주변회로부에 위치한 상기 트랜지스터 사이의 상기 기판 표면이 소정 부분 노출되도록, 상기 제 1 내지 제 3 층간 절연막을 선택식각하여 제 3 콘택 홀을 형성하는 단계와;상기 제 3 콘택 홀 내에 제 1 도전성 플러그를 형성하는 단계와;상기 제 1 도전성 플러그와 연결되도록, 상기 제 3 층간 절연막 상의 메모리 셀 형성부와 주변회로부 소정 부분에 각각 제 1 금속 배선을 형성하는 단계와;SOG 에치백 공정을 적용하여, 상기 제 1 금속 배선을 포함한 상기 제 3 층간 절연막 상에 "PEOX/O3-TEOS/SOG/PEOX" 적층막 구조의 제 4 층간 절연막을 형성하되, 상기 절연막을 구성하는 O3-TEOS를 5500 ~ 10000Å의 두께로 가져가 주어 상기 커패시터 일측의 단차 발생부(Ⅱ)에서 상기 제 4 층간 절연막이 상기 제 1 금속 배선의 수평면에 대해 10 ~ 40。의 각도(Φ)로 경사지도록 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 스토리지 전극은 상기 제 2 층간 절연막의 표면으로 부터 3000 ~ 10000Å의 높이(h)를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 2항에 있어서, 상기 스토리지 전극이 7000Å 이하의 높이로 형성될 경우 상기 스토리지 전극은 그 표면적을 (0.35 ~ 0.5㎛) X (0.8 ~ 1.4㎛) 사이즈로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 SOG 에치백 공정은 SOG:O3-TEOS의 식각 선택비가 0.5:X(X 〉1)인 조건하에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 4 층간 절연막은 6000 ~ 15000Å의 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 제 4 층간 절연막은 "PEOX/plasma TEOS/SOG/PEOX"의 적층막 구조나 "PEOX/plasma TEOS/SOG/PEOX/TEOS"의 적층막 구조로 대체 가능한 것을 특징으로 하는 반도체 소자 제조방법.
- 제 6항에 있어서, 상기 제 4 층간 절연막이 "PEOX/plasma TEOS/SOG/PEOX"의 적층막 구조나 "PEOX/plasma TEOS/SOG/PEOX/TEOS"의 적층막 구조를 가질 경우, 상기 SOG 에치백 공정은 SOG: plasma TEOS의 식각 선택비가 0.5:X(X 〉1)인 조건하에서 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항에 있어서, 상기 4 층간 절연막을 형성하는 단계 이후,주변회로부에 위치한 상기 제 1 금속 배선의 표면이 소정 부분 노출되도록, 상기 제 4 층간 절연막을 선택식각하여 비어 홀을 형성하는 단계와;상기 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계와;상기 제 2 도전성 플러그를 포함한 상기 제 4 층간 절연막 상에 도전성막을 형성하고, 이를 소정 부분 선택식각하여 상기 제 2 도전성 플러그와 연결되는 제 2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 8항에 있어서, 상기 비어 홀 내에 제 2 도전성 플러그를 형성하는 단계는,상기 비어 홀을 포함한 상기 제 4 층간 절연막 상에, 상기 비어 홀 내부가 충분히 채워지도록 도전성막을 형성하는 단계와;상기 도전성막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9항에 있어서, 상기 도전성막은 W이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 도전성막이 W으로 형성된 경우, 상기 비어 홀을 포함한 상기 제 4 층간 절연막 상에 "Ti/TiN" 적층막 구조의 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 도전성막이 Cu으로 형성된 경우, 상기 비어 홀을 포함한 상기 제 4 층간 절연막 상에 WxNy 재질의 장벽금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 9항에 있어서, 상기 도전성막은 에치백 공정을 이용하여 평탄화하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1항 또는 제 8항에 있어서, 상기 제 1 및 제 2 금속 배선은 도전성막을 사이에 두고, 그 상·하측부에 반사방지막과 장벽금속막이 놓여진 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 14항에 있어서, 상기 반사방지막은 TiN이나 "Ti/TiN" 적층막 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 14항에 있어서, 상기 장벽금속막은 "Ti/TiN" 적층막 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 14항에 있어서, 상기 도전성막은 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
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