JPH11233621A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11233621A
JPH11233621A JP10033204A JP3320498A JPH11233621A JP H11233621 A JPH11233621 A JP H11233621A JP 10033204 A JP10033204 A JP 10033204A JP 3320498 A JP3320498 A JP 3320498A JP H11233621 A JPH11233621 A JP H11233621A
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film
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Yoshifumi Takada
佳史 高田
Yuichi Sakai
裕一 坂井
Hiroyuki Chibahara
宏幸 千葉原
Masanobu Iwasaki
正修 岩崎
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 半導体デバイスにおいて、層間絶縁膜の中の
配線層が近傍を通る垂直な導電体プラグと短絡すること
をなくす。 【解決手段】 半導体基板の上の絶縁膜に開口を形成
し、この開口を埋めるように絶縁膜の上に導電体膜を形
成する。この導電体膜を、先ず化学的エッチングにより
除去し開口を埋めた導電体膜により導電体プラグを形成
する。しかる後に、絶縁膜の表面を化学機械的に研磨し
て導電体プラグの表面と同一の平坦な表面を形成する。
その上に薄い絶縁膜を介して配線パターンを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するものであり、さらに詳しくは、半
導体基板上に形成された絶縁膜に開口を形成し、開口内
部に導電体を充填して電極を形成した半導体集積回路装
置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の高集積化にともなっ
て、内部配線の線幅や接続口のサイズは縮小する。写真
製版技術によって微細なレジストパターンを精度良く形
成するために、層間絶縁膜表面の段差を平坦化するとと
もに、小さな開口径を有する接続口の内部に導電体を充
填し金属プラグを形成するなどの工夫がなされている。
【０００３】層間絶縁膜に形成した接続口の内部に導電
体を充填する方法として、導電体をウェーハ全面に形成
したのち異方性エッチングによりエッチバックを施す方
法が従来より広く用いられてきた。この製造方法を、図
１５〜１９を用いて説明する。先ず、図１５を参照し
て、半導体基板１上に、素子分利用の酸化膜２、トラン
ジスタのゲート電極３とソース・ドレイン領域４、さら
に第１の層間絶縁膜５を形成する。
【０００４】第１の層間絶縁膜５にはソース・ドレイン
領域４に貫通する第１の接続口６を形成する。第１の層
間絶縁膜５は、トランジスタのゲート電極３間を電気的
に絶縁するとともに、ウェーハ表面の段差を平坦化する
という役割も有する。即ち、第１の接続口６の形成や第
１の層間絶縁膜５上に第１の配線層（後述）を形成する
際に、写真製版処理により精度良くレジストパターンを
形成するためには、第１の層間絶縁膜５によりウェーハ
表面を平坦化し十分な焦点深度を確保することが極めて
重要である。
【０００５】次に、図１６を参照して、第１の接続口６
の内部に充填する導電体膜（図示せず）を全面に形成す
る。微細な開口径を有する接続口６の内部に導電体をボ
イドなく埋め込むために、通常はＣＶＤ法が用いられ
る。導電体膜の材料としては、多結晶Ｓｉやアモルファ
スＳｉ、あるいはWやＴｉＮ、ＴｉＳｉなどの高融点金
属やその化合物等が用いられることが多い。
【０００６】渣続いて、全面に異方性エッチングを施
し、第１の層間絶縁膜５の表面上の導電体膜を除去す
る。これによって、第１の接続口６内部にのみ第１の導
電体プラグ８が形成される。この際、導電体膜の膜厚均
一性やエッチバック処理のウェーハ面内の均一性を考慮
して、通常は導電体膜の膜厚以上にエッチング処理を施
し、第１の層間絶縁膜５表面には導電体膜が残存しない
ようにする。
【０００７】エッチング処理が十分でない場合には、図
１６のように導電体膜の一部（エッチング残渣（ざん
さ））７７がウェーハ表面に残存し、この上に第１の配
線層（後述）を形成した際に配線間の電気的な短絡によ
る不良を発生する。このため、通常は成膜された膜厚以
上にエッチング処理をおこない、図１７に示すようにウ
ェーハ１ａ表面にエッチング残渣が残存しないようにエ
ッチバック処理がなされる。
【０００８】このように、層間絶縁膜５表面に形成した
導電体膜を異方性エッチング処理によってエッチバック
を行ない接続口６内部に導電体プラグ８を形成する従来
の方法では、ウェーハ１ａ表面にエッチング残渣が発生
しないようにオーバエッチング処理を施すために、仕上
がった第１の導電体プラグ８の表面は、図１７の符号Ｄ
に示すように、第１の層間絶縁膜５の表面よりも通常数
100Åから数1000Å程度落ち込んだ形状になる。
【０００９】次に、図１８を参照して、第１の層間絶縁
膜５と第１の導電体プラグ８の表面を覆うように第２の
層間絶縁膜９を薄く形成した後、第１の配線層１０を形
成する。第２の層間絶縁膜９は、第１の配線層１０をエ
ッチング処理によって形成する際に導電体プラグ表面を
エッチングガスから保護する役割を有する。
【００１０】さらに、半導体集積回路装置の高集積化を
図るために、近年では第１配線層１０の間隔の縮小と同
時に、第１の配線層１０と第１の接続口６との間隔も小
さくなり、写真製版時に重ね合せズレが発生した場合に
は、第１の配線層１０の一部分が第１の導電体プラグ８
の上部に重なるように形成される場合がある。このよう
な場合には、第２の層間絶縁膜９は、電気的に短絡して
はならない第１の配線層１０と第１の導電体プラグ８と
の電気的ショートを防止する役割も有する。
【００１１】ところが、第１の導電体プラグ８表面の落
ち込み（Ｄ）が数100Å以上の場合、第２の層間絶縁膜
９を形成した後にも導電体プラグ８上にほぼ同程度の落
ち込みが生じ、第１の配線層１０をエッチングにより形
成した際の残渣１１が落ち込み部分に発生する。
【００１２】次に、図１９を参照して、この第１の配線
層１０をエッチングした際に第１の接続口６の内部に発
生する残渣１１は、同様に第３の層間絶縁膜１２を貫通
し第１の導電体プラグ８の表面に至る第２の接続口１３
内部を第２の導電体プラグ１４により充填する際に、第
１の配線層１０と第２の導電体プラグ１４の電気的な短
絡という不良を発生させる。
【００１３】
【発明が解決しようとする課題】図２０及び図２１は、
このような従来の半導体集積回路装置における問題点を
説明するための図であり、図２０は第１の配線層１０を
写真製版処理と異方性エッチングによって形成した後の
状態を示す平面図、図２１は図２０のＡ−Ａ断面を示す
断面構造図である。これらは、図１８に示す工程に対応
するものである。
【００１４】第１の配線層１０は、本来は、配線１０ａ
のように形成されべきところが、配線１０ｂや配線１０
ｃでは配線層の一部が導電体プラグ８が形成され表面が
落ち込んだ部分に形成されるために、落ち込み部分の段
差に沿ってエッチング残渣１１が残っている。このため
エッチング残渣１１は第２の層間絶縁膜によって第１の
導電体プラグ８とは絶縁されているが、残渣１１と第１
の配線層１０とは電気的に導通している。
【００１５】したがって、図１９のように第２の導電体
プラグ１４を形成した際には、エッチング残渣１１を介
して第１の導電体プラグ８および第２の導電体プラグ１
４が第１の配線層１０と電気的に短絡し不良をおこす。
【００１６】さらに、導電体膜７をエッチバック処理す
る際に通常使用されるフッ素含有のエッチングガスによ
って、図１６〜図１９に示すように、第１の層間絶縁膜
５の表面には改質層（５５）が形成されているため、層
間絶縁膜５の電気的な絶縁特性が劣化し層間絶縁膜５表
面に直接配線層を形成した場合には、配線間の電気的な
短絡不良を引き起こす場合があった。
【００１７】さらに、エッチバック処理後に第１の層間
絶縁膜５上に第２の層間絶縁膜９をＣＶＤ法により形成
する場合に成膜が均一におこなわれず、ウェーハ面内の
膜厚均一性が劣化する場合がある。膜厚均一性の劣化は
半導体装置の製造歩留りの劣化をきたし、或いは製品の
電気特性に大きなバラツキを生じさせる等の問題点があ
った。
【００１８】このような従来の異方性エッチングにより
導電体プラグ８を形成する手法では、エッチバック時の
オーバエッチングの低減はエッチング残渣の発生を誘発
し、一方オーバエッチングの増大は導電体プラグ８の落
ち込みを増長し、後の製造工程において配線と導電体プ
ラグの短絡不良を誘発するという問題点があった。
【００１９】図２２は、このような問題点に対応しよう
とする、従来の他の製造方法を説明するための図であ
る。図２２を参照して、この従来の方法は、層間絶縁膜
５上の導電体膜のみをＣＭＰ法（化学機械研磨法）によ
って研磨・除去し、接続口６内部に導電体プラグ８を形
成する方法である。しかし導電体研磨用の研磨剤（スラ
リー）をもちいて導電体の研磨をおこなう場合には、層
間絶縁膜５の表面をまえもって絶縁膜研磨用の研磨剤に
よるＣＭＰ法でほぼ完全に平坦化しておく必要がある。
写真製版時の焦点深度が十分に確保できる平坦性であっ
ても、層間絶縁膜５の表面にわずかでも凹凸が残存する
と、導電体研磨用の研磨剤（スラリー）を用いる場合に
は段差の凹部に導電体膜の残渣７７が発生するためであ
る。
【００２０】これは、通常導電体研磨に用いる研磨剤で
は層間絶縁膜（シリコン酸化膜）５の研磨速度が導電体
の研磨速度に比べて非常に小さく、研磨されにくいこと
に起因する。層間絶縁膜５上の残渣は後の製造工程で配
線層間のショート不良の原因となるため、導電体を導電
体研磨用の研磨剤を用いてＣＭＰ法で研磨除去し導電体
プラグを形成する際には、前もって層間絶縁膜をＣＭＰ
法によって平坦化することが不可欠であるといえる。
【００２１】図２３を参照して、第１の層間絶縁膜５を
ＣＭＰ法によって予め平坦化しておく場合の問題点につ
いて説明する。ＤＲＡＭやＳＲＡＭなどの半導体記憶装
置では記憶素子を形成するメモリアレイ部ではゲート電
極配線３が非常に密集して形成されるのに対して、これ
らの記憶素子を制御する論理演算回路部（ロジック回路
部）では比較的疎である。このため、第１の層間絶縁膜
５をＣＭＰ法によって平坦化する際に、ゲート電極３の
疎なロジック回路部では、ゲート電極３の密集するメモ
リアレイ部に比べて研磨が進行しやすく、研磨後の第１
層間絶縁膜５の表面の高さに差（H）が生じる。後の製
造工程で写真製版によって第１の配線層をこの上に形成
する際に、この高さの差（H）だけデフォーカスが発生
し、製造プロセスの余裕度が劣化する。さらに、この方
法では層間絶縁膜５をＣＭＰ研磨することに伴って製造
プロセスが複雑となり、研磨分だけは予め層間絶縁膜５
を厚く形成しておく必要があるなど製造コストの上昇を
もきたすという問題点がある。
【００２２】一方、導電体膜と層間絶縁膜を同一の研磨
剤を用いて同時に研磨する方法が、特開平９−１８６２
３７号公報に開示されている。しかし、導電体膜や層間
絶縁膜の材料によってはそれぞれの研磨速度のわずかな
違いによってウェーハ表面に導電体膜の残渣が残る。ま
た、残渣が残らないようにするためには、あらかじめ層
間絶縁膜の表面を何らかの手法で十分に平坦化しておく
必要があり、再現性や製造コストの観点で問題がある。
さらに、絶縁膜をＣＭＰするために予め層間絶縁膜を厚
く形成しておく必要があるため、必然的に深い接続口を
異方性エッチングにより開口する必要があり寸法制御性
が難しくなることや製造プロセスコストの上昇などの問
題点がある。
【００２３】本発明は、以上のような従来の半導体集積
回路装置及びその製造方法における問題点を解決するた
めになされたもので、配線層と導電体プラグとが短絡す
ることのない半導体装置及びその製造方法を提供しよう
とするものである。また、配線間隔をより小さく設計す
ることが可能で、微細化を促進できる半導体装置及びそ
の製造方法を提供しようとするものである。このため
に、本発明では、層間絶縁膜に接続口を開口した後、ウ
ェーハ全面に導電体膜を形成し、異方性エッチングによ
り接続口内部に導電体プラグを形成した後、導電体プラ
グの層間絶縁膜表面からの落ち込み分だけ層間絶縁膜を
ＣＭＰ法により研磨するようにした半導体装置の製造方
法を提供しようとするものである。
【００２４】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板の上に形成され表面が平坦化された第１
の絶縁膜と、この第１の絶縁膜に設けられた開口を埋め
て形成されこの第１の絶縁膜の表面と同一の高さの表面
を有する導電体プラグと、上記第１の絶縁膜と導電体プ
ラグとの表面に形成された第２の絶縁膜と、この第２の
絶縁膜の表面に形成された配線パターンと、上記第２の
絶縁膜の表面に上記配線パターンを覆うように形成され
た第３の絶縁膜と、上記第３の絶縁膜と第２の絶縁膜と
を貫く開口を埋めるように形成され上記導電体プラグと
電気的に接続する接続導電体を備えたことを特徴とする
ものである。
【００２５】また、この発明の半導体装置は、上記接続
導電体が上記第３の絶縁膜の上で拡大された径を有し、
電荷蓄積用電極として形成されたことを特徴とするもの
である。
【００２６】また、この発明の半導体装置は、半導体基
板の上の第１の領域と第２の領域とに連続して同じ高さ
に形成され少なくとも上記第１の領域においてその表面
が平坦化された第１の絶縁膜と、少なくとも上記第１の
領域において上記第１の絶縁膜に設けられた開口を埋め
て形成され上記第１の絶縁膜の表面と同一の高さの表面
を有する複数の導電体プラグと、上記第１の領域と第２
の領域とに連続して上記第１の絶縁膜と導電体プラグと
の表面に形成された第２の絶縁膜と、少なくとも上記第
１の領域において上記第２の絶縁膜の表面に形成された
配線パターンと、上記第２の絶縁膜の表面に上記配線パ
ターンを覆うように形成された第３の絶縁膜と、少なく
とも上記第１の領域において上記第３の絶縁膜と第２の
絶縁膜とを貫く開口を埋めるように形成され上記導電体
プラグと電気的に接続する接続導電体を備えたことを特
徴とするものである。
【００２７】また、この発明の半導体装置は、上記第１
の領域をメモリアレイ部とし、上記第２の領域をロジッ
ク回路部とし、上記接続導電体が上記第３の絶縁膜の上
で拡大された径を有し、電荷蓄積用電極として形成され
たことを特徴とするものである。
【００２８】また、この発明の半導体装置は、上記第１
の絶縁膜として少なくとも燐を含有するシリコン酸化膜
を用いたことを特徴とするものである。
【００２９】また、この発明の半導体装置は、上記導電
体膜として多結晶シリコン又はアモルファスシリコンを
用いたことを特徴とするものである。
【００３０】また、この発明の半導体装置の製造方法
は、半導体基板の上に第１の絶縁膜を形成しこの絶縁膜
に開口を形成する工程と、上記第１の絶縁膜の上に上記
開口を埋めるように導電体膜を形成する工程と、上記第
１の絶縁膜の上の導電体膜を化学的エッチングにより除
去し上記開口を埋めた導電体膜により導電体プラグを形
成する工程と、導電体膜が除去された少なくとも上記第
１の絶縁膜の表面を化学機械的研磨により研磨して上記
導電体プラグの表面と同一の平坦な表面を形成する工程
とを含むことを特徴とするものである。
【００３１】また、この発明の半導体装置の製造方法
は、上記導電体プラグが形成された上記絶縁膜の上に第
２の絶縁膜を形成する工程と、この第２の絶縁膜の上に
配線パターンを形成する工程と、上記第２の絶縁膜の上
に上記配線パターンを覆うように第３の絶縁膜を形成す
る工程と、上記第３の絶縁膜と上記第２の絶縁膜を貫き
上記導電体プラグに至る開口を形成しこの開口に上記導
電体プラグと電気的に接続する接続導電体を形成する工
程とを含むことを特徴とするものである。
【００３２】また、この発明の半導体装置の製造方法
は、上記第１の絶縁膜を少なくとも燐を含有するシリコ
ン酸化膜により形成することを特徴とするものである。
【００３３】また、この発明の半導体装置の製造方法
は、上記導電体膜を多結晶シリコン又はアモルファスシ
リコンにより形成することを特徴とするものである。
【００３４】また、この発明の半導体装置の製造方法
は、上記のいずれかに記載の製造方法により製造された
ことを特徴とするものである。
【００３５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。なお、図中、同一の符号
はそれぞれ同一または相当する部分を示す。 実施の形態１．図１及び図２は、それぞれ本実施の形態
１による半導体集積回路装置の断面構造を示す図であ
る。先ず、図１の構造について説明する。図１に示す半
導体集積回路装置において、１は半導体基板、２は素子
分離用酸化膜、３はトランジスタのゲート電極、４はト
ランジスタのソース・ドレイン領域、５は半導体基板１
の上に形成された第１の層間絶縁膜、６は第１の層間絶
縁膜５を貫通しトランジスタのソース・ドレイン領域４
に至る第１の接続口、８は接続口６内部に形成された第
１の導電体プラグを示す。
【００３６】また、９は第２の層間絶縁膜、１０は第２
の層間絶縁膜９の上に形成された配線パターン（以下、
第１の配線層とも称する）、１２は第２の層間絶縁膜９
の上に配線パターン１０を覆うように形成された第３の
層間絶縁膜、１３は第３の層間絶縁膜１２を貫通し第１
の導電体プラグ８の表面に至る第２の接続口（開口）、
１４は第２の接続口１３に形成された第２の導電体プラ
グを示す。
【００３７】第１の層間絶縁膜５としては通常シリコン
酸化膜が用いられる。また、Ｂ（ボロン）やＰ（リン）
などの不純物を膜中に含有するシリコン酸化膜が用いら
れることもある。あるいは、シリコン窒化膜の上にこれ
らの不純物を含有するシリコン酸化膜を積層した積層膜
が用いられる場合がある。第２あるいは第３の層間絶縁
膜９、１２についても、シリコン酸化膜、あるいは、Ｂ
（ボロン）やＰ（リン）などの不純物を膜中に含有する
シリコン酸化膜が用いられることもある。導電体プラグ
８あるいは導電体プラグ１４の材料としては、例えば多
結晶シリコン、アモルファスシリコン、あるいはソース
・ドレイン領域４と同型の不純物を含有する多結晶シリ
コンもしくはアモルファスシリコン、あるいはＷ，Ｔ
ｉ，ＴｉＮ，Ｐｔ等の高融点金属材料、もしくはＷＳ
ｉ，ＴｉＳｉ，ＰｔＳｉ等の高融点金属珪化物等が用い
られる。
【００３８】次に、図２の半導体集積回路装置の構造に
ついて説明する。図２に示す半導体集積回路装置におい
て、１２は第３の層間絶縁膜であり、シリコン窒化膜１
２１とシリコン酸化膜１２２との積層膜により形成され
ている。シリコン酸化膜１２２には、Ｂ（ボロン）やＰ
（リン）などの不純物を膜中に含有するシリコン酸化膜
が用いられることもある。
【００３９】１３は、第３の層間絶縁膜１２を貫通し第
１の導電体プラグ８の表面に至る第２の接続口（開口）
であり、開口位置にずれが生じても、第１の配線層１０
はシリコン窒化膜１２１により被覆され露出しない。１
４は第２の接続口１３に形成された第２の導電体プラグ
を示す。その他の構成は、図１と同様であるから、重複
した説明は省略する。
【００４０】図１及び図２に示したこの実施の形態によ
る半導体集積回路装置の構造の特徴は、第１の導電体プ
ラグ８表面と第１の層間絶縁膜５表面との高さが揃えら
れていることである。すなわち、従来の技術で問題とな
った導電体プラグ８の表面での落ち込みがない。
【００４１】このように、本実施の形態によれば、第１
の層間絶縁膜５と第１の導電体プラグ８の表面は段差無
く平坦に形成されているため、第１の層間絶縁膜５の表
面、特に導電体プラグ８を覆う部分の表面には、第１の
配線層１０を異方性エッチングによって形成した際のエ
ッチング残渣が残っていない。したがって、写真製版時
の重ね合わせズレによって第１の配線層１０が第１の接
続口６の上部に形成されても、第２の導電体プラグ１４
が第１の配線層１０と電気的に短絡する不良は生じな
い。したがって、より配線間隔を小さく設計することが
可能となり、電気的な不良を発生すること無く半導体集
積回路装置の微細化を実現することが可能である。
【００４２】なお、この実施の形態において、第１の層
間絶縁膜５の表面と第１の導電体プラグ８の表面とを実
質的に同じ高さに形成されている、あるいは、平坦化さ
れているということは、第１の導電体プラグ８の表面の
落ち込みにエッチング残渣が残らないようなレベルの平
坦化を意味する。理想的には完全な同一平面であること
であるが、仮に数１０Å程度の落ち込みがあっても問題
にはならない。
【００４３】実施の形態２．次に、本発明の実施の形態
２として、図１あるいは図２に示した構造の半導体集積
回路装置を得るに至る製造方法について説明する。先
ず、図３〜図８は、図１の半導体集積回路装置の製造方
法を工程にしたがって示す図である。図３を参照して、
半導体基板１の表面に、素子分離用酸化膜２、トランジ
スタのゲート電極３とソース・ドレイン領域４、第１の
層間絶縁膜５を形成する。以下、半導体基板１又はその
上に各種の処理・形成がおこなわれていくものを総称し
てウェーハ１ａと称する。
【００４４】第１の層間絶縁膜５としては通常シリコン
酸化膜を用いる。隣接する２つのゲート電極３間をボイ
ドなしに埋め込むために、Ｂ（ボロン）やＰ（リン）な
どの不純物を膜中に含有するシリコン酸化膜を用いるこ
ともある。あるいは、これらの不純物を含有するシリコ
ン酸化膜とシリコン窒化膜との積層膜を用いる場合があ
る。
【００４５】特に、ゲート電極３によって生じる段差を
利用して隣接するゲート電極３間に自己整合的に接続口
（後述）を開口する場合には、接続口を異方性エッチン
グによって開口する際の寸法や形状の制御性の観点から
シリコン窒化膜上に少なくともＰ（リン）を含有するシ
リコン酸化膜が用いられる場合が多い。
【００４６】続いてウェーハ１ａ表面の平坦性を改善す
るために、通常は800℃〜850℃程度の熱処理を行なう。
さらに、写真製版処理と異方性エッチング処理を施すこ
とによって、第１の層間絶縁膜５にトランジスタのソー
ス・ドレイン領域４に貫通する第１の接続口６（開口）
を形成する。次に、一旦ウェーハ１ａを希沸酸溶液に曝
すことによって、接続口６の底部のシリコン酸化膜を除
去する。
【００４７】次に、図４を参照して、第１の層間絶縁膜
５の表面と接続口６の内部にＣＶＤ法などによって導電
体プラグ（後述）を形成するための導電体膜７を形成す
る。導電体膜７の材料としては、例えば多結晶シリコ
ン、アモルファスシリコン、あるいはソース・ドレイン
領域４と同型の不純物を含有する多結晶シリコンもしく
はアモルファスシリコン、あるいはＷ，Ｔｉ，ＴｉＮ，
Ｐｔ等の高融点金属材料、もしくはＷＳｉ，ＴｉＳｉ，
ＰｔＳｉ等の高融点金属珪化物等を用いる。
【００４８】導電体膜７は、接続口６の内部にボイドを
形成しないために接続口の半径と同程度以上の膜厚で形
成される。膜厚を必要以上に厚く形成した場合には、膜
厚バラツキを考慮してその後のエッチバック処理時のオ
ーバエッチング時間を大きくとる必要があるため、導電
体プラグのリセスが大きくなる。したがって、導電体膜
７は、接続口内部にボイドを発生させないために必要な
膜厚以上でできる限り薄く形成することが望ましい。
【００４９】次に、図５を参照して、ウェーハ１ａに対
して、CF4、SF6、Cl2、SiCl4などのフッ素或いは塩素含
有のエッチングガスを用いる異方性エッチング処理を行
ない、第１の層間絶縁膜５表面の導電体膜７を除去し、
接続口６内部に第１の導電体プラグ８を形成する。
【００５０】この際、導電体膜７の膜厚均一性やエッチ
バック処理のウェーハ１ａ面内の均一性を考慮して、通
常は第１の導電体膜７の膜厚以上にエッチング処理を施
し、第１の層間絶縁膜５表面の段差部にも導電体膜７が
残存しないようにする。これによって、第１の導電体プ
ラグ８の表面は第１の層間絶縁膜５の表面よりも通常数
100Å〜数1000Å程度落ち込んだ形状になる。同時に、
第１の層間絶縁膜５の表面にはフッ素を含有するエッチ
ングガスにより表面改質層５５が形成され、電気的な絶
縁特性が劣化する。
【００５１】次に、図６を参照して、シリコン酸化膜研
磨用の研磨剤を用いて第１の層間絶縁膜５表面をＣＭＰ
法によって研磨し、表面に形成された改質層５５を除去
すると同時に、第１の導電体プラグ８表面と第１の層間
絶縁膜５表面との高さを揃える。シリコン酸化膜研磨用
の研磨材としては、例えばコロイドシリカを含有するも
の、あるいは酸化セリウムを含有するものなどが望まし
い。このように、第１の層間絶縁膜５の表面を数100Å
〜数1000Å程度研磨することによって第１の導電体プラ
グ８の表面との間に生じる落ち込みを解消する。ここ
で、第１の層間絶縁膜５の表面と第１の導電体プラグ８
の表面とを実質的に同じ高さに形成する、あるいは、平
坦にするということは、第１の導電体プラグ８の表面の
落ち込みにエッチング残渣が残らないようなレベルの平
坦化を意味する。理想的には完全な同一平面であること
であるが、仮に数１０Å程度の落ち込みがあっても問題
にはならない。
【００５２】さて、ＣＭＰ法による研磨は、表面の落ち
込み量のウェーハ１ａ面内のばらつきを考慮して実際の
落ち込み量よりも多めに研磨することがあっても、そも
そもが数100Å〜数1000Åを狙った研磨であるため、研
磨処理に要する処理時間は短く、したがって製造コスト
の上昇も小さい。
【００５３】また、本願発明者の実験によると、導電体
膜７として多結晶シリコンあるいはアモルファスシリコ
ン膜を用いる場合、コロイド状シリカを含有するシリコ
ン酸化膜研磨用の研磨剤を用いてもシリコン酸化膜の研
磨速度の数%〜数10%程度の研磨速度で多結晶シリコンあ
るいはアモルファスシリコン膜を研磨することが可能で
あることがわかった。即ち、研磨処理時間が長めになっ
ても第１の導電体プラグ８が第１の層間絶縁膜５表面か
ら落ち込んだり逆に突出した形状になることはなく、第
１の層間絶縁膜５表面との間に段差が生じることはない
ことが確かめられた。
【００５４】さらに、第１の層間絶縁膜５をＣＭＰ研磨
することによって導電体プラグ８の落ち込みが解消する
と同時に層間絶縁膜５の表面段差が軽減されるために、
第１の配線層形成（後述）のために、後に写真製版によ
りレジストパターンを形成する際の製造プロセスの余裕
度がひろくなる。
【００５５】次に、図７を参照して、第１の層間絶縁膜
５の表面と第１の導電体プラグ８の表面に、第２の層間
絶縁膜９を薄く形成する。続いて第１の配線層形成用の
導電体膜を成膜し、写真製版処理と異方性エッチング処
理を行なうことによって第１の配線層１０を形成する。
第１の導電体プラグ８は表面の落ち込みがなく平坦に形
成されているために、異方性エッチングによって第１の
配線層１０を形成する際にエッチング残渣が導電体プラ
グ８の部分に生じることはない。
【００５６】さらに、第１の配線層１０と第２の層間絶
縁膜９を覆って第３の層間絶縁膜１２を形成する。第３
の層間絶縁膜１２としては第１の層間絶縁膜５と同様に
通常シリコン酸化膜を用いる。隣接する２つの第１の配
線層１０間をボイドなしに埋め込むために、Ｂ（ボロ
ン）やＰ（リン）などの不純物を膜中に含有するシリコ
ン酸化膜が用いることもある。次に、ウェーハ１ａ表面
の平坦性を改善するために、通常は800℃〜850℃程度の
熱処理を行なう。
【００５７】次に、図８を参照して、写真製版処理と異
方性エッチング処理を施すことによって、第３の層間絶
縁膜１２と第２の層間絶縁膜９とを貫通し第１の導電体
プラグ８の表面に至る第２の接続口１３（開口）をす
る。続いて、ウェーハ１ａ表面を希フッ酸溶液あるいは
希過酸化水素溶液にさらして第２の接続口１３の底部に
露出する第１の導電体プラグ８表面の自然酸化膜を除去
する。
【００５８】次に、図１を参照して、第２の導電体プラ
グ１４を形成するための導電膜を形成し、第３の層間絶
縁膜１２上の導電体膜を除去して、第２の接続口１３を
埋め込んだ第２の導電体プラグ１４（接続導体）を形成
する。これによって、第２の導電体プラグ１４は第１の
導電体プラグ８と電気的につながり、図１に示す断面構
造の半導体集積回路装置を得る。
【００５９】次に、図９〜図１０は、図２の半導体集積
回路装置の製造方法の工程の一部を示す図である。図２
の半導体集積回路装置の製造方法が、先に説明した図１
の半導体集積回路装置の製造方法と異なる点は、図９に
示す第３の層間絶縁膜１２の形成である。この場合に
は、図９に示すように、第３の層間絶縁膜１２として
は、シリコン窒化膜１２１の上にシリコン酸化膜１２２
を積層して形成する。シリコン酸化膜１２２には、Ｂ
（ボロン）やＰ（リン）などの不純物を膜中に含有する
シリコン酸化膜が用いることもある。
【００６０】次に、図１０を参照して、ウェーハ１ａ表
面の平坦性を改善するために、通常は800℃〜850℃程度
の熱処理を行なう。さらに、写真製版処理と異方性エッ
チング処理を施すことによって、第３の層間絶縁膜１２
を貫通し第１の導電体プラグ８の表面に至る第２の接続
口１３（開口）をする。この場合、開口位置にずれが生
じても、第１の配線層１０はシリコン窒化膜（１２１）
により被覆されているので露出しない。
【００６１】このように、第１の配線層１０によって生
じる段差を利用して自己整合的に接続口を開口する場合
には、接続口を異方性エッチングによって開口する際の
寸法や形状の制御性の観点から、第３の層間絶縁膜１２
として、シリコン窒化膜１２１上に少なくともＰ（リ
ン）を含有するシリコン酸化膜１２２を用いることが有
効である。続いて、ウェーハ１ａ表面を希フッ酸溶液あ
るいは希過酸化水素溶液にさらして第２の接続口１３の
底部に露出する第１の導電体プラグ８表面の自然酸化膜
を除去する。
【００６２】次に、図２を参照して、第２の導電体プラ
グ１４を形成するための導電膜を形成し、第３の層間絶
縁膜１２上の導電体膜を除去して、第２の接続口１３を
埋め込んだ第２の導電体プラグ１４（接続導体）を形成
する。これによって、第２の導電体プラグ１４は第１の
導電体プラグ８と電気的につながり、図２に示す断面構
造の半導体集積回路装置を得る。
【００６３】以上説明したように、本実施の形態によれ
ば、第１の層間絶縁膜５の表面と第１の導電体プラグ８
の表面とは段差無く平坦に形成されているため、第１の
層間絶縁膜５の表面に第１の配線層１０を異方性エッチ
ングによって形成した際のエッチング残渣が残らない。
したがって、写真製版時の重ね合わせズレによって第１
の配線層１０が第１の接続口６の上部に形成されても、
第２の導電体プラグ１４が第１の配線層１０と電気的に
短絡する不良は生じない。これにより、より配線間隔を
小さく設計することが可能となり、電気的な不良を発生
すること無く半導体集積回路装置の微細化を実現するこ
とが可能である。
【００６４】さらに本実施の形態によれば、導電体膜７
をエッチバック処理した際に層間絶縁膜５表面に形成さ
れる表面改質層７７をＣＭＰ法によって除去するため
に、層間絶縁膜の絶縁特性の劣化という問題が発生しな
い。また、配線間の電気的な短絡不良の発生もない。さ
らに、上層にＣＶＤ法によって成膜を行なうに際して膜
厚のばらつきや再現性の劣化という不安定性が生じるこ
と無く、安定して成膜を行なうことが可能である。した
がって、半導体装置の製造歩留りの向上、或いは製品の
電気特性の安定化、製造コストの低減が可能となる。
【００６５】実施の形態３．図１１〜図１３は、本発明
の実施の形態３による半導体集積回路装置の製造方法を
製造フローにしたがって示す断面構造図である。この実
施の形態は、先に説明した実施の形態１及び２を、半導
体記憶装置の製造に応用した例を示すものである。図１
１を参照して、半導体基板１の図示左半部の第１の領域
にメモリアレイ部を、右半部の第２の領域にロジック回
路部を形成する。先ず、この半導体基板１上に、素子分
離用酸化膜２、トランジスタのゲート電極３、ソース・
ドレイン領域４を形成する。次に、ゲート電極３を覆っ
て第１の層間絶縁膜５を形成する。
【００６６】次に、少なくともメモリセル部において、
層間絶縁膜５を貫通しソース・ドレイン領域４に至る第
１の接続口６（開口）を形成する。接続口６内部には第
１の導電体プラグ８を形成する。導電体プラグ８は異方
性エッチングによるエッチバック処理によって、第１の
層間絶縁膜５表面にはエッチング残渣が残らないように
形成されており、その表面が絶縁膜５表面から落ち込ん
だ形状になっている。
【００６７】次に、図１２を参照して、第１の層間絶縁
膜５表面をＣＭＰ法によって数100Å〜数1000Å研磨
し、第１の層間絶縁膜５表面と第１の導電体プラグ８の
表面の高さが実質的に同一平面になるように平坦化す
る。このときＣＭＰによる研磨膜厚が小さいために、ゲ
ート電極３や第１の導電体プラグ８の密集したメモリア
レイ部とロジック回路部での研磨膜厚の差も小さく、し
たがって従来例（図２３）の様な段差（H）が生じるこ
とがない。
【００６８】次に、図１３を参照して、第１の層間絶縁
膜５の表面と第１の導電体プラグ８の表面に、第２の層
間絶縁膜９を薄く形成する（図面の簡略のために図示は
省略、図７の符号９参照）。続いて第１の配線層形成用
の導電体膜を成膜し、写真製版処理と異方性エッチング
処理を行なうことによって第１の配線層１０（配線パタ
ーン）を形成する。さらに第１の配線層１０を覆って全
面に第３の層間絶縁膜１２を形成する。
【００６９】この第３の層間絶縁膜１２と第２の層間絶
縁膜９を貫いて第２の接続口１３を形成し、この第３の
層間絶縁膜１２の上には第２の接続口１３の内部を充填
するように第２の導電体プラグ１４を形成する。第２の
導電体プラグ１４は、第１の導電体プラグ８と電気的に
接続しており、第３の絶縁膜１２の上で拡大された径を
有している。
【００７０】このようにして形成された半導体集積回路
装置は、半導体記憶装置を構成するものであり、メモリ
セル部においてゲート３及びソース・ドレイン領域など
により形成されるトランジスタはメモリセル用のトラン
ジスタとなり、ゲート電極３はワード線となり、第１の
配線層（配線パターン）１０はビット線となり、第２の
導電体プラグ１４は半導体記憶装置の電荷蓄積用の電
極、いわゆるストレージノードとしての作用を有する。
【００７１】以上のように形成された第１の層間絶縁膜
５の表面は、第１の導電体プラグ８を異方性エッチング
により形成する際に表面に改質層（図示せず）が形成さ
れるが、ＣＭＰ処理によて表面の数100Å〜数1000Å分
は研磨除去される。したがって本実施の形態による半導
体集積回路装置の製造方法によると、第１の層間絶縁膜
５上に第２の層間絶縁膜９（図示せず。実施の形態２の
図７を参照。）をＣＶＤ法により形成するに際して、膜
厚のばらつきなどの成膜特性の不安定の問題は発生しな
い。
【００７２】また、第１の層間絶縁膜５と第１の導電体
プラグ８の表面は段差無く平坦に形成されているため、
第１の層間絶縁膜５の表面、特に導電体プラグ８を覆う
部分の表面には、第１の配線層１０を異方性エッチング
によって形成した際のエッチング残渣が残っていない。
したがって、写真製版時の重ね合わせズレによって第１
の配線層１０が第１の接続口６の上部に形成されても、
第２の導電体プラグ１４が第１の配線層１０と電気的に
短絡する不良は生じない。したがって、より配線間隔を
小さく設計することが可能となり、電気的な不良を発生
すること無く半導体集積回路装置の微細化を実現するこ
とが可能である。
【００７３】また、第１の層間絶縁膜５の表面をＣＭＰ
処理によって研磨することによって第１の導電体プラグ
８の落ち込みを解消する際に、メモリアレイ部とロジッ
ク回路部との間に段差がほとんど発生せず、第１の配線
層１０を精度よく写真製版処理によって形成することが
できるという利点がある。
【００７４】図１４は、この実施の形態における半導体
記憶装置の他の構造例を示す断面図である。図１４にお
いて、第２の接続口１３は、第３の絶縁膜１２の中で第
１の配線層１０の上にまで広がる拡大した径を有してい
る。この第２の接続口１３の内面にそって第２の導電体
プラグ１４が筒状に形成されている。その内面には誘電
体膜１４が形成され、さらにその内面から第３の絶縁膜
１６の上にまで延在するように上部電極１６が形成され
ている。第２の導電体プラグ１４は下部電極としてスト
レージノードとなり、上部電極１６はセルプレートとな
り、誘電体膜１５を挟んでメモリセル部の容量を形成し
ている。その他の構造は図１３と同様であるから、重複
説明は省略する。半導体記憶装置の容量をこのように形
成することにより、図１３の場合と比較して大きな容量
を確保しながら高さの増大を押さえることができる。こ
の場合においても、図１１〜図１３の例について説明し
たのと同様の効果がある。
【００７５】なお、以上の各実施の形態において、第１
の絶縁膜５を半導体基板１の上に形成するとして説明し
た。しかし、これは狭い意味の半導体基板だけを意味し
ない。第１の絶縁膜５をその上に形成するための下地部
材としての意味であり、特に限定されるものではない。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
層間絶縁膜の表面と導電体プラグの表面とは段差無く平
坦に形成されているため、層間絶縁膜の表面に配線層を
異方性エッチングによって形成した際のエッチング残渣
が残らない。したがって、写真製版時の重ね合わせズレ
によって配線層が接続口の上部に形成されても、導電体
プラグが配線層１０と電気的に短絡する不良は生じな
い。これにより、より配線間隔を小さく設計することが
可能となり、電気的な不良を発生すること無く半導体集
積回路装置の微細化を実現することが可能である。
【００７７】さらに本発明によれば、導電体膜をエッチ
バック処理した際に層間絶縁膜表面に形成される表面改
質層をＣＭＰ法によって除去するために、層間絶縁膜の
絶縁特性の劣化という問題が発生しない。また、配線間
の電気的な短絡不良の発生もない。さらに、上層にＣＶ
Ｄ法によって成膜を行なうに際して膜厚のばらつきや再
現性の劣化という不安定性が生じること無く、安定して
成膜を行なうことが可能である。したがって、半導体装
置の製造歩留りの向上、或いは製品の電気特性の安定
化、製造コストの低減が可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置の断面構造図。
【図２】 この発明の実施の形態１による他の半導体集
積回路装置の断面構造図。
【図３】 この発明の実施の形態２による半導体集積回
路装置の製造フローを示す断面構造図。
【図４】 この発明の実施の形態２による半導体集積回
路装置の製造フローを示す断面構造図。
【図５】 この発明の実施の形態２による半導体集積回
路装置の製造フローを示す断面構造図。
【図６】 この発明の実施の形態２による半導体集積回
路装置の製造フローを示す断面構造図。
【図７】 この発明の実施の形態２による半導体集積回
路装置の製造フローを示す断面構造図。
【図８】 この発明の実施の形態２による半導体集積回
路装置の製造フローを示す断面構造図。
【図９】 この発明の実施の形態２による他の半導体集
積回路装置の製造フローを示す断面構造図。
【図１０】 この発明の実施の形態２による他の半導体
集積回路装置の製造フローを示す断面構造図。
【図１１】 この発明の実施の形態３による半導体集積
回路装置の製造フローを示す断面構造図。
【図１２】 この発明の実施の形態３による半導体集積
回路装置の製造フローを示す断面構造図。
【図１３】 この発明の実施の形態３による半導体集積
回路装置の製造フローを示す断面構造図。
【図１４】 この発明の実施の形態３による他の半導体
集積回路装置の構造を示す断面構造図。
【図１５】 従来の半導体集積回路装置の製造フローを
工程にそって示した断面構造図。
【図１６】 従来の半導体集積回路装置の製造フローを
工程にそって示した断面構造図。
【図１７】 従来の半導体集積回路装置の製造フローを
工程にそって示した断面構造図。
【図１８】 従来の半導体集積回路装置の製造フローを
工程にそって示した断面構造図。
【図１９】 従来の半導体集積回路装置の製造フローを
工程にそって示した断面構造図。
【図２０】 従来の半導体集積回路装置の製造フローを
工程にそって示した断面構造図。
【図２１】 従来の半導体集積回路装置の問題点を説明
するための断構造面図。
【図２２】 従来の半導体集積回路装置の問題点を説明
するための断構造面図。
【図２３】 従来の半導体集積回路装置の問題点を説明
するための断構造面図。
【符号の説明】
１ 半導体基板、 ２ 素子分離酸化膜、 ３ ゲート
電極、 ４ ソース・ドレイン領域、 ５ 第１の絶縁
膜、 ６ 第１の接続口（開口）、 ７ 導電体膜、
８ 第１の導電体プラグ、 ９ 第２の絶縁膜、 １０
第１の配線層（配線パターン）、 １２ 第３の絶縁
膜、 １３ 第２の接続口（開口）、１４ 第２の導電
体プラグ（接続導電体）５５ 改質層、 ７７ 導電体
膜残渣。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩崎 正修 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に形成され表面が平坦化
    された第１の絶縁膜と、この第１の絶縁膜に設けられた
    開口を埋めて形成されこの第１の絶縁膜の表面と同一の
    高さの表面を有する導電体プラグと、上記第１の絶縁膜
    と導電体プラグとの表面に形成された第２の絶縁膜と、
    この第２の絶縁膜の表面に形成された配線パターンと、
    上記第２の絶縁膜の表面に上記配線パターンを覆うよう
    に形成された第３の絶縁膜と、上記第３の絶縁膜と第２
    の絶縁膜とを貫く開口を埋めるように形成され上記導電
    体プラグと電気的に接続する接続導電体を備えたことを
    特徴とする半導体装置。
  2. 【請求項２】 上記接続導電体が上記第３の絶縁膜の上
    で拡大された径を有し、電荷蓄積用電極として形成され
    たことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 半導体基板の上の第１の領域と第２の領
    域とに連続して同じ高さに形成され少なくとも上記第１
    の領域においてその表面が平坦化された第１の絶縁膜
    と、少なくとも上記第１の領域において上記第１の絶縁
    膜に設けられた開口を埋めて形成され上記第１の絶縁膜
    の表面と同一の高さの表面を有する複数の導電体プラグ
    と、上記第１の領域と第２の領域とに連続して上記第１
    の絶縁膜と導電体プラグとの表面に形成された第２の絶
    縁膜と、少なくとも上記第１の領域において上記第２の
    絶縁膜の表面に形成された配線パターンと、上記第２の
    絶縁膜の表面に上記配線パターンを覆うように形成され
    た第３の絶縁膜と、少なくとも上記第１の領域において
    上記第３の絶縁膜と第２の絶縁膜とを貫く開口を埋める
    ように形成され上記導電体プラグと電気的に接続する接
    続導電体を備えたことを特徴とする半導体装置。
  4. 【請求項４】 上記第１の領域をメモリアレイ部とし、
    上記第２の領域をロジック回路部とし、上記接続導電体
    が上記第３の絶縁膜の上で拡大された径を有し、電荷蓄
    積用電極として形成されたことを特徴とする請求項３に
    記載の半導体装置。
  5. 【請求項５】 上記第１の絶縁膜として少なくとも燐を
    含有するシリコン酸化膜を用いたことを特徴とする請求
    項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 上記導電体膜として多結晶シリコン又は
    アモルファスシリコンを用いたことを特徴とする請求項
    １〜５のいずれかに記載の半導体装置。
  7. 【請求項７】 半導体基板の上に第１の絶縁膜を形成し
    この絶縁膜に開口を形成する工程と、上記第１の絶縁膜
    の上に上記開口を埋めるように導電体膜を形成する工程
    と、上記第１の絶縁膜の上の導電体膜を化学的エッチン
    グにより除去し上記開口を埋めた導電体膜により導電体
    プラグを形成する工程と、導電体膜が除去された少なく
    とも上記第１の絶縁膜の表面を化学機械的研磨により研
    磨して上記導電体プラグの表面と同一の平坦な表面を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  8. 【請求項８】 上記導電体プラグが形成された上記絶縁
    膜の上に第２の絶縁膜を形成する工程と、この第２の絶
    縁膜の上に配線パターンを形成する工程と、上記第２の
    絶縁膜の上に上記配線パターンを覆うように第３の絶縁
    膜を形成する工程と、上記第３の絶縁膜と上記第２の絶
    縁膜を貫き上記導電体プラグに至る開口を形成しこの開
    口に上記導電体プラグと電気的に接続する接続導電体を
    形成する工程とを含むことを特徴とする請求項７に記載
    の半導体装置の製造方法。
  9. 【請求項９】 上記第１の絶縁膜を少なくとも燐を含有
    するシリコン酸化膜により形成することを特徴とする請
    求項７又は８に記載の半導体装置の製造方法。
  10. 【請求項１０】 上記導電体膜を多結晶シリコン又はア
    モルファスシリコンにより形成することを特徴とする請
    求項７〜９のいずれかに記載の半導体装置の製造方法。
  11. 【請求項１１】 請求項７〜１０のいずれかに記載の製
    造方法により製造されたことを特徴とする半導体装置。
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