TW407343B - A semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof - Google Patents

A semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof Download PDF

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TW407343B
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film
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conductive
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Yoshifumi Takata
Hiroyuki Chibahara
Masanobu Iwasaki
Yuichi Sakai
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Mitsubishi Electric Corp
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Description

__mus ____ 五、發明說明（1) 〔發明所屬的技術領域〕 本發明係關於一種半導體裝置及其製造方法，更具體 而言，係關於一種在形成於半導體基板上之絕緣膜形成開 口 ’並在開口内部填充導電體以形成電極的半導體積體電 路裝置及其製造方法者。 〔以往之技術〕 隨著半導體積體電路之高度積體化，内部配線之線寬 或連接口之尺寸也縮小，為了以照相製版技術形成精度優 異之微細光阻圖案’實施層間絕緣膜表面之段差之平坦化 ，同時在具有小開口直徑之連接口之内部填充導電體以形 成金屬栓塞（plug)等之工夫。 在形成於層間絕緣膜之連接口内部填充導電體之方法 ，以往就廣泛使用在將導電體形成於晶圓全面之後以各向 異性（on iso tropic)蝕刻法回蝕刻（etch back)之方法。茲 將該製造方法使用第15圖至第19圖說明之。 首先’參照第15圖，在半導鱧基板1上，形成元件分 離用氧化膜2，電晶體之閉極電極3及源極汲極領域4，以及 第1層間絕緣膜5。 在第1層間絕緣膜5形成貫穿於源極，汲極領域4的第J 連接口 6。第1層間絕緣膜5將電晶體之閘極電極3間，予以 電氣絕緣同時也具有將晶圓表面之段差平坦化的作用。亦 即，在形成第1連接口或在第1層間絕緣膜5上形成第1配線 層（後述）時，為了以照相製版處理以優異晶度形成光阻圖 案’以第1層間絕緣膜5將晶圓表面平坦化以確保充分之
C:\ProgramFiles\Patent\310065.ptd 第 4 頁 46T34 五、發明說明（2) 焦點深度為極重要。 然後，參照第1 6圖，將填右认^ ± 電體膜（未予圖示）形成於全面。先第1連接口 6之内部的導 之連接口 6之内部無孔洞地填補導雷了在具有微細開口直徑 導電趙膜之材料大都使用多填晶補/二體’-般使用CVD法。 =mi =合物。之後，在全面施加各向 Γ ΐ二間絕緣膜5之表面上的導電體膜。 考慮導電體膜之膜厚均句電體栓九8。此時， 句性。-般施加蝕刻處理超處理之晶圓面内之均 間絕緣膜5表面上不殘留導電趙導膜電體膜以上，以使第1層 姓刻處以充分時，如第16圖所*，導電體膜之 分（餘刻殘渔）77殘留在晶圓表面，而在其上面形成第μ 線層（後述）時會發生因配線間之電氣短路所造成之不良。 所以，一般係施行蝕刻處理超過成膜之膜厚以上，如第17 圖所示，施行回複蝕刻處理使蝕刻殘渣不會留在晶圓“之 表面。 如此，將形成於層間絕緣膜5表面的導電體膜藉以各 向異性钱刻處理施加回姓刻而在連接口 6内部形成導電趙 栓塞8之以往方法’係為了施加回钱刻處理使姓刻殘潰不 會發生在晶圓la表面’而做成之第！導電體栓塞8之表面係 如第17圖之記號D所示，形成比第1層間絕緣膜5之表面通 常凹下約數100 1至數lOOOi之形狀。 之後，參照第1 8圖’覆蓋第1層間絕緣膜5與第1導電
五，發明說明（3) 體插頭8之表面形成薄第2層間絕緣膜9之後，形成第1配線 層1 0。·第2層間絕緣膜9係藉由蝕刻處理形成第1配線層i 〇 時’具有從餘刻氣體保護導電體栓塞表面之作用。 又’為了得到半導體積體_電路裝置之高度積體化，近 幾年來’與第1配線層1 〇之間隔之縮小之同時，第i配線層 10與第1連接口6之間隔也變小’而在照相製版時發生重疊 偏離時’第1配線層10之一部分有形成重疊於第1導電艎插 頭8之上部之情形。在此種情形時，第1層間絕緣膜9係也 具有防止不能成為電氣短路之第1配線層與第1導電體栓 塞8間的電氣式短路。 然而，第1導電體栓塞8表面之凹下（D)有數1〇〇ι以上 時，在形成第2層間絕緣膜9後，也在導電體栓塞8上產生 大約相同程度之凹下，而將發生以蝕刻形成第1配線層1〇 時之殘渣11掉落在凹下部分之情形。 以下’參照第1 9圖，蝕刻該第1配線層丨〇時發生於第 1連Ίν3部的殘渣11 ’於同㈣貫穿第3層間絕緣膜 12達到第1導電體栓塞8之表面的第2連接口 13之内部以第2 導電體栓塞頭14予以填充時，將發生第i配線層1〇^第2 電體栓塞14之電氣短路等缺陷。 〔發明欲解決之課題〕 第20圖及第21圖係表示用以說明此種以往之 體電路裝置之問題點的圖示；第2〇圖係藉由照相製版處理 與各向異性蝕刻形成第1配綠層1〇後之狀態的平面 21圖係表不第20圖A-A剖面的剖面構造圖。這路
C:\Program Files\Patent\310065. ptd
4073M 五、發明說明（4) 於第18圖所示之製程者。 第1配線層1 〇原來應該作成如配線1 〇，惟在配線1 Ob或 配線10c，配線層之一部分係形成於導電體栓塞8之表面凹 下部分，因此沿著凹下部分之段落差留下蝕刻殘渣11。所 以，蝕刻殘渣11即藉由第2層間絕緣膜與第1導電體栓塞8 形成絕緣，惟殘渣11與第1配線層1 〇則電氣導通。 因此，如第19圖所示，形成第2導電體栓塞14時’將 因為蝕刻殘渣11之作用在第1導電體栓塞8及第2導電體栓 塞14與第1配線層1〇之間形成電氣短路而產生不良。 又，在深蝕刻處理導電體膜7時，藉一般所使用之含 氟的蝕刻氣體’如第16圖至第19圖所示，由於在第1層間 絕緣膜5之表面形成改質層5 5，因此使層間絕緣膜5之電氣 絕緣特性劣化’而在層間絕緣膜5表面形成直接配線層時 ’有產生配線間之電氣短路等不良的情形。 又’經回钱刻處理後，於第1層間絕緣膜5上以CVD法 形成第2層間絕緣膜9時’不形成均勻之膜層，有劣化晶圓 面内之膜厚均勻性的情形。膜厚均勻性之劣化導致半導體 裝置之製造良品率的劣化，或是對製品之電氣特性產生大 偏差等之問題點》 在由此種以往之各向異性蝕刻形成導電體栓塞的方法 中’減低回蝕刻時之過量蝕刻將導致蝕刻殘渣，另一方面 增大過量#刻則使導電體栓塞8之凹下增長，而有在後續 之製程中導致配線與導電體栓塞之短路不良等問題。 第2 2圖係用以說明因應此種問題的以往之其他製造方
4G7o*. 五、發明說明（5) 法的圖示。參照第22圊，該以往之方法，係藉由CMp法（化 學機械研磨法）研磨並僅將層間絕緣膜5上之導電趙膜除 去’俾在連接口6内部形成導電體栓塞8的方法。但是，使 用導電體研磨用研磨劑（泥漿）實行導電體之研磨時必須事 先以使用絕緣膜用之研磨劑的CMP法大約完全地層間絕緣 膜5之表面平坦化。這是因為即使具有可充分確保照相製 版時之焦點深度之平坦性，若在層間絕緣臈5之表面有少 許之凹凸’則使用導電體研膜劑（泥漿）時將在段落差之凹 部產生導電體膜之殘渣之緣故。 此乃起因於一般使用於導電體研磨之研磨劑，研磨層 間絕緣膜（矽氧化膜）5之研磨速度比研磨導電體之研磨速 率極小而不容易研磨層間絕緣膜之事實。於層間絕緣膜5 上之殘漁在後續之製程成為配線層間的短路不良之原因， 因此’使用導電體研磨用之研磨劑以CMP法研磨以除去導 電體而形成導電體栓塞時，以CMP法事先將層間絕緣膜平 坦化為不可欠缺之步驟。 參照第23圖，說明由CMP法事先將第1層間絕緣膜5平 坦化時的問題’在PRAM或SRAM等之半導體記憶裝置中，在 形成記憶元件的記憶體陣列部極密集地形成閘極電極配線 3’而在控制此等記憶元件的邏輯演算電路部（邏輯電路部） 卻較疏。所以用CMP法將第1層間絕緣膜5平坦化時，在閘 極電極3之較疏之邏輯電路部，此閘極電極3之密集的記憶 體陣列部容易進行研磨，而在研磨後之第1層間絕緣膜5之 表面高度產生段差（Η )，在後續製程藉照相製版將第1配線
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層开> 成在其上面時，只由於該宾疮 Μ筠夕、,、+ ! 、 间度差（H )即發生散焦，使 取程之格度（tolerance)劣化。v ^ . L ^ a „ ^ A 又，該方法將隨著CMP研磨 开製程變複雜，而有必要事先將層間絕緣膜5 :土為多出研磨分量之厚度，而有導致上昇製造成 題點。 另一方面，使用相同之研磨劑同時研磨導電體膜與層 Β絕緣膜之方法，揭示在日本特開平9_1 86237號公報但 是’因各該研磨速度依導電體膜或層間絕緣膜之材料而有 稍許之不同，有導電體膜之殘渣留在晶圓表面之情形，又 ，為了避免留下殘渣，必須事先以某些方法充分將層間絕 緣膜之表面平坦化’卻在再現性或製造成本之觀點上有問 題。又’由於為了施行絕緣膜iCMp加工，而必須事先將 層間絕緣膜加厚，因此必須以各向異性蝕刻形成深連接口 之開口’而有尺寸控制性困難或提高製造成本等問題點。 本發明為解決如上述之以往的半導體積體電路裝置及 其製造方法的問題而創作者，而提供，種配線層與導電體 栓塞不會短路的半導體裝置及其製造方法。 本發明也提供一種可設計更小配線間隔，又可促進微 細化的半導體裝置及其製造方法。 為此，本發明提供一種半導體之製造方法’於層間絕 緣膜開設連接口之後，於晶圓全面形成導電體膜’並以各 向異性蝕刻而於連接口内部形成導電體检塞之後’僅將自 導電體插頭之層間絕緣膜表面之凹下分量以CMP法研磨層 間絕緣膜的半導體裝置之製造方法。
---407ai3 __ 五、發明說明（7) " ~ --- 〔解決問題所用之手段〕 本發明之半導體裝置之特徵為具備：形成於半導體基 ^上之表面被平坦化的第1絕緣膜，及填充設於該第丨絕緣 ，之開口所形成且具有與該第丨絕緣膜之表面相同高度之 =面的導電栓塞，及形成為上述第丨絕緣膜之表面的第2絕 、膜，及形成於該第2絕緣膜之表面的配線圖案，及形成 於上述第2絕緣膜之表面而成為覆蓋上述配線圖案的第3絕 緣膜，及形成填補貫穿上述第3絕緣膜與第2絕緣膜之開口 且與上述導電體栓塞電氣地連接的連接導電體者。 本發明之半導體裝置，係上述連接導電體具有在上述 第3絕緣膜上被擴大之直徑，形成作為電荷儲存用電極 其特徵者。 ’ 本發明之半導體裝置，其特徵為具備：連接於半導體 基板上之第1領域與第2領域並形成於相同高度，至少在上 述第1領域中之表面被平坦化的第丨絕緣膜，及至少上述第 1領域中填充設於上述第1絕緣膜之開口所形成且具有與上 述第1絕緣膜之表面相同高度之表面的複數導電體栓塞， 及連續於上述第1領域與第2領域且形成於至少上述第丨絕 緣膜之表面的第2絕緣膜，及至少在上述第1領域中形成於 上述第2絕緣膜之表面的配線圖案，及形成於上述第2絕緣 膜之表面成為覆蓋上述配線圖案的的第3絕緣膜，及至少 在上述第1領域中形成填充貫穿上述第3絕緣膜與第2絕緣 膜之開口且電氣連接上述導電體栓塞的連接導電體者。’ 本發明之半導體裝置，係將上述第1領域作為記憶體
C:\Program Files\Patent\310065. ptd 第 10 頁 407343 五 發明說明（8) -------— — 陣列部，而將上述第2領域作為 體在上述第3絕緣膜上具有擴大路。卩；上述連接導電 存用電極，為其特徵者。、 夏徑，形成作為電荷儲 本發明之半導體裝置，係作 少含有磷之矽氧化膜，為其特徵者。述第1絕緣膜使用至 本發明之半導體裝置，係 矽或非晶質矽，為其特徵者。馮上述導電體膜使用多晶 本發明的半導體裝置之製 半導體基板上形成第丨絕緣膜，法’、特徵為包括：於 製程，及上述第卜絕緣膜上形成導緣膜形成開口的 的製程，及以化學姓刻除去上成述導第填充上述開。 並以填充上述開口之導電體臈形 上之導電體膜 以化學機械式研磨法研磨以除去巧=检塞的製程，及 絕緣膜之表面而形成與上述導電 ^至少上述第1 表面的製程者。 导電體栓塞之表面相同之平坦 本發明的半導體裝置之製造方法， 上述導電體栓塞之上述第1絕緣膜 括·於形成有 程，及於該第2锅绫眩成第2⑧緣膜的製 ζ 第絕緣膜上形成配線圖案的製程，及於 第2絕緣膜膜上形成第3絕緣膜覆蓋上述配及於上此 及形成貫穿上述第3絕緣膜與上述第 膜體 栓塞之開σ，並於開口形成與上述導 ： 連接導電體的製程，為其特徵者。 電氧連接之 本發明的半導體裝置之製造方法，係、以 石夕氧化膜形成上述第1絕緣膜，為其特徵者。 含有碼
407343 五、發明說明（9) 係以多晶碎或非晶 係介經記載於上述 本發明的半導體裝置之製造方法 質矽形成上述導電體膜，為其特徵者 本發明的半導體裝置之製造方法 之任一製造方法所製造’為其特徵者 〔發明之實施形態〕 以下，參照圖示，說明本發明之實施形態。圖中， 同記號係分別表示相同或相當部分。 第1圖及第2圖為分別表示依本實施形態i的半 體電路裝置之剖面構造的圖示。 〒膝積 首先說明第1圖之構造。在表示於第丨圖的半 電路裝置中，i係為半導體基板，2係元件分：：積: 電晶體之閘極電極，4係電晶體之源極，汲極=膜，3係 於半導艘基板1上的第1層間絕緣膜，6係貫穿第丨^5係形成 膜5至電晶體之源極，汲極領域4的第丨連接口 . 8 3絕緣 成於連接口6内部的第1導電體栓塞。 ，係表示形 9係第2層間絕緣膜，丨0係形成於第2層間 的配線圖案（以下也稱為以配線層），12係絕：膜9上 絕緣膜9上成為覆蓋配線圖案！◦的第3層間絕緣成^2層間 穿第3層間絕緣膜12至第i導電體插頭8之表宽'3係貫 (開口），U係表示形成於第2連接口 13的第2導第3連接口 作為第1層間絕緣膜5，一般使用矽氧化膜。栓塞。 用將爛（P)等雜質含於膜中的石夕氧化膜之情形。，，有使 用於石夕氧化膜上憂層含有此等之雜質之矽氧化或疋，使 之情形。對於第2或第3層間絕緣膜912，=叠層膜 1之用石夕氧化
五 '發明說明（10) 膜，或將硼（B)或磷（P)等雜質含於膜中的矽氧化膜。 作為導電體栓塞8或導電體栓塞14之材料，使用例如 多晶石夕或非晶質石夕，或含有與源極，沒極領域4相同型之 雜質的多晶矽或是非晶質矽，或W，Ti，Tin, Pt等之高融點 金屬材料，或WSi，TiSi，PtSi等之高融點金屬矽化物等。 以下，說明第2圖的半導體積體電路裝置之構造。 表示於第2圖之半導體積體電路裝置中，12係第3層間 絕緣膜’以矽氧化膜1 2 1與矽氧化膜1 2 2之疊層膜所形成。 在矽氧化膜122使用將硼（B)或磷（P)等之雜質含於膜中的 矽氧化膜。 13係貫穿第3層間絕緣膜12並至第1導電體栓塞8之表 面的第2連接口（開口），即使在開口位置產生偏位，第1配 線層10也被矽氧化膜121加以覆蓋而不會露出。14係表示 形成於第2連接口 13的第2導電體栓塞。 因其他之構成係與第1圖同樣，故省略重複之說明。 依表示於第1圖及第2圖之實施形態的半導體積體電 路裝置之構造的特徵。係將第1導電體栓塞8表面與第1層 間絕緣膜5表面之高度整平。亦即，沒有在以往技術成為 問題的導電體栓塞8之表面的凹下。 如此，依照本實施形態，由於第1層間絕緣膜5與第1 導電體栓塞8之表面無段階差平坦地形成，因此，在第1層 間絕緣膜5之表面，特別是在覆蓋導電體栓塞8之部分的表 面，不會留下由各向異性蝕刻形成第1配線層1 〇時之蝕刻 殘逢。
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因此，即使由於照相製版時之重疊偏差而使第i配線 層10形成在第1連接口 6之上部，也不會產生第1導電體栓 塞14與第1配線層1〇之電氣式短路的不良。 因此’成為可將配線間隔設計成更小，可實現不會發 生電氣不良的半導體積體電路裝置之微細化。 並且，在該實施形態中，將第丨層間絕緣膜5之表面與 第1導電體插頭8之表面實質上形成相同高度，或予以平坦 化者，乃指蝕刻殘渣不會留在第i導電體栓塞8之表面的凹 下之位準的平坦化。理想上可成為完全之相同平面，惟若 即使有約數1 0 i之凹下也不會成問題。 〔實施形態2〕 以下就本發明之實施形態2，說明加工則表示於第1圖 或第2圖的構造之半導體積體電路裝置的製造方法。 首先，第3圖至第8圖係依製程表示將第j圖之半導體 積體電路裝置之製造方法的圖示。 參照第3圖，於半導體基板1之表面，形成元件之分離 用氧化膜2，電晶趙之閘極電極3及源極，沒極領域以及 第1層間絕緣膜5。以下’將半導鱧基板1或於其上面實行 各種之處理與形成者總稱為晶圓1 a。 作為第1層間絕緣膜5 —般使用矽氧化膜。為了無空洞 (void free)地填充鄰接之兩個閘極電極3間，有使^將硼 (B)或填（P)等之雜質含於膜中的矽氧化臈之情形或是使 用將含有此種雜質的石夕氧化膜及石夕氧化膜的疊^膜的情形 〇
C:\ProgramFiles\Patent\310065.ptd 第 14 頁 407343 五 '發明說明（12) 特別是，利用由閘極電極3所產生的段階差而於鄰接 之閘極電極3間自匹配地開設連接口（後述）時’由於以各 向異性#刻開設連接口時之尺寸或形狀的控制性之觀點， 有於矽氧化膜上使用至少含有磷（P)的矽氧化膜之情形較 多。 為了改善晶圓la表面之平坦性，一般實行約800 c〜 8 5 0 °C之熱處理。又，由施行照相製版處理與各向異性餘 刻處理，於第1層間絕緣膜5形成貫穿電晶艘之源極’汲極 領域4的第1連接口 6(開口）。然後’將晶圓la 一旦曝在稀 氟酸溶液’除去連接口 6底部的矽氧化膜。 然後，參照第4圖，在第1層間絕緣膜5之表面與連接 口6之内部藉由CVD法等形成用以形成導電體插碩（後述）的 導電體膜7。 作為導電體膜7之材料，可使用例如多晶石夕，非晶質 矽，或含有與源極，汲極領域4同塑之雜質的多晶矽^ β 非晶質矽，或是W，Ti，TiN，Pt等之高融點金屬材料，咬= ，TiSi，PtSi等之高融點金屬矽化物等。 -Si 導電體膜7係以與速接口 6之半徑相同程度以上文 形成，以使連接口 6之内部不會形成空洞。欲將犋厚艰度 必需以上厚度時，考量膜厚偏差而有必要將其後之回^成 處理時之過量蝕刻時間增長，因此，將使導電趲板塞刻 口變大。故，導電體膜7為使連接口内部不會產生空之凹 在必需膜厚以上儘量形成薄。 以下，參照第5圖，對於晶圓la實行使用^4，Sf
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五、發明說明（13) ’Cl2 ’S1CI4 ’等之含有氟或氣之蝕刻氣體的各向異性蝕 亥J理以除去第1層間絕緣嫉5表面的導電體膜87，而於 連接口6内部形成第1導電體栓塞8。 曰此時考量導電體膜7之膜厚均勻性或回蝕刻處理的 曰曰:=内之均勻性，—般係施行蝕刻處理第丨導電體膜 各^ 丁进^上’而使第1層間絕緣膜5表面段階差部也不 會留下導電體膜7。 層門：5膜二般而言第1導電體栓塞8之表面係形成比第1 面凹下約1〇°A〜數1〇°〇A之形狀。同時 面改質層55，、使C以含有敗之蝕刻氣體形成有表 便電乳之絕緣特性降低。 CMP法研磨$ 、第6圖，使用矽氧化膜研磨用之研磨劑以 質層55之同時，導，而除去形成於表面之改 表面之高度整平。頭8表面與第1層間絕緣膜5 有勝皙-g外 作為石夕氧化膜研磨用之研磨材，例如含 由將第1屠p卩/夕者，或含有氧化鈽等者較理想。如此，藉 *降I 4 /你緣膜5之表面研磨約數100左〜數100 以 4除產生在與第1導電體插頭8之表面之間的凹下。 ’將第1層間絕緣膜5之表面與第1導電體检塞8之 $ β a上形成相同高度，或成為平坦者，乃意味著蝕刻 殘；查會留在第1導電體栓塞8之表面的凹下的程度之平坦 ，。理想為完全相同平面，惟即 4 下也 有問題。 一 依CMP法之研磨係考量表面之凹下量的晶圓4面内之
C:\ProgramFHes\Patent\310065.ptd 第 16 頁 407343 五、發明說明（14) 偏差而即使研磨量超過實際之凹下量，也只是針對數 1 00 〜數1000互_之研磨量，因此，研磨處理之處理時間 短’製造成本之上昇也很小。 依本案發明人之實驗，可知作為導電體膜7使用多晶 石夕或非晶質石夕膜時’使用含有凝膠質狀二氧化矽的矽氧化 膜研磨用之研磨劑’以矽氧化膜之研磨速度之數％至數10 %左右的研磨速度可研磨多晶矽或非晶質矽膜。亦即，確 認即使研磨處理時間較久，也不會有第i導電體栓塞8從第 1層間絕緣膜5表面凹下或相反地成為突出之形狀，也不會 有在與第1層間絕緣膜5表面之間產生段階差之情形。 由於以CMP研磨第1層間絕緣祺5可消除導電體栓塞8之 凹下之同時可減輕層間絕緣膜5之表面段差，因此為了形 成第1配線層（後述），之後介經照相製版來形成光阻圖案 時之製程之容許裕度較廣。 以下，參照第7圖，於第1層絕緣膜5之表面與第j導電 體栓塞8之表面，形成薄薄之一層第2層間絕緣膜9，然後形 成第1配線層形成用之導電體膜，鞛以照相製版處理來形 成第1配線層1 0。 由於第1導電體栓塞8係沒有表面之凹下而平坦地形成 ’因此’當藉以各向異性蝕刻形成第1配線層J 〇時，姓刻 殘渣不會產生在導電體栓塞8之部分。 續之’覆蓋第1配線層1 0與第2層間絕緣膜9來形成第3 層間絕緣膜1 2。 作為第3層間絕緣膜12係與第1層間絕緣膜5同樣地一
407343 五、發明說明（15) '^ 般使用矽氧化膜。為了使鄰接之兩層之第1配線層丨〇間， 也使用將硼（B)或磷（P)等雜質含有於膜中的矽氧化膜。之 後，為了改善晶圓1 a表面之平坦性，一般實行約8 〇 〇〜 850 °C之熱處理。 然後，參照第8圖，以照相製版處理與各向異性钱刻 處理，形成貫通3層間絕緣膜1 2與第2層間絕緣膜9至第i導 電體栓塞8之表面的第2連接口 B(開口）。 之後’將晶圓la表面暴露在稀氟酸溶液或稀過氧化氣 溶液，以除去露出於第2連接口 13之底部的第1導電體检塞 8表面之自然氧化膜。 然後，參照第1圖，形成用以形成第2導電體栓塞14之 導電膜，除去第3層間絕緣膜12上的導電體膜，形成填充 第2連接口 13的第2導電體栓塞14(連接導體），由此，第2導 電體栓塞14係電氣連接於第1導電體栓塞8，而得到表示於 第1圖之剖面構造的半導髏積體電路裝置。 第9圖至第10圖係表示第2圖的半導體積體電路裝置之 製造方法之過程之一部分的圖示。 第2圖的半導體積體電路裝置之製造方法，與先前說 明之第1圖的半導體積體電路裝置之製造方法不同處，係 表示於第9圖之第3層間絕緣膜12的形成。 在該情形，如第9圖所示，作為第3層間絕緣膜1 2,於 矽氮化膜121上疊層形成矽氧化膜122。在矽氧化膜122也 可使用將硼（B)或鱗（P)等之雜質含於膜中的石夕氧化膜。 以下’參照第1 〇圖’為了改善晶圓1 d表面之平坦性
C:\ProgramFUes\Patent\310065.ptd 第 18 頁 407343 五、發明說明（16) 一般實行80(KC〜85(rc之熱處理。 又施加照相製版處理與各向異性蚀刻處理，形成貫 3層間絕緣膜12至第之表面的第2連接口 13(開口） 〇 此時’即使在開口位置產生偏差，第1配線層10係被 石夕氮化膜121所覆蓋而不會露出。 如此、，利用藉由第1配線層1 0所產生之段差以自動對 ，之方式連接口時，從以各向異性蝕刻連接口予以開口時 之尺寸或形狀的控制性之觀點論之，作為第3層間絕緣臈 j，在矽氮化膜121上使用至少含有磷（p)的矽氧化膜122 之後，將晶圓la表面曝露在稀氟酸溶液或稀過氧化氫 冷液，除去露出於第2連接口 13之底部的第i導電體栓塞8 表面之自然氧化膜。 以下，參照第2圖，形成用以形成第2導電體栓塞14之 導電膜，除去第3層間絕緣膜12上之導電體膜，形成填充 第2連接12, 13之第2導電體栓塞14(連接導體），由此第2 導電體栓塞14係與第1導電體栓塞8電氣連接，以得 到表示於第2圖之剖面構造的半導體積體電路裝置。 如上所述，依照本實施形態，由於第丨層間絕緣臈5之 表面與第1導電體栓塞8之表面係無段差平坦地形成，因此 ，以各向異性蝕刻形成第1配線層1 0時之蝕刻殘渣不會留 在第1層間絕緣膜5之表面。 因此’即使以照相製版時之重疊偏差使第1配線層i 〇
C:\Program Files\Patent\310065. ptd 第19頁 五、發明說明（π) 形成在第1連接i26之上部，也不會發生第2 第!配.線層10電氣短路之不良。由此 導電體栓塞4與 ^呌忐吏小，而άΓ杳M 取马可將配線間隔 议汁成更〗而了實現不會發生電氣不良的半導體藉教雷 路裝置之微細化。 w千等體積體電 依照本實施例’因以CMP法除去回餘刻處 7時形成在層間絕緣膜5表面的表面改質層， 發生層間絕緣膜之絕緣特性劣化的問題。同時因^不 生配線間之電氣短路之不良。又，於上層以cvd法 膜時不會發生膜厚偏差或再現性之劣化的不安定現^ 安定地實行成膜，因此，成為可提高半導體裝置之造 品率，或可安定化製品之電氣特性，及減低製造 义 〔實施形態3〕 第11圖至第13圖係隨著製造流程表示依本發明之實施 形態3的半導體積體電路裝置之製造方法的剖面構造圖。 該實施形態係將先前所說明之實施形態1及2表示應用於半 導體記憶裝置之製造的例子者。 ' 參照第11圖，於半導體基板1之圖示左半部之第1領域 形成記憶體陣列部，而於右半部之第2領域形成邏輯電路 部。首先，於該半導體基板1上，形成元件分離用氧化膜 2，電晶體之閘極電極3，源極汲極領域4。之後，覆蓋閘極 電極3而形成第1層間絕緣膜5。 然後，至少在記憶體格部，形成貫穿層間絕緣膜5至 源極，汲極領域4的第1連結口 6 (開口），於連接口 6内部形成 第1導電體栓塞8。導電體栓塞8係藉由以各向異性蝕刻之
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五、發明說明（18) 钱刻處理’形成成為在第1層間絕緣膜5表面不會留下餘刻 殘渣。.其表面成為從絕緣膜5表面凹下之形狀。 以下，參照第I2圖，藉由CMP法數i〇〇j_〜數1〇〇〇又研 磨第1層間絕緣膜5表面’使第1層間絕緣膜5表面與第1導 電體栓塞8之表面的高度實質上平坦化成為相同平面 。此時因CMP之研磨膜厚較小，因此，密集閘極電極3或 1導電體栓塞8之S己憶體陣列部與邏輯電路部之研磨膜厚之 差也較小，因此，不會產生如以往例（第23圖）之段階差 (Η )。 以下，參照第13圖，於第丨層間絕緣膜5之表面與第 導電體栓塞8之表面，#成薄薄之_層第2層間絕緣膜 了圖式之簡略而省略圖示，參照第7圖之記號9 〔為 形成第1配線層形成用之導電體膜， 虑 各向異性_處理形成第!配線層1〇(實二圖相案=理： 蓋第1配線層10全面地形成第3層間絕緣膜12。 覆 =穿，第3層間絕緣膜i 2與第2層間絕緣膜 接口 13，在該第3層間絕緣骐12上形成，2連 為填充第2連接口 13之内部。第？道 检塞14成 ^ ^ 第2導電體栓塞14係與第]道 栓塞8電氣式地連接，而具有在第3絕緣㈣上:大導之 :此：形成之半導體積體電路裝置係 裝置者’在記憶體格部依開極3及源極沒極領 胃^' 的電晶體係成為記憶體胞用之電晶趙，閘極電極3係成ί 字線Uord 14〇第1配線層（配線圖案）1〇係成為位元成為 Η C:\ProgramFiles\Patent\310065.ptd 第 2ΐ 頁 407343 五、發明說明（19) ---- - 第2導電體栓塞14係半導體記憶梦 ，具有作為儲存節點之作用。 '"置之電荷儲存用之電極 嗅5之表面，係在依各向異 於表面形成有改質層（未 表面之數100i〜1 0 0 0 1分 如上所形成的第1層間絕緣 性餘刻形成第1導電體栓塞8時， 予圖示），惟藉CMP處理研磨除去 量。 因此’依本實施形態的半導 法，於第1層間絕緣膜5上藉CVD法开，士贫電路裝置之製造方 予圖示，參照實施形態2之第7圖）：成第2層間絕緣膜9(未 差等之成膜㈣的不安定之問題時，不會發纟膜厚之偏 i由於第1層間絕緣膜5與第1導電體栓塞8之表面係 形成’因此，在第1層間絕緣膜5之表面，特 別是在覆蓋導電體栓塞8之部分的表面，並未留下由各向 異性蝕刻形成第1配線層1 〇時的蝕刻殘法。 因此，即使藉由照相製版時之重疊偏差使第i配線層 10开> 成在第1連接口6上部，也不會發生第2導電體栓塞14 與第1配線層10電氣式地短路之不良。 因此’成為可將配線間隔設計成為更小，可實現不會 發生電氣不良的半導體積體電路裝置之微細化。 又，具有以CMP處理來研磨第1層間絕緣膜5之表面消 除第1導電體栓塞8之凹下時，於記憶體陣列部與邏輯電路 部之間幾乎不會發生段差，藉由照相製版處理以優異精確 度可形成第1配線1 0的優點。 第14圖係表示本實施形態的半導體記憶裝置之其他構
C:\Program Files\Patent\310065. ptd 第 22 頁 五、發明說明（20) 造例的剖面圖。在第14圖中， 緣膜12中擴大至第i配線層η上m有在第3絕 之内面，第2導電體栓塞14J二二目稱=第2連接口 13 質膜15，又形成上部雷極16 在/、内面形成介 膜12上。 。 成為從其内面延伸至第3絕緣 上部ί 塞係作為下部電極成為儲存節點，而 谷。：於其他構成係與第13圖同樣，故省略重=之電 ，介經如此地形成半導體記憶裝置之電容，第1阁 情形相比較，在喊保大電容下可抑制高度之增大。圖之 之效i此時，也具有在第n圖至第13圖之例；說明者同樣 在半之各實施形態中’說明將第1絕緣膜5形成 在半導體基板1上n，此並不是指狹窄意 基板。乃是指將第1絕緣膜5作為形成在其上 件之意思，並不是特別加以限定者。其上所用的底質構 〔發明的效果〕 雷二所Ϊ，依照本發明，由於層間絕緣膜之表面與導 餘刻形成配線層時的㈣殘逢不會留在層間絕^膜2 = 差使配線層形成 配線層電氣式地 因此，即使藉由照相製版時之重疊偏 在連接口上部，也不會發生導電體栓塞與 短路之不良。
五、發明說明（21) 由此，成為可將配線間設計成更小，可實現不會發生 電氣式不良的半導體積體電路裝置之微細化。 依照本發明，因藉由CM P法除去回蝕刻處理導電體膜 時形成在層間絕緣膜表面的表面改質層，因此，不會發生 層間絕緣膜之絕緣特性劣化的問題。 也不會發生配線間之電氣式短路不良。 於上層藉由CVD法實行成膜時不會發生膜厚偏差或再 現性之劣化的不安定性，可安定地實行成膜。 因此，成為可提高半導體裝置之製造良品率，或是成 為可使製品之電氣特性安定，及減低製造成本。 〔圖式之簡單說明〕 第1圖係表示依本發明的實施形態1之半導體積體電路 裝置的剖面構造圖。 第2圖係表示依本發明的實施形態1之其他半導體積體 電路裝置的剖面構造圖。 第3圖係表示依本發明的實施形態2之半導體積體電路 裝置之製程的剖面構造圖。 第4圖係表示依本發明的實施形態2之半導體積體電路 裝置之製程的剖面構造圖。 第5圖係表示依本發明的實施形態2之半導體積體電路 裝置之製程的剖面構造圖。 第6圖係表示依本發明的實施形態2之半導體積體電路 裝置之製程的剖面構造圖。 第7圖係表示依本發明的實施形態2之半導體積體電路
C:\ProgramFiles\Patent\310065.ptd 第 24 頁 _407343_ 五、發明說明（22) 裝置之製程的剖面構造圖。 第8圖係表示依本發明的實施形態2之半導體積體電路 裝置之製程的剖面構造圖。 第9圖係表示依本發明的實施形態2之其他半導體積體 電路裝置的剖面構造圖。 第10圖係表示依本發明的實施形態2之其他半導體積 體電路裝置的剖面構造圖。 第11圖係表示依本發明的實施形態3之半導體積體電 路裝置之製程的剖面構造圖。 第12圖係表示依本發明的實施形態3之半導體積體電 路裝置之製程的剖面構造圖。 第13圖係表示依本發明的實施形態3之半導體積體電 路裝置之製程的剖面構造圖。 第14圖係表示依本發明的實施形態3之其他半導體積 體電路裝置之製程的剖面構造圖。 第15圖係表示將以往之半導體積體電路裝置依製程的 剖面構造圖。 第16圖係表示將以往之半導體積體電路裝置依製程的 剖面構造圖。 第17圖係表示將以往之半導體積體電路裝置依製程的 剖面構造圖。 第18圖係表示將以往之半導體積體電路裝置依製程的 剖面構造圖。 第19圖係表示將以往之半導體積體電路裝置依製程的
C:\ProgramFiles\Patent\310065.ptd 第 25 頁 407343 五、發明說明（23) 剖面構造圖。 第2 0圖係表示用以往之半導體積體電路裝置之問題點 的平面構造圖。 第21圖係表示用以說明以往之半導體積體電路裝置之 問題點的剖面構造圖。 第22圖係表示用以說明以往之半導體積體電路裝置之 問題點的剖面構造圖。 第23圖係表示用以說明以往之半導體積體電路裝置之 問題點的剖面構造圖。 〔記號之說明〕 1 半導體基板 2 元件分離氧化膜 3 閘極電極 4 源極，汲極領域 5 第1絕緣膜 6 第1連接口（開口） 7 導電體膜 8 第1導電體栓塞 9 第2絕緣膜 10 第1配線層（配線圖案） 12 第3絕緣膜 13 第2連接口（開口） 14 第2導電體栓塞 (連接導電體） 55 改質層 77 導電體膜殘渣
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Claims (1)

  1. 巧年’日修正/更正/補充. j 號 87115469 3 月/α 日 你;ρ 种六、申請專利範® ' —種半導體裝置，其特徵為具備··形成於半導體基板上 之表面被平坦化的第1絕緣膜，及填充設於該第1絕緣 ，之開口所形成且具有與該第1絕緣膜之表面相同高 高度之表面的導電栓塞，及至少形成於上述第1絕緣膜 之表面的第2絕緣膜，及形成於該第2絕緣膜之表面的 配線圖案，及形於上述第2絕緣膜之表面成為覆蓋上述 配線圖案的第3絕緣膜，及形成填充貫穿上述第3絕緣 2. 膜與第2絕緣膜之開口，且與上述導電體栓塞電氣連接 的連接導電體者。 如申請專利範圍第1項之半導體裝置，其中，上述連接 導電體具有在上述第3絕緣膜上被擴大之直徑，形成作 為電荷儲存用電極者。 一種半導趙裝置，其特徵為具備：連續於半導體基板上 之第1領域與第2領域並形成相同高度，至少在上述第1 領域中其表面被平坦化的第1絕緣膜，及至少上述第1 領域中填補設於上述第1絕緣膜之開口所形成且具有 與上述第1絕緣膜之表面相同高度之表面的複數導電 體栓塞及連續於上述第1領域與第2領域且至少形成於 上述第1絕緣膜之表面的第2絕緣膜，及至少在上述第i 領域中形成於上述第2絕緣膜之表面的配線圖案，及形 成於上述第2絕緣膜之表面成為覆蓋上述配線圖案的 第3絕緣膜，及至少在上述第丨領域中形成填補貫穿上 述第3絕緣膜與第2絕緣膜之開口且電氣式地連接上 述導電體检塞的連接導電體者。 未命名 第1頁 2000.03.13. 027 巧年’日修正/更正/補充. j 號 87115469 3 月/α 日 你;ρ 种六、申請專利範® ' —種半導體裝置，其特徵為具備··形成於半導體基板上 之表面被平坦化的第1絕緣膜，及填充設於該第1絕緣 ，之開口所形成且具有與該第1絕緣膜之表面相同高 高度之表面的導電栓塞，及至少形成於上述第1絕緣膜 之表面的第2絕緣膜，及形成於該第2絕緣膜之表面的 配線圖案，及形於上述第2絕緣膜之表面成為覆蓋上述 配線圖案的第3絕緣膜，及形成填充貫穿上述第3絕緣 2. 膜與第2絕緣膜之開口，且與上述導電體栓塞電氣連接 的連接導電體者。 如申請專利範圍第1項之半導體裝置，其中，上述連接 導電體具有在上述第3絕緣膜上被擴大之直徑，形成作 為電荷儲存用電極者。 一種半導趙裝置，其特徵為具備：連續於半導體基板上 之第1領域與第2領域並形成相同高度，至少在上述第1 領域中其表面被平坦化的第1絕緣膜，及至少上述第1 領域中填補設於上述第1絕緣膜之開口所形成且具有 與上述第1絕緣膜之表面相同高度之表面的複數導電 體栓塞及連續於上述第1領域與第2領域且至少形成於 上述第1絕緣膜之表面的第2絕緣膜，及至少在上述第i 領域中形成於上述第2絕緣膜之表面的配線圖案，及形 成於上述第2絕緣膜之表面成為覆蓋上述配線圖案的 第3絕緣膜，及至少在上述第丨領域中形成填補貫穿上 述第3絕緣膜與第2絕緣膜之開口且電氣式地連接上 述導電體检塞的連接導電體者。 未命名 第1頁 2000.03.13. 027 i 號 87〗1FUfiQ 六、申請專利範圍 4. 如申請專利範圍第3項之半導體裝置， =作為㈣料貌而將上述第2領’將上述第1 :部’上述連接導電想在上述第3絕緣膜上：：：輯電 直徑，形成作為電荷儲存用電極者。 、有擴大之 如申請專利範圍第1項至第4項中任何— 置，其中，作為上述第H緣膜使用至項之半導體裝 化膜者。 /言有磷之矽氧 如申請專利範圍第丨項至第4項中任何一項 置’其中，作為上料電栓塞使用 半：體裝置之製造方法，其特徵包括:於半導 形成第1絕緣膜，並於該絕緣膜形成開口 土 二：第!絕緣膜上形成導電體膜成為填充上的述製程口 程’及以化學姓刻除去上述第丨絕緣膜上之導電體 並以填充上述開口之導電體膜形成導電體栓塞的製 ，，及以化學機械式研磨法研磨已除去導電體膜之至 少上述第1絕緣膜之表面，並形成與上述導電體栓塞之 表面相同之平坦表面的製程者。 如申請專利範圍第7項之半導體裝置之製造方法，其 中’又包括：於形成有上述導電體栓塞之上述第1絕緣 膜上形成第2絕緣膜的製程，及於該第2絕緣膜上形成 配線，案的製程，及於上述第2絕緣膜上形成第3絕緣 膜覆蓋上述配線圖案的製程，及於形成貫穿上述第3絕 緣膜與上述第2絕緣膜至上述導電體栓塞之開口，並於 未命名 第2頁 2000.03.13. 028 i 號 87〗1FUfiQ 六、申請專利範圍 4. 如申請專利範圍第3項之半導體裝置， =作為㈣料貌而將上述第2領’將上述第1 :部’上述連接導電想在上述第3絕緣膜上：：：輯電 直徑，形成作為電荷儲存用電極者。 、有擴大之 如申請專利範圍第1項至第4項中任何— 置，其中，作為上述第H緣膜使用至項之半導體裝 化膜者。 /言有磷之矽氧 如申請專利範圍第丨項至第4項中任何一項 置’其中，作為上料電栓塞使用 半：體裝置之製造方法，其特徵包括:於半導 形成第1絕緣膜，並於該絕緣膜形成開口 土 二：第!絕緣膜上形成導電體膜成為填充上的述製程口 程’及以化學姓刻除去上述第丨絕緣膜上之導電體 並以填充上述開口之導電體膜形成導電體栓塞的製 ，，及以化學機械式研磨法研磨已除去導電體膜之至 少上述第1絕緣膜之表面，並形成與上述導電體栓塞之 表面相同之平坦表面的製程者。 如申請專利範圍第7項之半導體裝置之製造方法，其 中’又包括：於形成有上述導電體栓塞之上述第1絕緣 膜上形成第2絕緣膜的製程，及於該第2絕緣膜上形成 配線，案的製程，及於上述第2絕緣膜上形成第3絕緣 膜覆蓋上述配線圖案的製程，及於形成貫穿上述第3絕 緣膜與上述第2絕緣膜至上述導電體栓塞之開口，並於 未命名 第2頁 2000.03.13. 028 --iife 8711S4fiQ 修正 曰 六、申請專利範面 開口形成與上述導電邇 體的製程者。 電氣式地連接之連接導電 9.如申請專利範圍第7項或第 法，其中，以至少含有磷導體裝置之製造方 膜者。 夕氧化膜形成上述第1絕緣 10. 圍第7項至第8項中任何-項之半導體裝 恭ί ’其中，以多晶矽或非晶質矽形成上述導 電體膜者。 I令 11. 一種半導艘裝置，其特徵為：以如申請專利範圍第7項 至第10項中任何一項所述之製造方法所製造者。 未命名 第3頁 2000.03.13.〇29
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