CN109860104B

CN109860104B - 键合结构及其形成方法

Info

Publication number: CN109860104B
Application number: CN201910116433.6A
Authority: CN
Inventors: 范鲁明; 刘毅华; 刘峻
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-02-15
Filing date: 2019-02-15
Publication date: 2022-01-14
Anticipated expiration: 2039-02-15
Also published as: CN114334806A; CN109860104A

Abstract

本发明涉及一种键合结构及其形成方法，所述键合结构的形成方法包括：提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；提供第二基底，所述第二基底的一侧表面形成有键合介质层；将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；在所述第二基底的另一侧表面形成半导体器件。所述键合结构的键合质量得到提高。

Description

键合结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种键合结构及其形成方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

在3D NAND 闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的CMOS电路结构，所述存储阵列结和CMOS电路结构通常分别形成于两个不同的晶圆上，然后通过混合键合方式，将CMOS电路晶圆键合到存储整列结构上方。存储阵列结构的金属通孔与CMOS电路结构中的金属通孔键合连接。

混合键合方式，需要两片晶圆严格对准，一旦有错位会导致连接失败良率降低。并且，由于存储阵列晶圆具有复杂的薄膜叠层结构。CMOS电路晶圆与存储阵列晶圆键合过程中还容易出现气泡、剥离甚至破片等问题，对于晶圆的接触界面质量有着极高的要求，两边之间的形变和应力不同容易导致错位问题。

如何提高晶圆之间的键合质量，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种键合结构及其形成方法，提高键合质量。

本发明提供一种键合结构的形成方法，包括：提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；提供第二基底，所述第二基底的一侧表面形成有键合介质层；将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；在所述第二基底的另一侧表面形成半导体器件。

可选的，还包括：形成覆盖所述第二基底的另一侧表面及所述半导体器件的层间介质层，所述层间介质层的表面平坦；形成贯穿所述层间介质层、所述第二基底和所述键合介质层的贯穿接触部，所述贯穿接触部与所述电接触部电连接。

可选的，还包括：在所述层间介质层表面形成互连结构，所述互连结构连接所述半导体器件和所述贯穿接触部。

可选的，所述第二基底包括一单晶半导体层，所述键合介质层形成于所述单晶半导体层表面。

可选的，所述键合介质层为氧化硅层。

可选的，所述第二基底为绝缘体上半导体衬底，包括：体硅层、氧化硅层和位于所述氧化硅层表面的单晶硅层；第二基底与所述第一基底键合之后，减薄所述第二基底，暴露出所述单晶硅层表面；在所述单晶硅层表面形成所述半导体器件。

可选的，所述半导体器件至少包括MOS晶体管。

可选的，所述第一基底内形成有存储结构，所述电接触部与所述存储结构之间具有电连接。

可选的，所述存储结构为3D NAND存储结构。

本发明的技术方案还提供一种键合结构，包括：第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；第二基底，所述第二基底的一侧表面通过键合介质层与所述第一基底的第一表面键合连接；形成于所述第二基底另一侧表面的半导体器件。

可选的，还包括：覆盖所述第二基底的另一侧表面及所述半导体器件的层间介质层，所述层间介质层的表面平坦；贯穿所述层间介质层、介质层和所述第二基底的贯穿接触部，所述贯穿接触部与所述电接触部电连接。

可选的，还包括：位于所述层间介质层表面的互连结构，所述互连结构连接所述半导体器件和所述贯穿接触部。

可选的，所述第二基底包括一单晶半导体层，所述键合介质层位于所述单晶半导体层与所述第一基底之间。

可选的，所述单晶半导体层为单晶硅层。

可选的，所述键合介质层为氧化硅层。

可选的，所述半导体器件至少包括MOS晶体管。

可选的，所述存储结构为3D NAND存储结构。

本发明的键合结构的形成方法将第一基底和第二基底通过一键合介质层进行键合，无需进行混合键合，从而降低了晶圆对准的要求，从而提高键合质量，提高产品良率。

进一步，本发明的键合结构的形成方法中，在第一基底和第二基底键合之后，通过形成贯穿所述第二基底至第一基底的贯穿接触部，实现所述第一基底和第二基底内的半导体器件之间的电连接，因此无需考虑键合界面电连接性能。同时，也无需再第二基底与第一基底的键合界面上形成键合互连结构，从而可以节约形成键合互连结构的光罩，降低工艺成本。

附图说明

图1至图12为本发明具体实施方式的键合结构的形成过程的结构示意图。

具体实施方式

下面结合附图对本发明提供的键合结构及其形成方法的具体实施方式做详细说明。

请参考图1至图8，为本发明一具体实施方式的键合结构的形成过程的结构示意图。

请参考图1，提供第一基底100，所述第一基底100内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平。

所述第一基底100可以为半导体衬底，所述半导体衬底上还可以形成有介质层，以及形成于所述介质层内的半导体器件以及互连结构等。

该具体实施方式中，所述第一基底100包括：衬底101、形成于所述衬底101上的器件层102以及形成于所述器件层102上的互连层103。所述衬底101可以为硅晶圆，所述器件层102内形成有存储结构，包括多个存储串；所述互连层103包括多层介电层以及电接触部。该具体实施方式中，所述电接触部包括：至少连接所述存储串的导电插塞1031、位于所述导电插塞1031上层的第一金属层1032，位于所述第一金属层1032上层的第一导电通孔1033以及位于所述第一导电通孔1033上层的第二金属层1034，所述第二金属层1034的表面与所述第一基底的第一表面齐平。

所述存储结构可以为3D NAND 存储结构。在其他具体实施方式中，所述器件层102内还可以形成有其他半导体器件。

请参考图2，提供第二基底200，所述第二基底200的一侧表面形成有键合介质层210。

在一些具体实施方式中，所述第二基底200包括一单晶半导体层，所述键合介质层210形成于所述单晶半导体层表面。

所述第二基底200可以为绝缘体上半导体衬底，包括：体硅层201、位于所述体硅层201一侧表面的氧化硅层202和位于所述氧化硅层202表面的单晶硅层203。所述键合介质层210形成于所述单晶硅层203表面。

可以采用化学气相沉积工艺或氧化工艺形成所述键合介质层210。该具体实施方式中，所述键合介质层210的材料为氧化硅，采用炉管机台进行热氧化或化学气相沉积工艺形成，因此，不仅会在所述单晶硅层203表面形成所述键合介质层210，还会在所述体硅层201的另一侧表面形成一形同的氧化硅层220。

请参考图3，将所述第二基底200的一侧表面通过所述键合介质层210与所述第一基底100的第一表面键合。

由于键合时，所述第二基底200表面为键合介质层210，无需考虑与第一基底的第一表面键合时的对准问题，因此，键合过程较为简单。

所述键合介质层210还可以作为第一基底100和第二基底200之间的隔离层，以确保隔离性能以及键合效果。

请参考图4，减薄所述第二基底200，暴露出所述单晶硅层203的表面。

可以通过湿法刻蚀、化学机械研磨等工艺，对所述第二基底200进行减薄，直至暴露出所述单晶硅层203。

请参考图5，在所述第二基底的另一侧表面形成半导体器件502。

所述半导体器件至少包括MOS晶体管，以形成CMOS外围电路，用于控制所述第一基底100内的半导体器件，例如存储器结构。

该具体实施方式中，包括在所述单晶硅层203内形成浅沟槽隔离结构501以及半导体器件502。

请参考图6，形成覆盖所述单晶硅层203表面及所述半导体器件502的层间介质层600，所述层间介质层600的表面平坦。

采用化学气相沉积工艺在所述单晶硅层203表面沉积介质材料层，所述介质材料层高于所述半导体器件502的表面；然后对所述介质材料层进行平坦化，形成表面平坦的层间介质层600。

请参考图7，形成贯穿所述层间介质层600、所述单晶硅层203和所述键合介质层210的贯穿接触部701，所述贯穿接触部701与所述第一基底100内的电接触部电连接。

该具体实施方式中，所述贯穿接触部701底部至少位于部分第二金属层1034表面，通过所述互连层103内的电接触部与所述器件层102内的半导体器件连接。

所述贯穿接触部701的形成方法包括：刻蚀所述层间介质层600、单晶硅层203以及键合介质层210至所述第一基底100内的第二金属层1034表面，形成贯穿通孔；在所述贯穿通孔内填充导电材料，并进行平坦化，形成所述贯穿接触部701。

该具体实施方式中，在形成所述贯穿接触部701的同时，还形成位于所述层间介质层600内的连接所述半导体器件502的多个导电接触部702。在一些具体实施方式中，所述多个导电接触部702分别连接MOS晶体管的源极、漏极以及栅极。

请参考图8，在所述层间介质层600表面形成互连结构800，所述互连结构800连接所述半导体器件502和所述贯穿接触部701。

所述互连结构800形成于所述层间介质层600表面的介质层（图中未示出）内，包括：连接所述贯穿接触部701、所述导电接触部702的第一金属层801、位于所述第一金属层801上层且连接所述第一金属层801的第一导电通孔802、位于所述第一导电通孔802上层且连接所述第一导电通孔802的第二金属层803，位于所述第二金属层803上层且连接所述第二金属层803的顶层导电通孔804，位于所述顶层导电通孔804上层且连接所述顶层导电通孔804的顶层金属层805。

所述互连结构800连接所述贯穿接触部701和所述导电接触部701，因此，实现所述第一基底的器件层102内的半导体器件与所述单晶硅层203上的半导体器件502之间的连接。

上述键合结构的形成方法中，第一基底和第二基底之间通过键合介质层键合连接，无需考虑对准问题，即便有稍许错位，也不会影响产品良率，减低了键合对准的难度。

进一步的，在第二基底与第一基底键合之后，再在第二基底上形成半导体器件，并通过形成贯穿所述第二基底至第一基底表面的贯穿接触部，将第一基底内的器件连出，与所述第二基底上的半导体器件形成电连接，无需通过键合工艺实现第一基底与第二基底内器件的电连接，因此，可以降低键合对准的要求，且无需再第二基底的键合面上形成键合连接结构，从而可以减少形成所述键合连接结构的光罩，降低成本。

本发明的具体实施方式，还提供一种键合结构的形成方法。

请参考图9，提供第二基底900，所述的第二基底900包括：器件衬底901、所述器件衬底901表面形成有半导体器件9011，覆盖所述器件衬底901表面和所述半导体器件9011的层间介质层902、键合于所述层间介质层902表面的控制衬底903。

所述第二基底900的形成方法包括：提供一器件衬底901；在所述器件衬底901的一侧表面形成半导体器件9011；形成覆盖所述半导体器件9011及其所在的所述器件衬底901表面的层间介质层902；在所述层间介质层902表面键合所述控制衬底903。

所述器件衬底901为半导体衬底，在该具体实施方式中，所述器件衬底为单晶硅衬底。在所述器件衬底901上形成半导体器件9011，所述半导体器件9011至少包括MOS晶体管，形成CMOS电路。还包括在所述器件衬底901内形成浅沟槽隔离结构9012，作为相邻MOS晶体管之间的隔离结构。

所述层间介质层902的材料可以为氧化硅、掺硼氧化硅、掺磷氧化硅等绝缘介质材料。

所述控制衬底903也可以为半导体衬底，例如单晶硅衬底。键合于所述层间介质层902表面，作为后续将第二基底900翻面键合时的基底，以免损伤所述器件衬底901和层间介质层902。

请参考图10，通过一键合介质层1001，将所述器件衬底901的另一侧表面与所述第一基底100的第一表面键合。

在所述器件衬底901的另一侧表面形成所述键合介质层1001后，再与所述第一基底100（请参考图1）的第一表面键合。

该具体实施方式中，在形成所述键合介质层1001之前，对所述器件衬底901的另一侧表面进行减薄处理，以降低所述器件衬底901的厚度，从而降低后续待形成的贯穿接触部的高度，降低所述贯穿接触部的形成难度。

可以通过湿法刻蚀工艺或化学机械研磨工艺等方式，对所述器件衬底901进行减薄。

请参考图11，去除所述控制衬底903；形成贯穿所述层间介质层902、器件衬底901和所述键合介质层1001的贯穿接触部1101，所述贯穿接触部1101与所述第一基底100内的电接触部电连接。

通过研磨、剥离、湿法刻蚀或干法刻蚀中的任意一种或几种方式去除所述控制衬底903，暴露出所述层间介质层902表面。

刻蚀所述层间介质层902、器件衬底901以及键合介质层1001，形成贯穿通孔；在所述贯穿通孔内填充导电材料并进行平坦化，形成贯穿接触部1101。

该具体实施方式中，在形成所述贯穿接触部1101的同时，还形成位于所述层间介质层902内的连接所述半导体器件9011的多个导电接触部1102。在一些具体实施方式中，所述多个导电接触部1102分别连接MOS晶体管的源极、漏极以及栅极。

请参考图12，在所述层间介质层902表面形成互连结构1200，所述互连结构1200连接所述器件衬底901内形成的半导体器件9011和所述贯穿接触部1101。

所述互连结构1200形成于所述层间介质层902表面的介质层（图中未示出）内，包括：连接所述贯穿接触部1101、所述导电接触部1102的第一金属层1201、位于所述第一金属层1201上层且连接所述第一金属层1201的第一导电通孔1202、位于所述第一导电通孔1202上层且连接所述第一导电通孔1202的第二金属层1203，位于所述第二金属层1203上层且连接所述第二金属层1203的顶层导电通孔1204，位于所述顶层导电通孔1204上层且连接所述顶层导电通孔1204的顶层金属层1205。

所述互连结构1200连接所述贯穿接触部1101和所述导电接触部1102，因此，实现所述第一基底的器件层102内的半导体器件与所述器件衬底901上的半导体器件9011之间的连接。

本发明的具体实施方式还提供一种键合结构。

请参考图8，为本发明一具体实施方式的键合结构的示意图。

所述键合结构包括：

第一基底100，所述第一基底100内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平。

该具体实施方式中，所述第一基底100包括：衬底101、形成于所述衬底101上的器件层102以及形成于所述器件层102上的互连层103。所述衬底101可以为硅晶圆，所述器件层102内形成有存储结构，包括多个存储串；所述互连层103包括多层介电层以及电接触部。该具体实施方式中，所述电接触部与所述存储结构之间有电连接，所述电接触部包括：至少连接所述存储串的导电插塞1031、位于所述导电插塞1031上层的第一金属层1032，位于所述第一金属层1032上层的第一导电通孔1033以及位于所述第一导电通孔1033上层的第二金属层1034，所述第二金属层1034的表面与所述第一基底的第一表面齐平。

第二基底，包括单晶半导体层，所述第二基底一侧表面通过键合介质层210与所述第一基底100的第一表面键合连接。该具体实施方式中，所述第二基底包括单晶硅层203，所述键合介质层210形成于所述单晶硅层203表面。所述键合介质层210的材料为氧化硅。由于键合时，所述第二基底200表面为键合介质层210，无需考虑与第一基底的第一表面键合时的对准问题，因此，键合过程较为简单。

所述键合结构还包括：形成于所述第二基底另一侧表面的半导体器件502。所述半导体器件502至少包括MOS晶体管，以形成CMOS外围电路，用于控制所述第一基底100内的半导体器件，例如存储器结构。该具体实施方式中，包括在所述单晶硅层203内形成浅沟槽隔离结构501以及半导体器件502。

所述键合结构还包括：还包括：覆盖所述单晶硅层203的第二表面及所述半导体器件502的层间介质层600，所述层间介质层600的表面平坦；贯穿所述层间介质层600、所述单晶硅层203和键合介质层210的贯穿接触部701，所述贯穿接触部701与所述第一基底100内的电接触部电连接。

该具体实施方式中，所述层间介质层600内还形成位于所述层间介质层600内还形成有连接所述半导体器件502的多个导电接触部702。在一些具体实施方式中，所述多个导电接触部702分别连接MOS晶体管的源极、漏极以及栅极。

所述键合结构还包括：位于所述层间介质层600表面的互连结构800，所述互连结构800连接所述半导体器件502和所述贯穿接触部702。该具体实施方式中，所述互连结构800包括：连接所述贯穿接触部701、所述导电接触部702的第一金属层801、位于所述第一金属层801上层且连接所述第一金属层801的第一导电通孔802、位于所述第一导电通孔802上层且连接所述第一导电通孔802的第二金属层803，位于所述第二金属层803上层且连接所述第二金属层803的顶层导电通孔804，位于所述顶层导电通孔804上层且连接所述顶层导电通孔804的顶层金属层805。

上述键合结构中，第一基底和第二基底之间通过键合介质层键合连接，无需考虑对准问题，即便有稍许错位，也不会影响产品良率，减低了键合对准的难度。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种键合结构的形成方法，其特征在于，包括：

提供第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；所述第一基底内形成有存储结构，所述电接触部与所述存储结构之间具有电连接；

提供第二基底，所述第二基底的一侧表面形成有键合介质层；所述第二基底为绝缘体上半导体衬底，包括：体硅层、氧化硅层和位于所述氧化硅层表面的单晶硅层，所述键合介质层形成于所述单晶硅层表面；

将所述第二基底通过所述键合介质层与所述第一基底的第一表面键合；

第二基底与所述第一基底键合之后，减薄所述第二基底，暴露出所述单晶硅层表面；在所述单晶硅层表面形成半导体器件；所述半导体器件至少包括MOS晶体管；

在所述第一基底和所述第二基底键合之后，形成贯穿所述第二基底至所述第一基底内的所述电接触部表面的贯穿接触部，实现所述第一基底和所述第二基底内的所述半导体器件之间的电连接。

2.根据权利要求1所述的键合结构的形成方法，其特征在于，还包括：形成覆盖所述第二基底的另一侧表面及所述半导体器件的层间介质层，所述层间介质层的表面平坦；形成贯穿所述层间介质层、所述第二基底和所述键合介质层的贯穿接触部，所述贯穿接触部与所述电接触部电连接。

3.根据权利要求2所述的键合结构的形成方法，其特征在于，还包括：在所述层间介质层表面形成互连结构，所述互连结构连接所述半导体器件和所述贯穿接触部。

4.根据权利要求1所述的键合结构的形成方法，其特征在于，所述键合介质层为氧化硅层。

5.根据权利要求1所述的键合结构的形成方法，其特征在于，所述存储结构为3D NAND存储结构。

6.一种键合结构，其特征在于，包括：

第一基底，所述第一基底内形成有电接触部，所述第一基底具有相对的第一表面和第二表面，所述电接触部表面与所述第一基底的第一表面齐平；所述第一基底内形成有存储结构，所述电接触部与所述存储结构之间具有电连接；

第二基底，所述第二基底的一侧表面通过键合介质层与所述第一基底的第一表面键合连接；所述第二基底包括一单晶硅层，所述键合介质层位于所述单晶硅层与所述第一基底之间；

形成于所述第二基底另一侧表面的半导体器件；所述半导体器件至少包括MOS晶体管；

贯穿接触部，于所述第一基底和所述第二基底键合之后形成，且贯穿所述第二基底至所述第一基底内的所述电接触部表面，用于实现所述第一基底和所述第二基底内的所述半导体器件之间的电连接。

7.根据权利要求6所述的键合结构，其特征在于，还包括：覆盖所述第二基底的另一侧表面及所述半导体器件的层间介质层，所述层间介质层的表面平坦；贯穿所述层间介质层、所述第二基底和所述键合介质层的贯穿接触部，所述贯穿接触部与所述电接触部电连接。

8.根据权利要求7所述的键合结构，其特征在于，还包括：位于所述层间介质层表面的互连结构，所述互连结构连接所述半导体器件和所述贯穿接触部。

9.根据权利要求7所述的键合结构，其特征在于，所述键合介质层为氧化硅层。

10.根据权利要求7所述的键合结构，其特征在于，所述存储结构为3D NAND存储结构。