CN109192721A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，在该半导体器件中，将第一电路器件和第二电路器件设置在上下层叠结构，两者之间可以通过互连线层、接触孔和通孔实现互连，且第一电路器件和第二电路器件可以为具有不同功能的器件，例如为计算功能器件和存储功能器件，从而将计算功能器件和存储功能器件紧密集成在一起，利用通孔实现计算功能器件和存储功能器件之间的信号传输，从而使得信号传输距离缩短，其传输距离能够达到微米级以下，因而相较于现有技术，提高了半导体器件的带宽和能效。
Description
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
信息系统走向高度信息化和智能化，越来越需要更大数据量、更高读取处理速度和更低功耗。传统的用于信息计算处理的半导体器件长期基于传统民用的冯诺依曼结构，即计算芯片与存储芯片分离，通过较长的外部连线进行数据交换，在数据访存带宽、计算能效、系统复杂度上面临极大挑战。
需要从半导体器件的结构上扩大计算芯片与存储芯片之间的访问带宽、速度，并降低传输损耗。
现有的常规改进方法有：1)将计算芯片和存储芯片通过SiP(System In aPackage，系统级封装)或者SoC(System On a Chip，系统级芯片)紧密的结合在一起；2)从电路架构上实现存算一体，在同一器件工艺中将存储芯片和计算芯片集中在同一单元。
但上述方法中，信号的传输距离都在微米级，无法进一步提升带宽和能效。
发明内容
有鉴于此，本申请提供了一种半导体器件及其制造方法，以提升半导体器件的带宽和能效。
为了解决上述技术问题，本申请采用了如下技术方案：
一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底上方的第一电路器件；
位于所述第一电路器件上方的第一半导体层；
位于所述第一半导体层中的第二电路器件；
其中，所述第一电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
可选地，所述接触孔包括第一接触孔，所述互连线层包括第一互连线层；
所述半导体器件还包括：
位于所述第一电路器件和所述第一半导体层之间的第一绝缘介质层；
其中，所述第一互连线层位于所述第一绝缘介质层的上方；所述第一接触孔贯穿所述第一绝缘介质层，用于电连接所述第一电路器件和所述第一互连线层。
可选地，所述半导体器件还包括：
覆盖所述第一互连线层的第二绝缘介质层。
可选地，所述接触孔还包括第二接触孔，所述互连线层还包括第二互连线层；
所述半导体器件还包括：
位于所述第二电路器件上方的第三绝缘介质层；
所述第二互连层位于所述第三绝缘介质层的上方，所述第二接触孔贯穿所述第三绝缘介质层，用于电连接所述第二电路器件和所述第二互连线层；
所述通孔贯穿所述第三绝缘介质层、半导体层和第二绝缘介质层，用于电连接所述第二互连层和所述第一互连线层。
可选地，所述半导体器件还包括：
覆盖所述第二互连线层的第四绝缘介质层。
可选地，所述半导体层的材料为二维材料、碳纳米管、低温键合单晶硅、低温沉积多晶硅和低温沉积氧化物半导体中的至少一种。
可选地，所述半导体器件还包括：
位于所述第一电路器件和所述第一半导体层之间的第二半导体层；
位于所述第二半导体层中的第三电路器件；
其中，所述第一电路器件、所述第三电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
可选地，所述第一电路器件或所述第二电路器件为逻辑电路器件、MOS器件或者存储器件中的至少一种。
可选地，所述第三电路器件为MOS器件。
一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第一电路器件；
在所述第一电路器件上方形成第一半导体层；
在所述第一半导体层中形成第二电路器件；
其中，所述第一电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
可选地，所述接触孔包括第一接触孔，所述互连线层包括第一互连线层；
所述方法还包括：
在所述第一电路器件和所述第一半导体层之间形成第一绝缘介质层；
形成贯穿所述第一绝缘介质层的第一接触孔；
在所述第一绝缘介质层上方形成第一互连线层；
其中，所述第一接触孔用于电连接所述第一电路器件和所述第一互连线层。
可选地，所述方法还包括：
形成覆盖所述第一互连线层的第二绝缘介质层。
可选地，所述第一半导体层和所述第二电路器件具体为通过低温工艺形成，所述低温工艺的温度低于500℃。
可选地，所述方法还包括：
在所述第一电路器件和所述第一半导体层之间形成第二半导体层；
在所述第二半导体层中形成第三电路器件；
其中，所述第一电路器件、所述第三电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
相较于现有技术，本申请具有以下有益效果：
基于以上技术方案可知，本申请提供的半导体器件及其制造方法中，将第一电路器件和第二电路器件设置在上下层叠结构，两者之间可以通过互连线层、接触孔和通孔实现互连，且第一电路器件和第二电路器件可以为具有不同功能的器件，例如为计算功能器件和存储功能器件，从而将计算功能器件和存储功能器件紧密集成在一起，利用通孔实现计算功能器件和存储功能器件之间的信号传输，从而使得信号传输距离缩短，其传输距离能够达到微米级以下，因而相较于现有技术，提高了半导体器件的带宽和能效。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是本发明实施例提供的半导体器件的结构原理示意图；
图3是本发明实施例提供的另一种半导体器件的结构示意图；
图4是本发明实施例提供的一种半导体器件制造方法的流程示意图；
图5(1)至图5(11)是根据本发明实施例提供的一种半导体器件制造方法制成半导体器件的一系列结构示意图；
图6是本发明实施例提供的另一种半导体器件制造方法的流程示意图；
图7(1)至图7(7)是根据本发明实施例提供的另一种半导体器件制造方法制成半导体器件的一系列结构示意图。
具体实施方式
为使本发明的目的、效果以及技术方案更加清楚完整，下面结合附图对本发明的具体实施方式进行描述。
基于背景技术部分可知，现有的半导体器件中，计算芯片和存储芯片之间的信号传输距离都在微米级，无法进一步提升带宽和能效。
有鉴于此，本申请提供了一种半导体器件及其制造方法。在该半导体器件和制造方法中，将第一电路器件和第二电路器件设置在上下层叠结构，两者之间可以通过互连线层、接触孔和通孔实现互连，且第一电路器件和第二电路器件可以为具有不同功能的器件，例如为计算功能器件和存储功能器件，从而将计算功能器件和存储功能器件紧密集成在一起，利用通孔实现计算功能器件和存储功能器件之间的信号传输，从而使得信号传输距离缩短，其传输距离能够达到微米级以下，因而相较于现有技术，提高了半导体器件的带宽和能效。为了更好地理解本发明的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的说明。
参见图1，该图为本申请实施例提供的一种半导体器件结构示意图。
本申请实施例提供的一种半导体器件，包括：
半导体衬底100；
位于半导体衬底100之上的逻辑电路器件101；
位于逻辑电路器件101之上的第一绝缘介质层102；
贯穿第一绝缘介质层102上下表面的第一接触孔103；
位于第一绝缘介质层102之上的第一互连线层104；其中，第一接触孔103用于电连接逻辑电路器件101与第一互连线层104；
覆盖第一互连线层104的第二绝缘介质层105；
位于第二绝缘介质层105上方的第一半导体层106；
位于第一半导体层106中的存储器件107；
位于存储器件107上方的第三绝缘介质层108；
贯穿第三绝缘介质层108上下表面的第二接触孔109；
位于第三绝缘介质层108上方的第二互连线层110；
贯穿第三绝缘介质层108、第一半导体层106以及第二绝缘介质层105的第一通孔111；
以及位于第二互连线层110上方的第四绝缘介质层112。
在本申请实施例中，逻辑电路器件101用于实现半导体器件的计算功能，存储器件107实现半导体器件的存储功能。
第二接触孔109用于电连接第二互连线层110和存储器件107；
其中，第一接触孔103用于电连接逻辑电路器件101和第一互连线层104，第二接触孔109用于电连接第二互连线层110和存储器件107，第一通孔111用于电连接第二互连线层110和第一互连线层104；如此，逻辑电路器件101和存储器件107通过第一接触孔103、第一互连线层104、第一通孔111、第二互连线层110和第二接触孔109实现垂直互连。如此，该半导体器件的原理示意图如图2所示，在图2中，逻辑电路器件101和存储器件107利用互连线层、通孔和接触孔实现垂直互连，从而使两者紧密集成在一起，利用通孔实现计算功能器件和存储功能器件之间的信号传输，从而使得信号传输距离缩短，其传输距离能够达到微米级以下，因而相较于现有技术，提高了半导体器件的带宽和能效。
需要说明，上述第一绝缘介质层102、第二绝缘介质层105、第三绝缘介质层108以及第四绝缘介质层112均可以为层间介质层。
第一半导体层106的作用类似于存储器件107的衬底，因而，该第一半导体层106的材料可以与半导体衬底的材料相同，作为示例，为了提高半导体器件的性能，该第一半导体层106的材料可以为二维材料、碳纳米管、低温键合单晶硅、低温沉积多晶硅和低温沉积氧化物半导体中的至少一种。
作为本申请的一可选示例，上述半导体衬底100可以Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在上述示例中，半导体衬底100以体硅衬底。
作为另一示例，在具体应用中，所述逻辑电路器件101可以是CMOS结构，其中，CMOS结构可以包括源极、漏极以及栅极，为了提高CMOS器件的性能，栅极可以为高介电常数金属栅(HKMG，High-k Metal Gate)。
存储器件107也可以为CMOS结构，同理该CMOS结构可以包括源极、漏极以及栅极，为了提高CMOS结构的性能，栅极也可以为高介电常数金属栅(HKMG，High-k Metal Gate)。
需要说明，在本申请实施例中，第一接触孔103电连接逻辑电路器件的源、漏极，第二接触孔109电连接存储器件的源、漏极。如此，在图2所示的器件原理图中，逻辑电路器件101的源/漏极与存储器件107的源/漏极连接在一起，从而实现逻辑电路器件101与存储器件107的垂直互连。
此外，为了实现第一接触孔103和第二接触孔109的导电功能，作为一示例，第一接触孔103和第二接触孔109内部可以填满有导电材料，作为另一示例，也可以在第一接触孔103和第二接触孔109的侧壁上电镀上一层导电材料层。作为更具体示例，填充在第一接触孔103和第二接触孔109内的导电材料或者电镀在第一接触孔103和第二接触孔109侧壁上的导电材料层可以为金属材料。更具体地，该金属材料可以为金属铜。
作为本申请的另一可选示例，第一互连线层104和第二互连线层110可以为金属铜线层。
以上为本申请实施例提供的半导体器件的一种实现方式。在该实现方式中，以下层器件以逻辑电路器件，上层器件为存储器件为例进行说明。实际上，作为本申请实施例的扩展，上层器件不限于存储器件，其还可以为其它器件，例如逻辑电路器件或者MOS器件。
此外，在该实现方式中，以两层器件架构为例说明上下器件级互连构成的半导体器件。需要说明的是，在本申请实施例中，该上下器件级互连构成的半导体器件不限于上述两层器件架构，且可以为三层或者三层以上的器件结构。
作为示例，本申请还提供了一种包括三层器件架构的上下器件级互连构成的半导体器件。
需要说明，该包括三层器件架构的上下器件级互连构成的半导体器件除了包括包括图1所示的逻辑电路器件101和存储器件107之外，还可以包括：
位于逻辑电路器件101和存储器件107之间的MOS器件。
具体地，该三层器件架构的上下器件级互连构成的半导体器件与上述两层器件架构的上下器件级互连构成的半导体器件存在诸多相似之处，为了简要起见，本申请实施例仅描述其不同之处。
图3示出了包括三层器件架构的上下器件级互连构成的半导体器件的结构。
与上述图1所示的半导体器件不同，图3所示的半导体器件除了包括图1所示的逻辑电路器件101和存储器件107之外，还可以包括：
位于第二绝缘介质层105上方的第二半导体层301；
位于第二半导体层301中的MOS器件302；
位于MOS器件302上方的第五绝缘介质层303；
贯穿第五绝缘介质层303的第三接触孔304；
第五绝介质层303上方的第三互连线层305；
覆盖第三互连线层305上方的第六绝缘介质层306；
其中，第三接触孔304用于电连接MOS器件302和第三互连线层305。
需要说明，在本申请实施例中，第一半导体层106位于第六绝缘介质层306的上方。
此外，为了实现逻辑电路器件101、MOS器件302和存储器件107之间的互连，该半导体器件还可以包括：
贯穿第三绝缘介质层108、第一半导体层106、第五绝介质层303的第二通孔307。
需要说明，相较于图1所示的半导体器件，在图3所示的半导体器件中，实现了逻辑电路器件101、MOS器件302和存储器件107的上下垂直器件级互连。其中，逻辑电路器件101和存储器件107在该半导体器件的功能与其在上图1所示的半导体器件中的功能相同，均分别为计算和存储功能。MOS器件302用于实现半导体器件简单计算功能。
此外，第三接触孔304的结构可以与上述第一接触孔或第二接触孔109的结构相同。
以上为本申请实施例提供的半导体器件的另一种实现方式。该半导体器件实现了逻辑电路器件101、MOS器件302和存储器件107的上下垂直互连，进一步提高了半导体器件的集成密度，进一步提高了半导体器件的带宽和能效。
基于上述实施例提供的半导体器件，相应地，本申请还提供了半导体器件的制造方法的具体实现方式。
请参见图4至图5(11)，本申请实施例提供的半导体器件的制造方法包括以下步骤：
S401：提供半导体衬底100。
作为本申请的一可选示例，上述半导体衬底100可以Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在上述示例中，如图5(1)所示，该半导体衬底100以体硅衬底。
S402：在半导体衬底100上形成逻辑电路器件101。
作为示例，逻辑电路器件101可以为CMOS结构，在该示例下，S402可以具体为：
如图5(2)所示，在半导体衬底100上形成源极、漏极以及栅极，为了提高CMOS器件的性能，栅极可以为高介电常数金属栅114(HKMG，High-k Metal Gate)。
S403：在逻辑电路器件101之上形成第一绝缘介质层102。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺在逻辑电路器件101之上形成第一绝缘介质层102，作为示例，该第一绝缘介质层102的材料可以为氧化硅。
需要说明，为了不影响下方的逻辑电路器件101的性能，第一绝缘介质层102的形成工艺为低温沉积工艺，更具体地，该低温沉积工艺的沉积温度低于500℃。
该步骤执行完对应的剖面结构示意图如图5(3)所示。
S404：形成贯穿第一绝缘介质层102上下表面的第一接触孔103。
本步骤可以具体为：采用干法刻蚀工艺刻蚀第一绝缘介质层102，在第一绝缘介质层102中形成贯穿第一绝缘介质层102上下表面的第一接触孔103。
该步骤执行完对应的剖面结构示意图如图5(4)所示。
S405：在第一绝缘介质层102之上形成第一互连线层104。
本步骤可以具体为：在第一绝缘介质层102的上方铺上一层导电材料层，然后对该导电材料层进行图案化，从而形成具有一定图案的第一互连线层104。
需要说明，在第一绝缘介质层102的上方铺上一层导电材料层时，该导电材料会灌注到第一接触孔103内，从而使第一接触孔103内填充有导电材料。如此，第一接触孔103用于电连接逻辑电路器件101与第一互连线层104。
此外，该导电材料可以为金属材料，例如金属铜。
该步骤执行完对应的剖面结构示意图如图5(5)所示。
S406：形成覆盖第一互连线层104的第二绝缘介质层105。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺形成覆盖第一互连线层104的第二绝缘介质层105，作为示例，该第二绝缘介质层105的材料可以为氧化硅。
需要说明，为了不影响下方的逻辑电路器件101的性能，第二绝缘介质层105的形成工艺为低温沉积工艺，更具体地，该低温沉积工艺的沉积温度低于500℃。
该步骤执行完对应的剖面结构示意图如图5(6)所示。
S407：在第二绝缘介质层105上方形成第一半导体层106。
因逻辑电路器件已经形成，为了不影响逻辑电路器件的性能，本步骤可以具体为：通过低温沉积工艺或键合工艺在所述第二绝缘介质层105的上方形成第一半导体层106。该低温沉积工艺或键合工艺的温度低于500℃。
作为示例，该第一半导体层106的材料为二维材料、碳纳米管、低温键合单晶硅、低温沉积多晶硅和低温沉积氧化物半导体中的至少一种。
该步骤执行完对应的剖面结构示意图如图5(7)所示。
S408：在第一半导体层106中形成存储器件107。
因逻辑电路器件已经形成，为了不影响逻辑电路器件的性能，本步骤可以具体为：通过低温工艺在第一半导体层106中形成存储器件107。该低温工艺的温度低于500℃。
作为一示例，该存储器件107可以为CMOS结构，该CMOS结构可以包括源极、漏极以及栅极，为了提高CMOS结构的性能，栅极也可以为高介电常数金属栅114(HKMG，High-kMetal Gate)。
该步骤执行完对应的剖面结构示意图如图5(8)所示。
S409：在存储器件107上方形成第三绝缘介质层108。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺在存储器件107上方形成第三绝缘介质层108，作为示例，该第三绝缘介质层108的材料可以为氧化硅。
需要说明，为了不影响下方的逻辑电路器件101的性能，第三绝缘介质层108的形成工艺为低温沉积工艺，更具体地，该低温沉积工艺的沉积温度低于500℃。
该步骤执行完对应的剖面结构示意图如图5(9)所示。
S410：形成贯穿第三绝缘介质层108上下表面的第二接触孔109，同时形成贯穿第三绝缘介质层108、第一半导体层106以及第二绝缘介质层105的第一通孔111。
本步骤可以具体为：采用干法刻蚀工艺刻蚀第三绝缘介质层108，在第三绝缘介质层108中形成贯穿第三绝缘介质层108上下表面的第二接触孔109。
同时，刻蚀第三绝缘介质层108、第一半导体层106以及第二绝缘介质层105，形成贯穿第三绝缘介质层108、第一半导体层106以及第二绝缘介质层105的第一通孔111。
该步骤执行完对应的剖面结构示意图如图5(10)所示。
S411：在第三绝缘介质层108上方形成第二互连线层110。
本步骤可以具体为：在第三绝缘介质层108上方铺上一层导电材料层，然后对该导电材料层进行图案化，从而形成具有一定图案的第二互连线层110。
需要说明，在第三绝缘介质层108的上方铺上一层导电材料层时，该导电材料会灌注到第二接触孔109内，从而使第二接触孔109内填充有导电材料。如此，第二接触孔109用于电连接存储器件107与第二互连线层110。
此外，该导电材料可以为金属材料，例如金属铜。
该步骤执行完对应的剖面结构示意图如图5(11)所示。
S412：在第二互连线层110上方形成第四绝缘介质层112。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺在第二互连线层110上方形成第四绝缘介质层112，作为示例，该第四绝缘介质层112的材料可以为氧化硅。
需要说明，为了不影响下方的逻辑电路器件101的性能，第四绝缘介质层112的形成工艺为低温沉积工艺，更具体地，该低温沉积工艺的沉积温度低于500℃。
该步骤执行完对应的剖面结构示意图如图1所示。
以上为本申请实施例提供的半导体器件的制造方法的一种具体实现方式。通过该具体实现方式，能够制成图1所示的半导体器件。
作为本申请的另一可选实施例，本申请还提供了半导体器件的制造方法另一种具体实现方式。请参见图6至图7(7)，本申请实施例提供的半导体器件的制造方法另一种具体实现方式包括以下步骤：
S601至S606与上述S401至S406相同，为了简要起见，在此不再详细描述。
S607：在第二绝缘介质层105上方形成第二半导体层301。
需要说明，形成第二半导体层301的工艺与上述形成第一半导体层106的工艺可以相同。具体地，因逻辑电路器件已经形成，为了不影响逻辑电路器件的性能，本步骤可以具体为：通过低温沉积工艺或键合工艺在所述第二绝缘介质层105的上方形成第二半导体层301。该低温沉积工艺或键合工艺的温度低于500℃。
作为示例，该第二半导体层301的材料为二维材料、碳纳米管、低温键合单晶硅、低温沉积多晶硅和低温沉积氧化物半导体中的至少一种。
该步骤执行完对应的剖面结构示意图如图7(1)所示。
S608：在第二半导体层301中形成MOS器件302。
MOS器件302包括源极、漏极和栅极。
该步骤执行完对应的剖面结构示意图如图7(2)所示。
S609：在MOS器件302上方形成第五绝缘介质层303。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺在MOS器件302上方形成第五绝缘介质层303，作为示例，该第五绝缘介质层303的材料可以为氧化硅。
需要说明，为了不影响下方的逻辑电路器件101的性能，第五绝缘介质层303的形成工艺为低温沉积工艺，更具体地，该低温沉积工艺的沉积温度低于500℃。
该步骤执行完对应的剖面结构示意图如图7(3)所示。
S610：形成贯穿第五绝缘介质层303的第三接触孔304，同时形成贯穿第五绝缘介质层303、第二半导体层301和第二绝缘介质层105的第二通孔307。
本步骤可以具体为：采用干法刻蚀工艺刻蚀第五绝缘介质层303，在第五绝缘介质层303中形成贯穿第五绝缘介质层303上下表面的第三接触孔304，同时形成贯穿第五绝缘介质层303、第二半导体层301和第二绝缘介质层105的第二通孔307。
该步骤执行完对应的剖面结构示意图如图7(4)所示。
S611：在第五绝介质层303上方形成第三互连线层305，同时导电材料填充第三接触孔304。
本步骤可以具体为：在第五绝介质层303上方铺上一层导电材料层，然后对该导电材料层进行图案化，从而形成具有一定图案的第三互连线层305。
需要说明，在第五绝介质层303的上方铺上一层导电材料层时，该导电材料会灌注到第三接触孔304内，从而使第三接触孔304内填充有导电材料。如此，第三接触孔304用于电连接MOS器件302与第三互连线层305。
该步骤执行完对应的剖面结构示意图如图7(5)所示。
S612：形成覆盖第三互连线层305上方的第六绝缘介质层306。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺在第三互连线层305上方形成第六绝缘介质层306，作为示例，该第六绝缘介质层306的材料可以为氧化硅。
需要说明，为了不影响下方的逻辑电路器件101的性能，第六绝缘介质层306的形成工艺为低温沉积工艺，更具体地，该低温沉积工艺的沉积温度低于500℃。
该步骤执行完对应的剖面结构示意图如图7(6)所示。
S613：在第六绝缘介质层306上方形成第一半导体层106。
该形成工艺与步骤S407相同，为了简要起见，在此不再详细描述。
S614至S615与上述S408至S409相同，为了简要起见，在此不再详细描述。
S616：形成贯穿第三绝缘介质层108上下表面的第二接触孔109，同时形成贯穿第三绝缘介质层108、第一半导体层106和第六绝缘介质层306的第一通孔111。
该步骤执行完对应的剖面结构示意图如图7(7)所示。
S617至S618与S411至S412相同，为了简要起见，在此不再详细描述。
以上为本申请实施例提供的半导体器件制造方法的另一种实现方式，通过该实现方式能够制成三层器件上下互连的半导体器件。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (14)
1.一种半导体器件，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上方的第一电路器件；
位于所述第一电路器件上方的第一半导体层；
位于所述第一半导体层中的第二电路器件；
其中，所述第一电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
2.根据权利要求1所述的半导体器件，其特征在于，所述接触孔包括第一接触孔，所述互连线层包括第一互连线层；
所述半导体器件还包括：
位于所述第一电路器件和所述第一半导体层之间的第一绝缘介质层；
其中，所述第一互连线层位于所述第一绝缘介质层的上方；所述第一接触孔贯穿所述第一绝缘介质层，用于电连接所述第一电路器件和所述第一互连线层。
3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括：
覆盖所述第一互连线层的第二绝缘介质层。
4.根据权利要求2所述的半导体器件，其特征在于，所述接触孔还包括第二接触孔，所述互连线层还包括第二互连线层；
所述半导体器件还包括：
位于所述第二电路器件上方的第三绝缘介质层；
所述第二互连层位于所述第三绝缘介质层的上方，所述第二接触孔贯穿所述第三绝缘介质层，用于电连接所述第二电路器件和所述第二互连线层；
所述通孔贯穿所述第三绝缘介质层、半导体层和第二绝缘介质层，用于电连接所述第二互连层和所述第一互连线层。
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：
覆盖所述第二互连线层的第四绝缘介质层。
6.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述半导体层的材料为二维材料、碳纳米管、低温键合单晶硅、低温沉积多晶硅和低温沉积氧化物半导体中的至少一种。
7.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
位于所述第一电路器件和所述第一半导体层之间的第二半导体层；
位于所述第二半导体层中的第三电路器件；
其中，所述第一电路器件、所述第三电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
8.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述第一电路器件或所述第二电路器件为逻辑电路器件、MOS器件或者存储器件中的至少一种。
9.根据权利要求7所述的半导体器件，其特征在于，所述第三电路器件为MOS器件。
10.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成第一电路器件；
在所述第一电路器件上方形成第一半导体层；
在所述第一半导体层中形成第二电路器件；
其中，所述第一电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
11.根据权利要求10所述的方法，其特征在于，所述接触孔包括第一接触孔，所述互连线层包括第一互连线层；
所述方法还包括：
在所述第一电路器件和所述第一半导体层之间形成第一绝缘介质层；
形成贯穿所述第一绝缘介质层的第一接触孔；
在所述第一绝缘介质层上方形成第一互连线层；
其中，所述第一接触孔用于电连接所述第一电路器件和所述第一互连线层。
12.根据权利要求11所述的方法，其特征在于，所述方法还包括：
形成覆盖所述第一互连线层的第二绝缘介质层。
13.根据权利要求10-12任一项所述的方法，其特征在于，所述第一半导体层和所述第二电路器件具体为通过低温工艺形成，所述低温工艺的温度低于500℃。
14.根据权利要求10-12任一项所述的半导体器件，其特征在于，所述方法还包括：
在所述第一电路器件和所述第一半导体层之间形成第二半导体层；
在所述第二半导体层中形成第三电路器件；
其中，所述第一电路器件、所述第三电路器件和所述第二电路器件通过互连线层、接触孔和通孔实现互连。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817536A (zh) * | 2019-02-15 | 2019-05-28 | 长江存储科技有限责任公司 | 键合结构的形成方法 |
| CN109860104A (zh) * | 2019-02-15 | 2019-06-07 | 长江存储科技有限责任公司 | 键合结构及其形成方法 |
| CN112582374A (zh) * | 2020-12-11 | 2021-03-30 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112582376A (zh) * | 2020-12-11 | 2021-03-30 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112582377A (zh) * | 2020-12-11 | 2021-03-30 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112635461A (zh) * | 2020-12-08 | 2021-04-09 | 中国科学院微电子研究所 | 一种三维存算电路结构及其制备方法 |
| CN112635472A (zh) * | 2020-12-08 | 2021-04-09 | 中国科学院微电子研究所 | 一种三维存算电路结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080283873A1 (en) * | 2007-05-14 | 2008-11-20 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US20170207169A1 (en) * | 2013-09-09 | 2017-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside Contacts for Integrated Circuit Devices |
| CN107546174A (zh) * | 2017-07-28 | 2018-01-05 | 中国科学院微电子研究所 | 一种集成电路元器件的工艺方法 |
-
2018
- 2018-09-05 CN CN201811033863.3A patent/CN109192721A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080283873A1 (en) * | 2007-05-14 | 2008-11-20 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US20170207169A1 (en) * | 2013-09-09 | 2017-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Backside Contacts for Integrated Circuit Devices |
| CN107546174A (zh) * | 2017-07-28 | 2018-01-05 | 中国科学院微电子研究所 | 一种集成电路元器件的工艺方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817536A (zh) * | 2019-02-15 | 2019-05-28 | 长江存储科技有限责任公司 | 键合结构的形成方法 |
| CN109860104A (zh) * | 2019-02-15 | 2019-06-07 | 长江存储科技有限责任公司 | 键合结构及其形成方法 |
| CN109817536B (zh) * | 2019-02-15 | 2021-03-30 | 长江存储科技有限责任公司 | 键合结构的形成方法 |
| CN112635461A (zh) * | 2020-12-08 | 2021-04-09 | 中国科学院微电子研究所 | 一种三维存算电路结构及其制备方法 |
| CN112635472A (zh) * | 2020-12-08 | 2021-04-09 | 中国科学院微电子研究所 | 一种三维存算电路结构及其制备方法 |
| CN112635461B (zh) * | 2020-12-08 | 2024-04-16 | 中国科学院微电子研究所 | 一种三维存算电路结构及其制备方法 |
| CN112582374A (zh) * | 2020-12-11 | 2021-03-30 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112582376A (zh) * | 2020-12-11 | 2021-03-30 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112582377A (zh) * | 2020-12-11 | 2021-03-30 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112582374B (zh) * | 2020-12-11 | 2023-11-07 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112582376B (zh) * | 2020-12-11 | 2023-11-17 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN112582377B (zh) * | 2020-12-11 | 2023-11-17 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
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