CN112582374B - 带侧壁互连结构的半导体装置及其制造方法及电子设备 - Google Patents

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Abstract

公开了一种带侧壁互连结构的半导体装置及其制造方法及包括这种半导体装置的电子设备。根据实施例，制造半导体装置的方法可以包括：在承载衬底上设置器件叠层；在承载衬底上与器件叠层相邻的区域处形成与器件叠层横向连接的互连结构，互连结构包括电隔离层以及电隔离层中的导电结构。该方法还包括控制互连结构中的导电结构的高度，使得器件叠层中的至少一部分需要电连接的部件与互连结构中相应高度处的导电结构在横向上相接触并因此电连接。形成导电结构包括：在所述区域上形成导电材料层；形成覆盖导电材料层的掩模层；将掩模层构图为与导电结构相对应的图案；以及以掩模层为刻蚀掩模，选择性刻蚀导电材料层。

Description

带侧壁互连结构的半导体装置及其制造方法及电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有侧壁互连结构的半导体装置及其制造方法及包括这种半导体装置的电子设备。
背景技术
随着半导体器件的不断小型化，越来越难以制造高密度的互连结构，因为在横向上难以缩减尺寸。另外，为增加集成度，可以堆叠多层器件。期望能够以灵活的方式为这种堆叠器件设置互连。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种带侧壁互连结构的半导体装置及其制造方法及包括这种半导体装置的电子设备。
根据本公开的一个方面，提供了一种制造半导体装置的方法，包括：在承载衬底上设置器件叠层；在承载衬底上与器件叠层相邻的区域处形成与器件叠层横向连接的互连结构，互连结构包括电隔离层以及电隔离层中的导电结构。该方法还包括控制互连结构中的导电结构的高度，使得器件叠层中的至少一部分需要电连接的部件与互连结构中相应高度处的导电结构在横向上相接触并因此电连接。形成导电结构包括：在所述区域上形成导电材料层；形成覆盖导电材料层的掩模层；将掩模层构图为与导电结构相对应的图案；以及以掩模层为刻蚀掩模，选择性刻蚀导电材料层。
根据本公开的另一方面，提供了一种半导体装置，包括：承载衬底，具有彼此相邻的第一区和第二区；第一区上的半导体器件；以及第二区上的互连结构，互连结构包括电隔离层以及电隔离层中的导电结构。半导体器件中的至少一部分需要电连接的部件与互连结构中相应高度处的导电结构在横向上相接触并因此电连接，所述部件与所述导电结构之间存在界面。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体装置。
根据本公开的实施例，对于半导体器件的竖直叠层，可以设置与之横向上邻接的侧壁互连结构。对于若干层器件，可以利用一个掩模层，因此可以减少制造工艺中的光刻步骤并降低制造成本。另外，三维构造使得器件之间的互连可以由更多空间，并因此可以具有低电阻和高带宽。由于侧壁互连结构的存在，半导体装置可以具有引出端子，因此可以将半导体装置的制造与金属化叠层的制造相分离。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)至25(c)示意性示出了根据本公开实施例的制造半导体装置特别是其中的互连结构的流程中的一些阶段；
图26至29示意性示出了根据本公开另一实施例的制造半导体装置特别是其中的互连结构的流程中的一些阶段，其中，
图1(a)、4(a)、25(a)是俯视图，
图1(b)、2、3(a)、4(b)、5至19、20(a)、21、22(a)、24(a)、25(b)、26至29是沿AA′线的截面图，
图1(c)、1(d)、3(b)、4(c)、20(b)、22(b)、23、24(b)、25(c)是沿BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种带有侧壁互连结构的半导体装置。在此，所谓“侧壁”互连结构，是指这种互连结构形成在需要互连的器件的侧向(例如，大致平行于衬底表面的方向)，并因此可以通过器件的侧壁与器件(中需要互连的部件，如源/漏区、栅电极等)相互连接。由于需要互连的部件在高度和/或方位上的差异，可以在这些部件的侧壁上分别形成与之互连的导电结构。
例如，在平面型器件如平面金属氧化物半导体场效应晶体管(MOSFET)中，栅电极设于有源区之上，因此栅电极和有源区(特别是其中的源/漏区)可处于不同的高度(相对于器件所形成于的衬底)。于是，源/漏区可以与互连结构中第一高度处的导电结构(例如，互连线和/或过孔)相接，且栅电极可以与互连结构中高于第一高度的第二高度处的导电结构相接。另一方面，源/漏区可以处于栅电极的相对两侧(称作“第一侧”和“第二侧”)。于是，源/漏区可以在第一侧和/或第二侧与互连结构中的相应导电结构相接。通常，在器件的第一侧和第二侧，栅电极的侧壁相对于源/漏区的侧壁向内凹进，于是栅电极可以在另外的第三侧和/或第四侧与互连结构中的相应导电结构相接。
类似地，在竖直型器件中，源/漏区和栅电极在竖直方向上叠置，且因此也可以处于不同的高度。因此，可以通过互连结构中不同高度处的导电结构，实现与竖直型器件的互连。
器件可以彼此叠置从而形成器件叠层，以增加集成密度。可以在衬底上设置多个器件叠层。互连结构可以在这些器件叠层之间形成，从而将这些器件叠层内或之间需要互连的器件彼此电连接。更具体地，在互连结构与需要电连接的部件相邻接之处，互连结构中的导电结构(的侧壁)露出，且所述部件(的侧壁)也露出，从而两者可以彼此接触并因此电连接。互连结构与器件之间可以存在可观察的界面。为实现各个方向上的互连，互连结构可以环绕各器件叠层。当然，部分器件叠层可以仅在需要电连接的侧壁处存在互连结构即可。
为方便布局，器件叠层可以沿着栅电极的延伸方向(称作“第一方向”)以及与第一方向相交(例如，垂直)的第二方向排列，从而形成阵列。于是，互连结构可以在器件叠层之间沿第一方向和第二方向延伸，并因此可以在第一方向和第二方向上与器件叠层相邻接。
互连结构可以包括设置在电隔离层(例如，电介质层)中的互连线层与过孔层。互连线层与过孔层可以彼此交替设置。互连线层可以实现同一层内的互连，过孔层可以实现不同层之间的互连。互连线可以包括在相应互连线层内延伸的主体部分以及包围主体部分的阻挡层。
这种半导体装置可以如下制作。例如，可以在承载衬底上设置器件叠层，其中叠置有多个半导体器件层。器件叠层中的器件(中需要电连接的部件)可以在叠层的侧壁处露出。在承载衬底上与器件叠层相邻的区域处，可以形成与器件叠层横向邻接的互连结构，从而与在器件叠层的侧壁处露出的器件(中需要电连接的部件)互连。
互连结构中的导电结构可以分层形成，以便与不同高度处的器件相连。例如，可以在所述区域上形成互连线。可以进一步形成电介质材料以掩埋互连线，并可以在电介质材料中形成过孔。通过多次重复这样的操作，形成包括多层互连线和多层过孔的互连结构。可以通过电介质材料的形成高度，来控制互连线和过孔所在的高度。
在承载衬底上，器件堆叠相对突出，从而所述区域相对于器件堆叠类似于槽结构。本公开的实施例还提供了对这种槽结构底部的材料层进行刻蚀的方法。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成互连线和过孔)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1(a)至25(c)示意性示出了根据本公开实施例的制造半导体装置特别是其中的互连结构的流程中的一些阶段。
如图1(a)至1(c)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。以下以体Si衬底如硅晶片为例进行描述。
衬底1001可以被掺杂以形成阱区1005，例如针对p型器件可以形成n型阱区，而针对n型器件可以形成p型阱区，从而便于形成不同类型的半导体器件，特别是在互补金属氧化物半导体(CMOS)工艺的情况下。
在衬底1001中，可以通过隔离部1019例如浅沟槽隔离(STI)，来限定有源区。例如，隔离部1019可以通过在衬底1001中刻蚀沟槽，并向沟槽中填充电介质材料如氧化物(例如，氧化硅)来形成。在填充氧化物之前，可以在沟槽的侧壁和底壁上形成例如氮化物(例如，氮化硅)的保护层1021，以在后继工艺中保护有源区特别是沟道。
在有源区上，可以形成半导体器件T，例如金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、纳米线场效应晶体管等。
半导体器件T可以包括在有源区上形成的例如氧化物的栅介质层1007和例如金属的栅电极1009以及在有源区中栅电极1007两侧形成的源/漏区1013。例如，源/漏区1013可以包括有源区中的高掺杂区。在栅介质层1007和栅电极1009的侧壁上，可以形成有例如氮化物(例如，氮化硅)的栅隔墙(spacer)1011。在源/漏区1013上，可以形成金属硅化物1015，以改进电接触性能。金属硅化物1015用作源/漏区1013的接触部，因此在本文所述的器件互连的上下文中，将其视为源漏区1013的一部分。半导体器件T可以是平面型器件如平面型MOSFET或者立体器件如FinFET。在FinFET的情况下，有源区可以形成为相对于衬底表面突出的鳍片形式。
在半导体器件T的底部，可以形成接触层1003。通过接触层1003，可以按需向半导体器件T的体区施加偏置。接触层1003可以是衬底1001中例如通过离子注入形成的高掺杂区，与其所在位置处的阱区1005具有相同的掺杂类型，但掺杂浓度高于阱区1005中的掺杂浓度，例如为约1E18至1E21cm-3。
在此，为便于布局，栅电极可以沿着第一方向(例如，图1(a)中的竖直方向)延伸，且有源区可以沿着与第一方向交叉例如垂直的第二方向(例如，图1(a)中的水平方向)延伸。在栅电极与有源区相交之处，可以形成如上所述的半导体器件T，也可以形成虚设器件(结构与半导体器件T相同或类似，但在电气上不起作用)。在此，仅示出了沿第二方向延伸的隔离部1019。器件彼此之间在第二方向上的电隔离可以通过未示出的沿第一方向延伸的隔离部实现，也可以通过虚设器件来实现。
另外，在该示例中，还设置了对准标记区，并在对准标记区形成了栅电极，这些栅电极的图案随后可以用作对准标记。对准标记区中隔离部和栅电极的形状可以根据光刻要求而变化。
在衬底1001上可以形成层间电介质层1017如氧化物，以覆盖衬底1001上形成的各半导体器件T。这里需要指出的是，在图1(a)的俯视图中，为了清楚起见，没有示出层间电介质层1017，也没有示出保护层1021。
根据本公开的另一实施例，如图1(d)所示，基于布局设计，可以在某些区域中，将栅电极1009在隔离部1019上的部分替换为其他导电材料1023如金属硅化物或金属如铜(Cu)等。其他导电材料1023可以在随后制作侧壁互连结构的工艺中保留(例如，由于刻蚀选择性)，从而其相对两端的栅电极1009可以保持电连接。
根据实施例，可以将如图1(a)至1(c)所示的布置多层叠置，以提升集成密度。
为此，如图2所示，可以从衬底1001的背侧研磨/减薄衬底1001，直至露出接触层1003(接触层1003的厚度也可能减小)。如此得到的结构可以称作器件层。然后，可以将器件层例如通过键合而附着/安装到承载晶片或衬底1025上。在器件层与承载晶片或衬底1025之间，可以设置例如氧化物的电介质层1027，以实现必要的电气隔离。
如图3(a)和3(b)所示，可以在承载晶片或衬底1025上依次堆叠多个这样的器件层。各器件层中形成的器件可以相同，也可以彼此不同，例如器件类型不同、电气特性如阈值电压不同等。在此，为便于后继形成侧壁互连结构，各器件层可以具有相同或相似的布局。但是，本公开不限于此。例如，各器件层也可以具有不同的布局。
在此，为方便起见，堆叠各器件层之后得到的叠层中的层间电介质层均标示为1017。
尽管在此以堆叠多个器件层为例进行描述，但是本公开不限于此。例如，可以仅设置单个器件层。如下所述形成的侧壁互连结构可以实现该器件层内器件之间的互连。
接下来，可以限定用来形成侧壁互连结构的区域。
例如，如图4(a)至4(c)所示，可以通过形成光刻胶(未示出)并进行各向异性刻蚀如反应离子刻蚀(RIE)，在叠层中形成沟槽O。沟槽O可以贯穿各器件层(特别是各器件层中器件之间的区域)，以使各器件层中需要电连接的部位例如栅电极、源/漏区(特别是源/漏区上形成的硅化物层)、接触层等能够在沟槽O的侧壁处露出。在此，示出了沟槽O以电介质层1027为底壁。如图4(c)所示，由于保护层1021，可以防止对层间电介质层1017的刻蚀影响沟道以及沟道与源/漏区之间的pn结。
在图4(a)的俯视图中，为清楚起见，对同为氧化物的电介质层1027由于上述沟槽O而露出的部分以及层间电介质层1017分别以不同灰度示出。如图4(a)所示，所形成的沟槽O可以围绕各半导体器件T。另外，沟槽O还可以延伸到对准标记区。
如图4(b)和4(c)所示，由于沟槽O，在承载晶片或衬底1025上形成了多个器件叠层S，每一器件叠层S包括在竖直方向(例如，垂直于承载晶片或衬底1025表面的方向)上堆叠的多层器件。在该示例中，各器件叠层S中的每一层仅包括单个器件T。但是，本公开不限于此。例如，某些器件叠层S中的一层或多层可以包括两个或更多器件T。沟槽O形成在各器件叠层S之间，随后可以在沟槽O中形成互连结构，用以将器件叠层S中的器件彼此互连。在此，由于互连结构与器件在横向上邻接，并与器件中需要电连接的部件的侧壁相接触，因此可以称作侧壁互连结构。
尽管在此以承载晶片或衬底1025上设置多个器件叠层S为例进行描述，但是本公开不限于此。例如，可以仅设置单个器件叠层S(其中可以由一层或多层器件，每一层可以包括一个或多个器件)，如下所述形成的侧壁互连结构可以实现该器件叠层S内器件之间的互连。
在对准标记区，目前各器件层的对准标记彼此叠置，从而只有最上器件层的对准标记露出。可以对对准标记区进行构图，使每一器件层的对准标记能够露出，以便随后可以为各器件层提供对准标记。
为此，如图5所示，可以在承载晶片或衬底1025上形成光刻胶1029，并将其构图为露出最上器件层的一部分对准标记区(在该示例中，露出用作对准标记的最左侧一条栅电极)。利用该光刻胶1029作为掩模，对最上器件层(也称为第一器件层)的对准标记区中的各层进行选择性刻蚀如反应离子刻蚀(RIE)，从而露出次上器件层(也称为第二器件层)的对准标记区(具体地，露出用作对准标记的最左侧一条栅电极)。
然后，如图6所述，可以对光刻胶1029进行修整(修整后的光刻胶示出为1029′)，以露出更多的对准标记区(在该示例中，露出用作对准标记的最左侧两条栅电极)。利用光刻胶1029′作为掩模，对第一器件层以及第二器件层的对准标记区中的各层进行选择性刻蚀如RIE，从而露出最下器件层(也称为第三器件层)的对准标记区(具体地，露出用作对准标记的最左侧一条栅电极)。
如图7所示，可以去除光刻胶1029′。在对准标记区具有阶梯形结构，于是各层的对准标记可以依次露出。通过各层的对准标记，可以获知相应层中的器件的相对位置，并因此可以使后继形成的针对相应层的导电结构能够更好地与该层中的器件彼此对准并连接。另外，可以进行氧化处理，使得在沟槽O中露出的半导体(例如，Si)表面氧化，然后去除氧化物，以修复在形成沟槽O时进行的刻蚀导致的可能损伤。
在沟槽O中，可以形成互连结构，以将相同层中的不同器件和/或不同层中的器件彼此电连接。互连结构可以包括各种导电结构，例如互连线、过孔等。
在形成互连线时，为避免常规工艺中刻蚀槽，然后在槽中填充导电材料如金属的困难，根据本公开的实施例，可以先形成导电结构，然后再填充电介质材料。
对于当前的器件叠层S，最下方是接触层1003。可以首先形成针对该接触层1003的导电结构。
例如，如图8所示，可以通过淀积，以大致共形的方式，依次形成导电阻挡层1031和导电主体层1033。导电阻挡层1031可以防止导电主体层1033向周围的扩散，例如可以包括导电氮化物如TiN、TaN等。导电主体层1033可以用于实现器件间的电连接，例如可以包括金属如钨(W)、钴(Co)、铷(Ru)、铜(Cu)、铝(Al)、镍(Ni)等。如图8中的虚线圈所示，所形成的导电阻挡层1031和导电主体层1033可以在拐角处与各器件叠层S中最下层器件的接触层1003相接触并连接。
然后，可以将导电阻挡层1031和导电主体层1033构图为针对各器件叠层S中最下层器件的接触层1003的导电结构。在该示例中，要留下导电阻挡层1031和导电主体层1033位于沟槽O底部的部分，因此可以形成覆盖该部分的掩模。
例如，如图9所示，可以通过淀积，形成掩模层1035。为形成如上所述的掩模，掩模层1035可以形成为其横向延伸部分较厚，而竖直延伸部分较薄。例如，这可以通过高密度等离子体(HDP)淀积来实现。在此，掩模层1035较厚部分的厚度可以为约20-150nm。
然后，如图10所示，可以对掩模层1035进行各向同性刻蚀，刻蚀的厚度可以去除掩模层1035的竖直延伸部分，但留下其横向延伸部分。例如，留下部分的厚度可以为约15-100nm。于是，沟槽O底部的导电阻挡层1031和导电主体层1033可以被掩模层1035覆盖。
接着，如图11所示，可以掩模层1035作为掩模，对导电阻挡层1031和导电主体层1033进行各向同性刻蚀，从而它们可以留于沟槽O的底部(还有部分留于各堆叠以及对准标记区的顶面，在随后的工艺中将会被去除)。在此，可以采用原子层刻蚀(ALE)，以实现良好的刻蚀控制。之后，可以去除掩模层1035。
形成掩模的方式不限于上述方式。例如，如图12所示，代替形成掩模层1035，可以在图8所示的结构上例如通过旋涂形成光刻胶。可以对光刻胶进行曝光。可以控制光进入光刻胶的深度，使得只有光刻胶的上部被曝光。可以通过显影，去除光刻胶的被曝光的上部。于是，可以在沟槽O的底部留下一定厚度的光刻胶1037。可以光刻胶1037作为掩模，对导电阻挡层1031和导电主体层1033进行各向同性刻蚀，使它们留于沟槽O的底部。之后，可以去除光刻胶1037。
在以下，为方便起见，仍以图11所示的结构为例进行描述。
导电主体层1033的顶表面目前暴露于外。为防止其扩散，可以在其顶表面上形成阻挡层。例如，如图13所示，可以通过淀积，以大致共形的方式，形成导电阻挡层1039。导电阻挡层1039可以与导电阻挡层1031包括相同或不同的材料。然后，可以利用以上结合图9至11描述的方法，形成例如氧化物的掩模层1041，并利用掩模层1041对导电阻挡层1039进行各向同性刻蚀，使其可以留于沟槽O的底部(还有部分留于各堆叠以及对准标记区的顶面，在随后的工艺中将会被去除)。
接下来，可以对被导电阻挡层1031、1039包裹的导电主体层1033进行构图。可以基于相应层的对准标记来帮助图案定位。为此，可以将最下层(在此为第三层)的对准标记露出。例如，如图14所示，可以形成光刻胶1043，并将其构图为至少部分地露出第三层对准标记所在的台阶。然后，可以光刻胶1043为掩模，对之前的工艺在第三层对准标记所在的台阶上留下的残留材料进行选择性刻蚀如RIE，以将之去除，从而至少部分地露出第三层对准标记。之后，可以去除光刻胶1043。
然后，如图15所示，可以在沟槽O内形成用于构图导电结构的掩模层1045。例如，可以通过旋涂并回蚀光刻胶(或者，可以采用上述曝光光刻胶上部，并通过显影去除被曝光的上部的方法)，使光刻胶的顶面高度能够露出第三层对准标记，然后在第三层对准标记的帮助下对光刻胶构图(例如，光刻或电子束曝光等)，来形成掩模层1045。掩模层1045中各开口的最小间隙Wt可以保持基本上一致。这有助于后继工艺的一致性。为保证这种一致性，由如此构图的光刻胶限定的导电结构中有一部分可以是虚设导电结构。
接下来，如图16所示，可以掩模层1045作为刻蚀掩模，依次对掩模层1041、导电阻挡层1039、导电主体层1033和导电阻挡层1031进行选择性刻蚀如RIE。刻蚀可以停止于电介质层1027(或者可以稍微进入电介质层1027，以确保切断各导电层)。这样，在沟槽O的底部与接触层1003相对应的高度处形成了横向延伸的导电结构，这些导电结构中的至少一部分与各器件叠层S中最下层的接触层1003相接触并因此电连接。另外，由于刻蚀步骤，之前的工艺在各器件叠层以及对准标记区的顶面处的残留物可以被去除。之后，可以去除掩模层1045。
由于这种刻蚀，导电主体层1033的部分侧壁暴露于外。为防止扩散，可以在导电主体层1033的侧壁上形成导电阻挡层。例如，如图17所示，可以通过淀积，以大致共形的方式，依次形成导电阻挡层1047，并通过各向异性刻蚀如RIE，去除其横向延伸部分而留下其竖直延伸部分，从而形成为侧墙形式并留于导电主体层1033的侧壁上。导电阻挡层1047可以包括与导电阻挡层1031、1039相同或不同的材料。为保持一致性，导电阻挡层1031、1039和1047可以具有相同的材料以及实质上相同的膜厚。
侧墙形式的导电阻挡层1047只要能覆盖导电主体层1033即可。为此，如图18所示，可以在沟槽O内特别是导电结构的间隙之间填充电介质层1049(例如，氧化物)。电介质层1049可以通过淀积然后回蚀的方式形成。淀积的电介质层1049的厚度可以大于Wt/2，从而可以完全填满导电结构之间的间隙。在此，仅为方便起见，将填充的电介质层1049与可能仍然残留的掩模层1041示出为一体，并标示为1049。
由于电介质层1049处于沟槽O内部，难以对其进行平坦化处理如化学机械抛光(CMP)。为确保电介质层1049的顶面具有一定的平坦度以方便后继的光刻，导电结构可以包括一些虚设图案(即，并不实现真正电连接的互连线和/或过孔)，使得最小间隙如上所述能够保持基本上一致。另外，淀积的膜厚可以大于该最小间隙的一半。为更好地控制电介质层1049的平坦性，其淀积可以采用原子层淀积(ALD)，其回蚀可以采用ALE。
然后，如图19所示，可以通过选择性刻蚀如RIE，去除电介质层1049露出的导电阻挡层1047部分。这样，导电主体层1033被导电阻挡层1031、1039、1047所包封。由此形成的导电结构与器件叠层(例如，需要连接的部件，如源/漏区、栅电极等)之间由于材料不同、上下或前后位置的错位等因素而具有界面或边界。另外，电介质层1049与器件叠层(例如，其中的层间电介质层)之间也可以具有界面或边界。
以上形成了一层导电结构。可以按相同或类似的方式，逐一形成多层导电结构。
接下来，可以形成例如针对各器件叠层中最下方器件的源/漏层的导电结构。
在此，通过硅化物1015来形成与源/漏层的电连接。因此，所要形成的针对源/漏层的导电结构应该位于与硅化物1015相应的高度处。为此，如图20(a)和20(b)所示，可以通过淀积然后回蚀例如氧化物(或者，也可以不同于电介质层1049的材料)，将电介质层1049的顶面抬升至与硅化物1015相应的高度。抬升后的电介质层在图中被标示为1049′。需要指出的是，尽管在此将电介质层1049′示出为一体，但是先后形成的电介质层之间可以存在界面或边界。
在此，电介质层1049′的顶面高度可以使得：一方面，阱区1005在沟槽O中露出的侧壁被遮挡，以避免随后在电介质层1049′的顶面上形成的导电结构与阱区1005相接触(与阱区1005的电连接可以通过接触层1003实现)；另一方面，硅化物1015的侧壁可以在沟槽O中露出，从而随后在电介质层1049′的顶面上形成的导电结构可以与硅化物1015相接触。
如图21所示，在电介质层1049′中，可以通过例如刻蚀孔并向孔中填充导电阻挡层如导电氮化物以及导电材料如金属，来形成过孔1051。过孔1051可以实现上下两层之间的电连接。
另外，如图22(a)和22(b)所示，可以如以上结合图8至19所述，可以在电介质层1049′上形成导电结构。然后，进一步抬升电介质层1049′的高度，形成电介质层1049″。在此，电介质层1049″的顶面高度可以使得：一方面，硅化物1015在沟槽O中露出的侧壁被遮挡，以避免随后在电介质层1049″的顶面上形成的导电结构与硅化物1015相接触(与硅化物1015的电连接可以通过刚形成的导电结构实现)；另一方面，栅电极1009的侧壁可以在沟槽O中露出，从而随后在电介质层1049″的顶面上形成的导电结构可以与栅电极1009相接触。类似地，可以在电介质层1049″形成过孔。这些过孔中邻近器件叠层的侧壁的一个或多个过孔(例如，图中该层最右侧的过孔)可以与硅化物1015直接接触。
类似地，可以形成针对各器件叠层中最下方器件的栅电极的导电结构。
例如，如图23所示，在电介质层1049″的顶面上按上述方式形成导电结构，其中至少一些导电结构可以与栅电极在沟槽O内露出的侧壁相接触并因此电连接。
另外，可以将电介质层1049″的顶面抬升至与上一器件层(在此，第二器件层)相应的高度，得到电介质层1049″′。电介质层1049″′的顶面可以使得遮蔽第三器件层的器件，但露出第二器件层的器件，特别是最下方的需要电连接的接触层1003。在电介质层1049″′中，可以形成过孔。当然，可能有一个或多个过孔直接接触栅电极。
以这种方式，如图24(a)和24(b)所示，可以逐层形成导电结构，从而形成互连结构。在此，针对每一器件层中的接触层、硅化物层(或者说，源/漏区)以及栅电极，均在相应高度处形成了相应的导电结构，以实现所需的互连。在图24(a)和24(b)中，将互连结构中导电结构之间的电介质层示出为1049″′。各层中的上述界面或边界中至少一部分可以实质上共面，例如在竖直方向上实质上对准。
之后，可以制作互连结构的引出端子。例如，如图25(a)、25(b)和25(c)所示，可以通过例如淀积并平坦化电介质材料如氧化物来形成层间电介质层1017′，并在层间电介质层1017′中形成互连结构1051如互连线或过孔。互连结构1051与之前在沟槽O中形成的互连结构可以相接触并电连接。
图26至29示意性示出了根据本公开另一实施例的制造半导体装置特别是其中的互连结构的流程中的一些阶段。
如图26所示，在图15所示的结构中，代替形成光刻胶1045，可以在开口O中形成填充物1053。填充物1053可以包括能够被刻蚀或者说易于被刻蚀，且不溶于对光刻胶显影用的显影液的材料，例如聚合物。例如，可以通过旋涂并回蚀的方式，使得填充物1053填充于开口O中，其顶面高度能够露出(例如，低于或持平于)各器件叠层的顶面(当前具有残留物)。
然后，如图27所示，可以在填充物1053上形成光刻胶1045′。光刻胶1045′可以通过光刻而构图为用于限定导电图案的图案(例如，与掩模层1045的图案相同)。类似地，刻胶1045′中开口的最小间隙可以为Wt。由于刻胶1045′不需要进入凹槽O内，因此厚度可以相对较薄，从而可以降低曝光难度。
接下来，如图28所示，可以光刻胶1045′为刻蚀掩模，对沟槽O内的填充物1053进行刻蚀以将光刻胶1045′的图案转移到填充物1053。之后，可以去除光刻胶1045′。
然后，可以如以上结合图16所述进行刻蚀，以形成导电结构。在此，可以填充物1053作为刻蚀掩模，与以上掩模层1045类似。另外，由于刻蚀步骤，之前的工艺在各器件叠层以及对准标记区的顶面处的残留物可以被去除。之后，可以去除填充物1053。
根据另一实施例，在形成填充物1053时，回蚀并非必要的。填充物1053的顶面可以高于器件叠层的顶面(当前具有残留物)。在以这样的填充层1053作为刻蚀掩模按上述方式构图导电结构之后，可以去除填充物1053。然后，再以类似方式形成另一填充物，该填充物可以被回蚀以露出之前的工艺在器件叠层的顶面处的残留物，然后可以去除这些残留物。
根据本公开实施例的半导体装置可以应用于各种电子设备。因此，本公开还提供了一种包括上述半导体装置的电子设备。电子设备还可以包括显示屏幕以及无线收发器等部件。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种制造半导体装置的方法，包括：
在承载衬底上设置器件叠层；
在所述承载衬底上与所述器件叠层相邻的区域处形成与所述器件叠层横向连接的互连结构，所述互连结构包括电隔离层以及所述电隔离层中的导电结构，
其中，该方法还包括控制所述互连结构中的导电结构的高度，使得所述器件叠层中的至少一部分需要电连接的部件与所述互连结构中相应高度处的导电结构在横向上相接触并因此电连接，
其中，形成所述导电结构包括：
在所述区域上形成导电材料层；
形成覆盖所述导电材料层的掩模层；
将所述掩模层构图为与所述导电结构相对应的图案；以及
以所述掩模层为刻蚀掩模，选择性刻蚀所述导电材料层。
2.根据权利要求1所述的方法，其中，在所述区域上形成所述导电材料层包括：
在设置有所述器件叠层的所述承载衬底上以实质上共形的方式形成所述导电材料层；
在所述导电材料层上通过淀积形成横向延伸部分厚而竖直延伸方向薄的预备掩模层；
通过各向同性刻蚀，去除所述预备掩模层的横向延伸部分而留下竖直延伸部分；以及
以所述预备掩模层的留下部分作为刻蚀掩模，选择性刻蚀所述导电材料层。
3.根据权利要求2所述的方法，其中，通过高密度等离子体淀积来形成所述预备掩模层。
4.根据权利要求1所述的方法，其中，形成所述掩模层包括：
在设置有所述器件叠层的所述承载衬底上形成光刻胶，所述光刻胶的顶面超过所述器件叠层的顶面；
回蚀所述光刻胶，以露出所述器件叠层的顶面，并在所述区域中的所述导电材料层上留下一定厚度的光刻胶，留于所述导电材料层上的所述光刻胶构成所述掩模层，
其中，对所述掩模层构图包括对所述光刻胶进行光刻。
5.根据权利要求1所述的方法，其中，形成所述掩模层包括：
在设置有所述器件叠层的所述承载衬底上形成光刻胶，所述光刻胶的顶面超过所述器件叠层的顶面；
曝光所述光刻胶的上部；
通过显影，去除所述光刻胶的上部，以露出所述器件叠层的顶面，并在所述区域中的所述导电材料层上留下一定厚度的光刻胶，留于所述导电材料层上的所述光刻胶构成所述掩模层，
其中，对所述掩模层构图包括对所述光刻胶进行光刻。
6.根据权利要求1所述的方法，其中，
形成所述掩模层包括：在所述区域上形成填充物，所述填充物构成所述掩模层；
对所述掩模层构图包括：
在所述填充物上形成光刻胶；
将所述光刻胶构图为与所述导电结构相对应的图案，并将所述光刻胶中的图案转移到所述填充物中。
7.根据权利要求6所述的方法，其中，所述填充物包括能够被刻蚀，且不溶于用于对所述光刻胶显影用的显影液的材料。
8.根据权利要求7所述的方法，其中，所述填充物包括聚合物。
9.根据权利要求1所述的方法，其中，
形成所述导电材料层包括：以实质上共形的方式依次形成第一阻挡层和主体层和第二阻挡层，
在选择性蚀刻所述导电材料层之后，该方法还包括：
去除所述掩模层；
在所述主体层由于选择性刻蚀而暴露的侧壁上形成第三阻挡层，从而所述主体层以及围绕其的第一阻挡层、第二阻挡层和第三阻挡层形成所述导电结构。
10.根据权利要求9所述的方法，其中，所述第三阻挡层以侧墙工艺形成。
11.根据权利要求1所述的方法，其中，所述导电材料层被构图为所述导电结构以及虚设结构，使得导电结构与导电结构、导电结构与虚设结构以及虚设结构与虚设结构之间的最小间隙保持实质上一致。
12.一种半导体装置，包括：
承载衬底，具有彼此相邻的第一区和第二区；
所述第一区上的半导体器件；以及
所述第二区上的互连结构，所述互连结构包括电隔离层以及所述电隔离层中的导电结构，
其中，所述半导体器件中的至少一部分需要电连接的部件与所述互连结构中相应高度处的导电结构在横向上相接触并因此电连接，
其中，所述部件与所述导电结构之间存在界面。
13.根据权利要求12所述的半导体装置，其中，所述电隔离层与所述第一区中的层间电介质层之间存在界面。
14.根据权利要求12或13所述的半导体装置，其中，不同高度处的所述界面中的至少一部分实质上共面。
15.根据权利要求12或13所述的半导体装置，其中，所述互连结构还包括虚设导电结构，其中，同一层中的导电结构与导电结构、导电结构与虚设导电结构以及虚设导电结构与虚设导电结构之间的最小间距在该层中保持实质上一致。
16.一种电子设备，包括如权利要求12至15中任一项所述的半导体装置。
17.根据权利要求16所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582376B (zh) * 2020-12-11 2023-11-17 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582375B (zh) * 2020-12-11 2023-11-10 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582374B (zh) * 2020-12-11 2023-11-07 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298792A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN106992182A (zh) * 2017-04-24 2017-07-28 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN109192721A (zh) * 2018-09-05 2019-01-11 中国科学院微电子研究所 一种半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214687A (zh) * 2010-04-07 2011-10-12 中国科学院微电子研究所 一种栅堆叠结构、半导体器件及二者的制造方法
US10937762B2 (en) * 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
TWI713197B (zh) * 2019-01-17 2020-12-11 華邦電子股份有限公司 半導體記憶元件及其製造方法
CN110970379B (zh) * 2019-12-06 2022-07-12 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN110993583A (zh) * 2019-12-06 2020-04-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
US11664374B2 (en) * 2020-05-29 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Backside interconnect structures for semiconductor devices and methods of forming the same
CN112582375B (zh) * 2020-12-11 2023-11-10 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582376B (zh) * 2020-12-11 2023-11-17 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582377B (zh) * 2020-12-11 2023-11-17 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582374B (zh) * 2020-12-11 2023-11-07 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112992857B (zh) * 2021-02-09 2023-08-25 中国科学院微电子研究所 侧壁互连结构中带散热管道的半导体装置及其制造方法及电子设备
CN112909012B (zh) * 2021-03-08 2023-09-22 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
US20220319921A1 (en) * 2021-04-02 2022-10-06 Changxin Memory Technologies, Inc. Semiconductor Structure and Method for Manufacturing Semiconductor Structure
CN113629061B (zh) * 2021-08-02 2023-10-13 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
CN113707667B (zh) * 2021-08-02 2023-12-19 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298792A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN106992182A (zh) * 2017-04-24 2017-07-28 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN109192721A (zh) * 2018-09-05 2019-01-11 中国科学院微电子研究所 一种半导体器件及其制造方法

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