CN110993583A - 金属化叠层及其制造方法及包括金属化叠层的电子设备 - Google Patents

金属化叠层及其制造方法及包括金属化叠层的电子设备 Download PDF

Info

Publication number
CN110993583A
CN110993583A CN201911254541.6A CN201911254541A CN110993583A CN 110993583 A CN110993583 A CN 110993583A CN 201911254541 A CN201911254541 A CN 201911254541A CN 110993583 A CN110993583 A CN 110993583A
Authority
CN
China
Prior art keywords
interconnect
layer
metal
metallization stack
dielectric material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911254541.6A
Other languages
English (en)
Inventor
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201911254541.6A priority Critical patent/CN110993583A/zh
Priority to CN202310115598.8A priority patent/CN116169118A/zh
Publication of CN110993583A publication Critical patent/CN110993583A/zh
Priority to PCT/CN2020/121338 priority patent/WO2021109722A1/zh
Priority to US17/756,939 priority patent/US20230005839A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Abstract

公开了一种金属化叠层及其制造方法及包括这种金属化叠层的电子设备。根据实施例，金属化叠层可以包括在衬底上交替设置的至少一个互连线层和至少一个过孔层。金属化叠层中至少一对相邻的互连线层和过孔层包括互连线层中的互连线以及过孔层中的过孔，其中互连线层比过孔层更靠近衬底。互连线的至少一部分与互连线的所述至少一部分上的过孔一体。

Description

金属化叠层及其制造方法及包括金属化叠层的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及金属化叠层及其制造方法及包括这种金属化叠层的电子设备。
背景技术
随着半导体器件的不断小型化，越来越难以制造高密度的互连结构，因为需要极细的金属线(意味着小晶粒尺寸、过大的阻挡层厚度及因此导致的大电阻)和极小的线间隔(意味着未对准、难以填充接触孔)。另外，难以将金属线与过孔对准，这会导致集成电路(IC)中的短路或开路故障，并因此增加IC的制造成本。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种金属化叠层及其制造方法及包括这种金属化叠层的电子设备。
根据本公开的一个方面，提供了一种金属化叠层，包括在衬底上交替设置的至少一个互连线层和至少一个过孔层。金属化叠层中至少一对相邻的互连线层和过孔层包括互连线层中的互连线以及过孔层中的过孔，其中互连线层比过孔层更靠近衬底。互连线的至少一部分与互连线的所述至少一部分上的过孔一体。
根据本公开的另一方面，提供了一种制造金属化叠层的方法。金属化叠层包括交替设置的至少一个互连线层和至少一个过孔层。所述方法包括通过以下操作来形成金属化叠层中至少一对相邻的互连线层和过孔层：在下层上形成金属层；将金属层构图为互连图案；减薄互连图案的第一部分的厚度，以形成互连线层中的互连线，其中，互连图案的第一部分之外的第二部分形成过孔层中的过孔。
根据本公开的另一方面，提供了一种电子设备，包括上述金属化叠层。
根据本公开的实施例，互连图案可以通过光刻来形成。于是，互连线的线宽和间隔以及过孔的关键尺寸(CD)和间隔可以由光刻的线宽或CD以及间隔来确定，从而可以减小线宽或CD以及间隔，并因此增加集成密度。另外，避免了常规工艺中金属填充的难题。而且，由于不使用填充工艺，可以使用钌(Ru)、钼(Mo)、铑(Rh)、铂(Pt)、铱(Ir)、镍(Ni)、钴(Co)或铬(Cr)等金属材料，从而可以不必使用扩散阻挡层。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至16示意性示出了根据本公开实施例的制造金属化叠层的流程中的一些阶段，
其中，图3(a)、7、8(a)、9、10(a)、11(a)、14(a)是俯视图，图1、2、10(b)、11(b)、12(a)、14(b)、15(a)、15(b)、16是沿AA′线的截面图，图3(b)、4(a)、5(a)、8(b)、10(c)、11(c)、12(b)、13(a)、14(c)是沿BB′线的截面图，图3(c)、4(b)、5(b)、8(c)、10(d)、11(d)、12(c)、13(b)、14(d)是沿CC′线的截面图，图6(a)至6(c)是沿BB′线或CC′线的截面中金属线附近区域的放大图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本公开的实施例提出了一种制造金属化叠层的方法。与常规技术中先形成层间电介质层，然后在层间电介质层中形成沟槽或孔，并以导电材料填充沟槽或孔来形成互连线或过孔不同，根据本公开的实施例，可以在下层(例如，形成有器件的衬底或者金属化叠层中的下一层)上先形成金属图案，然后再向金属图案的间隙中填充电介质材料来形成层间电介质层。金属图案可以通过光刻来形成。于是，互连线的线宽和间隔以及过孔的关键尺寸(CD)和间隔可以由光刻的线宽或CD以及间隔来确定，从而可以减小线宽或CD以及间隔，并因此增加集成密度。另外，避免了常规工艺中金属填充的难题。而且，由于不使用填充工艺，可以使用钌(Ru)、钼(Mo)、铑(Rh)、铂(Pt)、铱(Ir)、镍(Ni)、钴(Co)或铬(Cr)等金属材料，从而可以不必使用扩散阻挡层。
另外，在常规工艺中，通过刻蚀形成的沟槽或孔具有从上往下渐缩的形状，于是其中形成的互连线或过孔具有相应的形状。与此不同，根据本公开的实施例，互连线或过孔可以直接通过光刻得到，于是可以具有从下往上渐缩的形状。
根据本公开的实施例，彼此相邻的一对互连线层和过孔层可以一起形成。例如，可以在下层上形成金属层，金属层的厚度可以对应于互连线层和过孔层两者的厚度。金属层可以形成在需要形成金属化叠层的整个区域上，例如遍及下层的基本上整个表面。可以将金属层构图例如光刻为互连图案，互连图案可以对应于或者是互连线层中互连线的布局。可以减薄互连图案的第一部分的厚度(并可能在某些区域处切断)，以形成互连线。互连图案中第一部分之外的第二部分(厚度可以基本未减薄)可以形成过孔层中的过孔。于是，互连线及之上的过孔可以彼此一体，且彼此自对准。
金属化叠层可以包括多个这样的互连线层和过孔层，其中至少一部分乃至全部互连线层和过孔层可以按照这种方法制造。
根据本公开的实施例，互连图案可以包括一系列金属线。这些金属线可以具有与互连线层中互连线的布局相同的图案。也即，可以按照互连线的布局，来对金属层进行构图。或者，互连图案可以具有这样的图案：其中的金属线按照互连线的布局延伸，但与彼此相对的分离互连线相对应的金属线可以连续延伸。这种情况下，形成沿同一方向延伸的金属线对于构图来说是有利的。这种布局与另一互连线层中沿与该方向相交(例如，正交)的另一方向延伸的金属线相配合，可以实现各种互连路线。例如，在金属化叠层中，可以在竖直方向上交替设置互连线沿第一方向延伸的互连线层以及互连线沿与第一方向正交的第二方向延伸的互连线层。可以在减薄互连图案的第一部分的厚度之后，再按照互连线的布局，在预定区域处切断金属线，以实现不同互连线之间的分离。
在以上制作过程中，在形成金属线之后在金属线之间，在减薄金属线的第一部分之后在由于厚度减薄而导致的空隙中，可以填充电介质材料以形成层间电介质层。由于金属线之间的间隙或者上述空隙较小，填充的电介质材料中可以形成气隙或孔洞。这种气隙或孔洞可以有助于降低电容。如下所述，可以通过淀积-刻蚀-淀积的方法，来调整气隙或孔洞的位置。另外，各次填充的电介质材料可以相同，也可以不同。
根据上述方法，可以得到根据本公开实施例的金属化叠层，其中至少一个互连线层中的互连线的至少一部分与之上的过孔彼此成一体。在常规双大马士革工艺中，可以一起形成互连线及之下的过孔，且它们因此可以一体。与此不同，根据本公开的实施例，可以一起形成互连线及之上的过孔，且因此它们可以一体。
如上所述，互连线及之上的过孔可以通过同一金属层通过光刻而得到，因此过孔的侧壁可以不超过之下的互连线的侧壁。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成互连线和过孔)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至16示意性示出了根据本公开实施例的制造金属化叠层(metallization)的流程中的一些阶段。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。以下以体Si衬底为例进行描述。
在衬底1001中，可以通过隔离部1003例如浅沟槽隔离(STI)，来限定有源区。例如，隔离部1003可以围绕各有源区。在各有源区上，可以形成半导体器件T，例如金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、纳米线场效应晶体管等。半导体器件T可以具有包括栅介质层1005和栅电极层1007在内的栅堆叠以及在有源区中栅堆叠两侧形成的源/漏区S/D。在栅堆叠的侧壁上，可以形成有栅隔墙(spacer)1009。半导体器件T可以是平面型器件如MOSFET或者立体器件如FinFET。在FinFET的情况下，有源区可以形成为相对于衬底表面突出的鳍片形式。
在衬底1001上可以形成层间电介质层1011如氧化物(例如，氧化硅)，以覆盖衬底1001上形成的各半导体器件T。另外，在层间电介质层1011中，可形成到各半导体器件T的接触部1013。在图1中，仅示出了到源/漏区S/D的接触部，也可以包括到栅电极层1007的接触部(例如，参见图3(b))。
之后，可以在衬底1001上制作互连结构或者说金属化叠层。
如图2所示，可以在层间电介质层1011上，通过例如淀积如物理气相淀积(PVD)、化学气相淀积(CVD)、原子层淀积(ALD)等，形成金属层1015。例如，金属层1015可以包括导电金属如钌(Ru)、钼(Mo)、铑(Rh)、铂(Pt)、铱(Ir)、镍(Ni)、钴(Co)或铬(Cr)等。金属层1015可以具有针对金属化叠层中第一互连线层和第一过孔层两者的厚度，例如为约10nm-200nm。
根据本公开的实施例，可以通过如下方式来纯化Ru源，以获得高纯度Ru金属。可以将包括臭氧(O3)的气流引入一个或多个反应室中与Ru源相接触，从而形成在反应条件下为气态的四氧化钌(RuO4)。可以将四氧化钌以及未反应的臭氧和气流的残余物送入收集室，在收集室中，可以将气态的四氧化钌还原成半导体衬底上的二氧化钌(RuO2)层。然后，可以利用例如氢，将淀积的二氧化钌还原，以产生高纯度的Ru金属。另外，可以使用臭氧作为刻蚀气体，来对淀积的Ru金属层进行刻蚀和构图。
如图3(a)至图3(c)所示，可以将金属层1015构图为一系列金属线。构图可以通过光刻工艺进行，例如，隔墙图形转移光刻或者极紫外(EUV)光刻等。在光刻中，可以采用反应离子刻蚀(RIE)，RIE可以停止于金属层1015下方的层间电介质层1011(或其中的接触部1013)。金属线之间的间隔可以限定第一互连线层中的互连线之间的间隔，例如为约5nm-150nm。另外，为了避免同一层中图案的密度在不同区域之间波动过大，可以形成虚设金属线，从而金属线例如以大致均匀的间隔布置。金属线的线宽可以限定第一互连线层中的互连线的线宽，例如为约5nm-100nm。另外，至少一部分金属线可以接触并电连接到下方的接触部1013。
在该示例中，所形成的金属线沿第一方向(图3(a)中纸面上的水平方向)大致平行延伸，可以与之后形成的沿与第一方向交叉(例如，垂直)的第二方向延伸的金属线相配合，以实现各种互连路线。但是，本公开不限于此。例如，不同金属线可以沿不同方向延伸，且同一金属线可以曲折延伸。
如图4(a)和4(b)所示，可以在层间电介质层1011上形成另一层间电介质层，以填充金属线1015之间的间隙。另一层间电介质层可以包括电介质材料如氧化硅、碳氧化硅、其他低k电介质材料等。在此，该另一层间电介质层与之前的层间电介质层1011可以包括相同的材料，并因此可以一体示出为1011，并以虚线示意性示出了它们之间可能存在的边界。当然，它们也可以包括不同的材料。
该另一层间电介质层可以通过淀积(例如，CVD或ALD)电介质材料以覆盖金属线1015，然后回蚀或平坦化(例如，化学机械抛光(CMP))淀积的电介质材料并停止于金属线1015的顶面来形成。回蚀可以采用原子层刻蚀(ALE)，以实现良好的工艺控制。
在图4(a)和4(b)所示的示例中，淀积的电介质材料完全填充了金属线1015之间的间隙。但是，本公开不限于此。如图5(a)和5(b)所示，由于金属线1015之间的间隙较小，在淀积电介质材料时，例如在采用CVD工艺时，可以在金属线1015之间形成气隙或孔洞1017。这种气隙或孔洞1017有助于降低金属线之间的电容。
根据本公开的实施例，通过调整淀积工艺，可以调节气隙或孔洞1017在竖直方向上的位置。
例如，如图6(a)所示，可以向金属线1015之间的间隙中淀积电介质材料，直至电介质材料使间隙的顶部闭合。在淀积过程中，可以使用多层(相同或不同材料的)膜。这种情况下，所形成的气隙或孔洞1017a可以位于间隙在竖直方向上的大致中部。
或者，如图6(b)所示，可以向金属线1015之间的间隙中淀积电介质材料，但不使间隙的顶部闭合。然后，可以对淀积的电介质材料进行选择性刻蚀如RIE，留下一部分在间隙的底部，从而使得电介质材料中的开口增大。接着，可以继续淀积电介质材料，直至电介质材料使间隙的顶部闭合。两次淀积的电介质材料可以相同或不同。当然，可以多次重复这种淀积-刻蚀-淀积的过程。这种情况下，所形成的气隙或孔洞1017b可以位于间隙在竖直方向上的下部。
或者，如图6(c)所示，可以向金属线1015之间的间隙中淀积电介质材料，直至电介质材料可以完全填充间隙。然后，可以对淀积的电介质材料进行选择性刻蚀如RIE，留下一部分在间隙的底部。接着，可以继续淀积电介质材料，直至电介质材料使间隙的顶部闭合。两次淀积的电介质材料可以相同或不同。当然，可以多次重复这种淀积-刻蚀-淀积的过程。这种情况下，所形成的气隙或孔洞1017c可以位于间隙在竖直方向上的上部。
如上所述，通过交替执行淀积和刻蚀，可以上下调节金属线间隙之间的气隙或孔洞的位置。
当前，在第一过孔层中，金属层的图案与第一互连线层中的图案(即，上述的金属线图案)相同。可以在第一过孔层中对金属层(即，金属线)进一步构图，以形成过孔图案。
如图7所示，可以在层间电介质层1011和金属线1015上形成光刻胶1019，并将光刻胶1019构图(例如，通过曝光和显影)为覆盖将要形成过孔的区域，而露出其余区域。
在此，光刻胶1019的宽度W1(由此限定的第一过孔层中过孔的宽度)(在金属线纵向延伸方向上的尺度，在该示例中，图7中纸面内水平方向上的尺度)可以相对较大，以便之后在其上方形成的第二互连线层中的互连线可以更好地着落在过孔上从而与过孔更好地接触。
如图8(a)至8(c)所示，可以利用光刻胶1019作为刻蚀掩模，对金属线1015进行选择性刻蚀如RIE，以形成过孔。对金属线1015的刻蚀可以进行至金属线在竖直方向上的中部，例如大致中间位置。这样，每一金属线1015的下部可以保持连续延伸(可以形成第一互连线层中的互连线)，且至少一部分金属线1015的上部可以形成为一些分离图案(可以形成第一过孔层中的过孔，参见图8(a)的俯视图)。可以存在某些金属线1015(例如，虚设金属线)，其上部均被刻蚀掉，从而不存在相应的过孔。在图8(b)和8(c)中，以虚线示意性示出了第一互连线层与第一过孔层之间的界限，但在物理上它们是一体的。之后，可以去除光刻胶1019。
由于过孔从光刻形成的线来获得，因此过孔之间的最小间隔可以由光刻工艺所能实现的最小线间隔来限定(例如，相等)。而通常情况下，光刻形成的过孔之间的最小间隔大于线之间的最小间隔。
当前，第一互连线层中的各金属线1015保持连续延伸。可以根据设计布局，将它们分离为多个部分。
如图9所示，可以在层间电介质层1011和金属线1015上形成光刻胶1021，并将光刻胶1021构图为覆盖第一互连线层的图案中存在互连线的区域，而露出第一互连线层的图案中不存在互连线的区域。
如图10(a)至10(d)所示，可以利用光刻胶1021作为刻蚀掩模，对金属线1015进行选择性刻蚀如RIE。在此，对金属线1015的刻蚀可以停止于下方的层间电介质层1011，以将金属线1015切断。于是，在第一互连线层中，金属线1015可以形成一些分离的金属线段，得到相应的互连线。之后，可以去除光刻胶1021。
在以上示例中，先构图第一过孔层中的过孔(刻蚀深度为金属层的大致一半厚度)，然后构图第一互连线层中的互连线(刻蚀深度也为金属层的大致一半厚度)。这是有利的，因为每一刻蚀处理的刻蚀深度减小。但是，本公开不限于此。例如，这两个构图处理的顺序可以交换。
如图10(b)所示，金属线1015的下部在层间电介质层1011上延伸，形成互连线；金属线1015的上部是互连线上的局域化图案，形成过孔。由于互连线和过孔通过相同的金属线1015得到，因此它们是一体的，且彼此自对准。
另外，如图10(b)中最右侧的金属线1015中的虚线所示，对于同一互连线上的相邻过孔，在不会造成上层互连线之间不正确电连接的情况下，它们之间的金属线厚度可以不减小。也即，相邻过孔的宽度增大从而彼此连接成一体。这样，可以减小连接电阻。
另外，如图10(b)所示，在金属线1015的纵向延伸方向(图10(b)中纸面内的水平方向)上，过孔可以位于互连线的局部区域内，例如过孔的侧壁相对于互连线的相应侧壁缩进。另外，如图10(c)和10(d)所示，在垂直于金属线1015的纵向延伸方向的截面中，过孔的侧壁与互连线的相应侧壁可以实质上共面。
由于以上对金属线1015的刻蚀，层间电介质层1011中形成了空隙。如图11(a)至11(d)所示，可以利用电介质材料将这些空隙填满。这可以通过如上所述的淀积然后回蚀或平坦化的方式来进行。淀积的电介质材料可以与之前的层间电介质层1011相同或不同。在此，仍将淀积的电介质材料和之前的层间电介质层一体示出为1011，并以虚线示意性示出了它们之间可能存在的边界。根据其他实施例，可以在淀积电介质材料之前，先通过例如淀积形成一薄层，以用于扩散阻挡、保护或刻蚀停止等目的。
类似地，如上所述，由于要填充的间隙较小，在淀积电介质材料时，可能形成气隙或孔洞1023，如图12(a)至12(c)所示。气隙或孔洞1023可以根据相应间隙的形状而不同。另外，如上所述，可以通过调整淀积工艺，可以调节气隙或孔洞1023在竖直方向上的位置。
另外，图13(a)和13(b)示出了在两次填充层间电介质层中的间隙时均形成气隙或孔洞的情况。也即，在图13(a)和13(b)所示的示例中，结合了上述的气隙或孔洞1017以及气隙或孔洞1023。
通过上述工艺，形成了第一互连线层和第一过孔层。接下来，可以按照同样的方式，继续形成金属化叠层中上层的各互连线层和过孔层。
但是，本公开不限于此。以下，结合第二互连线层和第二过孔层，说明根据本公开另一实施例的制造方法。如下说明的方法可以单独使用，或者可以与以上说明的方法结合使用。
如图14(a)至14(d)所示，如以上结合图2所述，可以形成金属层1025。金属层1025可以包括与金属层1015相同或不同的金属材料。类似地，金属层1025可以具有针对金属化叠层中第二互连线层和第二过孔层两者的厚度，例如为约10nm-200nm。
然后，如以上结合图3(a)至图3(c)所述，可以将金属层1025构图为一系列金属线。在该示例中，代替将金属层1025构图为连续延伸的金属线，可以直接按照第二互连线层的图案来构图金属层1025。于是，金属层1025可以被构图为一系列金属线段。也即，在此，将以上结合图9和图10(a)至10(d)所述的金属线切断处理结合到与金属层构图一起进行，从而不需要单独的切断光刻工艺。另外，由于这种构图方式，金属线段可以不限于直线段，而是可以包括曲折线段。
另外，在对金属层1025刻蚀时，可以发生对下方的金属层1015的过刻蚀。于是，如图14(b)所示，第一过孔层中过孔的上部的宽度可以减小，且与之上形成的金属线段1025的线宽大致相同。另外，如图14(b)所示，金属线段1025的线宽W2(图14(b)中纸面内水平方向上的尺度)可以相对较小，小于第一过孔层中过孔(不考虑其上部，其宽度由于上述过刻蚀而可能缩减)的宽度W1(图14(b)中纸面内水平方向上的尺度)，从而金属线段1025(随后形成第二互连线层中的互连线)可以更好地着落在过孔上从而与过孔更好地接触。
可以在层间电介质层1011上形成另一层间电介质层，以填充金属线段1025之间的间隙。另一层间电介质层可以包括电介质材料如氧化硅、碳氧化硅、其他低k电介质材料等。
该另一层间电介质层如下所述形成。
如图15(a)所示，可以通过淀积(例如，CVD或ALD)电介质材料以覆盖金属线段1025。在此，淀积的电介质材料与之前的层间电介质层1011可以包括相同的材料，并因此可以一体示出为1011，并以虚线示意性示出了它们之间可能存在的边界。当然，它们也可以包括不同的材料。
或者，如上所述，如图15(b)所示，在淀积电介质材料时，可以在金属线段1025之间形成气隙或孔洞1027。在该示例中，由于金属线段具有第二互连线层的图案，因此部分区域中金属线段的密度可以较低，或者说金属线段之间的间隙可能较大。在这些区域中，难以形成气隙或孔洞。
然后，如图16所示，可以回蚀或平坦化如CMP淀积的电介质材料并停止于金属线段1025的顶面。回蚀可以采用ALE，以实现良好的工艺控制。
之后，可以按照以上结合图7和8(a)至8(c)描述的工艺，在金属线段1025的上部形成第二过孔层中的过孔。于是，金属线段1025的下部形成第二互连线层中的互连线。然后，可以按照以上结合图11(a)至11(d)描述的工艺，利用电介质材料填充层间电介质层1011中的空隙。这样，形成了第二互连线层和第二过孔层。
根据本公开实施例的金属化叠层可以应用于各种电子设备。因此，本公开还提供了一种包括上述金属化叠层的电子设备。电子设备还可以包括显示屏幕以及无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (35)

1.一种金属化叠层，包括在衬底上交替设置的至少一个互连线层和至少一个过孔层，其中所述金属化叠层中至少一对相邻的互连线层和过孔层包括：
所述互连线层中的互连线；以及
所述过孔层中的过孔，
其中，所述互连线层比所述过孔层更靠近衬底，
其中，所述互连线的至少一部分与所述互连线的所述至少一部分上的过孔一体。
2.根据权利要求1所述的金属化叠层，其中，所述互连线的所述至少一部分与所述互连线的所述至少一部分上的过孔由相同材料形成。
3.根据权利要求1或2所述的金属化叠层，其中，所述过孔的外周侧壁不超出所述互连线的所述至少一部分的外周侧壁。
4.根据权利要求3所述的金属化叠层，其中，所述互连线的所述至少一部分沿其纵向延伸方向的侧壁与所述过孔的相应侧壁的至少下部实质上共面。
5.根据权利要求1或2所述的金属化叠层，其中，所述互连线和所述过孔包括金属，且与周围的电介质层直接接触。
6.根据权利要求5所述的金属化叠层，其中，所述金属包括钌Ru、钼Mo、铑Rh、铂Pt、铱Ir、镍Ni、钴Co或铬Cr。
7.根据权利要求1所述的金属化叠层，还包括：围绕所述互连线和所述过孔的电介质层，其中，所述电介质层中在所述互连线之间和/或所述过孔之间包括孔洞或气隙。
8.根据权利要求1或2所述的金属化叠层，其中，所述互连线层中的各条互连线沿同一方向延伸。
9.根据权利要求8所述的金属化叠层，其中，至少一对上下相邻的互连线层中的互连线沿彼此正交的方向延伸。
10.根据权利要求1或2或9所述的金属化叠层，其中，所述过孔的宽度大于该过孔上的互连线的宽度。
11.根据权利要求10所述的金属化叠层，其中，所述过孔的上部与该过孔上的互连线的宽度基本相同，而所述过孔的下部的宽度大于该过孔上的互连线的宽度。
12.根据权利要求1或2所述的金属化叠层，其中，在与所述互连线的纵向延伸方向垂直的截面中，所述过孔和所述互连线呈从下往上渐缩的形状。
13.根据权利要求1所述的金属化叠层，其中，过孔之间的最小间隔由光刻工艺能够实现的最小线间隔限定。
14.一种制造金属化叠层的方法，所述金属化叠层包括交替设置的至少一个互连线层和至少一个过孔层，所述方法包括通过以下操作来形成所述金属化叠层中至少一对相邻的互连线层和过孔层：
在下层上形成金属层；
将所述金属层构图为互连图案；
减薄所述互连图案的第一部分的厚度，以形成所述互连线层中的互连线，
其中，所述互连图案的第一部分之外的第二部分形成所述过孔层中的过孔。
15.根据权利要求14所述的方法，其中，所述金属化叠层中各对相邻的互连线层和过孔层均通过所述操作来形成。
16.根据权利要求14所述的方法，其中，所述金属层包括钌Ru、钼Mo、铑Rh、铂Pt、铱Ir、镍Ni、钴Co或铬Cr。
17.根据权利要求14所述的方法，其中，在下层上形成金属层包括：
通过淀积，形成厚度对应于所述互连线层和所述过孔层的厚度之和的金属层。
18.根据权利要求17所述的方法，其中，淀积的金属层遍及所述下层的基本上整个表面。
19.根据权利要求14所述的方法，其中，所述构图包括光刻。
20.根据权利要求19所述的方法，其中，光刻包括隔墙图形转移或极紫外光刻。
21.根据权利要求14所述的方法，其中，
将所述金属层构图为互连图案包括：将所述金属层构图为一系列金属线，
该方法还包括：在所述金属线之间填充第一电介质层。
22.根据权利要求21所述的方法，还包括：
在所述金属线之间的所述第一电介质层中形成孔洞或气隙。
23.根据权利要求22所述的方法，其中，形成孔洞或气隙包括：
通过向所述金属线之间的空间中淀积电介质材料，使所述空间的顶部封闭，来填充所述第一电介质层，
其中，所述孔洞或气隙形成在所述空间的基本上中部。
24.根据权利要求23所述的方法，其中，淀积电介质材料包括：淀积多层相同或不同的电介质材料。
25.根据权利要求22所述的方法，其中，形成孔洞或气隙包括通过以下操作来填充所述第一电介质层：
向所述金属线之间的空间中淀积第一电介质材料，使淀积的第一电介质材料在所述空间的顶部具有开口；
对所淀积的第一电介质材料进行选择性刻蚀，使其开口增大；以及
向所述金属线之间的空间中进一步淀积第二电介质材料，使所述空间的顶部封闭，
其中，所述孔洞或气隙形成在所述空间的下部，
其中，第一电介质材料与第二电介质材料相同或不同。
26.根据权利要求22所述的方法，其中，形成孔洞或气隙包括通过以下操作来填充所述第一电介质层：
向所述金属线之间的空间中淀积第一电介质材料，以完全填充所述空间；
对所淀积的第一电介质材料进行选择性刻蚀，使其留于所述空间的底部；以及
向所述金属线之间的空间中进一步淀积第二电介质材料，使所述空间的顶部封闭，
其中，所述孔洞或气隙形成在所述空间的上部，
其中，第一电介质材料与第二电介质材料相同或不同。
27.根据权利要求21所述的方法，其中，
所述一系列金属线沿同一方向连续延伸，
所述方法还包括：
在预定区域处切断所述一系列金属线中的至少一条的减薄的第一部分；以及
在所述金属线之间由于所述减薄和所述切断而形成的空间中，填充第二电介质层，
其中，第一电介质层和第二电介质层包括相同或不同的材料。
28.根据权利要求27所述的方法，还包括：
在所述金属线之间的所述第二电介质层中形成孔洞或气隙。
29.根据权利要求21所述的方法，其中，
所述一系列金属线的图案对应于相应互连线层中互连线的布局。
30.根据权利要求15所述的方法，其中，对于相邻的两对互连线层和过孔层，在形成上方的一对互连线层和过孔层的操作中，所述构图包括过刻蚀。
31.根据权利要求14所述的方法，其中，减薄所述互连图案的第一部分的厚度包括：
对于金属化叠层的设计布局中同一互连线上相邻的两个过孔之间的区域，不减薄所述互连图案的厚度，从而形成针对这两个过孔的共享过孔。
32.根据权利要求14至31中任一项所述的方法，其中，在所述互连图案与围绕所述互连图案的电介质层之间，不形成扩散阻挡层。
33.根据权利要求14至31中任一项所述的方法，其中，过孔的宽度大于该过孔上的互连线的宽度。
34.一种电子设备，包括如权利要求1至13中任一项所述的金属化叠层。
35.根据权利要求34所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
CN201911254541.6A 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备 Pending CN110993583A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201911254541.6A CN110993583A (zh) 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN202310115598.8A CN116169118A (zh) 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备
PCT/CN2020/121338 WO2021109722A1 (zh) 2019-12-06 2020-10-16 金属化叠层及其制造方法及包括金属化叠层的电子设备
US17/756,939 US20230005839A1 (en) 2019-12-06 2020-10-16 Metalized laminate and manufacturing method therefor, and electronic device comprising metalized laminate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911254541.6A CN110993583A (zh) 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202310115598.8A Division CN116169118A (zh) 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备

Publications (1)

Publication Number Publication Date
CN110993583A true CN110993583A (zh) 2020-04-10

Family

ID=70091726

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201911254541.6A Pending CN110993583A (zh) 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN202310115598.8A Pending CN116169118A (zh) 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202310115598.8A Pending CN116169118A (zh) 2019-12-06 2019-12-06 金属化叠层及其制造方法及包括金属化叠层的电子设备

Country Status (3)

Country Link
US (1) US20230005839A1 (zh)
CN (2) CN110993583A (zh)
WO (1) WO2021109722A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021109722A1 (zh) * 2019-12-06 2021-06-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
US20220189853A1 (en) * 2020-12-11 2022-06-16 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure and method for manufacturing the same, and electronic apparatus
US20220189926A1 (en) * 2020-12-11 2022-06-16 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure, method of manufacturing the same, and electronic apparatus
US20220189925A1 (en) * 2020-12-11 2022-06-16 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure, method of manufacturing the same, and electronic apparatus

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4536951A (en) * 1983-06-16 1985-08-27 Plessey Overseas Limited Method of producing a layered structure
US4670091A (en) * 1984-08-23 1987-06-02 Fairchild Semiconductor Corporation Process for forming vias on integrated circuits
US5693568A (en) * 1995-12-14 1997-12-02 Advanced Micro Devices, Inc. Reverse damascene via structures
CN1343372A (zh) * 1999-11-12 2002-04-03 皇家菲利浦电子有限公司 自对准通道结构中的气隙电介质
US6444565B1 (en) * 1999-05-26 2002-09-03 International Business Machines Corporation Dual-rie structure for via/line interconnections
US20020155693A1 (en) * 2001-04-23 2002-10-24 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned anti-via interconnects
US20120225551A1 (en) * 2011-03-02 2012-09-06 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
CN102881638A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种带有空气间隙的大马士革工艺
CN103871964A (zh) * 2014-03-11 2014-06-18 上海华虹宏力半导体制造有限公司 互连线结构及其形成方法
US20150056800A1 (en) * 2013-08-20 2015-02-26 Bencherki Mebarki Self-aligned interconnects formed using substractive techniques
CN104752399A (zh) * 2013-12-30 2015-07-01 台湾积体电路制造股份有限公司 互连结构及其形成方法
CN105679742A (zh) * 2016-03-17 2016-06-15 中国科学院微电子研究所 金属化叠层及包括其的半导体器件和电子设备

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3571723D1 (en) * 1984-08-23 1989-08-24 Fairchild Semiconductor A process for forming vias on integrated circuits
US7868455B2 (en) * 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
US8927413B2 (en) * 2012-11-12 2015-01-06 Taiwan Semiconductor Manufacturing, Ltd. Semiconductor structure and semiconductor fabricating process for the same
CN108807339B (zh) * 2018-06-04 2020-04-10 上海华虹宏力半导体制造有限公司 金属连线间形成空气隙的方法和金属连线结构
CN110137134B (zh) * 2019-05-05 2021-02-09 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
CN110993583A (zh) * 2019-12-06 2020-04-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4536951A (en) * 1983-06-16 1985-08-27 Plessey Overseas Limited Method of producing a layered structure
US4670091A (en) * 1984-08-23 1987-06-02 Fairchild Semiconductor Corporation Process for forming vias on integrated circuits
US5693568A (en) * 1995-12-14 1997-12-02 Advanced Micro Devices, Inc. Reverse damascene via structures
US6444565B1 (en) * 1999-05-26 2002-09-03 International Business Machines Corporation Dual-rie structure for via/line interconnections
CN1343372A (zh) * 1999-11-12 2002-04-03 皇家菲利浦电子有限公司 自对准通道结构中的气隙电介质
US20020155693A1 (en) * 2001-04-23 2002-10-24 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned anti-via interconnects
US20120225551A1 (en) * 2011-03-02 2012-09-06 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
CN102881638A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种带有空气间隙的大马士革工艺
US20150056800A1 (en) * 2013-08-20 2015-02-26 Bencherki Mebarki Self-aligned interconnects formed using substractive techniques
TW201530692A (zh) * 2013-08-20 2015-08-01 Applied Materials Inc 使用消減技術形成之自對準互連
CN104752399A (zh) * 2013-12-30 2015-07-01 台湾积体电路制造股份有限公司 互连结构及其形成方法
CN103871964A (zh) * 2014-03-11 2014-06-18 上海华虹宏力半导体制造有限公司 互连线结构及其形成方法
CN105679742A (zh) * 2016-03-17 2016-06-15 中国科学院微电子研究所 金属化叠层及包括其的半导体器件和电子设备

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021109722A1 (zh) * 2019-12-06 2021-06-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
US20220189853A1 (en) * 2020-12-11 2022-06-16 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure and method for manufacturing the same, and electronic apparatus
US20220189926A1 (en) * 2020-12-11 2022-06-16 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure, method of manufacturing the same, and electronic apparatus
US20220189925A1 (en) * 2020-12-11 2022-06-16 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure, method of manufacturing the same, and electronic apparatus
US11749650B2 (en) * 2020-12-11 2023-09-05 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure, method of manufacturing the same, and electronic apparatus
US11810902B2 (en) * 2020-12-11 2023-11-07 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure, method of manufacturing the same, and electronic apparatus
US11961787B2 (en) * 2020-12-11 2024-04-16 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device with sidewall interconnection structure and method for manufacturing the same, and electronic apparatus

Also Published As

Publication number Publication date
CN116169118A (zh) 2023-05-26
US20230005839A1 (en) 2023-01-05
WO2021109722A1 (zh) 2021-06-10

Similar Documents

Publication Publication Date Title
CN110970379B (zh) 金属化叠层及其制造方法及包括金属化叠层的电子设备
CN110993583A (zh) 金属化叠层及其制造方法及包括金属化叠层的电子设备
US11848327B2 (en) Integrated circuit device including a power supply line and method of forming the same
TW201907486A (zh) 積體電路元件及其製造方法
KR20140090680A (ko) 자기 정렬 접점 및 국부 상호접속부를 형성하는 방법
CN112582377B (zh) 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582375B (zh) 带侧壁互连结构的半导体装置及其制造方法及电子设备
US9425148B2 (en) Semiconductor devices having contacts with intervening spacers and method for fabricating the same
US11961787B2 (en) Semiconductor device with sidewall interconnection structure and method for manufacturing the same, and electronic apparatus
CN112582374B (zh) 带侧壁互连结构的半导体装置及其制造方法及电子设备
US11929304B2 (en) Semiconductor apparatus with heat dissipation conduit in sidewall interconnection structure, method of manufacturing the same, and electronic device
CN108198801B (zh) 互连结构及其制造方法、包括互连结构的电子设备
CN106610562B (zh) 掩膜版版图以及形成半导体结构的方法
CN115472569A (zh) 半导体装置
US11626329B2 (en) Metal connections and routing for advanced 3D layout designs
US20240014281A1 (en) Semiconductor device and method of forming the same
CN220021115U (zh) 半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200410

RJ01 Rejection of invention patent application after publication