TW201530692A - 使用消減技術形成之自對準互連 - Google Patents

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Abstract

一種形成在10nm節點(16nmHPCD)下降至5nm節點(7nmHPCD)或更低時用於半導體或MEMS結構之互連結構之方法，其中僅僅使用應用至導電材料之保形層之消減技術製造該互連結構的導電觸點。

Description

使用消減技術形成之自對準互連
本發明係關於一種在產生永久自對準晶片上電氣互連結構之方法。
本節描述關於本發明之揭示實施例之背景標的物。不存在或明示或暗示之意圖，即在本節中論述之背景資訊合法地構成先前技術。
先前可使用「雙鑲嵌」製造技術生產晶片上之電氣互連，在該製造技術中，穿過元件結構之各層產生孔，以及使用導電材料填充該等孔使得在層之間及位於單層之元件特徵之間形成互連。然而，對於基於10nm節點及更小特徵尺寸之晶片，存在使得使用先前所依賴之「雙鑲嵌」製造技術變得不實用之填充縫隙及電阻率限制。
在1998年，由於特徵尺寸變小至深亞微米狀態，半導體工業將銅之金屬化之出現視為下一代互連技術。不同於當時傳統上為鋁之金屬化，銅金屬化需要鑲嵌製程，因為銅很難蝕刻。在該鑲嵌製程中，首先將層間介電質(interlayer dielectric；ILD)沉積及圖案化以界定將鋪設金屬接線之「溝槽」。然後，沉積金屬使得填充圖案化之氧化物溝槽及使用化學-機械研磨(chemical-mechanical polishing；CMP)來研磨該溝槽從而移除超出所要的接線之範圍的多餘金屬。(Park，T等人提出「Electrical Characterization Of Copper Chemical Mechanical Polishing」，Sematech，奧斯丁，德克薩斯州，1999年)。所參考的文章描述在研磨製程期間銅凹陷及氧化物侵蝕之初期問題。然而，在過去的14年期間，已經找到由於使用化學-機械研磨產生的各種問題之解決辦法，該技術已經發展到為10nm節點或更少的特徵尺寸，具有縫隙填充及電阻率增加問題，預期該等問題將使得雙鑲嵌製程不充分。
然而，雙鑲嵌製程之開發者原本認為由於圖案化限制，在近期不大可能有特徵尺寸在10nm範圍內之節點，藉由由Christopher Bencher等人在一篇文章名稱為「22nm Half-Pitch Patterning by CVD Spacer Self Alignment Double Patterning(SADP)」，Optical Microlithography XXI，由Harry J.Levinson，Mircea V Dusa，Proc.所編，SPIE卷6924，69244E-1，(2008))中所描述之化學氣相沉積(CVD)隔離物自對準之半-間距圖案之發展，表明存在可將半導體特徵尺寸減少範圍擴大之技術。現在可達成10nm節點特徵尺寸之製造，以及需要用於產生半導體晶片之表面可用的導電互連之新技術。
許多公開的美國專利及專利申請案說明可用來產生特徵尺寸在22nm範圍內及更低範圍內之製造技術的結構及 描述。舉例而言，2009年9月18日申請且於2012年7月31日頒予Cheng等人之申請案美國專利第8,232,210 B2號，名稱為：「Double Patterning Process For Integrated Circuit Device Manufacturing」，描述一種形成積體電路(IC)元件特徵之方法(及)包括以下步驟：在待圖案化之半導體元件層上形成之最初大體上平坦的硬光罩層；在硬光罩層上形成第一光阻劑層；圖案化在第一光阻劑層中之第一組半導體元件特徵；以維持硬光罩層大體上平坦的方式對準在硬光罩層中之第一組半導體元件特徵；移除第一光阻劑層；在大體上平坦的硬光罩層上形成第二光阻劑層；圖案化在第二光阻劑層中之第二組半導體元件特徵；以維持硬光罩層大體上平坦的方式對準在硬光罩層中之第二組半導體元件特徵；移除第二光阻劑層；以及藉由移除對應於第一組半導體元件特徵及第二組半導體元件特徵兩者硬光罩層之部分，在硬光罩層之內產生構形。(摘要)。
在2011年6月30日公開之Shih等人的標題為「Method For Fabricating Fine Patterns Of Semiconductor Device Utilizing Self-Aligned Double Patterning」之美國公開申請案第2011/0159691號中，提供關於用於減少在特徵之間之間隔的多圖案化的方法之額外描述係。2013年4月30日頒予Bae等人標題為：「自-對準隔離物多圖案化方法」(Self-Aligned Spacer Multiple Patterning Methods)之美國專利第8,431,320 B2號提供關於多圖案化以提供較小特徵尺寸的進一步描述。在2013年3月12日頒予Valdivia等人標題 為：「Aspect Ration Adjustment Of Mask Pattern Using Trimming To Alter Geometry Of Photoresist Features」之美國專利第8,394,723 B2號中，提供關於調整光罩圖案之幾何形狀之方法的額外描述。在2012年7月31日頒予之美國專利第8,232,210 B2號中描述「Double Patterning Process For Integrated Circuit Device Manufacturing」。
對於提供晶片上互連結構存在許多不同的技術描述，諸如，在2013年1月3日公開之Quinghuang Lin之美國專利申請公開案第2013/0001801 A1號，標題為：「Methods To Form Self-Aligned Permanent On-Chip Interconnect Structures」。該參考文獻描述至少一個圖案化介電層包括不同尺寸之導電特徵嵌入其中的互連結構，其中不同尺寸之導電特徵橫向地接近彼此且位於相同的互連位準。(摘要)在第2頁，在段落[0017]中，該參考文獻教示：本發明之方法利用一次曝光、加倍圖案化技術，該圖案化技術包括在圖案化光阻劑之側壁上形成介電質側壁結構，該介電質側壁結構在隨後的固化處理中產生永久地圖案化介電材料。隨後使用該等側壁結構以使在圖案化光阻劑中之開口之寬度變窄，如段落[0018]中所描述。
在2012年1月15日頒予Qinghuang Lin之美國專利第8,354,339 B2號，標題為：「Methods To Form Self-Aligned Permanent On-Chip Interconnect Structures」，描述在圖案化光阻劑上使用介電質側壁結構以使存在於圖案化光阻劑中之開口的寬度變窄。隨後，將該圖案化光阻劑移除，留下為自 對準且加倍圖案化的永久圖案化介電質結構。然後在寬度變窄的開口之內形成導電材料。(摘要)在2013年2月5日頒予Cheung等人之美國專利第8,367,544 B2號，標題為：「Self-Aligned Patterned Etch Stop Layers For Semiconductor Devices」，描述一種形成半導體元件之方法，該方法包括以下步驟：圖案化在待蝕刻之同質半導體元件層上形成之層；使半導體元件經受佈植製程，該製程選擇性佈植根據在同質的半導體元件層內待蝕刻特徵之位置自對準之犧牲蝕刻終止層，以及佈植達到待蝕刻特徵之所要的深度；將藉由圖案化光阻劑層界定之特徵圖案蝕刻至同質的半導體元件層中，在佈植的犧牲蝕刻終止層上終止；以及移除所佈植之犧牲蝕刻終止層之剩餘部分，然後使用填充材料填充該蝕刻特徵圖案。(摘要)。
在2012年11月8日公開之Khakifirooz等人之美國專利公開案第2012/0280290 A1號，標題為：「Local Interconnect Structure Self-Aligned To Gate Structure」，描述使用常見切割遮罩以界定閘極圖案及區域互連圖案，使得在彼此相對零覆蓋變化之情況下形成區域互連結構及閘極結構。除了在閘極結構與互連結構之間之對準的憂慮之外，還有關於在銅接線中電子散射機制及當接線寬度或厚度少於平均自由路徑時此行為將影響銅互連之可擴展性的方式的憂慮。在2010年1月29日在美國物理學會[doi：10.1063/1.329022]之網上公開之文章，標題為：「Resistivity dominated by surface scattering in sub-50nm cu wires」，由R.L.Graham等人撰寫， 該等作者論述在銅接線中之電子散射機制。使用電子束微影及雙硬遮罩產生接線寬度在25nm與45nm之間之互連。使用電子背散射繞射來表徵晶粒結構。接線電阻之溫度相依決定電阻率，該電阻率與用於完全擴散表面散射及接線-邊緣粗糙度之現有模型一致，其中晶界散射貢獻很少。隨著特徵尺寸縮小，表面散射及較小晶粒尺寸可導致電阻率增加。據說在銅中之電子之平均自由路徑λ(mean free path；MFP)為39nm，以及該出版物報告銅接線近乎該尺寸。開發了描述來自擴散表面散射及接線-邊緣粗糙度之電阻率之分析模型。將22nm半-間距GDR結構之實例圖案化成矽。作者得出結論，在達到光微影之物理限制之情況下，以及加倍圖案化將來用於元件製造之特定路徑，隔離物遮罩加倍圖案化方案清楚地演示滿足路線圖(roadmap)需求降到至少22nm半-間距的技術能力。
舉例而言，藉由不止一次使用加倍圖案化有可能獲得下降到大約10nm半-間距的圖案尺寸。然而，一旦特徵尺寸小，使用金屬填充該等導線管很困難。經由金屬流動可用的空間，很難獲得完全的金屬填充。另外，當使用多個層形成金屬接線及金屬填充通孔時，很難取得連接表面之對準。
仍存在數個技術問題待解決，使得能夠實施22nm半間距及更低之自對準互連結構，以及本發明提供一種可用於此實施之自對準互連之製造技術。
本方法提供用於在沒有使用觸點材料填充通孔之情 況下與半導體元件結合使用之自對準互連結構。相反，所有的觸點材料沉積在保形層中，使得不需要使用導電材料填充任何微導管。隨後，乾式蝕刻圖案穿過包括觸點材料層之層堆疊，使得觸點材料之柱向上延伸，從而提供從下基底層延伸之互連，該下基底層含有與半導體元件上之表面配合之觸點。觸點材料之柱通常為金屬，但是可摻雜陶瓷成分或能傳送電流之導電聚合材料。亦應瞭解，不必以垂直柱之形式產生該等互連結構，但是可為使用消減技術由保形層堆疊處理而成之其他形狀。
下列描述係指金屬柱之產生，因為此可能為自對準互連結構之經常使用的形式；然而，無意將實施例限制至包含金屬、摻雜陶瓷成分，或可摻雜或未摻雜導電聚合材料以提供互連路徑之一種導電路徑形式。意圖在於當下列結構之描述提到「金屬」時，應瞭解亦意慾包括其他以保形層之形式應用之導電材料。
近年來，已經使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或電鍍銅作為互連材料之選擇。然而，當特徵尺寸在10nm節點(16nm HPCD)時，由於銅之電子平均自由路徑(electron mean free path；eMFP，大約39nm)，有效電阻率在大約6μohm-cm之範圍之內。當特徵尺寸在7nm節點(11nmHPCD)時，由於銅之電子平均自由路徑(eMFP)，有效電阻率在大約6.5μohm-cm之範圍之內；及當特徵尺寸在5nm節點(7nmHPCD)時，銅之有效電阻率在大約11.5μohm-cm的範圍之內。僅舉例而言，且不作為 限制，在7nm節點時，以及尤其在5nm節點時，諸如鈷(具有與銅之39nm相比之大約9.5nm之電子平均自由路徑(eMFP))，或鎢(具有大約19nm之電子平均自由路徑(eMFP))以及矽化物之金屬在有效電阻率方面可與銅競爭。舉例而言，在5nm節點時，銅及鈷兩者具有在大約12μohm-cm之範圍內之有效電阻率，以及鎢具有大約13.5μohm-cm之有效電阻率。
產生互連結構之實施例之方法包括以下步驟：多個材料層之沉積，隨後使用諸如乾式蝕刻技術或原子層蝕刻(Atomic Layer Etch；ALF)之消減技術。根據需要，所形成的導電互連由介電材料圍繞。
已經用於閘極結構之蝕刻及可用於互連結構之乾式蝕刻(其中為了實現蝕刻精確度下降到5nm節點可能需要一些微調)之實例包括(例如但不為限制)特別適用於蝕刻含矽或含氮材料(諸如氧化矽或氮化矽或氮氧化矽)之加利福尼亞Santa Clara的應用材料公司之SiCoN乾式蝕刻製程。在2013年4月25日公開之美國公開申請案第2013/0098868 A1號中描述了Pt-Mn層之乾式蝕刻。在2008年10月2日公開之國際(專利)公開案第WO 2008/118941 A2號中描述金屬氧化物及金屬氮化物層之乾式蝕刻，其中金屬為含有鎢之層、或含有鉭之層、或含有鈦之層。在2005年1月13日公開之美國(專利)公開案第2005/0009358 A1號中描述場效電晶體之閘極結構之乾式蝕刻，該場效電晶體具有氮化鈦閘極電極、「超薄」(大約10埃至20埃)之二氧化矽及多晶矽 上觸點。在2007年3月15日公開之美國公開案第2007/0056925 A1號中描述選擇性乾式蝕刻相對於矽基材料之高介電常數氧化層之方法。舉例而言，高介電常數層通常為金屬氧化物層，以及矽-基材料為矽或氮化矽。提供該等乾式蝕刻製程之實例，以說明在此項技術中有執行在本文中描述的互連結構之蝕刻所需之乾式蝕刻技術可供使用，及不必在本文中描述。熟習此項技術者可使用最少的搜索，找到關於金屬層、高介電常數及低介電常數介電層(包括陶瓷及摻雜陶瓷以及上述的金屬氧化物層)之乾式蝕刻的其他描述。雖然蝕刻製程可能需要微調使得能製造本文中描述之結構，但熟習半導體製造技術者將能稍加實驗之後執行所描述的乾式蝕刻步驟。
藉由使用包括接線金屬之不同層的堆疊；具有相對高導電性成分(金屬或摻雜陶瓷或聚合材料形式)之蝕刻終止材料層；以及組成微影堆疊(通常包括硬遮罩材料)之圖案轉移層；以及藉由應用消減技術以在堆疊內形成所要的結構，例如，在不需要使用流體導電材料填充微小的毛細管之情況下，有可能形成柱形式之互連導管。如上所述之形成互連結構之方法使元件改進到16nm節點及以下成為可能。
在本文中描述形成互連結構之方法，該方法適用於特徵尺寸在N10或更低之MEMS元件之半導體結構，其中使用至少一個消減製程製造互連結構，使得通常為柱形式之電觸點相對於下接線觸點自對準。觸點柱為實心的且不存在空隙。
100‧‧‧側視圖
102‧‧‧基底層
104‧‧‧接線金屬(導電)層
106‧‧‧蝕刻終止層
108‧‧‧柱形成金屬(導電)層
110‧‧‧第二蝕刻終止層
112‧‧‧硬遮罩層
114‧‧‧微影堆疊
116‧‧‧上表面
120‧‧‧前視圖
140‧‧‧俯視圖
160‧‧‧三維視圖/起始結構
200‧‧‧三維結構之側視圖
208‧‧‧層
210‧‧‧第二蝕刻終止層之接線
212‧‧‧硬遮罩材料之接線/硬遮罩層
214‧‧‧圖案化材料之接線/殘留圖案化堆疊
216‧‧‧間隔(溝槽)
218‧‧‧前驅物柱導電接線
220‧‧‧三維結構之前視圖
240‧‧‧三維結構之俯視圖
260‧‧‧圖案化結構
300‧‧‧三維結構之側視圖
320‧‧‧三維結構之前側圖
340‧‧‧三維結構之俯視圖
360‧‧‧部分圖案化結構之三維視圖
400‧‧‧三維結構之側視圖
402‧‧‧旋塗介電材料
420‧‧‧三維結構之前視圖
440‧‧‧三維結構之俯視圖
460‧‧‧部分圖案化之三維視圖
500‧‧‧三維結構之側視圖
502‧‧‧光阻劑層
520‧‧‧三維結構之前視圖
540‧‧‧三維結構之俯視圖
560‧‧‧部分圖案化結構之三維視圖
600‧‧‧三維結構之側視圖
602‧‧‧間隔(溝槽)
620‧‧‧三維結構前視圖
640‧‧‧三維結構俯視圖
660‧‧‧部分圖案化結構之三維視圖
700‧‧‧三維結構側視圖
720‧‧‧三維結構前視圖
740‧‧‧三維結構俯視圖
760‧‧‧部分圖案化之三維視圖
800‧‧‧三維結構之側視圖
820‧‧‧三維結構之前視圖
840‧‧‧三維結構俯視圖
860‧‧‧部分圖案化結構之三維視圖
900‧‧‧三維結構之側視圖
902‧‧‧保形鈍化襯墊層
920‧‧‧三維結構之前視圖
940‧‧‧三維結構之俯視圖
960‧‧‧圖案化結構之三維視圖
1000‧‧‧三維結構之側視圖
1020‧‧‧三維結構之前視圖
1040‧‧‧三維結構之俯視圖
1060‧‧‧圖案化結構之三維視圖
第1圖圖示用於形成適用於下一代半導體元件及MEMS元件之互連結構之層的示例性起始「堆疊」的三維視圖160。基底層102代表與下面的半導體結構接觸以使用下面的半導體元件連接互連結構之結構。基底層102包含金屬層，以及典型的材料實例包括鎢插塞材料或銅層。接線金屬(導電)層104覆蓋基底層102，以及通常為選自諸如鎢、鈷、矽化物以及以上之組合之金屬的金屬保形層。熟習此項技術者根據特定的應用可能研究出專用導電材料。舉例而言且不為限制，可使用從化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、自蒸發金屬源之沉積及金屬電鍍中選擇之技術沉積接線金屬層。
具有低電阻率之蝕刻終止層106覆蓋接線金屬層104。舉例而言且不為限制，蝕刻終止層106通常為Ta、TaN、Ti、TiN、Co、Wi、Al以及以上之組合之保形層。使用從化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、自蒸發材料源之沉積或藉由金屬電鍍中選擇之技術沉積蝕刻終止層106。舉例而言且不為限制，蝕刻終止層106亦可為摻雜有從由鎳(Ni)、鎢(W)、或硼(B)組成之群組中選擇之摻雜劑之氧化物。柱形成金屬(導電)層108覆蓋蝕刻終止層106。柱形成金屬可與上文所述之接線形成金屬相同。另外，接線金屬層104及柱形成金屬層108選擇之材料之蝕刻選擇性需要不同於(但相對接近)蝕刻終止層106及第二蝕刻終止層110之蝕刻選擇性。第二蝕刻終止層110覆蓋柱形成層108。 為了處理簡單化，第二蝕刻終止層之成分通常與第一蝕刻終止層相同。
硬遮罩層112覆蓋第二蝕刻終止層110。最終，可為單層或層之組合或加倍圖案化或間距分裂界定結構且藉由編號114識別之「微影堆疊」覆蓋硬遮罩層112。在此說明中，微影堆疊經以與本發明之一個實施例相關之說明性方式圖案化穿過上表面116。
第1A圖圖示第1圖中圖示之三維結構之側視圖100。
第1B圖圖示第1圖中圖示之三維結構之前視圖120。
第1C圖圖示第1圖中圖示之三維結構之俯視圖140。
第2圖圖示由在第1圖中圖示之起始結構160形成之部分圖案化結構260。在第一方向向下至第一蝕刻終止層106之上表面，金屬導電接線形成之層108已經蝕刻，以在第一蝕刻終止層106之上產生向上延伸之前驅物柱導電接線218。第二蝕刻終止層之接線210、硬遮罩材料之接線212，以及第1圖中圖示之來自最初的「微影堆疊」起始結構之剩餘圖案化材料之接線214覆蓋前驅物柱導電接線108。
第2A圖圖示第2圖中圖示之三維結構之側視圖200。
第2B圖圖示第2圖中圖示之三維結構之前視圖220，其中間隔216(溝槽)分離待進一步經處理以成為導電 互連之材料列。
第2C圖圖示第2圖中圖示之三維結構之俯視圖240。
第3圖圖示第2圖中圖示之部分圖案化結構在移去來自該部分圖案化結構之上表面之殘留圖案化堆疊214材料之後的三維視圖360。
第3A圖圖示第3圖中圖示之三維結構之側視圖300。
第3B圖圖示第3圖中圖示之三維結構之前視圖320，包括分離待進一步處理以成為導電柱互連之材料列之溝槽216。
第3C圖圖示第3圖中圖示之三維結構之俯視圖340。
第4圖圖示第3圖中圖示之部分圖案化結構在使用BARC或用於支援隨後塗覆的光阻劑(未圖示)之旋塗介電材料402填充先前蝕刻溝槽216之後之三維視圖460。
第4A圖圖示第4圖中圖示之三維結構之側視圖400。
第4B圖圖示第4圖中圖示之三維結構之前視圖420，包括將分離待進一步經處理以成為導電互連之材料列之BARC或旋塗介電質填充溝槽。
第4C圖圖示第4圖中圖示之三維結構之俯視圖440。
第5圖圖示第4圖中圖示之部分圖案化結構在 BARC或旋塗介電材料402之上表面上塗覆光阻劑層502之後之三維視圖560。
第5A圖圖示第5圖中圖示之三維結構之側視圖500。
第5B圖圖示第5圖中圖示之三維結構之前視圖520，包括分離待進一步處理以成為導電柱互聯之材料列之BARC或旋塗介電質填充溝槽402。
第5C圖圖示第5圖中圖示之三維結構之俯視圖540。
第6圖圖示第5圖中圖示之部分圖案化結構在蝕刻與先前蝕刻溝槽216(未圖示，因為使用BARC或旋塗介電質402填充該等蝕刻溝槽216)成直角之一系列間隔(溝槽)602之後之三維視圖660。已經將BARC或旋塗介電層402以及硬遮罩層212蝕刻向下至第二蝕刻終止層210之上表面。
第6A圖圖示第6圖中圖示之三維結構之側視圖600。
第6B圖圖示第6圖中圖示之三維結構之前視圖620。
第6C圖圖示第6圖中圖示之三維結構之俯視圖640。
第7圖圖示第6圖中圖示之部分圖案化結構在乾式蝕刻向下穿過層210、208及106後，達到接線金屬層104之上表面之三維視圖760，其中圖案化光阻劑層502及BARC旋塗介電材料402(圖示在第6C圖中)已經在蝕刻製程期間 被消耗，或已經使用在此項技術中已知之製程移除該等材料之任何殘留物。
第7A圖圖示第7圖中圖示之三維結構之側視圖700。
第7B圖圖示第7圖中圖示之三維結構之前視圖720。
第7C圖圖示第7圖中圖示之三維結構之俯視圖740。
第8圖圖示第7圖中圖示之部分圖案化結構在移除硬遮罩層212之殘留物之後的三維視圖860。
第8A圖圖示第8圖中圖示之三維結構之側視圖800。
第8B圖圖示第8圖中圖示之三維結構之前視圖820。
第8C圖圖示第8圖中圖示之三維結構之俯視圖840。
第9圖圖示第8圖中圖示之圖案化結構之在根據需要塗覆可選之保形鈍化襯墊層902之後的三維視圖960。鈍化襯墊層902較佳為介電層。在一些情況下，鈍化襯墊層902可為低導電率或高導電率層；當使用該層時，需要用於底部蝕刻之額外的處理步驟。例如，鈍化襯墊層902可為金屬擴散阻障層、氧擴散阻障層、或黏附層。
第9A圖圖示第9圖中圖示之三維結構之側視圖900。
第9B圖圖示第9圖中圖示之三維結構之前視圖920。
第9C圖圖示第9圖中圖示之三維結構之俯視圖940。
第10圖圖示第9圖中圖示之圖案化結構在整個結構之表面上塗覆低介電常數介電層之後的三維視圖1060。
第10A圖圖示第10圖中圖示之三維結構之側視圖1000。
第10B圖圖示第10圖中圖示之三維結構之前視圖1020。
第10C圖圖示第10圖中圖示之三維結構之俯視圖1040。
第11A圖圖示當半導體結構尺寸在10nm節點(16nmHPCD)時，相對於體電阻率以及相對於用於銅(Cu)、鎢(W)，以及鈷(Co)之有效電阻率的電子平均自由路徑(Electron Mean Free Path；eMFP)之圖解。
第11B圖圖示當半導體結構尺寸在7nm節點(11nmHPCD)時，相對於體電阻率以及相對於用於銅(Cu)、鎢(W)，以及鈷(Co)之有效電阻率的電子平均自由路徑(Electron Mean Free Path；eMFP)之圖解。
第11C圖圖示當半導體結構尺寸在5nm節點(7nmHPCD)時，相對於體電阻率以及相對於用於銅(Cu)、鎢(W)，以及鈷(Co)之有效電阻率的電子平均自由路徑(Electron Mean Free Path；eMFP)之圖解。
應注意，作為詳細說明之前言，如在說明書及附加申請專利範圍中使用時，單數形式「一」及「該」包括複數指示物，除非上下文另有明確指示。
當字詞「大約」在本文中使用時，該字詞意欲意謂所呈現之標稱值精確度在±10%之內。
以下描述係指金屬柱之產生，因為金屬柱很可能為自對準互連觸點結構之較佳形式；然而，不意欲限制實施例至包含金屬、摻雜陶瓷成分或導電聚合材料以提供互連路徑之一種形式的導電路徑。意欲當在以下結構之描述中提到「金屬」時，應瞭解亦意慾包括自其他可自保形層堆疊處理以產生互連之導電材料。
如上所論述，隨著半導體元件之特徵尺寸變小，以及尤其在10nm節點(16nmHPCD)或更低時，變得很難填充在元件之各種功能特徵結構之間提供互連之溝槽及通孔。另外，雖然近年來已經使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)，及/或電鍍銅作為互連材料之選擇，但是，當特徵尺寸在10nm節點或更低時，相對於其他具有更低電子平均自由路徑(eMFP)之導電材料而言，銅之有效電阻率增加。
本發明提供一種製造用於半導體元件結構之電氣互連之方法，該方法藉由以新的方式組合多種已知製程步驟與特定材料組合，以提供改良且出奇堅固的互連結構。
產生互連特徵之實施例之方法利用多個保形層材 料，隨後使用消減技術，諸如，乾式蝕刻技術以及原子層蝕刻(Atomic Layer Etch；ALE)。在以上提供之「先前技術」節中描述可用作消減技術以形成本發明之互連結構的結構實施例之乾式蝕刻技術之實例。亦可使用此項技術中已知之其他乾式蝕刻法。
藉由使用包括具有低電阻率(μohm-cm)且可作用為導電接線或柱導電觸點之金屬或其他導電材料之不同層堆疊；具有相對高導電性(金屬、或摻雜陶瓷或聚合材料之形式)之蝕刻終止材料；以及組成微影堆疊(通常包括硬遮罩材料)之圖案轉移層；以及藉由應用消減技術以在該堆疊之內形成所要的結構，例如，在不需要使用流體導電材料填充極小的毛細管之情況下，有可能形成柱形式之互連觸點。形成互連結構之此方法使元件改進到16nm節點及以下成為可能。
示例性實施例
以下相對於提交為本申請案之一部分之代表圖式描述示例性實施例。
第1圖圖示用於形成適用於下一代半導體元件之互連結構之層的示例性起始「堆疊」之三維視圖160。基底層102代表與下面的半導體結構接觸以將互連結構與下面的半導體元件連接之結構。例如，若基底層102連接到前端接線(front end of line；FEOL)元件(諸如電晶體、電容器，或電阻器)，則基底層102可為鎢插塞；或，若需要互連，則基底層102可為銅或其他導電插塞材料。
舉例而言且不為限制，接線金屬(導電)層104覆蓋基底層102，以及接線金屬(導電)層104通常為從金屬(諸如，鎢、鈷、釕、矽化物、石墨烯，或以上之組合)中選擇之材料的保形層。僅舉例而言且不為限制，可使用從化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、自蒸發金屬源之沉積或金屬電鍍中選擇之技術沉積接線金屬或其他導電層。
具有低電阻率之蝕刻終止層106覆蓋接線金屬導電層104。蝕刻終止層106通常為Ta、TaN、Ti、TiN、W、Co、Ru，以及以上之組合之保形層，該保形層使用從化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、自蒸發金屬源之沉積、或金屬電鍍或可為摻雜有摻雜劑(諸如矽化物)之鈦氧化物中選擇之技術沉積。
柱形成導電層108覆蓋蝕刻終止層106。柱形成金屬可能(但是不必)與如上所述之接線形成金屬相同。舉例而言且不為限制，通常柱形成材料可從鎢(W)、鈷(Co)、釕(Ru)、矽化物、石墨烯，或以上之組合中選擇。
第二蝕刻終止層110覆蓋導電柱形成層108。為了處理簡單化，第二蝕刻終止層成分可為(但是不必)與第一蝕刻終止層相同。
硬遮罩層112覆蓋第二蝕刻終止層110。硬遮罩層與覆蓋「微影堆疊」114結合使用，以轉移穿過如上所述下面的層110、108、106以及104。微影堆疊114可為單層或層之組合。在本文中不描述微影堆疊114，但是可使用在本技術中 已知之材料及圖案化技術(能夠提供10nm節點(16nmHPCD)或更低之圖案)製造該微影堆疊。在第1圖中圖示之說明中，以存在於微影堆疊114之內之溝槽116的形式圖示圖案。然而，圖案亦可為分裂(互補圖案佈局)之形式或觸點列印圖案。
第1A圖圖示第1圖中圖示之三維結構之側視圖100。第1B圖圖示第1圖中圖示之三維結構之前視圖120。第1C圖圖示第1圖中圖示之三維結構之俯視圖140。
第2圖圖示自第1圖中圖示之起始結構160形成之部分圖案化結構260。在第一方向向下至第一蝕刻終止層106之上表面中，已經將導電柱形成層108蝕刻，以在第一蝕刻終止層106之上產生向上延伸之導電接線218。第二蝕刻終止層之接線210、硬遮罩材料之接線212、以及自第1圖中圖示之最初「微影堆疊」起始結構之殘留圖案化材料之接線214覆蓋由導電柱形成層108形成之接線。通常，導電接線由金屬形成，及該金屬係提供藉由半導體結構之節點尺寸指示之有效電阻率的金屬。
第2A圖圖示第2圖圖示之三維結構之側視圖200。第2B圖圖示第2圖中圖示的三維結構之前視圖220，其中間隔216(溝槽)分離待經進一步處理以成為導電互連觸點之柱形成材料108之列。第2C圖圖示第2圖中圖示之三維結構之俯視圖240。
第3圖圖示第2圖中圖示之部分圖案化結構在移除來自該部分圖案化結構之上表面之殘留的圖案化堆疊214材 料之後的三維視圖360。第3A圖圖示第3圖中圖示之三維結構之側視圖300。第3B圖圖示第3圖中圖示之包括分離將經進一步處理以成為導電互連之材料列之溝槽216之三維結構的前視圖320。第3C圖圖示第3圖中圖示之三維結構之俯視圖340。
第4圖圖示第3圖中圖示之部分圖案化結構在使用BARC或用於支援隨後塗覆的光阻劑之旋塗介電材料402填充先前蝕刻溝槽216之後的三維視圖460。底部抗反射塗層(Bottom Anti-reflective Coating；BARC)通常由至少一個聚合物組分、交聯組分，以及酸產生劑形成。在塗覆至基板表面之後，BARC固化，使得前驅物材料能滲入具有最小臨界尺寸之間隔中。第4A圖圖示第4圖中圖示之三維結構之側視圖400。第4B圖圖示第4圖中圖示之包括分離將經進一步處理以成為導電互連之材料列之BARC或旋塗介電質填充溝槽之三維結構的前視圖420。第4C圖圖示第4圖中圖示之三維結構之俯視圖440。
第5圖圖示第4圖中圖示之部分圖案化結構在BARC或旋塗介電材料402之上表面上塗覆光阻劑層502之後的三維視圖560。第5A圖圖示第5圖中圖示之三維結構之側視圖500。第5B圖圖示第5圖中圖示之包括分離將經進一步處理以成為導電互連觸點之材料列108之BARC或旋塗介電質填充溝槽402之三維結構的前視圖520。第5C圖圖示第5圖中圖示之三維結構之俯視圖540。
第6圖圖示第5圖中圖示之部分圖案化結構在蝕刻 與先前蝕刻溝槽216(未圖示，因為使用BARC或旋塗介電質402填充該等溝槽216)成直角之一系列間隔(溝槽)602之後的三維視圖660。已經將BARC或旋塗介電層402以及硬遮罩層212蝕刻向下至第二蝕刻終止層210之上表面。第6A圖圖示第6圖中圖示之三維結構之側視圖600。第6B圖圖示第6圖中圖示之三維結構之前視圖620。第6C圖圖示第6圖中圖示之三維結構之俯視圖640。
第7圖圖示第6圖中圖示之部分圖案化結構在乾式蝕刻向下穿過層210、208及106以到達接線金屬層104之上表面後之三維視圖760，其中圖案化光阻劑層502及BARC或旋塗介電材料402在蝕刻製程期間已被消耗，或其中若需要則使用在此項技術中熟知之乾式蝕刻製程或原子層蝕刻(ALE)移除該等材料之任何殘留物。第7A圖圖示第7圖中圖示之三維結構之側視圖700。第7B圖圖示第7圖中圖示之三維結構之前視圖720。第7C圖圖示第7圖中圖示之三維結構之俯視圖740。
第8圖圖示第7圖中圖示之部分圖案結構在通常使用不影響層210、208、106、104及102之蝕刻劑電漿之乾式蝕刻製程移除硬遮罩層212之後的三維視圖860。第8A圖圖示第8圖中圖示之三維結構之側視圖800。第8B圖圖示第8圖中圖示之三維結構之前視圖820。第8C圖圖示第8圖中圖示之三維結構之俯視圖840。所形成的觸點柱與下層金屬接線自對準，且此解決在10nm節點及以下時潛在的覆蓋問題。同時蝕刻溝槽金屬及柱金屬兩者。選擇的金屬接線材料及金 屬柱材料相對於高導電性蝕刻終止層106及210而言具有相同的蝕刻選擇性。低電阻率蝕刻終止層210可用作處理方法內之硬遮罩。低電阻率蝕刻終止層106充當在接線與柱之間之低電阻觸點材料。
第9圖圖示第8圖中圖示之圖案化結構在根據需要塗覆可選的保形襯墊層902的三維視圖960。通常使用介電質襯墊。可使用導電襯墊，但是此將需要額外的步驟，諸如定向蝕刻以清洗「底部」。通常，保形襯墊充當金屬或氧之擴散阻障層，或充當黏附層。第9A圖圖示第9圖中圖示之三維結構之側視圖900。第9B圖圖示第9圖中圖示之三維結構之前視圖920。第9C圖圖示第9圖中圖示之三維結構之俯視圖940。
第10圖圖示第9圖中圖示之圖案化結構在整個結構之表面上塗覆低介電常數介電層之後的三維視圖1060。低介電常數介電層可為在沉積之後聚合之摻雜聚合材料，使得前驅物容易地沉積至柱之間的溝槽間隔中。對於在N10-N5節點以下之結構，介電常數「k」值將在2.2以下，或可使用「氣隙」技術/製程。第10A圖圖示第10圖中圖示之三維結構之側視圖1000。第10B圖圖示第10圖中圖示之三維結構之前視圖1020。第10C圖圖示第10圖中圖示之三維結構之俯視圖1040。
第11A圖圖示當半導體結構尺寸在10nm節點(16nmHPCD)時，相對於體電阻率以及相對於用於銅(Cu)、鎢(W)以及鈷(Co)之有效電阻率的電子平均自由路徑(Electron Mean Free Path；eMFP)之圖解。第11B圖圖示當半導體結構尺寸在7nm節點(11nmHPCD)時，相對於體電阻率以及相對於用於銅(Cu)、鎢(W)以及鈷(Co)之有效電阻率的電子平均自由路徑(Electron Mean Free Path；eMFP)之圖解。第11C圖圖示當半導體結構尺寸在5nm節點(7nmHPCD)時，相對於體電阻率以及相對於用於銅(Cu)、鎢(W)以及鈷(Co)之有效電阻率的電子平均自由路徑(Electron Mean Free Path；eMFP)之圖解。在第11A圖至第11C圖中變得顯而易見的是在5nm節點時，銅及鈷之有效電阻率變成基本上相同，以及鎢變得與金屬柱之競爭性一樣。
以上描述之示例性性實施例不意欲限制本發明之範疇，因為熟習此項技術者可鑒於本揭示案擴充該等實施例以符合本發明以下主張之標的物。
102‧‧‧基底層
104‧‧‧接線金屬(導電)層
106‧‧‧蝕刻終止層
208‧‧‧層
210‧‧‧第二蝕刻終止層之接線
902‧‧‧保形鈍化襯墊層
1060‧‧‧圖案化結構之三維視圖

Claims (13)

  1. 一種形成用於N10或更低之節點的一互連結構之方法，其中使用至少一消減製程以製造該互連結構，使得觸點柱或其他觸點形狀相對於下面的接線觸點自對準，其中該等觸點柱為實心且不存在空隙。
  2. 如請求項1所述之方法，其中該等觸點柱及接線觸點兩者由具有一有效電阻率及適合於N10及以下之電子平均自由路徑(eMFP)的材料所形成。
  3. 如請求項2所述之方法，其中該有效電阻率及eMFP適合於N10下至N5。
  4. 如請求項3所述之方法，其中該有效電阻率大約為20μohm-cm或更少，且該eMFP大約為20nm或更低。
  5. 如請求項4所述之方法，其中該有效電阻率之範圍自大約20μohm-cm至大約1.7μohm-cm，且該eMFP之範圍自大約20nm下至大約7nm。
  6. 如請求項2所述之方法，其中該等觸點柱及接線觸點由從由以下各者所組成之群組選擇之一材料形成：銅、鎢、鈷、矽化物、石墨烯以及以上之組合。
  7. 如請求項2所述之方法，其中該等觸點柱及接線觸點由一摻雜結構所形成，該摻雜結構包含矽化物、石墨烯或以上之組合。
  8. 一種形成用於N10或更低之節點的互連結構之方法，其中使用至少一消減製程製造該互連結構，使得觸點柱或其他觸點形狀相對於下面的接線觸點自對準，其中該等觸點柱為實心且不存在空隙，該方法包含以下步驟：a)提供一互連結構之一水平基面，該基面充當在一半導體元件或一MEMS結構與該互連結構之間的一包含觸點之界面；b)塗覆一第一導電材料之一保形層，該第一導電材料之該保形層隨後用於在該水平基面上之該互連結構之內形成導電接線；c)塗覆具有在大約1.7μΩcm至大約20μΩcm範圍內之一低電阻率之一第一保形層，在該第一導電層之處理期間，該第一保形層能夠充當一蝕刻終止；d)塗覆一第二導電材料之一保形層，該第二導電材料之該保形層隨後用於在該互連接構之內形成導電柱；e)塗覆具有在大約1.7μΩcm至大約20μΩcm之範圍內之一低電阻率之一第二保形層，在該第二導電層之處理期間，該第二保形層能夠充當一蝕刻終止；f)在具有一低電阻率之該第二保形層之一上表面上形成一微影圖案結構； g)使用該微影圖案結構以將一圖案轉移至在步驟a)-e)中產生之一結構，其中形成一蝕刻圖案以使得開口間隔通過該微影圖案結構及下面的其他層，以暴露具有一低電阻率之該第二保形層之一上表面，該第二保形層能夠充當一蝕刻終止層；h)移除覆蓋具有一低電阻率之該第二保形層之該上表面的殘留的微影圖案結構；i)使用一製程來塗覆一BARC層或一旋塗介電質以提供最初之一水準面，或藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或蒸發且接著一平面化步驟來塗覆一BARC層或一旋塗介電質以提供一水準面；j)在該水準面上塗覆一第二微影結構；k)圖案化該第二微影結構以提供能夠以一角度蝕刻一系列間隔之一圖案給在步驟g)中所蝕刻之先前的蝕刻間隔，使得形成以一垂直方向從隨後用於在該互連結構之內形成導電接線之一第一導電材料之該保形層向上移動之互連觸點結構；l)使用該第二微影結構以將一圖案轉移到步驟a)至e)中所產生之一結構，其中形成一蝕刻圖案以使得開口間隔通過該微影圖案結構及其他下面的層，以暴露具有一低電阻率之該第二保形層之一上表面；m)移除隨後用於在該互連結構之內形成導電接線之該第一導電材料之該上表面上的殘留BARC或旋塗介電材料；n)蝕刻該第一導電材料以在該互連結構之內形成導電 接線；以及o)使用一低介電常數介電材料填充在該互連結構之內之導電柱之間的開口間隔。
  9. 如請求項8所述之方法，其中在發生在步驟e)與步驟f)之間的一步驟e-2)中塗覆一硬遮罩材料。
  10. 如請求項8所述之方法，其中在發生在步驟n)與步驟o)之間的一步驟n-2)中塗覆一介電材料之一保形襯墊。
  11. 如請求項9所述之方法，其中在發生在步驟n)與步驟o)之間的一步驟n-2)中塗覆一介電材料之一保形襯墊。
  12. 如請求項8所述之方法，其中以蝕刻溝槽、間距分裂，或藉由觸點列印之形式產生該微影圖案。
  13. 如請求項9所述之方法，其中以蝕刻溝槽、間距分裂，或藉由觸點列印之形式產生該微影圖案。
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TW103128481A TW201530692A (zh) 2013-08-20 2014-08-19 使用消減技術形成之自對準互連

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US (2) US9761489B2 (zh)
TW (1) TW201530692A (zh)
WO (1) WO2015026390A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110993583A (zh) * 2019-12-06 2020-04-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
TWI833425B (zh) * 2019-05-01 2024-02-21 美商應用材料股份有限公司 完全對準消去處理及來自此處理的電子裝置

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
US9847289B2 (en) * 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN105575887B (zh) * 2014-10-16 2018-10-16 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
US9786503B2 (en) * 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US9698101B2 (en) 2015-08-28 2017-07-04 International Business Machines Corporation Self-aligned local interconnect technology
EP3217425B1 (en) 2016-03-07 2021-09-15 IMEC vzw Self-aligned interconnects and corresponding method
US9818623B2 (en) 2016-03-22 2017-11-14 Globalfoundries Inc. Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit
CN108701645B (zh) * 2016-03-30 2023-10-10 太浩研究有限公司 减成图案化的互连下方的自对准通孔
US9818640B1 (en) * 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US9818641B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
WO2018063376A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Selective metal removal for conductive interconnects in integrated circuitry
US9748251B1 (en) * 2016-11-15 2017-08-29 Globalfoundries Inc. Methods of forming semiconductor devices using semi-bidirectional patterning
US9852986B1 (en) 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US9812351B1 (en) 2016-12-15 2017-11-07 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned continuity cuts
US10593549B2 (en) * 2017-02-27 2020-03-17 Imec Vzw Method for defining patterns for conductive paths in a dielectric layer
US10249496B2 (en) * 2017-05-05 2019-04-02 Globalfoundries Inc. Narrowed feature formation during a double patterning process
US10361364B2 (en) 2017-06-14 2019-07-23 International Business Machines Corporation Co-fabrication of magnetic device structures with electrical interconnects having reduced resistance through increased conductor grain size
US10199271B1 (en) 2017-09-01 2019-02-05 Globalfoundries Inc. Self-aligned metal wire on contact structure and method for forming same
TW201921498A (zh) * 2017-09-27 2019-06-01 美商微材料有限責任公司 選擇性氧化鋁蝕刻的使用
US11227829B2 (en) 2018-03-29 2022-01-18 Intel Corporation Device terminal interconnect structures
US10629436B2 (en) 2018-04-12 2020-04-21 International Business Machines Corporation Spacer image transfer with double mandrel
US10692759B2 (en) 2018-07-17 2020-06-23 Applied Materials, Inc. Methods for manufacturing an interconnect structure for semiconductor devices
US10910381B2 (en) 2018-08-01 2021-02-02 Applied Materials, Inc. Multicolor approach to DRAM STI active cut patterning
US11417525B2 (en) * 2018-10-08 2022-08-16 Globalfoundries U.S. Inc. Multiple patterning with mandrel cuts defined by block masks
US10553789B1 (en) 2018-10-29 2020-02-04 International Business Machines Corporation Fully aligned semiconductor device with a skip-level via
US11557509B1 (en) 2018-12-21 2023-01-17 Applied Materials, Inc. Self-alignment etching of interconnect layers
US11031542B2 (en) 2019-05-02 2021-06-08 International Business Machines Corporation Contact via with pillar of alternating layers
US11302699B2 (en) 2019-05-21 2022-04-12 Applied Materials, Inc. Methods of forming self-aligned contacts comprising reusing hardmask materials and lithography reticles
US11205588B2 (en) 2019-07-10 2021-12-21 International Business Machines Corporation Interconnect architecture with enhanced reliability
US11282788B2 (en) 2019-07-25 2022-03-22 International Business Machines Corporation Interconnect and memory structures formed in the BEOL
US10685879B1 (en) 2019-08-15 2020-06-16 International Business Machines Corporation Lithographic alignment of a conductive line to a via
US11195751B2 (en) 2019-09-13 2021-12-07 International Business Machines Corporation Bilayer barrier for interconnect and memory structures formed in the BEOL
US11276607B2 (en) * 2019-09-13 2022-03-15 International Business Machines Corporation Selective patterning of vias with hardmasks
US10950493B1 (en) 2019-09-19 2021-03-16 International Business Machines Corporation Interconnects having air gap spacers
US11139202B2 (en) 2019-09-27 2021-10-05 International Business Machines Corporation Fully aligned top vias with replacement metal lines
US11532558B2 (en) 2019-09-27 2022-12-20 Intel Corporation Metallization barrier structures for bonded integrated circuit interfaces
US11177171B2 (en) * 2019-10-01 2021-11-16 International Business Machines Corporation Encapsulated top via interconnects
US11302573B2 (en) 2019-10-04 2022-04-12 International Business Machines Corporation Semiconductor structure with fully aligned vias
US11508617B2 (en) 2019-10-24 2022-11-22 Applied Materials, Inc. Method of forming interconnect for semiconductor device
US11282768B2 (en) 2019-11-08 2022-03-22 International Business Machines Corporation Fully-aligned top-via structures with top-via trim
US11217481B2 (en) 2019-11-08 2022-01-04 International Business Machines Corporation Fully aligned top vias
US11133260B2 (en) 2019-11-15 2021-09-28 International Business Machines Corporation Self-aligned top via
CN110970379B (zh) * 2019-12-06 2022-07-12 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备
US11205591B2 (en) 2020-01-09 2021-12-21 International Business Machines Corporation Top via interconnect with self-aligned barrier layer
US11195792B2 (en) 2020-01-10 2021-12-07 International Business Machines Corporation Top via stack
US11302639B2 (en) 2020-01-16 2022-04-12 International Business Machines Corporation Footing flare pedestal structure
US11205592B2 (en) 2020-01-16 2021-12-21 International Business Machines Corporation Self-aligned top via structure
US11164774B2 (en) 2020-01-16 2021-11-02 International Business Machines Corporation Interconnects with spacer structure for forming air-gaps
US11276639B2 (en) 2020-01-22 2022-03-15 International Business Machines Corporation Conductive lines with subtractive cuts
US11201112B2 (en) 2020-01-22 2021-12-14 International Business Machines Corporation Fully-aligned skip-vias
US11158537B2 (en) 2020-01-23 2021-10-26 International Business Machines Corporation Top vias with subtractive line formation
US11257677B2 (en) 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment
US11232977B2 (en) 2020-02-11 2022-01-25 International Business Machines Corporation Stepped top via for via resistance reduction
US11430735B2 (en) 2020-02-14 2022-08-30 International Business Machines Corporation Barrier removal for conductor in top via integration scheme
US11094590B1 (en) 2020-03-09 2021-08-17 International Business Machines Corporation Structurally stable self-aligned subtractive vias
US11328954B2 (en) 2020-03-13 2022-05-10 International Business Machines Corporation Bi metal subtractive etch for trench and via formation
US11177163B2 (en) * 2020-03-17 2021-11-16 International Business Machines Corporation Top via structure with enlarged contact area with upper metallization level
US11276611B2 (en) 2020-03-17 2022-03-15 International Business Machines Corporation Top via on subtractively etched conductive line
US11239156B2 (en) 2020-03-19 2022-02-01 Intel Corporation Planar slab vias for integrated circuit interconnects
US11244897B2 (en) * 2020-04-06 2022-02-08 International Business Machines Corporation Back end of line metallization
US11410879B2 (en) 2020-04-07 2022-08-09 International Business Machines Corporation Subtractive back-end-of-line vias
US11270913B2 (en) 2020-04-28 2022-03-08 International Business Machines Corporation BEOL metallization formation
US11361987B2 (en) 2020-05-14 2022-06-14 International Business Machines Corporation Forming decoupled interconnects
US11658041B2 (en) 2020-05-28 2023-05-23 Applied Materials, Inc. Methods of modifying portions of layer stacks
TWI828985B (zh) * 2020-06-10 2024-01-11 美商應用材料股份有限公司 完全自對準減法蝕刻
US11495538B2 (en) 2020-07-18 2022-11-08 International Business Machines Corporation Fully aligned via for interconnect
US11450608B2 (en) 2020-08-07 2022-09-20 Samsung Electronics Co., Ltd. Integrated circuit devices including metal wires having etch stop layers on sidewalls thereof
US11302637B2 (en) 2020-08-14 2022-04-12 International Business Machines Corporation Interconnects including dual-metal vias
US11444024B2 (en) * 2020-11-02 2022-09-13 Intel Corporation Subtractively patterned interconnect structures for integrated circuits
US11955382B2 (en) 2020-12-03 2024-04-09 Applied Materials, Inc. Reverse selective etch stop layer
US11315872B1 (en) * 2020-12-10 2022-04-26 International Business Machines Corporation Self-aligned top via
US11682617B2 (en) 2020-12-22 2023-06-20 International Business Machines Corporation High aspect ratio vias for integrated circuits
US11709553B2 (en) 2021-02-25 2023-07-25 International Business Machines Corporation Automated prediction of a location of an object using machine learning
US11848264B2 (en) 2021-06-03 2023-12-19 International Business Machines Corporation Semiconductor structure with stacked vias having dome-shaped tips
US11688636B2 (en) 2021-06-18 2023-06-27 International Business Machines Corporation Spin on scaffold film for forming topvia
US12020949B2 (en) 2021-09-10 2024-06-25 International Business Machines Corporation Subtractive patterning of interconnect structures
US11876047B2 (en) 2021-09-14 2024-01-16 International Business Machines Corporation Decoupled interconnect structures
US11923246B2 (en) 2021-09-15 2024-03-05 International Business Machines Corporation Via CD controllable top via structure

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5525542A (en) * 1995-02-24 1996-06-11 Motorola, Inc. Method for making a semiconductor device having anti-reflective coating
US6133635A (en) * 1997-06-30 2000-10-17 Philips Electronics North America Corp. Process for making self-aligned conductive via structures
US6423644B1 (en) 2000-07-12 2002-07-23 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US20020155693A1 (en) * 2001-04-23 2002-10-24 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned anti-via interconnects
US7119010B2 (en) * 2002-04-23 2006-10-10 Chartered Semiconductor Manfacturing Ltd. Integrated circuit with self-aligned line and via and manufacturing method therefor
JP4233381B2 (ja) * 2003-05-21 2009-03-04 株式会社ルネサステクノロジ 半導体装置とその製造方法
KR100548515B1 (ko) * 2003-07-09 2006-02-02 매그나칩 반도체 유한회사 반도체 소자의 금속 배선의 형성 방법
US7368392B2 (en) 2003-07-10 2008-05-06 Applied Materials, Inc. Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
KR100564578B1 (ko) * 2003-09-29 2006-03-28 삼성전자주식회사 비직교형 반도체 메모리 소자의 자기 정렬 콘택 패드형성방법
KR100571416B1 (ko) * 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 다층 금속 배선 형성 방법
KR100745986B1 (ko) * 2004-12-08 2007-08-06 삼성전자주식회사 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법
US7371634B2 (en) * 2005-01-31 2008-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous carbon contact film for contact hole etch process
US20070056925A1 (en) 2005-09-09 2007-03-15 Lam Research Corporation Selective etch of films with high dielectric constant with H2 addition
US20070099417A1 (en) * 2005-10-28 2007-05-03 Applied Materials, Inc. Adhesion and minimizing oxidation on electroless CO alloy films for integration with low K inter-metal dielectric and etch stop
US7602068B2 (en) * 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US20080242072A1 (en) 2007-03-26 2008-10-02 Texas Instruments Incorporated Plasma dry etch process for metal-containing gates
KR101162760B1 (ko) * 2007-10-08 2012-07-05 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법
US8252696B2 (en) 2007-10-22 2012-08-28 Applied Materials, Inc. Selective etching of silicon nitride
US9640638B2 (en) 2008-05-15 2017-05-02 Great Wall Semiconductor Corporation Semiconductor device and method of forming a power MOSFET with interconnect structure to achieve lower RDSON
KR101654820B1 (ko) 2008-07-09 2016-09-06 인벤사스 코포레이션 감소된 도전체 공간을 가진 마이크로전자 상호접속 소자, 및 그것을 형성하는 방법
CN101963755B (zh) 2009-06-26 2012-12-19 罗门哈斯电子材料有限公司 自对准间隔物多重图形化方法
US8232210B2 (en) 2009-09-18 2012-07-31 International Business Machines Corporation Double patterning process for integrated circuit device manufacturing
US8367544B2 (en) 2009-10-20 2013-02-05 International Business Machines Corporation Self-aligned patterned etch stop layers for semiconductor devices
US8796668B2 (en) * 2009-11-09 2014-08-05 International Business Machines Corporation Metal-free integrated circuits comprising graphene and carbon nanotubes
US8563410B2 (en) * 2009-11-25 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. End-cut first approach for critical dimension control
US8501629B2 (en) 2009-12-23 2013-08-06 Applied Materials, Inc. Smooth SiConi etch for silicon-containing films
TWI409852B (zh) 2009-12-31 2013-09-21 Inotera Memories Inc 利用自對準雙重圖案製作半導體元件微細結構的方法
US8394723B2 (en) 2010-01-07 2013-03-12 Lam Research Corporation Aspect ratio adjustment of mask pattern using trimming to alter geometry of photoresist features
US8658541B2 (en) * 2010-01-15 2014-02-25 Applied Materials, Inc. Method of controlling trench microloading using plasma pulsing
CN102237269B (zh) 2010-04-21 2013-08-28 中国科学院微电子研究所 以氮化铝为势垒层的Mo基金属栅叠层结构的刻蚀方法
US8354339B2 (en) 2010-07-20 2013-01-15 International Business Machines Corporation Methods to form self-aligned permanent on-chip interconnect structures
US8455932B2 (en) 2011-05-06 2013-06-04 International Business Machines Corporation Local interconnect structure self-aligned to gate structure
TWI492298B (zh) 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
JP6009152B2 (ja) * 2011-09-15 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5740281B2 (ja) 2011-10-20 2015-06-24 東京エレクトロン株式会社 金属膜のドライエッチング方法
US20130168867A1 (en) * 2011-12-29 2013-07-04 Dongbu Hitek Co., Ltd. Method for forming metal line in semiconductor device
US8722541B2 (en) * 2012-03-15 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning method for semiconductor devices
US9269747B2 (en) * 2012-08-23 2016-02-23 Micron Technology, Inc. Self-aligned interconnection for integrated circuits
US8927413B2 (en) * 2012-11-12 2015-01-06 Taiwan Semiconductor Manufacturing, Ltd. Semiconductor structure and semiconductor fabricating process for the same
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833425B (zh) * 2019-05-01 2024-02-21 美商應用材料股份有限公司 完全對準消去處理及來自此處理的電子裝置
CN110993583A (zh) * 2019-12-06 2020-04-10 中国科学院微电子研究所 金属化叠层及其制造方法及包括金属化叠层的电子设备

Also Published As

Publication number Publication date
US9761489B2 (en) 2017-09-12
US20170372960A1 (en) 2017-12-28
US10643895B2 (en) 2020-05-05
WO2015026390A1 (en) 2015-02-26
US20150056800A1 (en) 2015-02-26

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