JP2022534858A - 複合ロジックセルのための小型３ｄ積層ｃｆｅｔアーキテクチャ - Google Patents

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Abstract

３Ｄ ＩＣは、基板表面を有する基板と、基板の厚さ方向に沿って積層された半導体デバイスの第１のスタックと、基板の厚さ方向に沿って積層され、且つ基板表面に沿った方向に第１のスタックに隣接して設けられた半導体デバイスの第２のスタックとを含む。第１及び第２のスタックの各半導体デバイスは、ゲートと、それぞれのゲートの両側に設けられたソース－ドレイン領域の対とを含み、且つ第１及び第２のスタックの各ゲートは、スプリットゲートである。半導体デバイスの第１のものの第１のスプリットゲートに、ゲートコンタクトが物理的に接続される。該ゲートコンタクトは、３Ｄ ＩＣにおいて第１の半導体デバイスを第２の半導体デバイスに電気的に接続するローカル相互接続構造の少なくとも一部を形成する。

Description

関連出願の相互参照
本出願は、２０１９年５月３１日に出願された「Ｃｏｍｐａｃｔ ３Ｄ Ｓｔａｃｋｅｄ ＣＦＥＴ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｃｏｍｐｌｅｘ Ｌｏｇｉｃ Ｃｅｌｌｓ」という名称の米国仮特許出願第６２／８５５，３７４号及び２０２０年４月１５日に出願された「Ｃｏｍｐａｃｔ ３Ｄ Ｓｔａｃｋｅｄ ＣＦＥＴ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｃｏｍｐｌｅｘ Ｌｏｇｉｃ Ｃｅｌｌｓ」という名称の米国特許出願第１６／８４９，６３０号からの米国特許法第１１９条（ｅ）の下での優先権を主張するものであり、これらの開示全体が参照により本明細書に組み込まれる。
本開示は、半導体デバイス、トランジスタ及び集積回路を含むマイクロエレクトロニクスデバイスに、このようなデバイスの微細加工の設計及び方法を含めて関する。
本明細書において提供される背景の説明は、本開示の状況を一般的に示すためのものである。この背景のセクションで説明される範囲における本発明者らの研究及び出願時に先行技術として他に認定されないであろう記載の態様は、本開示に対する先行技術として明示的にも暗示的にも認められない。
集積回路は、スマートフォン、コンピュータなどの電子機器を提供するためにエレクトロニクス産業で広範に用いられている。集積回路（ＩＣ）は、トランジスタ、キャパシタなど、多くの半導体デバイスを含み、これらは、半導体基板上で配線により相互接続される。電子機器でより多くの複雑な機能をサポートするために、より小型且つ高速なＩＣに対する需要が一層増大している。この需要は、半導体製造産業に基板上のＩＣの面積を縮小させると同時に、ＩＣの性能及び電力消費効率を向上させている。
半導体ＩＣの（特に微視的スケールでの）製造において、膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去並びにドーピング処理などの様々な製造プロセスが行われる。これらのプロセスを繰り返し実行して所望の半導体デバイス素子を基板上に形成する。歴史的に、微細加工では、ＩＣのトランジスタは、１つの平面内に作製され、この能動デバイス平面の上にＩＣの配線／メタライゼーションが形成されており、したがって２次元（２Ｄ）回路又は２Ｄ製作と見なされている。スケーリングの取り組みにより、２Ｄ回路の単位面積当たりのトランジスタの数が大幅に増加しているため、ロジック回路及びメモリ回路など、異なる機能回路を同一の半導体基板上に集積することが可能になっている。しかしながら、スケーリングが１桁のナノメートル半導体デバイス加工ノードに進化するにつれて、２Ｄスケーリングの取り組みは、より大きい課題に直面している。半導体デバイス製造業者は、ＩＣの更なるスケーリングを行う別の手段として、トランジスタを互いの上に積層した３次元（３Ｄ）半導体回路に対する要望を表明している。
本明細書に記載の技法により、セルスケーリングゲインが、ピンアクセス混雑に起因する配線可能性の劣化によって見劣りしたものにされるほどにピンの密度（すなわちロジックセルへのアクセスポイントの密度）を高めることなく、トランジスタオントランジスタ（transistor-on-transistor）３Ｄ集積化が可能になる。本開示の一態様（１）によれば、３次元（３Ｄ）集積回路（ＩＣ）が提供される。３Ｄ ＩＣは、基板表面を有する基板と、基板内に設けられたパワーレールとを含む。第１の半導体デバイスが、基板内に設けられ、且つ基板表面に略垂直な基板の厚さ方向に沿ってパワーレールの上に配置され、第１の半導体デバイスは、第１のゲートと、第１のゲートの両側に設けられたソース－ドレイン領域の第１の対とを有する。第２の半導体デバイスが、基板内に設けられ、且つ厚さ方向に沿って第１の半導体デバイスの上に積層され、第２の半導体デバイスは、第２のゲートと、第２のゲートの両側に設けられたソース－ドレイン領域の第２の対とを有し、第１のゲートは、第２のゲートから物理的に分離される。第１のゲートが第２のゲートに電気的に接続されるように、導電性ゲートツーゲートストラップ接続が第１のゲートから第２のゲートまで延びる。
態様（２）は、態様（１）の３Ｄ ＩＣを含み、ゲートツーゲートストラップは、第１のゲートから第２のゲートまで延びる少なくとも１つの垂直コンタクトを含む。
態様（３）は、態様（２）の３Ｄ ＩＣを含み、第１のゲートと第２のゲートとは、同一直線上に積層される。
態様（４）は、態様（３）の３Ｄ ＩＣを含み、ゲートツーゲートストラップは、互いに物理的に分離される複数の垂直コンタクトを含む。
態様（５）は、態様（１）の３Ｄ ＩＣを含み、第１のゲートと第２のゲートとは、スタガード配置で積層される。
態様（６）は、態様（５）の３Ｄ ＩＣを含み、これは、第１のゲートに接続された第１のゲートコンタクトと、第２のゲートに接続された第２のゲートコンタクトとを更に含み、第１のゲートコンタクトは、第２のゲートコンタクトと比べてより大きい垂直高さを有する。
態様（７）は、態様（６）の３Ｄ ＩＣを含み、これは、基板内に設けられ且つ厚さ方向に沿って第２の半導体デバイスの上に配置された配線層を更に含み、第１及び第２のゲートコンタクトは各々、垂直に延びて配線層と接続する。
態様（８）は、態様（１）の３Ｄ ＩＣを含み、これは、第１の半導体デバイスのソース－ドレイン領域を第２の半導体デバイスのソース－ドレイン領域と接続する統合エピタキシャル構造を更に含む。
態様（９）は、態様（８）の３Ｄ ＩＣを含み、統合エピタキシャル構造は、３Ｄ ＩＣからの共通出力ピンを提供するように構成される。
態様（１０）は、態様（１）の３Ｄ ＩＣを含み、これは、パワーレールから垂直に延びるパワーウォールを更に含む。
態様（１１）は、基板表面を有する基板と、基板の厚さ方向に沿って積層された半導体デバイスの第１のスタックと、基板の厚さ方向に沿って積層され、且つ基板表面に沿った方向に第１のスタックに隣接して設けられた半導体デバイスの第２のスタックとを含む３Ｄ ＩＣを含む。第１及び第２のスタックの各半導体デバイスは、ゲートと、それぞれのゲートの両側に設けられたソース－ドレイン領域の対とを含み、且つ第１及び第２のスタックの各ゲートは、スプリットゲートである。半導体デバイスのうちの第１の半導体デバイスの第１のスプリットゲートに、ゲートコンタクトが物理的に接続され、当該ゲートコンタクトは、３Ｄ ＩＣにおいて第１の半導体デバイスを第２の半導体デバイスに電気的に接続するローカル相互接続構造の少なくとも一部を形成する。
態様（１２）は、態様（１１）の３Ｄ ＩＣを含み、第１及び第２の半導体デバイスは、半導体デバイスの第１のスタック内で順次積層されている。
態様（１３）は、態様（１２）の３Ｄ ＩＣを含み、ゲートコンタクトは、第１の半導体デバイスと第２の半導体デバイスとが電気的に接続されるように、第１のスプリットゲートから第２の半導体デバイスの第２のスプリットゲートまで垂直に延びるゲートツーゲートストラップである。
態様（１４）は、態様（１３）の３Ｄ ＩＣを含み、これは、厚さ方向に半導体デバイスの第１及び第２のスタックの上に設けられた配線層と、第２のスプリットゲートから垂直に延びて、第１及び第２の半導体デバイスへの共通入力を提供する垂直コンタクトとを更に含む。
態様（１５）は、態様（１２）の３Ｄ ＩＣを含み、第１のスプリットゲートは、第２の半導体デバイスの第２のスプリットゲートに対してスタガード配置される。
態様（１６）は、態様（１５）の３Ｄ ＩＣを含み、これは、厚さ方向に半導体デバイスの第１及び第２のスタックの上に設けられた配線層と、第１のスプリットゲートから配線層まで垂直に延びる第１の垂直コンタクトと、第２のスプリットゲートから配線層まで垂直に延びる第２の垂直コンタクトとを更に含み、第１の垂直コンタクトは、第２の垂直コンタクトよりも大きい高さを有する。
態様（１７）は、態様（１１）の３Ｄ ＩＣを含み、第１及び第２の半導体デバイスは、それぞれ、第１及び第２のスタック内に設けられている。
態様（１８）は、態様（１７）の３Ｄ ＩＣを含み、ローカル相互接続構造は、第１のスプリットゲートを半導体デバイスの第２のスタック内の第２のスプリットゲートに電気的に接続する。
態様（１９）は、態様（１８）の３Ｄ ＩＣを含み、ゲートコンタクトは、基板表面に沿って第１のスタックから第２のスタックまで延びる水平相互接続構造を含む。
態様（２０）は、態様（１８）の３Ｄ ＩＣを含み、ローカル相互接続構造は、第１のスプリットゲートを第２のスタック内の半導体デバイスのソース－ドレイン領域に電気的に接続する。
態様（２１）は、態様（２０）の３Ｄ ＩＣを含み、ゲートコンタクトは、基板表面に沿って第１のスタックから第２のスタックまで延びる水平相互接続構造を含む。
態様（２２）は、態様（２１）の３Ｄ ＩＣを含み、これは、ソース－ドレイン領域から、基板表面に沿った方向に延びるローカル相互接続タブを更に含み、第１のスプリットゲートからローカル相互接続タブまで垂直コンタクトが垂直に延びる。
この概要のセクションは、本開示又は特許請求される発明のすべての実施形態及び／又は一層新規な態様を指定するわけではないことに留意されたい。そうではなく、この概要は、様々な実施形態及び従来技術に対する新規性に対する対応する点についての予備的な考察のみを提供する。本発明及び実施形態の更なる詳細及び／又は可能な観点について、読者は、以下で更に議論される本開示の詳細な説明のセクション及び対応する図を参照されたい。
本開示の態様は、添付の図を参照しながら以下の詳細な説明を精査することにより、最もよく理解される。産業界での標準的な慣行に従い、各種フィーチャが一定の比率で描かれていないことに留意されたい。実際に、様々なフィーチャの寸法は、考察を明確にするために任意に拡大又は縮小され得る。
異種３Ｄ集積化の一例を示す。 同種積層の一例を示す。 比較的乏しいエリアスケーリングを有する３Ｄ ＩＣを示す。 本明細書で開示される技法によって実施され得る２入力ＸＯＲロジック回路のロジック図である。 ゲートオンゲート積層で使用されるＸＯＲセルの上面平面図である。 図５Ｂは、図５Ａのセルのソース－ドレイン面を表す垂直断面図であり、図５Ｃは、図５Ａのセルのゲート面を表す垂直断面図である。 本開示の実施形態による、ピンアクセス混雑問題を最小化しながら、ＸＯＲロジック機能などの複合ロジックセルを小型化する技術アーキテクチャの概要を示す。 本開示の実施形態に従って実施され得る、５つのＣＦＥＴを有するＸＯＲロジック回路の詳細図である。 本開示の実施形態によるＸＯＲセルの垂直断面１の詳細図である。 本開示の実施形態によるＸＯＲセルの垂直断面２の詳細図である。 本開示の実施形態によるＸＯＲセルの垂直断面３の詳細図である。 本開示の実施形態によるＸＯＲセルの垂直断面４の詳細図である。 本開示の実施形態によるＸＯＲセルの垂直断面５の詳細図である。 本開示の実施形態によるＸＯＲセルの垂直断面６の詳細図である。 本開示の実施形態によるＸＯＲセルの垂直断面７の詳細図である。
本発明の概念は、その特定の実施形態によって最もよく説明される。本明細書では、添付の図面を参照しながら実施形態を詳細に説明し、全体を通して、同様の参照符号は、同様のフィーチャを指す。本明細書で使用する場合、「発明」という用語は、以下に記載されている実施形態の基礎となる発明概念を意味するものであり、単に実施形態自体を意味するものではないことを理解されたい。更に、一般的な発明の概念は、以下に説明する例示的な実施形態に限定されるものではなく、以下の説明は、そのような観点から読まれるべきであることを理解されたい。
加えて、本明細書で使用される場合、「例示的」という語は、「例、事例又は例証としての役割を果たす」ことを意味している。本明細書において「例示的」として記述される構成、プロセス、設計、技法などの任意の実施形態は、必ずしもこのような他の実施形態よりも好適又は有利であると解釈されるべきではない。本明細書において例示的であるとして示されている例の特定の品質又は適合性は、意図されておらず、また推断されるべきでもない。
更に、「下方」、「下の」、「下側」、「上方」、「上側」など、空間的関係を指す用語は、ある要素又はフィーチャと、別の要素又はフィーチャとの関係を図示のように記述するために、記述を容易にするように本明細書で用いられ得る。空間的関係を指す用語は、図で示す向き以外に使用又は動作中の装置の様々な向きを含めることを意図している。装置は、向きを変える（９０度回転するか又は他の向きにする）ことができ、本明細書で用いる空間的関係を指す記述子も同様に適宜解釈され得る。
当然のことながら、ここに記載される様々なステップの説明の順序は、明確にするために提示したものである。一般に、これらのステップは、任意の好適な順序で実行され得る。加えて、本明細書における様々な特徴、技法、構成などのそれぞれが本開示の様々な箇所で説明されている場合があるが、それらの概念のそれぞれは、互いに独立して又は互いに組み合わされて実行され得ることが意図されている。したがって、本発明は、多くの異なる方法で具現化及び検討することができる。
背景で注記したように、半導体デバイス製造業者は、従来の２Ｄスケーリング以外にＩＣをスケーリングする別の手段として、トランジスタが互いの上に積層された３次元（３Ｄ）半導体回路に対する要望を表明している。３Ｄ集積化、すなわち半導体デバイスの垂直積層は、面積ではなく、体積当たりのトランジスタ密度を増やすことにより、２Ｄスケーリングの限界を克服することを目指すものである。デバイス積層は、フラッシュメモリ業界によって３Ｄ ＮＡＮＤを採用することにより成功裏に実証及び実装されているが、ランダムロジック設計への応用は、事実上はるかに困難である。ＣＰＵ（中央処理装置）、ＧＰＵ（グラフィック処理装置）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）及びＳｏＣ（システムオンチップ）などのロジックチップ用の３Ｄ集積化は、主として２つの手法により実現される。１つの手法は、異種積層であり、もう１つの手法は、同種積層である。
図１は、「Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ Ａｓｐｅｃｔｓ ｅｎａｂｌｉｎｇ ３Ｄ ｓｅｑｕｅｎｔｉａｌ ｓｔａｃｋｅｄ ｐｌａｎａｒ ａｎｄ ＦＩＮｆｅｔ Ｔｅｃｈｎｏｌｏｇｙ，Ａｎｎｅ ＶａｎＤｏｏｒｅｎ，ＩＭＥＣ ＰＴＷ Ｓｐｒｉｎｇ ２０１８」に開示された、ウェーハ／チップ積層及びシリコン貫通ビア（ＴＳＶ）技術を用いる異種３Ｄ集積化の一例を示す。この３Ｄ手法では、各チップは、異なる特定のタスク毎に設計及び製造が最適化され、３Ｄ集積化は、積層ＳｏＣを構築するための効率的なパッケージング技術として使用される。例えば、図１に概略的に示すように、ＩＣ１００は、化学センサ及び生物センサを含むように最適化され得るチップ１０１を含み、チップ１０３は、他のセンサ及びイメージャに特化し、チップ１０５は、ナノデバイス及びＭＥＭＳデバイスを含む。チップ１０７は、ＲＦ機能、ＡＤＣ機能及び／又はＤＡＣ機能に最適化でき、チップ１０９は、メモリスタックを提供できる。チップ１１１は、プロセッサのために設計され得、チップ１１３は、ＩＣ全体にエネルギー／電力を供給することに特化し得る。ＴＳＶ１１５は、様々な機能的チップを小型パッケージ１００に集積するために設けられる。異種集積手法の詳細は、２０１９年１０月発行の「Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｉｎｔｅｇｒａｔｉｏｎ Ｒｏａｄｍａｐ，２０１９ Ｅｄｉｔｉｏｎ」に発表されている（ｅｐｓ．ｉｅｅ．ｏｒｇ／ｈｉｒを参照されたい）。
図２は、「Ｍｏｎｏｌｉｔｈｉｃ ３Ｄ ＩＣ：Ｔｈｅ Ｔｉｍｅ ｉｓ Ｎｏｗ，Ｂｒｉａｎ Ｃｒｏｎｑｕｉｓｔ ａｎｄ Ｚｖｉ Ｏｒ－Ｂａｃｈ， Ｍｏｎｏｌｉｔｈｉｃ，２０１４ Ｉｎｔｌ．Ｗｏｒｋｓｈｏｐ ｏｎ Ｄａｔａ－Ａｂｕｎｄａｎｔ Ｓｙｓｔｅｍ Ｔｅｃｈｎｏｌｏｇｙ，Ａｐｒｉｌ ２０１４」に開示された同種積層手法の一例を示す。この手法は、ウェーハ接合処理を用いて、チップ積層に用いるミクロンサイズのＴＳＶに関連する密度損失を克服する。この接合手法では、ベースウェーハ２１０を処理して、ｎＭＯＳ２１１及びｐＭＯＳ２１３などのデバイス及びメタライゼーション／配線２１５のいくつかの層を形成する。次いで、転写ドナー層と多くの場合に呼ばれる薄化ＳｏＩ（シリコンオンインシュレータ）層２２０がベースウェーハ２１０の最上部に配置され、そこに酸化物－酸化物結合２２５を介して接合されて、完成した構造２００を形成する。このウェーハ接合法では、上述の異種チップ積層手法と比較して必要とされるビアの寸法がはるかに小さい（約１００ｎｍピッチ）ため、より良好な段（ティア）間接続が実現できる。しかしながら、本発明者らは、独立に処理されたウェーハ又はウェーハ部分が互いの上に積層されるため、この手法が真のモノリシック集積化ではないことを認識した。したがって、ウェーハ接合法は、半導体製造のための真のスケーリングソリューションを提供しない。更に、このウェーハ接合プロセスに付随するプロセスの複雑さ及びコストのオーバーヘッドは、真のモノリシック３Ｄ集積化に関連付けられたスケーリング目標に達していない。
真のモノリシック３Ｄ集積化は、同一シリコン基板上に複数のデバイスレベルを製作することを含む。３Ｄ ＮＡＮＤは、メモリチップの真のモノリシック集積化の一例である。３Ｄロジックの真のモノリシック集積化は、部分的に、各デバイス層の接続及び機能化に必要とされる多様な配線のためにより困難である。
本明細書に記載の技法は、トランジスタを３Ｄロジック機能に効率的且つコンパクトにモノリシック集積化できるデバイスアーキテクチャ及び対応するローカル相互接続構造を提供する。技法は、トランジスタオントランジスタ３Ｄ集積化プロセスにおける複合ロジックセルの効率的且つコンパクトな設計を可能にする、垂直方向及び横方向のローカル相互接続構成体の包括的なセットを含む。
上述のように、３Ｄ集積化の手法は、シリコン貫通電極（ＴＳＶ）を用いたウェーハ積層、シーケンシャル３Ｄ接合及び単一のシリコン基板から複数のデバイスレベルを構築するモノリシック（真のモノリシック）３Ｄ集積化を含む。３Ｄ集積化手法は、積層されるユニットの粒度により、マクロオンマクロ（macro-on-macro）３Ｄ手法、ゲートオンゲート（gate-on-gate）３Ｄ手法及びトランジスタオントランジスタ（transistor-on-transistor）３Ｄ手法に更に分類され得る。
マクロオンマクロ３Ｄ手法では、機能ブロック又はロジックマクロ全体が積層される。ブロック全体を積層することは、接続が疎であっても良好に実装できるため、ＴＳＶベースの手法が有効であり得る。ゲートオンゲート３Ｄ手法では、標準セル（ロジック設計上の基本ビルディングブロック）を互いの上に積層することにより、機能ブロックが２つの階層に分かれ、配線レベルは、デバイス階層間の空間に配置され得る。図５Ｃは、後に詳述するように、デバイス面間に５つの配線レベル有する３Ｄアーキテクチャを示す。ゲートオンゲートを、シーケンシャル３Ｄを用いて実装することは、可能であるが、この手法は、スケーリング上の利益が極めて限られている。モノリシック集積化手法でゲートオンゲート３Ｄを実装することは、各セルのセル内配線及び必要なセル間配線を正常に完成させるために２つのデバイスレベル間に多数の配線レベルを集積させることが必要であることにより、困難になっている。
トランジスタオントランジスタ３Ｄ手法では、個々のトランジスタが垂直に積層されて、体積当たりのデバイスの密度を非常に高くする。この手法は、コスト効率のよいスケーリングが期待できる一方、単純なロジックセル（ＮＡＮＤ、ＮＯＲ、ＡＯＩなど）を積層トランジスタで形成すると、セルのフットプリントが、あるセルを残りの設計に接続することが非効率的又は困難になる点まで減少し、一般的にピンアクセス混雑と呼ばれる障害が発生するという懸念がある。すなわち、トランジスタオントランジスタ３Ｄ集積化の１つの課題は、垂直に積層されたトランジスタでは、デバイス面の上に位置する配線レベルからの接続が本質的に困難になり得ることである。その結果、（スタガード配置のトランジスタコンタクトの場合に）セルのエリアスケーリングが乏しくなるか、又はセルの上におけるピンの密度が過度になって配線不可能な配線混雑となるかのいずれかになり得る。図３は、エリアスケーリングが比較的乏しい３Ｄ ＩＣを示す。図から分かるように、ＩＣ構造３００は、積層ｎ型トランジスタ３０１～３０７及び積層ｐ型トランジスタ３０９～３１５を含むセルと、セル境界３１７とを含む。ピン３１９は、配線レベルから各トランジスタのゲートまでを接続する。図から分かるように、積層デバイスに上の配線レベルからアクセスするには、費用がかかるポリゲートのピラミッド型の階段が必要となり得る。
本明細書に記載の技法により、セルのスケーリングゲインが、ピンアクセス混雑に起因する配線可能性の劣化によって見劣りしたものにされるほどにピンの密度（すなわちロジックセルへのアクセスポイントの密度）を高めることなく、トランジスタオントランジスタ３Ｄ集積化が可能になる。
本明細書に記載の設計は、複数の演算を内部で連結する複合ロジックセルをより多く事前に合成することにより、トランジスタ数に対する入力数が多いロジックセル（例えば、４トランジスタに４入力のＡＯＩ２２）を回避する。これは、入力信号数に対してトランジスタの数が多いロジックプリミティブを構築することを含む。この手法は、ラージブロック合成として知られ、業界で検討されている。本明細書に記載の技法は、３次元でのトランジスタ配置をこれらの高次ロジックセルにおいて効率的に配線できる新しいローカル相互接続構成体も使用する。ＸＯＲ（排他的論理和）ロジック機能は、複合又は高次ロジックセルの一例である。図４は、本明細書で開示される技法によって実施され得る２入力ＸＯＲロジック回路のロジック図である。図から分かるように、ＸＯＲ回路４００のＡ１入力は、インバータ４０１に供給され、Ａ２入力は、インバータ４０５に直列接続されたインバータ４０３に供給される。インバータ４０１、４０３及び４０５は、それぞれ相補型ＦＥＴとして実装され得る。インバータ４０１、４０３及び４０５の出力が、ＸＯＲセル４００のロジック出力を提供するようにクロス接続された更なる相補型ＦＥＴ回路４０７及び４０９に供給される。
図５Ａは、ゲートオンゲート積層で使用されるＸＯＲセルの２Ｄレンダリングを示すＸＯＲセルの上面平面図である。凡例５０１は、レイアウトの様々な領域に関連する構造及び／又は材料を示す。図から分かるように、セル５００のレイアウトは、基板の東西方向に沿って複数のゲート（Ｇ）トラックと交互に配置され、且つ南北方向に延びて能動領域５０３にわたる複数のソース－ドレイン（ＳＤ）トラックを含み得る。当業者に知られるように、ＳＤとＧとが交互に配置されたこれらの領域は、基板の東西方向に半導体デバイスのアレイを形成する。セル境界は、頂部及び底部にあるパワーレール５０５と、図面の左端及び右端にあるポリゲートトラックＧとによって形成される。デバイスコンタクト５０７及び５０９の例も示されている。このゲートオンゲート手法は、比較的大きいセルサイズ及び配線の複雑さをもたらす。特に、セルサイズは、図５Ａに示すように、高さが７Ｔ（トラック）であり、幅が８ポリトラックである。そのため、セル内配線を完成させるために３つのレベルの金属が必要となる（Ｍ０、Ｍ１及びＭｘ）。ゲートオンゲート積層の実施形態では、これらの３つの配線レベルが、続くデバイス階層間の空間に配置され得る。
図５Ｂは、図５Ａのセルのソース－ドレイン面を表す垂直断面図であり、図５Ｃは、図５Ａのセルのゲート面を表す垂直断面図である。構造５００は、能動領域５０３を含み、埋込型パワーレール５０５は、能動デバイス面の下方の基板に設けられる。中間パワーレール５０６も設けられる。図から分かるように、半導体デバイスの下段５１１、配線段５１３、半導体デバイスの中段５１５及び半導体デバイスの最上段５１７が基板上に厚さ方向に積層される。２ｘルーティングトラックの底部層５１９も示されている。図から分かるように、図５Ａ～図５Ｃのゲートオンゲート積層アーキテクチャは、デバイス面間の配線段５１３に５つの配線レベルを含む。この構成は、「ＡＲＣＨＩＴＥＣＴＵＲＥ ＦＯＲ ＭＯＮＯＬＩＴＨＩＣ ３Ｄ ＩＮＴＥＧＲＡＴＩＯＮ ＯＦ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ」という名称の米国特許出願第１６／６６７，４４２号に開示されており、その内容全体が参照により本明細書に組み込まれる。上述のように、図５Ａ～図５Ｃは、モノリシック集積化手法でゲートオンゲート３Ｄを実装することは、各セルのセル内配線及び必要なセル間配線を問題なく完成させるために２つのデバイスレベル間に多数の配線レベル（ここでは５レベル）を集積させることが必要であることにより、困難になっていることを示す。
図６Ａ及び図６Ｂは、本開示の実施形態による、ピンアクセス混雑問題を最小化しながら、ＸＯＲロジック機能などの複合ロジックセルを小型化する技術アーキテクチャの概要を示す。図６Ａは、セルのＺ軸を通る２つの水平断面Ａ及びＢにおける上面レイアウト図を示し、図６Ｂは、図６Ａにおいて番号付けされている７つの平面におけるｙ軸に沿った垂直断面図１～７を示す。構造６００の平面図は、Ａ及びＢに沿った真の断面ではなく、平面Ａ及びＢの下の構造フィーチャを説明するために構造の一部を透明にして示す。凡例６０１は、図６Ａの構造及び／又は材料を図６Ｂの同じ構造及び／又は材料と関連付けるために設けられている。図６Ａの図から分かるように、セルサイズは、高さが５Ｔ（トラック）であり、幅が６ポリトラックであり、図５Ａ～図５Ｃのゲートオンゲート構成と比較してＸＯＲセルが大幅にスケーリングされている。このスケーリングの利益を可能にする様々な構造フィーチャの概要を図６Ｂに示す。図から分かるように、それらフィーチャは、埋込型パワーレールＢＰＲ、パワーウォールＰＷ、ローカル相互接続タブＬＩＴ、配線Ｍ０、ローカル相互接続ＬＩ、ゲートストラップＧＳ、垂直コンタクトＶＣ及び統合エピタキシャル構造ＭＥを含む。
図６Ｂの断面１から分かるように、構造６００は、埋設型パワーレールＢＰＲから立ち上がる「パワーウォール」ＰＷにデバイスのＳＤ領域を接続するローカル相互接続タブＬＩＴを含む。このようなパワーウォールの詳細については、「ＰＯＷＥＲ ＤＩＳＴＲＩＢＵＴＩＯＮ ＮＥＴＷＯＲＫ ＦＯＲ ３Ｄ ＬＯＧＩＣ ＡＮＤ ＭＥＭＯＲＹ」という名称の米国特許出願公開第２０２０／００７５４８９号に開示されており、その開示全体が参照により本明細書に組み込まれる。このフィーチャは、デバイススタック内で複合ロジックセル全体を完成させ、（パワーウォールを横断しなければならない）配線をデバイススタックの上の空間に残すトランジスタオントランジスタ積層によって実現される。
次に、図６Ｂの断面２を参照すると、デバイスは、「スプリットゲート」として実装され、すなわち、ｎ／ｐ対であっても、各トランジスタは、独立にコンタクトをとられ得る。積層ゲートの対への共通接続を容易にするために、新たにゲートツーゲートストラップＧＳが導入される。３Ｄ構成における１つのトランジスタの出力を別のトランジスタの信号入力として使用できるようにするために、ゲート構成体への新たな「ローカル相互接続」ＬＩが導入される。断面３から分かるように、最上段のトランジスタの出力を最下段のトランジスタの信号入力として配線するために、垂直コンタクトＶＣを導入して、最上段のローカル相互接続タブＬＩＴを最下段のゲートローカル相互接続ＬＩに繋ぐ。
図６Ｂの断面４から分かるように、各トランジスタが別々の入力信号を受信することができるスプリットゲート構成が設けられる。これを容易にするために、高さの異なるゲートコンタクトＶＣの対及びスタガード配置されたゲート拡張部分が導入される。断面５では、いくつかの垂直に積層されたトランジスタの出力を効率的に集めて共通出力ピンに導くために、統合エピタキシャルＭＥ構成体が導入される。ＭＥ内の積層ＳＤ領域を可視化するために、ＭＥは、半透明で示されている。断面６では、トランジスタのソース又はドレインの上の配線面Ｍ０と下のローカル相互接続ＬＩ面に接続できるという垂直接続ＶＣの柔軟性が示されている。図６Ｂの断面７では、最上段の１つのトランジスタからの信号入力を最下段の別のトランジスタに繋ぐために、ゲートローカル相互接続ＬＩへの最下段側垂直コンタクトＶＣが導入される。
ここで、本明細書に記載の技法を、図７及び図８Ａ～図８Ｇを参照しながらより詳細に説明する。実施形態の説明の便宜上、ＸＯＲロジック機能（排他的論理和）を中心に説明する。ＸＯＲロジック機能は、複合又は高次ロジックセルの一例であるが、本明細書では他のロジック機能を使用することも企図されている。
図７は、５つの相補型電界効果トランジスタ（ＣＦＥＴ）ＣＦＥＴ１～ＣＦＥＴ５を用いて実装されたＸＯＲロジック回路の詳細図である。回路の１０個すべてのＦＥＴが示されている。図７では、符号Ｐｘは、ｘと番号付けされたＣＦＥＴのｐ型トランジスタを指し、Ｎｘは、ｘと番号付けされたＣＦＥＴのｎ型トランジスタを指す。更に、ＳＤ１は、関連するトランジスタの第１のソース／ドレイン領域を指し、ＳＤ２は、関連するトランジスタの第２のソース／ドレイン領域を指し、Ｇは、関連するトランジスタのゲートを指す。例えば、「Ｐ１ＳＤ１」は、１と番号付けされたＣＦＥＴのｐ型トランジスタの第１のＳＤ領域を指し、「Ｎ１ＳＤ２」は、１と番号付けされたＣＦＥＴのｎ型トランジスタの第２のＳＤ領域を指す。同様に、「Ｐ１Ｇ」は、１と番号付けされたＣＦＥＴのｐ型トランジスタのゲート領域を指す。これらのＣＦＥＴは、詳細に後述するように積層ＣＦＥＴ構造として実装される。図７は、これも後述するように、ローカル相互接続及びコンタクトによって形成される必要なセル内接続（細線）を概略的に示す。
図８Ａ～図８Ｇは、それぞれ本開示の各実施形態による図６Ａの断面１～７の詳細図である。図８Ａ～図８Ｇを通して、図６Ａ及び図６Ｂの符号付けの方法を踏襲している。図８Ａ～図８Ｇのそれぞれには、参考のために、図６Ａの凡例６０１及び平面図が再掲されている。構造８００のこれらの平面図は、Ａ及びＢに沿った真の断面ではなく、平面Ａ及びＢの下の構造フィーチャを説明するために構造８００の一部を透明にして示す。
図８Ａは、本開示の実施形態によるＸＯＲセルの垂直断面１の詳細図である。構造８００は、略平坦な基板表面を有するモノリシック半導体基板の一部を表す。図から分かるように、構造８００は、ｐ型トランジスタに電力を供給するＶＤＤとして機能する埋込型パワーレール８０３ａと、ｎ型トランジスタに電力を供給するＶＳＳとして機能する埋込型パワーレール８０３ｂとを含む。ＳＤ領域Ｐ３ＳＤ１、Ｎ３ＳＤ１、Ｎ２ＳＤ１、Ｐ２ＳＤ１は、基板８０１の厚さ方向に順次互いの上に積層される。図８Ａの実施形態では、トランジスタのＳＤ領域は、構造の能動デバイスカラム８１２内で同一直線上に積層されている。更に、ＳＤ領域Ｐ３ＳＤ１及びＮ３ＳＤ１は、ＸＯＲセルのＣＦＥＴ３に関連付けられたＳＤ領域の相補的な対を形成し、Ｐ２ＳＤ１及びＮ２ＳＤ１は、ＸＯＲセルのＣＦＥＴ２に関連付けられたＳＤ領域の相補的な対を形成する。このように、積層トランジスタ対は、トランジスタのドーピング型での積層の向きを交互にするように構成される。積層の向きをこのように交互にする（すなわちｎの上にｐ、次いでｐの上にｎとする）ことにより、インプラント及び仕事関数堆積の効率が向上する。向きを交互にすることにより、スタック内のすべてのデバイス対で同じ積層順序を維持する（ｎ－ｐ、ｎ－ｐ）場合と比較して、インプラント及びデバイス型固有の選択的堆積のプロセス効率を向上させることができる。
半導体デバイスを必要通りに電気接続してＸＯＲ回路を形成するために、いくつかのローカル相互接続及びコンタクト構造が設けられる。具体的には、埋込型パワーレール８０３ａは、パワーウォール８０５ａ並びに水平相互接続タブ８０７及び８０８によってＰ３ＳＤ１及びＰ２ＳＤ１にそれぞれ接続され、埋込型パワーレール８０３ｂは、パワーウォール８０５ｂ並びに水平相互接続タブ８０９及び８１０によってＮ３ＳＤ１及びＮ２ＳＤ１にそれぞれ接続される。Ｍ０層の配線８１１も示されている。図８Ａの構造フィーチャは、図６Ａから再掲された平面図に示され、この図は、平面Ａ及びＢの下の構造フィーチャを示すために部分的に透明になっている。例えば、平面図Ａは、ローカル相互接続タブ８０８と、８０８の平面の下の平面にあるローカル相互接続タブ８１０とを示す。同様に、平面図Ｂは、ローカル相互接続タブ８０９と、８０９の平面の下の平面にあるローカル相互接続タブ８０７とを示す。
図８Ｂは、本開示の実施形態によるＸＯＲセルの垂直断面２の詳細図である。図から分かるように、ゲート領域Ｐ３Ｇ、Ｎ３Ｇ、Ｎ２Ｇ及びＰ２Ｇは、基板の厚さ方向に順次互いの上に積層される。図６において上述したように、これらのゲート領域は、各ゲート領域が独立にコンタクトをとられ得るようにスプリットゲートとして実装される。図８Ｂの実施形態では、トランジスタのゲート領域は、同一直線上に積層される。ローカル相互接続８１３及び８１５は、ｘ方向に延びて、後述するゲート領域Ｐ５Ｇ、Ｎ５Ｇと接続する。ゲートツーゲートストラップ８１７及び８１８は、Ｐ２ＧとＮ２Ｇとの対の積層ゲートへの共通接続を提供する。更に、ゲートコンタクト８１９は、配線８１１と接続して、ＸＯＲセルへのＡ２入力を提供する。したがって、平面図Ａが透明であることにより、配線８１１と、配線の下のゲートコンタクト８１９と、Ｐ２Ｇの下のゲートストラップ８１７とが示されている。同様に、平面図Ｂが透明であることにより、相互接続８１５と、Ｐ３Ｇの下の相互接続８１３とが示されている。
図８Ｃは、本開示の実施形態によるＸＯＲセルの垂直断面３の詳細図である。図から分かるように、ＳＤ領域Ｐ３ＳＤ２、Ｎ３ＳＤ２、Ｎ２ＳＤ２、Ｐ２ＳＤ２は、構造の能動デバイスカラム８１２内に同一直線上に順次互いの上に積層される。すなわち、Ｐ３ＳＤ２、Ｎ３ＳＤ２、Ｎ２ＳＤ２、Ｐ２ＳＤ２は、ＸＯＲセルのＣＦＥＴ３及びＣＦＥＴ２のトランジスタの第２のＳＤ領域を形成する。更に、ＳＤ領域Ｐ３ＳＤ２、Ｎ３ＳＤ２、Ｎ２ＳＤ２及びＰ２ＳＤ２は、それぞれＸＯＲセルのＣＦＥＴ５及びＣＦＥＴ４のトランジスタの第１のドレイン領域を形成するＰ５ＳＤ１、Ｎ５ＳＤ１、Ｎ４ＳＤ１、Ｐ４ＳＤ１と共通のソース－ドレインとして形成される。図からも分かるように、Ｐ２ＳＤ２及びＰ４ＳＤ１を形成する共通ＳＤ領域は、水平相互接続タブ８２１及び垂直コンタクト８２３を介してＣＦＥＴの下段のローカル相互接続８１５に接続される。同様に、Ｎ２ＳＤ２及びＮ４ＳＤ１を形成する共通ＳＤ領域は、水平相互接続タブ８２５及び垂直コンタクト８２７を介してローカル相互接続８１３に接続される。したがって、平面図Ａが透明であることにより、配線８１１と、Ｎ３ＳＤ２の下の相互接続タブ８２１及びＳＤコンタクト８２３とが示されている。同様に、平面図Ｂが透明であることにより、相互接続８１３と、Ｐ３ＳＤ２の下にある相互接続８１５とが示されている。
図８Ｄは、本開示の実施形態によるＸＯＲセルの垂直断面４の詳細図である。図から分かるように、スプリットゲート領域Ｐ５Ｇ、Ｎ５Ｇ、Ｎ４Ｇ及びＰ４Ｇは、基板の厚さ方向に順次互いの上に積層される。更に、ゲート領域Ｐ４Ｇ及びＮ４Ｇは、高さが異なるゲートコンタクト８３９及び８４１が最上部配線のＭ０レベルの配線８３３及び８３７に接触できるように、互いにスタガード配置される。配線８３５も示されている。スプリットゲート領域Ｐ５Ｇ及びＮ５Ｇは、それぞれゲートコンタクト８２９及び８３１に接続される。
図８Ｅは、本開示の実施形態によるＸＯＲセルの垂直断面５の詳細図である。図から分かるように、ＳＤ領域Ｐ５ＳＤ２、Ｎ５ＳＤ２、Ｎ４ＳＤ２及びＰ４ＳＤ２は、構造の能動デバイスカラム８１２内で同一直線上に順次互いの上に積層される。すなわち、Ｐ５ＳＤ２、Ｎ５ＳＤ２、Ｎ４ＳＤ２及びＰ４ＳＤ２は、ＸＯＲセルのＣＦＥＴ５及び４のトランジスタの第２のＳＤ領域を形成する。更に、これらのＳＤ領域は、統合エピタキシャル成長領域８３９として設けられて、いくつかの垂直に積層されたトランジスタの出力を効率的に集めてＸＯＲ回路の共通出力ピンに導く。この出力は、ＳＤコンタクト８４１とＭ０の配線８３５とによって提供される。
図８Ｆは、本開示の実施形態によるＸＯＲセルの垂直断面６の詳細図である。図から分かるように、ＳＤ領域Ｎ１ＳＤ１、Ｐ１ＳＤ１は、構造の能動デバイスカラム８１２内で同一直線上に順次互いの上に積層される。すなわち、Ｎ１ＳＤ１、Ｐ１ＳＤ１は、ＸＯＲセルのＣＦＥＴ１のトランジスタの第１のＳＤ領域を形成する。図からも分かるように、共通ＳＤ領域Ｐ１ＳＤ１は、水平相互接続タブ８４３及び垂直コンタクト８４５を介して配線８３３に接続される。同様に、Ｎ１ＳＤ１を形成するＳＤ領域は、水平相互接続タブ８４７及び垂直ＳＤコンタクト８４９を介してローカル相互接続８３１に接続される。ローカル相互接続８２９も示されている。したがって、平面図Ａが透明であることにより、配線８３３と、相互接続タブ８４３及びＳＤコンタクト８４５とが示されている。同様に、平面図Ｂが透明であることにより、相互接続タブ８４７と、コンタクト８４９及び相互接続８３１とが示されている。
図８Ｇは、本開示の実施形態によるＸＯＲセルの垂直断面７の詳細図である。図から分かるように、ゲート領域Ｎ１Ｇ及びＰ１Ｇは、基板の厚さ方向に順次互いの上に積層される。図８Ｇの実施形態では、トランジスタのゲート領域は、同一直線上に積層される。ゲートツーゲートストラップ８５１及び８５２は、Ｐ１ＧとＮ１Ｇとの対の積層ゲートへの共通接続を提供する。更に、ゲートコンタクト８５３は、配線８３７と接続して、ＸＯＲセルへのＡ１入力の一部を提供する。ゲートコンタクト８５５は、共通ゲートをローカル相互接続８２９に接続する。したがって、平面図Ａが透明であることにより、配線８３７と、配線の下のゲートコンタクト８５３と、Ｎ１Ｇの下のゲートストラップ８５１とが示されている。同様に、平面図Ｂが透明であることにより、相互接続８２９と、Ｎ１Ｇの下のゲートコンタクト８５５とが示されている。
本明細書で使用される用語は、特定の実施形態を説明するためのみのものであり、本発明を限定することを意図したものではない。本明細書で使用される場合、単数形の「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈上明らかに別段の指定のない限り、複数形も含むことが意図されている。更に、本明細書で使用される場合、「含む」及び／又は「含んでいる」という用語は、記載されたフィーチャ、整数、ステップ、動作、要素及び／又は構成要素の存在を指定するものであるが、１つ又は複数のフィーチャ、整数、ステップ、動作、要素、構成要素及び／又はそれらの群の存在又は追加を排除するものではないことを理解されたい。
以下の特許請求の範囲に記載のすべてのミーンズプラスファンクション又はステッププラスファンクション要素の対応する構造、材料、動作及び均等物は、具体的に特許請求の範囲に記載された他の特許請求される要素と組み合わせて機能を実行するための任意の構造、材料又は動作を含むことが意図されている。本発明の説明は、例示及び説明のために提示されたものであり、開示された形態において本発明に対して網羅的であること又は限定することを意図したものではない。本発明の範囲及び趣旨から逸脱することなく、多くの修正形態及び変形形態が当業者に明らかであろう。上記の各実施形態は、本発明の原理及びその実際の応用を最もよく説明するために、且つまた企図される特定の用途に適した様々な修正を加えた様々な実施形態について他の当業者に本発明が理解され得るように選択及び説明された。
上記の説明は、本発明の概念の可能な実装形態を例示することを意図したものであり、限定することを意図したものではない。本開示を検討すれば、多くの変形形態、修正形態及び代替形態が当業者に明らかになるはずである。例えば、図示及び説明された構成要素と均等な構成要素を置き換えることができ、したがって個別に説明した要素及び方法を組み合わせることができ、別々に説明された要素を多くの構成要素にわたって分散させることができる。したがって、本発明の範囲は、上記の説明を参照することによるのではなく、添付の特許請求の範囲及びその均等な範囲全部を参照することにより決定されるべきである。
本明細書全体を通して、「一実施形態」又は「ある実施形態」とは、実施形態との関連で記述された特定のフィーチャ、構造、材料又は特性が少なくとも１つの実施形態に含まれることを意味するが、必ずしもすべての実施形態に存在すると示すものではない。したがって、本明細書全体の様々な箇所における語句「一実施形態において」の出現は、必ずしも同一の実施形態を指すわけではない。更に、特定のフィーチャ、構造、材料又は特性は、１つ又は複数の実施形態において任意の適切な方法で組み合わされ得る。

Claims (22)

  1. 基板表面を有する基板と、
    前記基板内に設けられたパワーレールと、
    前記基板内に設けられ、且つ前記基板表面に略垂直な前記基板の厚さ方向に沿って前記パワーレールの上に配置された第１の半導体デバイスであって、第１のゲートと、該第１のゲートの両側に設けられたソース－ドレイン領域の第１の対とを有する第１の半導体デバイスと、
    前記基板内に設けられ、且つ前記厚さ方向に沿って前記第１の半導体デバイスの上に積層された第２の半導体デバイスであって、第２のゲートと、該第２のゲートの両側に設けられたソース－ドレイン領域の第２の対とを有し、前記第１のゲートは、該第２のゲートから物理的に分離される、第２の半導体デバイスと、
    前記第１のゲートが前記第２のゲートに電気的に接続されるように、前記第１のゲートから前記第２のゲートまで延びる導電性ゲートツーゲートストラップ接続と、
    を含む３次元（３Ｄ）集積回路（ＩＣ）。
  2. 前記導電性ゲートツーゲートストラップは、前記第１のゲートから前記第２のゲートまで延びる少なくとも１つの垂直コンタクトを含む、請求項１に記載の３Ｄ ＩＣ。
  3. 前記第１のゲートと前記第２のゲートとは、同一直線上に積層される、請求項２に記載の３Ｄ ＩＣ。
  4. 前記ゲートツーゲートストラップは、互いに物理的に分離される複数の前記垂直コンタクトを含む、請求項３に記載の３Ｄ ＩＣ。
  5. 前記第１のゲートと前記第２のゲートとは、スタガード配置で積層される、請求項１に記載の３Ｄ ＩＣ。
  6. 前記第１のゲートに接続された第１のゲートコンタクトと、
    前記第２のゲートに接続された第２のゲートコンタクトであって、当該第２のゲートコンタクトと比べて前記第１のゲートコンタクトの方が大きい垂直高さを有する、第２のゲートコンタクトと、
    を更に含む請求項５に記載の３Ｄ ＩＣ。
  7. 前記基板内に設けられ、且つ前記厚さ方向に沿って前記第２の半導体デバイスの上に配置された配線層を更に含み、前記第１及び第２のゲートコンタクトは各々、垂直に延びて前記配線層と接続する、請求項６に記載の３Ｄ ＩＣ。
  8. 前記第１の半導体デバイスのソース－ドレイン領域を前記第２の半導体デバイスのソース－ドレイン領域と接続する統合エピタキシャル構造、を更に含む請求項１に記載の３Ｄ ＩＣ。
  9. 前記統合エピタキシャル構造は、前記３Ｄ ＩＣからの共通出力ピンを提供するように構成される、請求項８に記載の３Ｄ ＩＣ。
  10. 前記パワーレールから垂直に延びるパワーウォールを更に含む請求項１に記載の３Ｄ ＩＣ。
  11. ３次元（３Ｄ）集積回路（ＩＣ）であって、
    基板表面を有する基板と、
    前記基板の厚さ方向に沿って積層された半導体デバイスの第１のスタックと、
    前記基板の前記厚さ方向に沿って積層され、且つ前記基板表面に沿った方向に前記第１のスタックに隣接して設けられた半導体デバイスの第２のスタックであって、前記第１及び第２のスタックの各半導体デバイスは、それぞれのゲートと、該それぞれのゲートの両側に設けられたソース－ドレイン領域の対とを含み、且つ前記第１及び第２のスタックの各ゲートは、スプリットゲートである、半導体デバイスの第２のスタックと、
    前記半導体デバイスのうちの第１の半導体デバイスの第１のスプリットゲートに物理的に接続されたゲートコンタクトであって、当該３Ｄ ＩＣ内で前記半導体デバイスのうちの前記第１の半導体デバイスを前記半導体デバイスのうちの第２の半導体デバイスに電気的に接続するローカル相互接続構造の少なくとも一部を形成するゲートコンタクトと、
    を含む３次元（３Ｄ）集積回路（ＩＣ）。
  12. 前記第１及び第２の半導体デバイスは、前記半導体デバイスの第１のスタック内で順次積層されている、請求項１１に記載の３Ｄ ＩＣ。
  13. 前記ゲートコンタクトは、前記第１の半導体デバイスと前記第２の半導体デバイスとが電気的に接続されるように、前記第１のスプリットゲートから前記第２の半導体デバイスの第２のスプリットゲートまで垂直に延びるゲートツーゲートストラップである、請求項１２に記載の３Ｄ ＩＣ。
  14. 前記厚さ方向に前記半導体デバイスの第１及び第２のスタックの上に設けられた配線層と、
    前記第２のスプリットゲートから垂直に延びて、前記第１及び第２の半導体デバイスへの共通入力を提供する垂直コンタクトと、
    を更に含む請求項１３に記載の３Ｄ ＩＣ。
  15. 前記第１のスプリットゲートは、前記第２の半導体デバイスの第２のスプリットゲートに対してスタガード配置されている、請求項１２に記載の３Ｄ ＩＣ。
  16. 前記厚さ方向に前記半導体デバイスの第１及び第２のスタックの上に設けられた配線層と、
    前記第１のスプリットゲートから前記配線層まで垂直に延びる第１の垂直コンタクトと、
    前記第２のスプリットゲートから前記配線層まで垂直に延びる第２の垂直コンタクトであって、当該第２の垂直コンタクトよりも前記第１の垂直コンタクトの方が大きい高さを有する、第２の垂直コンタクトと、
    を更に含む、請求項１５に記載の３Ｄ ＩＣ。
  17. 前記第１及び第２の半導体デバイスは、それぞれ、前記第１及び第２のスタック内に設けられている、請求項１１に記載の３Ｄ ＩＣ。
  18. 前記ローカル相互接続構造は、前記第１のスプリットゲートを前記半導体デバイスの第２のスタック内の第２のスプリットゲートに電気的に接続する、請求項１７に記載の３Ｄ ＩＣ。
  19. 前記ゲートコンタクトは、前記基板表面に沿って前記第１のスタックから前記第２のスタックまで延びる水平相互接続構造を含む、請求項１８に記載の３Ｄ ＩＣ。
  20. 前記ローカル相互接続構造は、前記第１のスプリットゲートを前記第２のスタック内の半導体デバイスのソース－ドレイン領域に電気的に接続する、請求項１８に記載の３Ｄ ＩＣ。
  21. 前記ゲートコンタクトは、前記基板表面に沿って前記第１のスタックから前記第２のスタックまで延びる水平相互接続構造を含む、請求項２０に記載の３Ｄ ＩＣ。
  22. 前記ソース－ドレイン領域から、前記基板表面に沿った前記方向に延びるローカル相互接続タブを更に含み、前記第１のスプリットゲートから当該ローカル相互接続タブまで垂直コンタクトが垂直に延びている、請求項２１に記載の３Ｄ ＩＣ。
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