KR20220003516A - 복합 로직 셀들에 대한 컴팩트한 3d 적층 cfet 아키텍처 - Google Patents

복합 로직 셀들에 대한 컴팩트한 3d 적층 cfet 아키텍처 Download PDF

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KR20220003516A
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라스 리브만
제프리 스미스
안톤 데빌리어스
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도쿄엘렉트론가부시키가이샤
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Abstract

3D IC는 기판 표면을 갖는 기판, 기판의 두께 방향을 따라 적층되는 반도체 디바이스들의 제1 스택, 및 기판의 두께 방향을 따라 적층되고 기판 표면을 따르는 방향으로 제1 스택에 인접하게 제공되는 반도체 디바이스들의 제2 스택을 포함한다. 제1 및 제2 스택의 각각의 반도체 디바이스는 게이트, 및 각각의 게이트의 대향 측부들 상에 제공되는 소스-드레인 영역들의 쌍을 포함하고, 제1 및 제2 스택의 각각의 게이트는 스플릿 게이트이다. 게이트 접촉부는 반도체 디바이스들 중 제1의 것의 제1 스플릿 게이트에 물리적으로 연결된다. 게이트 접촉부는 제1 반도체 디바이스를 3D IC에서의 제2 반도체 디바이스로 전기적으로 연결시키는 국부 상호 연결부 구조체의 적어도 일부를 형성한다.

Description

복합 로직 셀들에 대한 컴팩트한 3D 적층 CFET 아키텍처
관련 출원 데이터에 대한 교차 참조
본 출원은 35 U.S.C. § 119(e) 하에서 "복합 로직 셀들에 대한 컴팩트한 3D 적층 CFET 아키텍처"라는 명칭으로 2019년 5월 31일자로 출원된 미국 가출원 제 62/855,374호 및 "복합 로직 셀들에 대한 컴팩트한 3D 적층 CFET 아키텍처"라는 명칭으로 2020년 4월 15일자로 출원된 미국 특허 출원 제 16/849,630호의 우선권을 주장하며, 전체 개시가 참조로 본원에 포함된다.
발명의 분야
본 발명은 마이크로 전자 디바이스의 미세 가공의 설계 및 방법을 포함하는, 반도체 디바이스, 트랜지스터 및 집적 회로를 포함하는 마이크로 전자 디바이스에 관한 것이다.
본원에 제공되는 배경 기술 설명은 본 발명의 맥락을 전반적으로 제공하기 위한 것이다. 작업이 본 배경 기술 부문에 설명되는 정도까지의 현재 명명된 발명자의 작업뿐만 아니라 출원 시에 달리 종래 기술로서의 자격을 얻지 않을 수 있는 설명의 양태는 본 발명에 대하여 종래 기술로서 명시적으로도 그리고 암묵적으로도 인정되지 않는다.
집적 회로는 스마트폰, 컴퓨터 등과 같은 전자 디바이스를 제공하기 위해 전자 기기 산업에서 폭넓게 사용된다. 집적 회로(IC)는 반도체 기판 상에서 배선에 의해 상호 연결되는 트랜지스터, 커패시터 등과 같은 많은 반도체 디바이스를 포함한다. 전자 기기 디바이스에 대해 더 많은 수의 복합 기능을 지원하는 더 작고 더 빠른 IC에 대한 늘 증가하는 수요가 있다. 이러한 수요는, IC에 대한 성능 및 전력 소모 효율을 또한 개선하면서 반도체 제조 산업이 기판 상의 IC의 면적을 축소시키는 것으로 이어졌다.
(특히 미시 규모에서의) 반도체 IC의 제조에서, 필름 형성 증착, 에치 마스크 생성, 패턴화, 재료 에칭 및 제거, 및 도핑 처리와 같은 다양한 제작 공정이 수행된다. 이러한 공정들은 기판 상에 원하는 반도체 디바이스 소자를 형성하도록 반복하여 수행된다. 이력적으로 미세 가공으로, IC의 트랜지스터들은 능동 디바이스 평면 위에 형성되는 IC의 배선/금속화로 하나의 평면에서 생성되었으므로, 2차원(2D) 회로 또는 2D 제작으로서 특성화되었다. 크기 조정 노력으로 2D 회로에서의 단위 면적 당 트랜지스터의 수가 크게 증가되었으며, 이는 동일한 반도체 기판 상의 로직 및 메모리 회로와 같은 이종의 기능적 회로의 집적을 가능하게 하였다. 그러나, 2D 크기 조정 노력은, 크기 조정이 한 자릿수 나노미터 반도체 디바이스 제작 노드에 진입함에 따라 더 큰 과제를 접하고 있다. 반도체 디바이스 제작자는 IC의 추가 크기 조정의 다른 수단으로서 트랜지스터가 서로의 상단 상에 적층되는 3차원(3D) 반도체 회로에 대한 바램을 나타내었다.
본원의 기법들은 셀 크기 조정 이득들이 핀 액세스 혼잡으로 인한 라우트 능력 저하에 의해 무색하게 되는 지점까지 핀 밀도(즉, 로직 셀로의 액세스 포인트들의 밀도)를 증가시키지 않고 트랜지스터-온-트랜지스터 3D 집적을 가능하게 한다. 본 발명의 일 양태(1)에 따르면, 3차원(3D) 집적 회로(IC)가 제공된다. 3D IC는 기판 표면을 갖는 기판 및 기판에 제공되는 전력 레일을 포함한다. 반도체 디바이스는 기판에 제공되고, 기판 표면에 실질적으로 수직인 기판의 두께 방향을 따라 전력 레일을 통해 위치되며, 제1 반도체 디바이스는 제1 게이트, 및 제1 게이트의 대향 측부들 상에 제공되는 소스-드레인 영역들의 제1 쌍을 갖는다. 제2 반도체 디바이스는 기판에 제공되고 두께 방향을 따라 제1 반도체 디바이스를 통해 적층되며, 제2 반도체 디바이스는 제2 게이트, 및 제2 게이트의 대향 측부들 상에 제공되는 소스-드레인 영역들의 제2 쌍을 가지며, 제1 게이트는 제2 게이트로부터 물리적으로 분리된다. 전도성 게이트 대 게이트 스트랩 연결부는 제1 게이트가 제2 게이트에 전기적으로 연결되도록 제1 게이트로부터 제2 게이트로 연장된다.
일 양태(2)는 게이트 대 게이트 스트랩이 제1 게이트로부터 제2 게이트로 연장되는 적어도 하나의 수직 접촉부를 포함하는 양태(1)의 3D IC를 포함한다.
일 양태(3)는 제1 및 제2 게이트들이 동일 선상으로 적층되는 양태(2)의 3D IC를 포함한다.
일 양태(4)는 게이트 대 게이트 스트랩이 서로 물리적으로 분리되는 복수의 수직 접촉부를 포함하는 양태(3)의 3D IC를 포함한다.
일 양태(5)는 제1 및 제2 게이트들이 엇걸리게 된 배열로 적층되는 양태(1)의 3D IC를 포함한다.
일 양태(6)는 제1 게이트에 연결되는 제1 게이트 접촉부, 및 제2 게이트에 연결되는 제2 게이트 접촉부로서, 제1 게이트 접촉부는 제2 게이트 접촉부와 비교하여 더 큰 수직 높이를 갖는 것인 제2 게이트 접촉부를 더 포함하는 양태(5)의 3D IC를 포함한다.
일 양태(7)는 기판에 제공되고 두께 방향을 따라 제2 반도체 디바이스를 통해 위치되는 배선층을 더 포함하며, 제1 및 제2 게이트 접촉부들은 배선층과 연결되도록 각각 수직으로 연장되는 양태(6)의 3D IC를 포함한다.
일 양태(8)는 제1 반도체 디바이스의 소스-드레인 영역을 제2 반도체 디바이스의 소스-드레인 영역과 연결시키는 병합된 에피택셜 구조체를 더 포함하는 양태(1)의 3D IC를 포함한다.
일 양태(9)는 병합된 에피택셜 구조체가 3D IC로부터의 공통 출력 핀을 제공하도록 구성되는 양태(8)의 3D IC를 포함한다.
일 양태(10)는 전력 레일로부터 수직으로 연장되는 전력 벽을 더 포함하는 양태(1)의 3D IC를 포함한다.
일 양태(11)는 기판 표면을 갖는 기판, 기판의 두께 방향을 따라 적층되는 반도체 디바이스들의 제1 스택, 및 기판의 두께 방향을 따라 적층되고 기판 표면을 따르는 방향으로 제1 스택에 인접하게 제공되는 반도체 디바이스들의 제2 스택을 포함하는 3D IC를 포함한다. 제1 및 제2 스택의 각각의 반도체 디바이스는 게이트, 및 각각의 게이트의 대향 측부들 상에 제공되는 소스-드레인 영역들의 쌍을 포함하고, 제1 및 제2 스택의 각각의 게이트는 스플릿 게이트이다. 게이트 접촉부는 반도체 디바이스들 중 제1의 것의 제1 스플릿 게이트에 물리적으로 연결되며, 게이트 접촉부는 제1 반도체 디바이스를 3D IC에서의 제2 반도체 디바이스로 전기적으로 연결시키는 국부 상호 연결부 구조체의 적어도 일부를 형성한다.
일 양태(12)는 제1 및 제2 반도체 디바이스들이 반도체 디바이스들의 제1 스택에 순차적으로 적층되는 양태(11)의 3D IC를 포함한다.
일 양태(13)는 게이트 접촉부가, 제1 및 제2 반도체 디바이스들이 전기적으로 연결되도록 제2 반도체 디바이스의 제1 스플릿 게이트로부터 제2 스플릿 게이트로 수직으로 연장되는 게이트 대 게이트 스트랩인 양태(12)의 3D IC를 포함한다.
일 양태(14)는 두께 방향으로 반도체 디바이스들의 제1 및 제2 스택들을 통해 제공되는 배선층; 및 제1 및 제2 반도체 디바이스들에 공통 입력을 제공하도록 제2 스플릿 게이트로부터 수직으로 연장되는 수직 접촉부를 더 포함하는 양태(13)의 3D IC를 포함한다.
일 양태(15)는 제1 스플릿 게이트가 제2 반도체 디바이스의 제2 스플릿 게이트에 관하여 엇걸리게 되는 양태(12)의 3D IC를 포함한다.
일 양태(16)는 두께 방향으로 반도체 디바이스들의 제1 및 제2 스택들을 통해 제공되는 배선층, 제1 스플릿 게이트로부터 배선층으로 수직으로 연장되는 제1 수직 접촉부, 및 제2 스플릿 게이트로부터 배선층으로 수직으로 연장되는 제2 수직 접촉부로서, 제1 수직 접촉부는 제2 수직 접촉부보다 더 큰 높이를 갖는 것인 제2 수직 접촉부를 더 포함하는 양태(15)의 3D IC를 포함한다.
일 양태(17)는 제1 및 제2 반도체 디바이스들이 제1 및 제2 스택들에 각각 제공되는 양태(11)의 3D IC를 포함한다.
일 양태(18)는 국부 상호 연결부 구조체가 반도체 디바이스들의 제2 스택에서 제1 스플릿 게이트를 제2 스플릿 게이트에 전기적으로 연결시키는 양태(17)의 3D IC를 포함한다.
일 양태(19)는 게이트 접촉부가 기판 표면을 따라 제1 스택으로부터 제2 스택으로 연장되는 수평 상호 연결부 구조체를 포함하는 양태(18)의 3D IC를 포함한다.
일 양태(20)는 국부 상호 연결부 구조체가 제2 스택에서 제1 스플릿 게이트를 반도체 디바이스의 소스-드레인 영역에 전기적으로 연결시키는 양태(18)의 3D IC를 포함한다.
일 양태(21)는 게이트 접촉부가 기판 표면을 따라 제1 스택으로부터 제2 스택으로 연장되는 수평 상호 연결부 구조체를 포함하는 양태(20)의 3D IC를 포함한다.
일 양태(22)는 기판 표면을 따르는 방향으로 소스-드레인 영역으로부터 연장되는 국부 상호 연결부 탭을 더 포함하며, 수직 접촉부가 제1 스플릿 게이트로부터 국부 상호 연결부 탭으로 수직으로 연장되는 양태(21)의 3D IC를 포함한다.
본 요약 부문이 본 발명 또는 청구되는 발명의 모든 실시예 및/또는 점증적으로 새로운 양태를 명시하지는 않는다는 점을 주목해야 한다. 대신에, 본 요약은 통상적 기법들을 통한 상이한 실시예들 및 상응하는 새로운 요점들의 서두 논의만을 제공한다. 본 발명 및 실시예들의 부가 상세들 및/또는 가능한 관점들에 대해, 읽는 이는 이하에 추가로 논의되는 바와 같은 본 발명의 상세한 설명 부문 및 상응하는 도면들로 지향된다.
본 발명의 양태들은, 첨부 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업에서의 표준 관행에 따라, 다양한 특징부가 일정 비율로 그려지지 않는다는 점이 주목된다. 실제로, 다양한 특징부의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 이종 3D 집적의 일 예를 도시한다.
도 2는 동종 적층의 일 예를 도시한다.
도 3은 비교적 열악한 면적 크기 조정을 갖는 3D IC를 도시한다.
도 4는 본원에 개시되는 기법들에 의해 구현될 수 있는 2 입력 XOR 로직 회로의 로직 도면이다.
도 5의 a는 게이트-온-게이트 적층에 사용되는 바와 같은 XOR 셀의 상하 평면도이다.
도 5의 b는 도 5에서의 셀의 소스-드레인 평면들을 나타내는 수직 단면도이다.
도 5의 c는 도 5의 a에서의 셀의 게이트 평면들을 나타내는 수직 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른, 핀 액세스 혼잡 문제들을 최소화하면서 XOR 로직 기능과 같은 복합 로직 셀들을 컴팩트하게 렌더링하는 기술 아키텍처의 개요를 도시한다.
도 7은 본 발명의 실시예들에 따라 구현될 수 있는 5개의 CFET를 갖는 XOR 로직 회로의 상세한 개략도이다.
도 8a는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(1)의 상세도이다.
도 8b는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(2)의 상세도이다.
도 8c는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(3)의 상세도이다.
도 8d는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(4)의 상세도이다.
도 8e는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(5)의 상세도이다.
도 8f는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(6)의 상세도이다.
도 8g는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(7)의 상세도이다.
첨부 도면들을 참조하여 본원에 상세히 설명하는 본 발명적 개념의 특정 실시예들을 통해 본 발명적 개념을 가장 양호하게 설명하며, 유사 참조 번호들은 전체에 걸쳐 유사 특징부들을 지칭한다. 발명(invention)이라는 용어가, 본원에 사용될 때 실시예들 그것들 자체만이 아닌 후술하는 실시예들의 기초가 되는 발명적 개념을 내포하는 것으로 의도된다는 점이 이해되어야 한다. 전반적인 발명적 개념이 후술하는 예시적인 실시예들에 제한되지 않고 이하의 설명들이 그러한 관점에서 읽혀져야 한다는 점이 추가로 이해되어야 한다.
게다가, 예시적인(exemplary)이란 단어는 "일 예, 사례 또는 예시로서의 역할을 하는(serving as an example, instance or illustration)"을 의미하도록 본원에 사용된다. 예시적인 것으로 본원에 지정되는 구성, 공정, 설계, 기법 등의 임의의 실시예는 다른 그러한 실시예들을 통해 반드시 바람직한 또는 유리한으로 해석되지는 않는다. 예시적인 것으로 본원에 나타내어지는 예들의 특정 품질 또는 적합성은 의도되지도 않고 추론되지도 않아야 한다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 관련되어 있는 용어들은 설명의 용이함을 위해 도면들에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하는 데 본원에 사용될 수 있다. 공간적으로 관련되어 있는 용어들은 도면들에 도시된 배향에 더하여 사용 중이거나 작동 중인 장치의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될(90 도 회전되거나 다른 배향들에 있을) 수 있고, 본원에 사용되는 공간적으로 관련되어 있는 기술어들은 마찬가지로 그에 상응하게 해석될 수 있다.
물론, 본원에 설명하는 바와 같은 상이한 단계들의 논의의 순서는 명확성을 위해 제공되었다. 일반적으로, 이러한 단계들은 임의의 적절한 순서로 수행될 수 있다. 게다가, 본원의 상이한 특징들, 기법들, 구성들 등 각각이 본 발명의 상이한 곳들에서 논의될 수 있지만, 개념들 각각이 서로와 관계 없이 또는 서로와 조합으로 실행될 수 있다는 것이 의도된다. 따라서, 본 발명은 많은 상이한 방식으로 구현되고 보여질 수 있다.
본 배경 기술에 지적된 바와 같이, 반도체 디바이스 제작자들은 통상적인 2D 크기 조정에 더하여, IC들을 크기 조정하는 다른 수단으로서 트랜지스터가 서로의 상단 상에 적층되는 3차원(3D) 반도체 회로들에 대한 바램을 나타내었다. 3D 집적, 즉 반도체 디바이스들의 수직 적층은 면적보다는 오히려 체적 단위로 트랜지스터 밀도를 증가시킴으로써 2D 크기 조정 한계들을 극복하는 것을 목적으로 한다. 디바이스 적층이 3D NAND의 채택으로 성공적으로 입증되었고 플래시 메모리 산업에 의해 구현되었지만, 랜덤 로직 설계들에 대한 적용은 실질적으로 더 어렵다. CPU(중앙 처리 장치), GPU(그래픽 처리 장치), FPGA(필드 프로그램 가능 게이트 어레이) 및 SoC(시스템 온 칩)과 같은 로직 칩들에 대한 3D 집적은 2가지의 접근법에 의해 주로 추구되고 있으며: 한 가지의 접근법은 이종 적층이고, 다른 접근법은 오히려 동종 적층이다.
도 1은 3D 순차적 적층 평면 및 FINfet 기술을 가능하게 하는 공정 집적 양태들(Process Integration Aspects enabling 3D sequential stacked planar and FINfet Technology), Anne VanDooren, IMEC PTW Spring 2018에 개시된 바와 같은 웨이퍼/칩 적층 및 실리콘 관통 전극(TSV) 기술을 이용한 이종 3D 집적의 일 예를 도시한다. 이러한 3D 접근법에서, 각각의 칩은 설계 및 제조에서 상이한 특정 작업에 최적화되고, 그 다음 3D 집적이 적층된 SoC를 구축하기 위한 효율적인 패키징 기술로서 이용된다. 예를 들어 도 1에 개략적으로 도시된 바와 같이, IC(100)는 화학 및 생물학 센서들을 포함하는 데 최적화될 수 있는 칩(101)을 포함하고, 칩(103)은 다른 센서들 및 촬상 장치들에 전용인 반면에, 칩(105)은 나노 소자들 및 MEMS 디바이스들을 포함한다. 칩(107)은 RF, ADC 및/또는 DAC 기능들에 최적화될 수 있는 반면에, 칩들(109)은 메모리 스택을 제공할 수 있다. 칩(111)은 프로세서들을 위해 설계될 수 있고 113은 전체 IC에 에너지/전력을 제공하는 데 전용일 수 있다. TSV들(115)은 다양한 기능적 칩을 컴팩트 패키지(100)로 통합시키기 위해 제공된다. 이종 집적 접근법들의 상세들이 the Heterogeneous Integration Roadmap, 2019 Edition published October 2019 at eps.iee.org/hir에 제공된다.
도 2는 모놀리식 3D IC(Monolithic 3D IC): The Time is Now, Brian Cronquist and Zvi Or-Bach, Monolithic, 2014 Intl. Workshop on Data-Abundant System Technology, April 2014에 개시된 바와 같은 동종 적층 접근법의 일 예를 도시한다. 이러한 접근법은 칩 적층에 사용되는 미크론 크기 TSV들과 연관된 밀도 손실을 극복하기 위해 웨이퍼 접합 공정을 채용한다. 접합 접근법으로, 베이스 웨이퍼(210)는 nMOS(211) 및 pMOS(213)와 같은 디바이스들, 그리고 금속화/배선(215)의 수개의 층을 형성하도록 처리된다. 그 후, 흔히 전송 도너층이라 일컬어지는 얇게 된 SoI(실리콘 온 절연체)층(220)이 베이스 웨이퍼(210)의 상단 상에 위치되고 산화물-산화물 접합(225)을 통하여 베이스 웨이퍼(210)에 접합되어 완료된 구조체(200)를 형성한다. 앞서 지적된 칩 적층 이종 접근법과 비교하여 필요로 되는 비어의 상당히 더 작은 치수들(대략 100 ㎚ 피치)로 인해, 더 양호한 티어간 연결이 이러한 웨이퍼 접합 방법으로 달성될 수 있다. 그러나, 본 발명자들은 독립적으로 처리된 웨이퍼들 또는 웨이퍼 세그먼트들이 서로의 상단 상에 적층되므로, 이러한 접근법이 실제 모놀리식 집적이 아니라는 것을 인지하였다. 따라서, 웨이퍼 접합 방법은 반도체 제작에 대한 실제 크기 조정 해결책을 제공하지 않는다. 더욱이, 이러한 웨이퍼 접합 공정과 연관된 공정 복잡성 및 간접비는 실제 모놀리식 3D 집적과 연관된 크기 조정 목표들에 미치지 못한다.
실제 모놀리식 3D 집적은 동일한 실리콘 기판 상에 다수의 디바이스 레벨을 제작하는 것을 수반한다. 3D NAND는 메모리 칩들의 실제 모놀리식 집적의 일 예이다. 3D 로직의 실제 모놀리식 집적은 매우 다양한 배선이 각각의 디바이스층을 연결시키고 기능화하는 데 필요한 것 때문에 어느 정도는 더 난제적이다.
본원의 기법들은 3D 로직 기능들로의 트랜지스터들의 효율적이고 컴팩트한 모놀리식 집적을 가능하게 하는 디바이스 아키텍처들 및 상응하는 국부 상호 연결부 구조체들을 제공한다. 기법들은 트랜지스터-온-트랜지스터 3D 집적 공정에서 복합 로직 셀들의 효율적이고 컴팩트한 설계를 가능하게 하는 포괄적 세트의 수직 및 측면 국부 상호 연결부 구성체들을 포함한다.
상술한 바와 같이, 3D 집적에 대한 접근법들은 실리콘 관통 전극들(TSV)을 사용한 웨이퍼 적층, 순차적 3D 접합, 및 디바이스 레벨들이 단일 실리콘 기판으로부터 구축되는 모놀리식(실제 모놀리식) 3D 집적을 포함한다. 3D 집적 접근법들은 적층되는 유닛들의 입상도를 이용하여 추가로 분류될 수 있으며, 즉 매크로-온-매크로 3D 접근법, 게이트-온-게이트 3D 접근법 및 트랜지스터-온-트랜지스터 3D 접근법이다.
매크로-온-매크로 3D 접근법에서, 전체 기능적 블록들 또는 로직 매크로들이 적층된다. 전체 블록들을 적층하는 것이 산재하는 연결로 양호하게 구현될 수 있으므로, TSV 기반 접근법이 효과적일 수 있다. 게이트-온-게이트 3D 접근법에서, 표준 셀들(로직 설계들 상의 기본적 구축 블록들)을 서로의 상단 상에 적층함으로써 기능적 블록이 2개의 티어에 걸쳐 분할되고, 배선 레벨들이 디바이스 티어들 사이의 공간에 배치될 수 있다. 도 5의 c는 이하에 추가로 논의될 것인 바와 같이 디바이스 평면들 사이에 5개의 배선 레벨을 갖는 3D 아키텍처를 도시한다. 순차적 3D를 이용한 게이트-온-게이트를 구현하는 것이 가능하지만, 이러한 접근법은 매우 제한된 크기 조정 이익을 나타낸다. 모놀리식 집적 접근법으로 게이트-온-게이트 3D를 구현하는 것은 각각의 셀에 셀 내 배선뿐만 아니라 요구되는 셀 대 셀 배선을 성공적으로 완료하기 위해 2개의 디바이스 레벨 중간에 집적되는 데 필요한 다수의 배선 레벨에 의해 난제적이게 된다.
트랜지스터-온-트랜지스터 3D 접근법에서, 개별 트랜지스터들이 수직으로 적층되어 체적 당 디바이스의 매우 높은 밀도를 형성한다. 이러한 접근법이 비용 효율적인 크기 조정에 대한 많은 전망을 지키게 하지만, 한 가지의 우려는 적층되는 트랜지스터들로 단순한 로직 셀들(NAND, NOR, AOI 등)을 형성하는 것은, 통상적으로 핀 액세스 혼잡으로 지칭되는 고장에서의 주어진 셀을 남아 있는 설계에 연결시키는 것이 비효율적이거나 난제적이게 되는 지점까지 셀의 풋프린트를 감소시킨다는 것이다. 즉, 트랜지스터-온-트랜지스터 3D 집적이 갖는 한 가지의 과제는 수직으로 적층되는 트랜지스터들이 디바이스 평면 위에 착석하는 배선 레벨들로부터 연결되기에 본질적으로 어려워질 수 있다는 것이다. 이는 (엇걸리게 된 트랜지스터 접촉부들의 경우에) 열악한 셀 면적 크기 조정, 또는 라우팅 불가능한 배선 혼잡을 야기하는 셀의 상단에서의 과도한 핀 밀도로 이어질 수 있다. 도 3은 비교적 열악한 면적 크기 조정을 갖는 3D IC를 도시한다. 알 수 있는 바와 같이, IC 구조체(300)는 적층된 n-타입 트랜지스터들(301 내지 307) 및 적층된 p-타입 트랜지스터들(309 내지 315)을 포함하는 셀, 그리고 셀 경계(317)를 포함한다. 핀들(319)은 배선 레벨로부터 각각의 트랜지스터의 게이트들로의 연결을 제공한다. 알 수 있는 바와 같이, 위의 배선 레벨들로부터 적층된 디바이스들에 액세스하는 것은 다수 게이트의 많은 비용이 드는 피라미드형의 계단형화를 요구할 수 있다.
본원의 기법들은 셀 크기 조정 이득들이 핀 액세스 혼잡으로 인한 라우트 능력 저하에 의해 무색하게 되는 지점까지 핀 밀도(즉, 로직 셀로의 액세스 포인트들의 밀도)를 증가시키지 않고 트랜지스터-온-트랜지스터 3D 집적을 가능하게 한다.
본원의 설계들은 내부적으로 다수의 작동을 함께 연달아 잇는 더 많은 복합 로직 셀을 사전 합성함으로써 로직 셀들의 트랜지스터 총 수에 비해 많은 수의 입력을 갖는 로직 셀들(예를 들어, 4개의 트랜지스터 상에 4개의 입력을 갖는 AOI22)을 피한다. 이는 신호 총 수를 입력할 큰 트랜지스터를 갖는 로직 원형들을 구축하는 것을 포함한다. 이러한 접근법은 큰 블록 합성으로서 알려져 있고 산업에서 분석되었다. 본원의 기법들은 또한 3차원으로의 트랜지스터 배열들이 이러한 더 높은 차수 로직 셀들에서 효율적으로 배선되는 것을 가능하게 하는 새로운 국부 상호 연결부 구성체들을 이용한다. XOR(배타적 OR) 로직 기능은 복합이거나 더 높은 차수 로직 셀의 일 예이다. 도 4는 본원에 개시되는 기법들에 의해 구현될 수 있는 2 입력 XOR 로직 회로의 로직 도면이다. 알 수 있는 바와 같이, XOR 회로(400)의 A1 입력은 인버터(401)에 제공되고, A2 입력은 인버터(405)에 직렬 연결되는 인버터(403)에 제공된다. 인버터들(401, 403 및 405)은 상보형 FET들로서 각각 구현될 수 있다. 인버터들(401, 403 및 405)의 출력들은 부가 상보형 FET 회로들(407 및 409)에 제공되며, 부가 상보형 FET 회로들(407 및 409)은 XOR 셀(400)에 대한 로직 출력을 제공하도록 교차 연결된다.
도 5의 a는 게이트-온-게이트 적층에 사용되는 바와 같은 XOR 셀의 2D 렌더링을 도시하는 XOR 셀의 상하 평면도이다. 범례(501)는 레이아웃의 상이한 영역들과 연관된 구조체 및/또는 재료들의 표시를 제공한다. 알 수 있는 바와 같이, 셀(500)의 레이아웃은 기판의 동서 방향을 따라 다수의 게이트(G) 트랙과 교호로 배열되고 능동 영역(503)을 교차하도록 북남으로 연장되는 다수의 소스-드레인(SD) 트랙을 포함할 수 있다. 당업자에게 알려져 있는 바와 같이, 이러한 교호 SD 및 G 영역들은 기판의 동서 방향으로의 반도체 디바이스들의 어레이를 형성한다. 셀 경계는 상단 및 하단 상의 전력 레일들(505), 그리고 도면의 멀리 있는 좌측 및 우측 측부 상의 다수 게이트 트랙(G)에 의해 형성된다. 디바이스 접촉부들(507 및 509)의 예들이 또한 도시된다. 이러한 게이트-온-게이트 접근법은 비교적 큰 셀 크기 및 배선 복잡성을 야기한다. 특히, 셀 크기는 도 5의 a에 도시된 바와 같이 7T(트랙) 높이 곱하기 8개의 다수 트랙 넓이이다. 따라서, 3개의 레벨의 금속(M0, M1 및 Mx)이 셀 내 배선을 완료하는 데 필요로 된다. 게이트-온-게이트 적층 실시예에서, 이러한 3개의 배선 레벨은 이후의 디바이스 티어들 사이의 공간에 배치될 수 있다.
도 5의 b는 도 5의 a에서의 셀의 소스-드레인 평면들을 나타내는 수직 단면도이고, 도 5의 c는 도 5의 a에서의 셀의 게이트 평면들을 나타내는 수직 단면도이다. 구조체(500)는 능동 영역(503), 및 능동 디바이스 평면 아래의 기판에 제공되는 매립된 전력 레일들(505)을 포함한다. 중간 전력 레일들(506)이 또한 제공된다. 또한 알 수 있는 바와 같이, 반도체 디바이스들의 하부 티어(511), 배선 티어(513), 반도체 디바이스들의 중간 티어(515) 및 반도체 디바이스들(517)의 상단 티어는 기판 상에서 두께 방향으로 적층된다. 2x 라우팅 트랙의 하단층(519)이 또한 도시된다. 알 수 있는 바와 같이, 도 5의 a 내지 c의 게이트-온-게이트 적층 아키텍처는 디바이스 평면들 사이의 배선 티어(513)에서 5개의 배선 레벨을 포함한다. 이러한 구성은 반도체 디바이스들의 모놀리식 3D 집적을 위한 아키텍처(ARCHITECTURE FOR MONOLITHIC 3D INTEGRATION OF SEMICONDUCTOR DEVICES)라는 명칭의 미국 출원 SN 16/667,442호에 개시되며, 전체 내용들이 참조로 본원에 포함된다. 앞서 주목된 바와 같이, 도 5의 a 내지 c는 모놀리식 집적 접근법으로 게이트-온-게이트 3D를 구현하는 것이 각각의 셀에 셀 내 배선뿐만 아니라 요구되는 셀 대 셀 배선을 성공적으로 완료하기 위해 2개의 디바이스 레벨 중간에 집적되는 데 필요한 다수의 배선 레벨(여기서 5개의 레벨)에 의해 난제적이게 된다는 것을 나타낸다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른, 핀 액세스 혼잡 문제들을 최소화하면서 XOR 로직 기능과 같은 복합 로직 셀들을 컴팩트하게 렌더링하는 기술 아키텍처의 개요를 도시한다. 도 6a는 셀의 Z 축을 통해 취해지는 2개의 수평 단면(A 및 B)에서의 상하 레이아웃 도면들을 도시하는 반면에, 도 6b는 도 6a에서 번호가 매겨지는 7개의 평면에서의 y 축을 따라 취해지는 수직 단면도들(1 내지 7)을 도시한다. 구조체(600)의 평면도들은 A 및 B를 따른 실제 단면들이 아니고, 오히려 평면들(A 및 B) 아래의 구조적 특징부들을 도시하기 위해 투명한 것으로 구조체의 부분들을 도시한다. 범례(601)는 도 6a의 구조체 및/또는 재료들을 도 6b에서의 동일한 구조체 및/또는 재료들과 연관시키도록 제공된다. 도 6a의 도면들에서 알 수 있는 바와 같이, 셀 크기는 5T(트랙) 높이 곱하기 6개의 다수 트랙 넓이어서, 도 5의 a 내지 c의 게이트-온-게이트 구성에 비해 XOR 셀의 상당한 크기 조정을 제공한다. 이러한 크기 조정 이익을 가능하게 하는 다양한 구조적 특징의 개요가 도 6b에 도시된다. 알 수 있는 바와 같이, 특징부들은 매립된 전력 레일들(BPR), 전력 벽들(PW), 국부 상호 연결부 탭들(LIT), 와이어 런들(M0), 국부 상호 연결부들(LI), 게이트 스트랩들(GS), 수직 접촉부들(VC) 및 병합된 에피택셜 구조체(ME)를 포함한다.
도 6b의 단면(1)에서 알 수 있는 바와 같이, 구조체(600)는 매립된 전력 레일들(BPR)로부터 올라가는 "전력 벽들"(PW)로 디바이스들의 SD 영역들을 연결시키는 국부 상호 연결부 탭들(LIT)을 포함한다. 그러한 전력 벽들의 상세들이 3D 로직 및 메모리에 대한 전력 분산 네트워크(POWER DISTRIBUTION NETWORK FOR 3D LOGIC AND MEMORY)라는 명칭의 출원 공개 제 US 2020/0075489호에 개시되며, 전체 개시가 참조로 본원에 포함된다. 이러한 특징은 디바이스 스택에서의 전체 복합 로직 셀을 완료하고 디바이스 스택 위의 공간으로 (전력 벽을 가로질러야 할) 배선을 남기는 트랜지스터-온-트랜지스터 적층에 의해 가능해진다.
이제 도 6b의 단면(2)을 참조하면, 디바이스들은 "스플릿 게이트들"로서 구현되며, 즉 심지어 n/p 쌍에서의 각각의 트랜지스터가 독립적으로 접촉될 수 있다. 적층된 게이트들의 쌍에의 공통 연결을 용이하게 하기 위해, 새로운 게이트 대 게이트 스트랩(GS)이 도입된다. 다른 트랜지스터의 신호 입력으로서 3D 배열에서의 하나의 트랜지스터의 출력을 사용할 수 있기 위해, 게이트 구성체들에 대한 새로운 "국부 상호 연결부"(LI)가 도입된다. 단면(3)에서 알 수 있는 바와 같이, 하단 티어에서의 트랜지스터에 대한 신호 입력으로서 상단 티어에서의 트랜지스터의 출력을 배선하기 위해, 하단 게이트 국부 상호 연결부(LI)에 상단 국부 상호 연결부 탭(LIT)을 스트랩하는 수직 접촉부(VC)가 도입된다.
도 6b의 단면(4)에서 알 수 있는 바와 같이, 각각의 트랜지스터가 별도의 입력 신호를 수신할 수 있는 스플릿 게이트 구성이 제공된다. 이를 용이하게 하기 위해, 가변 높이 게이트 접촉부들(VCs)의 쌍 및 엇걸리게 된 게이트 연장부들이 도입된다. 단면(5)에서, 효율적으로 수개의 수직으로 적층된 트랜지스터의 출력들을 모으고 상기 출력들을 공통 출력 핀으로 라우팅하기 위해, 병합된 에피택셜(ME) 구성체가 도입된다. ME는 ME 내의 적층된 SD 영역들을 시각화하도록 반투명으로 도시된다. 단면(6)에서, 트랜지스터 소스 또는 드레인 위의 배선 평면들(M0)뿐만 아니라 아래의 국부 상호 연결부(LI) 평면들에 연결될 수 있는 수직 연결부들(VC)의 가요성이 도시된다. 도 6b의 단면(7)에서, 상단 티어에서의 하나의 트랜지스터로부터 하단 티어에서의 다른 트랜지스터로 신호 입력을 스트랩하기 위해, 게이트 국부 상호 연결부(LI)에 대한 하단 측부 수직 접촉부(VC)가 도입된다.
본원의 기법들을 도 7, 및 도 8a 내지 도 8g를 참조하여 이제 보다 상세히 설명될 것이다. 실시예들을 설명하는 것의 편의를 위해, 설명은 XOR 로직 기능(배타적 OR)에 집중할 것이다. XOR 로직 기능은 복합이거나 더 높은 차수 로직 셀의 일 예이지만, 다른 로직 기능들의 이용이 본원에 고려된다.
도 7은 CFET1 내지 CFET5로 번호가 매겨지는 5개의 상보형 전계 효과 트랜지스터(CFET)로 구현되는 XOR 로직 회로의 상세한 개략도이다. 회로의 모든 10개의 FET가 도시된다. 도 7에서, 지정자 Px는 x로 번호가 붙은 CFET의 p-타입 트랜지스터를 지정하고, Nx는 x로 번호가 붙은 CFET의 n-타입 트랜지스터를 지정한다. 게다가, SD1은 연관된 트랜지스터의 제1 소스/드레인 영역을 지정하고, SD2는 연관된 트랜지스터의 제2 소스/드레인 영역을 지정하고, G는 연관된 트랜지스터의 게이트를 지정한다. 예를 들어, "P1SD1"은 1로 번호가 매겨지는 CFET의 p-타입 트랜지스터의 제1 SD 영역을 지칭하는 반면에, "N1SD2"는 1로 번호가 매겨지는 CFET의 n-타입 트랜지스터의 제2 SD 영역을 지칭한다. 마찬가지로, "P1G"는 1로 번호가 매겨지는 CFET에 대한 p-타입 트랜지스터의 게이트 영역을 지칭한다. 이러한 CFET들은 이하에 추가로 논의될 것인 바와 같은 적층된 CFET 구조체들로서 구현된다. 도 7은 또한 이하에 논의되는 바와 같은 국부 상호 연결부들 및 접촉부들에 의해 형성되는 필요한 셀 내 연결들(가는 선들)을 개략적으로 도시한다.
도 8a 내지 도 8g는 각각 본 발명의 실시예들에 따른 도 6a의 단면들(1 내지 7)의 상세도들이다. 도 6a 및 도 6b의 라벨을 붙이는 규정이 도 8a 내지 도 8g 전체에 걸쳐 계속된다. 도 6a의 범례(601) 및 평면도들이 도 8a 내지 도 8g 각각에서 참조를 위해 재현된다. 이러한 구조체(800)의 평면도들은 A 및 B를 따른 실제 단면들이 아니고, 오히려 평면(A 및 B) 아래의 구조적 특징부들을 도시하기 위해 투명한 것으로 구조체(800)의 부분들을 도시한다.
도 8a는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(1)의 상세도이다. 구조체(800)는 전반적으로 평면의 기판 표면을 갖는 모놀리식 반도체 기판의 일부를 나타낸다. 알 수 있는 바와 같이, 구조체(800)는 p-타입 트랜지스터들에 전력을 전달하는 VDD로서의 역할을 하는 매립된 전력 레일(803a), 그리고 n-타입 트랜지스터들에 전력을 전달하는 VSS로서의 역할을 하는 매립된 전력 레일(803b)을 포함한다. SD 영역들(P3SD1, N3SD1, N2SD1, PN2SD1)은 기판(801)의 두께의 방향으로 서로를 통해 순차적으로 적층된다. 도 8a의 실시예에서, 트랜지스터들의 SD 영역들은 구조체의 능동 디바이스 열(812) 내에서 동일 선상으로 적층된다. 게다가, SD 영역들(P3SD1 및 N3SD1)은 XOR 셀의 CFET3과 연관된 SD 영역들의 상보적 쌍을 형성하는 반면에, P2SD1 및 N2SD1은 XOR 셀의 CFET2와 연관된 SD 영역들의 상보적 쌍을 형성한다. 따라서, 적층된 트랜지스터 쌍들은 트랜지스터들의 도핑 타입에 의해 교호 스택 배향으로 구성된다. 이러한 스택 배향의 교호(즉, n-오버-p, 그 다음 p-오버-n)는 주입 및 작업 기능 증착 효율을 개선한다. 교호 배향은 스택에서의 모든 디바이스 쌍에 대해 동일한 적층 순서(n-p n-p)를 유지하는 것과 비교하여 주입들 및 디바이스 타입 특정 선택적 증착들에 대한 공정 효율을 개선할 수 있다.
수개의 국부 상호 연결부 및 접촉부 구조체는 XOR 회로를 형성하도록 필요한 바에 따라 반도체 디바이스들을 전기적으로 연결시키도록 제공된다. 상세하게는, 매립된 전력 레일(803a)은 전력 벽(805a) 및 수평 상호 연결부 탭들(807 및 808)을 통하여 P3SD1 및 P2SD1에 각각 연결되는 반면에, 매립된 전력 레일(803b)은 전력 벽(805b) 및 수평 상호 연결부 탭들(809 및 810)을 통하여 N3SD1 및 N2SD1에 각각 연결된다. M0층의 와이어(811)가 또한 도시된다. 평면(A 및 B) 아래의 구조적 특징부들을 도시하도록 부분적으로 투명한 도 8a의 구조적 특징부들이 도 6a로부터 재현되는 평면도에 도시된다. 예를 들어, 평면도(A)는 국부 상호 연결부 탭(808)뿐만 아니라 808의 평면 아래의 평면 상의 국부 상호 연결부 탭(810)을 도시한다. 마찬가지로, 평면도(B)는 국부 상호 연결부 탭(809)뿐만 아니라 809의 평면 아래의 평면 상의 국부 상호 연결부 탭(807)을 도시한다.
도 8b는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(2)의 상세도이다. 알 수 있는 바와 같이, 게이트 영역들(P3G, N3G, N2G 및 P2G)은 기판의 두께의 방향으로 서로를 통해 순차적으로 적층된다. 앞서 도 6에 지적된 바와 같이, 이러한 게이트 영역들은 각각의 게이트 영역이 독립적으로 접촉될 수 있도록 스플릿 게이트들로서 구현된다. 도 8b의 실시예에서, 트랜지스터들의 게이트 영역들은 동일 선상으로 적층된다. 국부 상호 연결부들(813 및 815)은 이하에 논의되는 바와 같이 게이트 영역들(P5G, N5G)과 연결되도록 y 방향으로 연장된다. 게이트 대 게이트 스트랩들(817 및 818)은 적층된 게이트들의 P2G 및 N2G 쌍에 공통 연결을 제공한다. 게다가, 게이트 접촉부(819)는 와이어(811)와 연결되어 XOR 셀에 A2 입력을 제공한다. 따라서, 평면도(A)의 투명성은 와이어(811)뿐만 아니라 와이어 아래의 게이트 접촉부(819) 그리고 P2G 아래의 게이트 스트랩(817)을 나타낸다. 마찬가지로, 평면도(B)의 투명성은 상호 연결부(815)뿐만 아니라 P3G 아래의 상호 연결부(813)를 나타낸다.
도 8c는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(3)의 상세도이다. 알 수 있는 바와 같이, SD 영역들(P3SD2, N3SD2, N2SD2, P2SD2)은 구조체의 능동 디바이스 열(812) 내에서 동일 선상으로 서로를 통해 순차적으로 적층된다. 즉, P3SD2, N3SD2, N2SD2, P2SD2는 XOR 셀의 CFET3 및 CFET2의 트랜지스터들에 대한 제2 SD 영역들을 형성한다. 게다가, SD 영역들(P3SD2, N3SD2, N2SD2 및 P2SD2)은 XOR 셀의 CFET5 및 CFET4의 트랜지스터들에 대한 제1 드레인 영역들을 형성하는 각각 P5SD1, N5SD1, N4SD1, P4SD1과의 공통 소스-드레인으로서 각각 형성된다. 또한 알 수 있는 바와 같이, P2SD2 및 P4SD1을 형성하는 공통 SD 영역은 수평 상호 연결부 탭(821) 및 수직 접촉부(823)를 통해 CFET들의 하부 티어에서의 국부 상호 연결부(815)에 연결된다. 마찬가지로, N2SD2 및 N4SD1을 형성하는 공통 SD 영역은 수평 상호 연결부 탭(825) 및 수직 접촉부(827)를 통해 국부 상호 연결부(813)에 연결된다. 따라서, 평면도(A)의 투명성은 와이어(811)뿐만 아니라 상호 연결부 탭(821) 및 N3SD2 아래의 SD 접촉부(823)를 나타낸다. 마찬가지로, 평면도(B)의 투명성은 상호 연결부(813)뿐만 아니라 P3SD2 아래의 상호 연결부(815)를 나타낸다.
도 8d는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(4)의 상세도이다. 알 수 있는 바와 같이, 스플릿 게이트 영역들(P5G, N5G, N4G 및 P4G)은 기판의 두께의 방향으로 서로를 통해 순차적으로 적층된다. 게다가, 게이트 영역들(P4G 및 N4G)은 가변 높이 게이트 접촉부들(839 및 841)이 상단 배선의 M0 레벨의 와이어(833 및 837)와의 접촉을 제공할 수 있도록 서로 엇걸리게 된다. 와이어(835)가 또한 도시된다. 스플릿 게이트 영역들(P5G 및 N5G)은 게이트 접촉부들(829 및 831)에 각각 연결된다.
도 8e는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(5)의 상세도이다. 알 수 있는 바와 같이, SD 영역들(P5SD2, N5SD2, N4SD2 및 P4SD2)은 구조체의 능동 디바이스 열(812) 내에서 동일 선상으로 서로를 통해 순차적으로 적층된다. 즉, P5SD2, N5SD2, N4SD2 및 P4SD2는 XOR 셀의 CFET들(5 및 4)의 트랜지스터들에 대한 제2 SD 영역들을 형성한다. 게다가, 이러한 SD 영역들은 효율적으로 수개의 수직으로 적층된 트랜지스터의 출력들을 모으고 상기 출력들을 XOR 회로의 공통 출력 핀으로 라우팅하기 위한 병합된 에피택셜 성장 영역(839)으로서 제공된다. 이러한 출력은 SD 접촉부(841) 및 M0의 와이어(835)에 의해 제공된다.
도 8f는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(6)의 상세도이다. 알 수 있는 바와 같이, SD 영역들(N1SD1, P1SD1)은 구조체의 능동 디바이스 열(812) 내에서 동일 선상으로 서로를 통해 순차적으로 적층된다. 즉, N1SD1, P1SD1은 XOR 셀의 CFET1의 트랜지스터들에 대한 제1 SD 영역들을 형성한다. 또한 알 수 있는 바와 같이, 공통 SD 영역(P1SD1)은 수평 상호 연결부 탭(843) 및 수직 접촉부(845)를 통해 와이어(833)에 연결된다. 마찬가지로, N1SD1을 형성하는 SD 영역은 수평 상호 연결부 탭(847) 및 수직 SD 접촉부(849)를 통해 국부 상호 연결부(831)에 연결된다. 국부 상호 연결부(829)가 또한 도시된다. 따라서, 평면도(A)의 투명성은 와이어(833)뿐만 아니라 상호 연결부 탭(843) 및 SD 접촉부(845)를 나타낸다. 마찬가지로, 평면도(B)의 투명성은 상호 연결부 탭(847)뿐만 아니라 접촉부(849) 및 상호 연결부(831)를 나타낸다.
도 8g는 본 발명의 실시예들에 따른 XOR 셀의 수직 단면(7)의 상세도이다. 알 수 있는 바와 같이, 게이트 영역들(N1G 및 P1G)은 기판의 두께의 방향으로 서로를 통해 순차적으로 적층된다. 도 8g의 실시예에서, 트랜지스터들의 게이트 영역들은 동일 선상으로 적층된다. 게이트 대 게이트 스트랩들(851 및 852)은 적층된 게이트들의 P1G 및 N1G 쌍에 공통 연결을 제공한다. 게다가, 게이트 접촉부(853)는 와이어(837)와 연결되어 XOR 셀에 A1 입력의 일부를 제공한다. 게이트 접촉부(855)는 국부 상호 연결부(829)에 공통 게이트들을 연결시킨다. 따라서, 평면도(A)의 투명성은 와이어(837)뿐만 아니라 와이어 아래의 게이트 접촉부(853) 그리고 N1G 아래의 게이트 스트랩(851)을 나타낸다. 마찬가지로, 평면도(B)의 투명성은 상호 연결부(829)뿐만 아니라 N1G 아래의 게이트 접촉부(855)를 나타낸다.
본원에 사용되는 전문 용어는 특정 실시예들만을 설명하기 위한 것이고 본 발명의 제한인 것으로 의도되지 않는다. 본원에 사용되는 바에 따라, "한(a)", "하나의(an)" 및 "그(the)"란 단수형들은 문맥이 분명히 달리 지시하지 않는다면, 또한 복수형들을 포함하는 것으로 의도된다. "포함하다(comprises)" 및/또는 "포함하는(comprising)"이란 용어들이 본 명세서에 사용될 때, 진술된 특징, 정수, 단계, 작동, 요소 및/또는 구성 요소의 존재를 명시하지만, 하나 이상의 특징, 정수, 단계, 작동, 요소, 구성 요소 및/또는 이들의 그룹의 존재 또는 부가를 배제하지 않는다는 점이 추가로 이해될 것이다.
이하의 청구항들에서의 모든 수단 또는 단계뿐만 아니라 기능 요소들의 상응하는 구조, 재료, 행위 및 동등물은 상세하게 청구된 바와 같은 다른 청구된 요소들과의 조합으로 기능을 수행하는 임의의 구조, 재료 또는 행위를 포함하는 것으로 의도된다. 본 발명의 설명은 예시 및 설명의 목적으로 제공되었지만, 개시된 형태에서 철저하거나 본 발명에 제한되는 것으로 의도되지 않는다. 많은 변경 및 변화가 본 발명의 범위 및 사상으로부터 벗어나지 않는 범위 내에서 당업자에게 명백할 것이다. 실시예는 본 발명의 원리들 및 실제적 적용을 가장 양호하게 설명하고, 고려되는 특정 사용에 적합한 다양한 변경을 갖는 다양한 실시예에 대해 당업자가 본 발명을 이해하는 것을 가능하기 위해 선택되고 기술되었다.
앞선 설명들은 본 발명적 개념의 가능한 구현들을 예시하도록 의도되고 제한적이지 않다. 많은 변화, 변경 및 대안이 본 발명의 검토 시에 당업자에게 명백해질 것이다. 예를 들어, 나타내어지고 설명되는 구성 요소들과 동등한 구성 요소들은 대체될 수 있으므로, 개별적으로 설명하는 요소들 및 방법들이 결합될 수 있고, 별개의 것으로 설명하는 요소들이 많은 구성 요소에 걸쳐 분포될 수 있다. 그러므로, 본 발명의 범위는 동등물들의 첨부된 청구항들의 전체 범위에 따라 앞선 설명을 참조해서가 아닌, 첨부된 청구항들을 참조하여 결정되어야 한다.
"하나의 실시예(one embodiment)" 또는 "일 실시예(an embodiment)"에 대한 본 명세서 전체에 걸친 참조는 실시예와 관련되어 설명하는 특정 특징, 구조, 재료 또는 특성이 적어도 일 실시예에 포함되는 것을 의미하지만 이들이 모든 실시예에서 존재한다는 것을 나타내지 않는다. 따라서, 본 명세서를 통한 다양한 곳에서의 "하나의 실시예에서(in one embodiment)"란 어구들의 출현들은 반드시 동일한 실시예를 언급하고 있지는 않다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다.

Claims (22)

  1. 3차원(3D) 집적 회로(IC)로서:
    기판 표면을 갖는 기판;
    상기 기판에 제공되는 전력 레일;
    상기 기판에 제공되고, 상기 기판 표면에 실질적으로 수직인 상기 기판의 두께 방향을 따라 상기 전력 레일을 통해 위치되는 제1 반도체 디바이스로서, 제1 게이트, 및 상기 제1 게이트의 대향 측부들 상에 제공되는 소스-드레인 영역들의 제1 쌍을 갖는 제1 반도체 디바이스;
    상기 기판에 제공되고 상기 두께 방향을 따라 상기 제1 반도체 디바이스를 통해 적층되는 제2 반도체 디바이스로서, 상기 제2 반도체 디바이스는 제2 게이트, 및 상기 제2 게이트의 대향 측부들 상에 제공되는 소스-드레인 영역들의 제2 쌍을 가지며, 상기 제1 게이트는 상기 제2 게이트로부터 물리적으로 분리되는 것인 제2 반도체 디바이스; 및
    상기 제1 게이트가 상기 제2 게이트에 전기적으로 연결되도록 상기 제1 게이트로부터 상기 제2 게이트로 연장되는 전도성 게이트 대 게이트 스트랩 연결부를 포함하는, 3D IC.
  2. 제1항에 있어서,
    상기 전도성 게이트 대 게이트 스트랩은 상기 제1 게이트로부터 상기 제2 게이트로 연장되는 적어도 하나의 수직 접촉부를 포함하는, 3D IC.
  3. 제2항에 있어서,
    상기 제1 및 제2 게이트들은 동일 선상으로 적층되는, 3D IC.
  4. 제3항에 있어서,
    상기 게이트 대 게이트 스트랩은 서로 물리적으로 분리되는 복수의 수직 접촉부를 포함하는, 3D IC.
  5. 제1항에 있어서,
    상기 제1 및 제2 게이트들은 엇걸리게 된 배열로 적층되는, 3D IC.
  6. 제5항에 있어서,
    상기 제1 게이트에 연결되는 제1 게이트 접촉부; 및
    상기 제2 게이트에 연결되는 제2 게이트 접촉부로서, 상기 제1 게이트 접촉부는 상기 제2 게이트 접촉부와 비교하여 더 큰 수직 높이를 갖는 것인 제2 게이트 접촉부를 더 포함하는, 3D IC.
  7. 제6항에 있어서,
    상기 기판에 제공되고 상기 두께 방향을 따라 상기 제2 반도체 디바이스를 통해 위치되는 배선층을 더 포함하며, 상기 제1 및 제2 게이트 접촉부들은 상기 배선층과 연결되도록 각각 수직으로 연장되는, 3D IC.
  8. 제1항에 있어서,
    상기 제1 반도체 디바이스의 소스-드레인 영역을 상기 제2 반도체 디바이스의 소스-드레인 영역과 연결시키는 병합된 에피택셜 구조체를 더 포함하는, 3D IC.
  9. 제8항에 있어서,
    상기 병합된 에피택셜 구조체는 상기 3D IC로부터의 공통 출력 핀을 제공하도록 구성되는, 3D IC.
  10. 제1항에 있어서,
    상기 전력 레일로부터 수직으로 연장되는 전력 벽을 더 포함하는, 3D IC.
  11. 3차원(3D) 집적 회로(IC)로서:
    기판 표면을 갖는 기판;
    상기 기판의 두께 방향을 따라 적층되는 반도체 디바이스들의 제1 스택;
    상기 기판의 상기 두께 방향을 따라 적층되고 상기 기판 표면을 따르는 방향으로 상기 제1 스택에 인접하게 제공되는 반도체 디바이스들의 제2 스택으로서, 상기 제1 및 제2 스택의 각각의 반도체 디바이스는 각각의 게이트, 및 상기 각각의 게이트의 대향 측부들 상에 제공되는 소스-드레인 영역들의 쌍을 포함하고, 상기 제1 및 제2 스택의 각각의 게이트는 스플릿 게이트인 것인 반도체 디바이스들의 제2 스택; 및
    반도체 디바이스들 중 제1의 것의 제1 스플릿 게이트에 물리적으로 연결되는 게이트 접촉부로서, 상기 반도체 디바이스들 중 상기 제1의 것을 상기 3D IC에서의 상기 반도체 디바이스의 제2의 것으로 전기적으로 연결시키는 국부 상호 연결부 구조체의 적어도 일부를 형성하는 게이트 접촉부를 포함하는, 3D IC.
  12. 제11항에 있어서,
    상기 제1 및 제2 반도체 디바이스들은 반도체 디바이스들의 상기 제1 스택에 순차적으로 적층되는, 3D IC.
  13. 제12항에 있어서,
    상기 게이트 접촉부는, 상기 제1 및 제2 반도체 디바이스들이 전기적으로 연결되도록 상기 제2 반도체 디바이스의 상기 제1 스플릿 게이트로부터 제2 스플릿 게이트로 수직으로 연장되는 게이트 대 게이트 스트랩인, 3D IC.
  14. 제13항에 있어서,
    상기 두께 방향으로 반도체 디바이스들의 상기 제1 및 제2 스택들을 통해 제공되는 배선층; 및
    상기 제1 및 제2 반도체 디바이스들에 공통 입력을 제공하도록 상기 제2 스플릿 게이트로부터 수직으로 연장되는 수직 접촉부를 더 포함하는, 3D IC.
  15. 제12항에 있어서,
    상기 제1 스플릿 게이트는 상기 제2 반도체 디바이스의 제2 스플릿 게이트에 관하여 엇걸리게 되는, 3D IC.
  16. 제15항에 있어서,
    상기 두께 방향으로 반도체 디바이스들의 상기 제1 및 제2 스택들을 통해 제공되는 배선층;
    상기 제1 스플릿 게이트로부터 상기 배선층으로 수직으로 연장되는 제1 수직 접촉부; 및
    상기 제2 스플릿 게이트로부터 상기 배선층으로 수직으로 연장되는 제2 수직 접촉부로서, 상기 제1 수직 접촉부는 상기 제2 수직 접촉부보다 더 큰 높이를 갖는 것인 제2 수직 접촉부를 더 포함하는, 3D IC.
  17. 제11항에 있어서,
    상기 제1 및 제2 반도체 디바이스들은 상기 제1 및 제2 스택들에 각각 제공되는, 3D IC.
  18. 제17항에 있어서,
    상기 국부 상호 연결부 구조체는 반도체 디바이스들의 상기 제2 스택에서 상기 제1 스플릿 게이트를 제2 스플릿 게이트에 전기적으로 연결시키는, 3D IC.
  19. 제18항에 있어서,
    상기 게이트 접촉부는 상기 기판 표면을 따라 상기 제1 스택으로부터 상기 제2 스택으로 연장되는 수평 상호 연결부 구조체를 포함하는, 3D IC.
  20. 제18항에 있어서,
    상기 국부 상호 연결부 구조체는 상기 제2 스택에서 상기 제1 스플릿 게이트를 반도체 디바이스의 소스-드레인 영역에 전기적으로 연결시키는, 3D IC.
  21. 제20항에 있어서,
    상기 게이트 접촉부는 상기 기판 표면을 따라 상기 제1 스택으로부터 상기 제2 스택으로 연장되는 수평 상호 연결부 구조체를 포함하는, 3D IC.
  22. 제21항에 있어서,
    상기 기판 표면을 따르는 방향으로 상기 소스-드레인 영역으로부터 연장되는 국부 상호 연결부 탭을 더 포함하며, 수직 접촉부가 상기 제1 스플릿 게이트로부터 상기 국부 상호 연결부 탭으로 수직으로 연장되는, 3D IC.
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