KR101780145B1 - 시스템 온 칩 상의 컴포넌트 파티션 방법 및 이의 디바이스 - Google Patents

시스템 온 칩 상의 컴포넌트 파티션 방법 및 이의 디바이스 Download PDF

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KR101780145B1
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산딥 쿠마르 고엘
윤한 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

파티션 방법은 파티션 기준의 세트에 따라 복수의 컴포넌트들을 복수의 파티션들로 소팅하는 단계, 및 스택 기준의 세트에 따라 각 파티션의 복수의 컴포넌트들을 제 1 스택 및 제 2 스택으로 소팅하는 단계를 포함하고, 제 1 스택은 복수의 고 피치 금속층들을 포함하고, 제 2 스택은 복수의 저 피치 금속층들을 포함한다. 파티션 기준은 컴포넌트의 크기, 전력 및 속도를 포함하고, 스택 기준은 금속층의 피치를 포함한다.

Description

시스템 온 칩 상의 컴포넌트 파티션 방법 및 이의 디바이스{METHOD OF COMPONENT PARTITIONS ON SYSTEM ON CHIP AND DEVICE THEREOF}
집적 밀도의 향상은 더욱 많은 컴포넌트들이 주어진 면적 내에 집적될 수 있도록 하는 최소 피처 크기(feature size)의 반복된 축소에서 비롯된다. 회로 밀도를 증가시키려는 시도로, 3 차원(3D) 집적 회로(IC)가 연구되어왔다. 3D IC의 통상적인 형성 공정에서, 두 개의 다이들이 함께 본딩되고, 전기 접속이 기판 상의 콘택 패드와 각각의 다이 사이에 형성된다. 인터포저 적층은 실리콘 관통 비아(through-silicon via; TSV) 내장 인터포저가 마이크로 범프를 이용하여 디바이스 실리콘에 접속되는 3D IC 기술의 일부이다. 3D IC 제조 공정 흐름은 두 가지 타입으로 분리될 수 있다. CoCoS(chip-on-chip-on-substrate) 공정 흐름에서, 실리콘 인터포저 칩이 먼저 패키징 기판 상에 부착되고, 그런 다음, 상이한 디바이스 실리콘 칩이 인터포저 상에 부착된다. CoWoS(chip-on-wafer-on-substrate) 공정 흐름에서, 디바이스 실리콘 칩이 먼저 실리콘 인터포저 웨이퍼 상에 부착되고, 그런 다음 실리콘 인터포저 웨이퍼는 다이싱된다. 그런 다음, 결과적인 적층 실리콘은 기판 상에 부착된다.
그러나, 더욱 많은 디바이스들이 하나의 칩 내에 넣어지는 경우, 더욱 복잡한 설계가 요구된다. 시스템 온 칩(system on chip; SOC)은 다수의 금속층들을 갖지만, SOC 상의 모든 컴포넌트들이 고급 공정을 요구하는 것은 아니다. 모든 금속층들에 대한 처리는 여러 가지 요인들, 예를 들어, 피치(pitch)에 따라 달라진다. 상이한 금속층들에 대한 차별 없는 처리는 높은 생산 비용을 야기하기 쉽다.
파티션 방법은 파티션 기준의 세트에 따라 복수의 컴포넌트들을 복수의 파티션들로 소팅하는 단계, 및 스택 기준의 세트에 따라 각 파티션의 복수의 컴포넌트들을 제 1 스택 및 제 2 스택으로 소팅하는 단계를 포함하고, 제 1 스택은 복수의 고 피치 금속층들을 포함하고, 제 2 스택은 복수의 저 피치 금속층들을 포함한다. 파티션 기준은 컴포넌트의 크기, 전력 및 속도를 포함하고, 스택 기준은 금속층의 피치를 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따라, 시스템 온 칩 상의 컴포넌트 파티션(partition)의 방법을 나타내는 블록도이다.
도 2는 본 발명개시의 일부 실시예들에 따라, 시스템 온 칩 상의 컴포넌트 파티션의 방법을 나타내는 흐름도이다.
도 3은 본 발명개시의 일부 실시예들에 따라, 시스템 온 칩의 아키텍처를 나타내는 개략도이다.
도 4는 본 발명개시의 일부 실시예들에 따라, 시스템 온 칩의 아키텍처를 나타내는 개략도이다.
도 5는 본 발명개시의 일부 실시예들에 따라, 시스템 온 칩의 아키텍처를 나타내는 개략도이다.
도 6은 본 발명개시의 일부 실시예들에 따라, 시스템 온 칩의 아키텍처를 나타내는 개략도이다.
도 7은 본 발명개시의 일부 실시예들에 따라, 시스템 온 칩의 아키텍처를 나타내는 개략도이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 간략화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
칩 패키지 구조물은 3D 집적 회로(IC) 제조에서 컴포넌트로서 이용될 수 있고, 기판, 보드, 웨이퍼, 또는 다른 칩 또는 칩 패키지 상에 오버레이될 수 있다. 예를 들어, 칩 패키지는 메모리 디바이스 또는 관련 컴포넌트, 프로세서, 다른 칩 로직, 또는 이들의 조합을 가질 수 있다. 칩 패키지는 CoWoS 같은 공정 흐름을 이용하여 제 1 칩 또는 다이 상에 배치된 제 2 칩 또는 다이를 가질 수 있다. 공정 흐름은 특수화된 컴포넌트 파티션(partition)을 이용하는 웨이퍼 레벨 패키징을 제공한다.
3D IC 집적 기술이 계속 진화함에 따라, 다수의 금속층들이 단일 칩 상에 적층된다. 이러한 다층 아키텍처는 모두 상이한 치수를 갖는 금속층들을 포함한다. 낮은 레벨의 금속층과 비교하여, 더욱 큰 폭과 피치를 갖는 높은 레벨의 금속층을 발견하는 것은 드물지 않다. 높은 레벨의 금속층은 칩에서 큰 면적을 점유하고, 높은 레벨의 금속층 및 낮은 레벨의 금속층은 우선 자신들의 다양한 치수 때문에 동일한 비율로 축소되지 않는다. SOC는 하나 이상의 적층된 칩들 또는 칩 로직을 포함할 수 있고, 이들은 하나 이상의 적층된 유전체층, 전도성층 및/또는 반도체층을 더 포함할 수 있다. 예를 들어, 적층된 칩들 또는 칩 로직은 하나 이상의 오버레이된 메모리 디바이스(예컨대, 플래시 메모리 및 DRAM 메모리), 하나 이상의 프로세서들 또는 프로세서 코어(예컨대, CPU 코어), 다른 디지털 로직, 또는 이들의 조합에 대응할 수 있다. 그러나, SOC의 모든 컴포넌트들이 고급 처리를 요구하는 것은 아니다. 다수의 공정 노드들은 동일한 선명도의 BEOL(back end of line)을 갖는다. 고급 공정 칩으로부터 높은 금속층들(예컨대, 금속층 5-7)의 제거 및 노후 공정 노드에 의한 이러한 금속층들의 제조는 상당한 제조 비용을 야기한다.
실시예들은 특정 문맥, 즉, 높은 레벨의 금속층들의 시스템 온 칩(SOC) 컴포넌트 파티션 및 전기 접속 확립을 수반하는 CoWoS 같은 공정 흐름을 이용하여 구축된 칩 패키지에 대하여 본원에서 설명된다. 그러나, 본 발명개시는 또한 다른 집적 회로, 전자 구조물 등에도 적용될 수 있다.
이제 도 1을 참조하면, SOC의 복수의 컴포넌트들을 파티셔닝하는 방법(100)의 실시예가 예시된다. 도 1에 도시된 방법(100)의 실시예들은 도 2의 개략도에 또한 예시되고, 아래의 텍스트에서 불리는 바와 같이 도면을 참조해야 한다.
도 1의 동작(110)에 기재된 바와 같이, SOC의 복수의 컴포넌트들이 파티션 기준의 세트에 따라 복수의 파티션들로 소팅(sorting)된다. 이것은 파티션 공정의 개략적인 흐름도를 도시하는 도 2에 예시된다. SOC는 상이한 블록들의 여러 가지 컴포넌트들, 예를 들어, CPU, GPU, 메모리 디바이스 등을 포함한다. 먼저, 이러한 컴포넌트들은 도 2에 도시된 상이한 파티션들(A, B, 및 C)로 나누어진다. 이러한 컴포넌트들은 파티션 기준의 세트에 따라 소팅된다. 파티션 기준은 공정 노드(블록 크기), 소비 전력, 처리 속도, 블록 타입, 블록 비용 등을 포함하지만 이들로 한정되는 것은 아니다. 보다 구체적으로, 피처 크기는 파티션 면적을 결정하고, 유사한 블록 치수를 갖는 컴포넌트들은 함께 넣어질 수 있다. 예를 들어, 파티션(A)은 10 nm의 피처 크기를 가질 수 있고, 파티션(B)은 16 nm의 피처 크기를 가질 수 있으며, 파티션(C)은 28 nm의 피처 크기를 가질 수 있다. 하지만, 본 발명개시는 이것으로 한정되지 않는다. 소비 전력은 유효 전력을 나타내고, 여기서 누설 전류는 고려되어야 한다. 처리 속도는 컴포넌트 파티션에 기여하는 다른 요인이다. 예를 들어, 높은 처리 속도 컴포넌트는 파티션(A) 하에 소팅될 수 있고, 낮은 처리 속도 컴포넌트는 파티션(B) 하에 소팅될 수 있으며, 파티션(C)의 컴포넌트들은 느린 처리 속도를 가질 수 있다. 블록 타입은 덜 지배적인 파티션 기준이고, 이는 때때로 제3자 공급 업체에서 제공한 물질 특성에 의해 결정된다. 물론, 생산 비용을 고려해야 한다. 즉, SOC의 컴포넌트들은 궁극적으로 최소 생산 비용으로 이어지는 요구되는 최소 공정에 따라 나누어진다. 파티션 기준에 따른 제 1 단계 소팅 이후에, 디바이스의 로직이 획득될 수 있다. 도 2에 도시된 파티션(A, B, 및 C)은 방법의 실시예들이고, 파티션의 수는 실제 요건에 따라 더 많거나 적을 수 있다는 것을 이해해야 한다.
도 1에 도시된 동작(120)에 기재된 바와 같이, 컴포넌트가 파티션 기준에 따라 나누어진 이후에, 파티션(A, B 및 C) 각각에서, 유사한 특성을 갖는 컴포넌트들은 스택 기준의 세트에 따라 상이한 스택으로 소팅된다. 파티션(A)을 예를 들어 본다. 이러한 컴포넌트들은 스택 기준의 세트에 따라 더욱 소팅된다. 보다 구체적으로, 큰 폭 및 피치 라우팅을 갖는 높은 레벨의 금속층들은 제 1 스택(A1)으로 소팅된다. 낮은 레벨의 금속층들은 제 2 스택(A2)으로 소팅된다. 예를 들어, 폭/피치가 80 ㎛보다 큰 높은 레벨의 금속층들(MY/MZ)(BEOL)은 제 1 스택(A1) 하에서 그룹화되지만, 피치가 80 ㎛보다 작은 낮은 레벨의 금속층(MX) 및 프로트 엔드(front end; FE)는 제 2 스택(A2) 하에서 그룹화된다. 이러한 제 2 단계 소팅 공정은 파티션(A)의 레이아웃을 결정한다. 유사하게, 나머지 파티션 각각에서, 즉, 파티션(B 및 C)에서, 동일한 공정이 적용된다. 높은 레벨의 금속층, 예를 들어, M5-7은 제 1 블록(B1 및 C1)으로 소팅된다. 낮은 레벨의 금속층, 예를 들어, M1-4는 제 2 블록(B2 및 C2)으로 소팅된다.
제 1 스택은 유사한 크기의 폭 및 피치를 갖는 높은 레벨의 금속층들을 포함하고, 가장 비용 효율적인 공정 노드에 의해 인터포저를 통해 전기적으로 접속될 수 있다. 이것은 도 2에 개략적으로 예시되고, 여기서 제 1 스택(A1, B1 및 C1)은 공유 라우팅을 위해 동일한 레벨에 배열된다. 높은 레벨의 금속층들을 갖는 제 1 스택과 제 2 스택 간의 전도성 수단은 다양한 수단을 통해 달성될 수 있다. 세부 디바이스 아키텍처가 이하에 상세히 설명될 것이다.
동작(130)에서, 전기 접속은 제 1 스택 및 제 2 스택의 관련 금속층에 따라 확립된다.
이제 도 3을 참조하면, 개시된 파티션 방법에 따라 구축된 SOC 아키텍처의 실시예가 예시된다. SOC(300)의 컴포넌트들은 파티션 기준 및 스택 기준에 따라 배열된다. 제 1 스택의 컴포넌트들은 높은 레벨의 금속층들, 즉, 적어도 제 2 금속층(331) 및 적어도 제 3 금속층(333)을 갖는다. 이러한 고 피치 금속층들은 인터포저(330)를 통해 전기적으로 접속된다. 다시 말해서, 제 1 스택의 상이한 컴포넌트들의 고 피치 금속층들은 동일한 라우팅을 공유한다. 인터포저(330)의 비아 및 외부 커넥터는 명확함을 위해 도시되지 않았다. 인터포저(330)는 이 실시예에서 제 2 금속층(331)과 제 3 금속층(333) 사이에 그리고 (전면) 재배선층(redistribution layer; RDL)(335)에 전기 통신을 제공한다. 제 1 스택들 간의 수평 접속은 인터포저(330)에 의해 형성된다. 복수의 패키지 핀(370)이 인터포저 상에 배치되고, 패키지 접속은 핀(370)을 통해 확립되고, 인터포저의 이 측면은 후면으로서 나타난다. 제 1 스택은 총괄하여 인터포저(330)로서 언급될 수 있다.
기판(320)이 인터포저(330)의 전면에 배치되고, 전면에서 패키지 핀(370)에 대향한다. 제 2 스택(또는 다이)(311, 313 및 315)은 낮은 레벨의 금속층들, 즉, 제 2 스택 각각에 있는 적어도 제 1 금속층(317a, 317b 및 317c)을 각각 갖는다. 다이(311, 313 및 315)는 인터포저(330)의 전면에 있는 기판(320) 상에 배치된다. 제 1 스택/인터포저(330)와 제 2 스택/다이(311, 313 및 315) 사이의 전도성 수단은 기판 관통 비아(TSV)(340)에 의해 달성된다. TSV 중 하나가 제 1 금속층(317a)과 제 2 금속층(331) 사이에 배치 및 정렬된다. 나머지 TSV는 유사한 구성을 통해 제 1 금속층들(317b 및 317c) 사이를 접속한다. TSV(340)는 기판(320)의 길이에 걸쳐있고, 인터포저(330)의 제 2 금속층에 다이(311, 313 및 315)를 접속시킨다. 칩 온 웨이퍼 기술이 인터포저(330)와 다이(311, 313 및 315) 사이에 전기 경로를 확립하기 위해 이용되고, 전도성 경로는 TSV(340)에 의해 연결된다. 전도성 경로는 제 1 금속층(317a, 317b 및 317c)에서부터 연속하여 TSV, 제 2 금속층(331) 및 제 3 금속층(333)을 통해 재배선층(335)으로 이동하고, 제 2 금속층(331) 및 제 3 금속층(333)은 인터포저(330)에 의해 접속된다.
패키징 산업은 때때로 인터포저를 "액티브(active)", "패시브(passive)" 또는 "액티브-라이트(active-lite)"인 것으로 분류한다. 패시브 인터포저는 최소 수, 예컨대, 제로의 액티브 디바이스 요소(예컨대, 다이오드, 트랜지스터 등)를 갖고, 패시브 와이어를 이용하여 대부분 전기 접속을 만들 수 있는 인터포저를 나타낼 수 있다. "액티브-라이트" 인터포저는 진짜 패시브 인터포저와 액티브 다이 사이에 있는 무엇을 나타낼 수 있다. 그것은, 예를 들어, 와이어 및 제한된 수의 전자 소자를 함유할 수 있다. "액티브-라이트" 인터포저는 패시브 인터포저의 저렴한 비용 혜택을 가질 수 있고, 전체 액티브 다이의 가격으로 가지 않고 일부 추가의 혜택을 갖기 위해서 조금만 투자할 수 있다. 인터포저(330)는 액티브-라이트 인터포저이고, 이것은 제한된 기능을 갖는 액티브 인터포저를 나타낸다. 인터포저(330)는 버퍼(350) 및 배선(360)을 포함한다. 배선(360)은 시스템-레벨 ESD(electrical static discharge) 보호 회로일 수 있다.
다이, 금속층 및 TSV의 수는 실제 요건에 따라 도 3에 도시된 것보다 더 많거나 적을 수 있다는 것을 이해해야 한다.
특정 예가 앞서 논의된 파티션 방법과 통합되어 제공된다. SOC의 컴포넌트들은 파티션 기준에 따라 세 가지 파티션들, 즉, 파티션(A)(피처 크기: 10 nm), 파티션(B)(피처 크기: 16 nm) 및 파티션(C)(피처 크기: 28 nm)으로 소팅된다. 파티션(A)의 컴포넌트들은 스택 기준에 따라 더욱 소팅되고, 80 ㎛보다 작은 피치를 갖는 BEOL 금속층(예컨대, 제 1 금속층(317a)) 및 FE는 제 2 스택(A2)으로서 함께 놓여진다. 파티션(A)의 나머지 BEOL 금속층(예컨대, 제 2 금속층(331) 및 제 3금속층(333))은 80 ㎛보다 큰 피치를 갖고 제 1 스택(A1)으로서 배열된다. 동일한 소팅 공정이 파티션(B 및 C)에 적용되고, 결과 그룹은 제 1 스택(A1, B1 및 C1), 및 제 2 스택(A2, B2 및 C2)(예컨대, 제 2 스택(311, 313 및 315))이다. 제 1 스택(A1, B1 및 C1) 간의 수평 전기 통신은 가장 비용 효율적인 공정 노드(예컨대, 피처 크기: 65 nm)를 이용하여 인터포저(예컨대, 인터포저(330))에 의해 달성된다. 인터포저와 제 2 스택(다이) 사이의 수직 전기 통신은 금속층 사이를 접속하는 전도성 수단(예컨대, TSV(340))에 의해 달성된다.
이제 도 4를 참조한다. 파티션 방법에 따라 구축된 SOC 아키텍처의 다른 실시예들이 논의된다. SOC(400)의 컴포넌트들은 파티션 기준 및 스택 기준에 따라 배열된다. 제 1 스택 각각의 컴포넌트들은 높은 레벨의 금속층들, 즉, 적어도 제 2 금속층(431) 및 적어도 제 3 금속층(433)이다. 이러한 고 피치 금속층들은 인터포저(430)를 통해 전기적으로 접속된다. 인터포저(430)는 가장 비용 효율적인 공정 노드를 이용하여 제 2 금속층(431)과 제 3 금속층(433) 사이에 그리고 제 1 (전면) 재배선층(RDL)(435)에 전기 통신을 제공한다. 다시 말해서, 제 1 스택들 간의 공유 전기 접속은 인터포저(430)에 의해 형성된다.
기판(420)이 인터포저(430)의 후면 상에 배치되고, 제 2 (후면) 재배선층(425)이 기판(420)에 형성된다. 복수의 패키지 핀(470)이 기판(420) 상에 배치된다. 제 1 재배선층(435)과 제 2 재배선층(425) 사이의 전기 통신은 기판 관통 비아(TSV)(423)에 의해 형성된다. 인터포저(430)의 전면에서부터 후면으로의 신호 전송은 제 1 재배선층(435), 기판 관통 비아(423), 제 2 재배선층(425) 및 패키지 핀(470)을 통한다.
제 2 스택(또는 다이)(411, 413 및 415)은 낮은 레벨의 금속층, 즉, 제 2 스택 각각에 있는 적어도 제 1 금속층(417a, 417b 및 417c)을 각각 갖는다. 다이(411, 413 및 415)는 인터포저(430)의 후면에 있는 기판(420)에 대향하여 배치된다. 제 1 스택/인터포저(430)와 제 2 스택/다이(411, 413 및 415) 사이의 전도성 수단은 인터-티어 비아(inter-tier via)(440)에 의해 달성된다. 인터-티어 비아(440) 중 하나가 제 1 금속층(417a)과 제 2 금속층(431) 사이에 배치 및 정렬된다. 나머지 인터-티어 비아(440)는 유사한 루트를 통해 제 1 금속층들(417b 및 417c) 사이를 접속한다. 인터-티어 비아(440)는 기판 관통 비아보다 작은데, 왜냐하면 이들이 인터포저(430) 또는 대안적으로 제 1 금속층(417a)과 제 2 금속층(431) 사이의 두께에 의해 대략 측정된 짧은 거리를 이동하기 때문이다. 인터-티어 비아는 또한 마이크로 범프(μ-범프)로서 언급될 수 있고, 이는 다이와 인터포저 사이에 이용되어 층들 사이에서 신호를 전송하고 짧은 경로를 제공한다. 인터포저 내의 금속 라인과 비교하면, 마이크로 범프는 낮은 저항 및 감소 배선 밀도를 가지므로, 적은 간섭 및 크로스 토크로 인해 신호 무결성이 개선된다. 전도성 경로는 제 1 금속층(417a, 417b 및 417c)에서부터 인터-티어 비아(423)를 통해 제 2 금속층(431)에 걸쳐있다. 신호는 전면에서의 제 1 재배선층(435)에서부터 기판 관통 비아(423)를 통해 제 2 재배선층(425)으로의 경로를 따라 더욱 전달된다. 인터포저(430)는 액티브-라이트 인터포저이고, 이것은 제한된 기능을 갖는 액티브 인터포저를 나타낸다. 인터포저(430)는 버퍼(450) 및 배선(460)을 포함한다. 배선(460)은 시스템-레벨 ESD(electrical static discharge) 보호 회로일 수 있다.
이제 도 5를 참조한다. 파티션 방법에 따라 구축된 SOC 아키텍처의 또 다른 실시예들이 논의된다. SOC(500)의 컴포넌트들은 파티션 기준 및 스택 기준에 따라 배열된다. 제 1 스택 각각의 컴포넌트들은 높은 레벨의 금속층들, 즉, 적어도 제 2 금속층(531) 및 적어도 제 3 금속층(533)이다. 이러한 고 피치 금속층들은 인터포저(530)를 통해 전기적으로 접속된다. 인터포저(530)는 상이한 컴포넌트들로부터의 제 2 금속층(531)과 제 3 금속층(533) 사이에 그리고 제 1 (전면) 재배선층(RDL)(535)에 공유 플랫폼을 제공한다.
기판(520)이 인터포저(530)의 후면 상에 배치되고, 제 2 (후면) 재배선층(525)이 기판(520)에 형성된다. 복수의 패키지 핀(570)이 기판(520) 상에 배치된다. 제 1 재배선층(535)과 제 2 재배선층(525) 사이의 전기 통신은 기판 관통 비아(TSV)(523)에 의해 형성된다. 인터포저(530)의 전면에서부터 후면으로의 신호 전송은 제 1 재배선층(535), 기판 관통 비아(523), 제 2 재배선층(525) 및 패키지 핀(570)을 통한다.
제 2 스택(또는 다이)(511, 513 및 515)은 낮은 레벨의 금속층들, 즉, 제 2 스택(511, 513 및 515) 각각에 있는 적어도 제 1 금속층(517a, 517b 및 517c)을 각각 갖는다. 다이(511, 513 및 515)는 인터포저(530)의 후면에 있는 기판(520)에 대향하여 배치된다. 제 1 스택/인터포저(530)와 제 2 스택/다이(511, 513 및 515) 사이의 전도성 수단은 금속/산화물 본딩에 의해 달성된다. 보다 구체적으로, 웨이퍼 온 웨이퍼 기술이 SOC(500)에 이용된다. 도 5에 도시된 바와 같이, 금속 본딩(540)이 제 1 재배선층(535)과 제 1 금속층(517a) 사이에 배치된다. 다시 말해서, 다이와 인터포저 사이의 전도성 경로는 제 1 금속층(517a)에서부터 금속 본딩(540)을 통해 제 1 재배선층(535)을 통한다. 본딩은 금속 본딩, 고온 산화물 본딩 또는 금속 산화물 하이브리드 본딩일 수 있다. 제 1 재배선층(535)은 기판 관통 비아(523)를 통해 기판의 제 2 재배선층(525)에 전기적으로 접속된다. 인터포저(530)는 액티브-라이트 인터포저이고, 버퍼(550) 및 배선(560)을 포함한다. 배선(560)은 시스템-레벨 ESD(electrical static discharge) 보호 회로일 수 있다.
이제 도 6을 참조한다. 파티션 방법에 따라 구축된 SOC 아키텍처의 또 다른 실시예들이 논의된다. SOC(600)의 컴포넌트들은 파티션 기준 및 스택 기준에 따라 배열된다. 제 1 스택 각각의 컴포넌트들은 적어도 제 2 금속층(631) 및 적어도 제 3 금속층(633)을 포함하는 높은 레벨의 금속층들이다. 상이한 컴포넌트들의 이러한 고 피치 금속층들은 인터포저(630)를 통해 전기적으로 접속된다. 인터포저(630)는 제 2 금속층(631)과 제 3 금속층(633) 사이에 그리고 제 1 (전면) 재배선층(RDL)(635)에 전기 통신을 제공한다.
기판(620)이 인터포저(630)의 후면 상에 배치되고, 복수의 패키지 핀(670)이 기판(620)에 대향하는 인터포저(630)의 전면 상에 배치된다. 이러한 배치는 제 2 스택/다이가 적은 공간을 점유하여 인터포저(630)의 전면에서 패키지 핀을 위해 더욱 많은 자리가 있는 적은 핀 카운트 디바이스인 경우 실현 가능하다.
제 2 스택(또는 다이)(611, 613 및 615)은 낮은 레벨의 금속층, 즉, 적어도 제 1 금속층(617a, 617b 및 617c)을 각각 갖는다. 제 1 스택/인터포저(630)와 제 2 스택/다이(611, 613 및 615) 사이의 전도성 수단은 금속/산화물 본딩에 의해 달성된다. 도 6에 도시된 바와 같이, 금속 본딩(640)이 제 1 재배선층(635)과 제 1 금속층(617a) 사이에 배치된다. 다이(611, 613 및 615)에서부터의 신호는 제 1 금속층(617a) 및 금속 본딩(640)에서 제 1 재배선층(635)을 통하고, 공유 인터포저(630)를 통해 제 2 금속층(631) 및 제 3 금속층(633)을 통한다. 패키지 접속은 전면에서 제 1 재배선층(635)에서부터 패키지 핀(670)으로의 루트를 갖는다. 기판 관통 비아는 이 실시예에서 존재하지 않는다. 인터포저(630)는 액티브-라이트 인터포저이고, 버퍼(650) 및 배선(660)을 포함한다. 배선(660)은 시스템-레벨 ESD(electrical static discharge) 보호 회로일 수 있다.
이제 도 7을 참조한다. 파티션 방법에 따라 구축된 SOC 아키텍처의 또 다른 실시예들이 논의된다. SOC(700)의 컴포넌트들은 파티션 기준 및 스택 기준에 따라 배열된다. 제 1 스택 각각의 컴포넌트들은 적어도 제 2 금속층(731) 및 적어도 제 3 금속층(733)을 포함하는 높은 레벨의 금속층들이다. 상이한 컴포넌트들의 이러한 고 피치 금속층들은 인터포저(730)를 통해 전기적으로 접속된다. 인터포저(730)는 제 2 금속층(731)과 제 3 금속층(733) 사이에 그리고 제 1 (전면) 재배선층(RDL)(735)에 전기 통신을 제공한다.
기판(720)이 인터포저(730)의 후면 상에 배치되고, 복수의 패키지 핀(770)이 기판(720)에 대향하는 인터포저(730)의 전면 상에 배치된다. 제 2 스택(또는 다이)(711, 713 및 715)은 낮은 레벨의 금속층들, 즉, 적어도 제 1 금속층(717a, 717b 및 717c)을 각각 갖는다. 제 1 금속층(717a, 717b 및 717c)과 제 2 금속층(731) 사이의 전도성 수단은 인터-티어 비아(740)의 형태인 마이크로 범프에 의해 달성된다. 인터-티어 비아(740)는 인터포저(730)의 두께를 통하고, 전기 통신이 확립될 수 있다. 다이(711, 713 및 715)에서부터의 신호는 제 1 금속층(717a, 717b 및 717c) 각각 및 인터-티어 비아(740)에서 제 2 금속층(731)을 통한다. 제 2 금속층(731) 및 제 3 금속층(733)은 인터포저(730)를 통해 전기 통신을 공유하고, 패키지 접속은 인터포저(730)의 전면에서 제 1 재배선층(735)에서부터 패키지 핀(770)으로의 루트를 갖는다. 인터포저(730)는 액티브-라이트 인터포저이고, 버퍼(750) 및 배선(760)을 포함한다. 배선(760)은 시스템-레벨 ESD(electrical static discharge) 보호 회로일 수 있다.
파티션 방법은 고급 공정 노드에서 칩에 비용 효율적인 대안을 제공한다. 잘 크기 조정 되지 않고 넓은 면적을 점유하는 높은 레벨의 금속층들은 큰 피치를 갖고 함께 소팅된다. 이들은 동일한 공정 노드 하에 있는 인터포저를 공유한다. 각각의 파티션으로부터 높은 레벨의 금속층들의 임시 철회는 라우팅 혼잡을 완화시킨다. 또한, 면적 설계가 컴포넌트들을 조밀하게 설치할 수 있도록 유사한 크기의 금속층들은 함께 그룹화된다. 칩의 수율, 성능 및 활용은 개선될 수 있다. 더욱이, 상이한 파티션들로부터 높은 레벨의 금속층들은 그룹화되어 인터포저를 통해 접속되기 때문에, 요구되는 마스크 수는 감소되고, 이에 따라, 전반적인 비용이 감소한다. 예를 들어, 프로세서 코어, 고속 인터페이스 및 메모리를 포함하는 구시대 프로세스 세대에서 보증하는 확산된 지적 재산권 블록(또한 IP 또는 장음 기능 블록이라 언급됨)이 금속층을 통해 구성될 수 있고, 재사용될 수 있다.
본 발명개시의 양태에서, 파티션 방법은 파티션 기준의 세트에 따라 복수의 컴포넌트들을 복수의 파티션들로 소팅하는 단계, 및 스택 기준의 세트에 따라 각 파티션의 복수의 컴포넌트들을 제 1 스택 및 제 2 스택으로 소팅하는 단계를 포함하고, 제 1 스택은 복수의 고 피치 금속층들을 포함한다.
본 발명개시의 다른 양태에서, 복수의 컴포넌트들을 갖는 시스템 온 칩(SOC)을 제조하는 방법은 파티션 기준의 세트 및 스택 기준의 세트에 따라 컴포넌트들을 제 1 스택들 및 제 2 스택들로 소팅하는 단계를 포함한다. 인터포저가 제 1 스택들을 전기적으로 접속시키기 위해 형성된다. 재배선층이 인터포저 내에 형성된다. 전도성 수단이 제 2 스택들과 인터포저 사이에 형성된다. 기판이 인터포저 상에 배치된다.
본 발명개시의 또 다른 양태에서, 복수의 컴포넌트들을 갖는 시스템 온 칩이 제공된다. 시스템 온 칩은 복수의 파티션들을 포함한다. 파티션 각각은 파티션 기준의 세트에 따라 소팅된 복수의 컴포넌트들을 포함하고, 파티션 각각은 스택 기준의 세트에 따라 제 1 스택 및 제 2 스택으로 소팅된다. 인터포저가 제 2 스택 상에 배치되어 제 1 스택의 컴포넌트들 사이를 전기적으로 접속한다. 적어도 전도성 요소가 인터포저와 제 2 스택 사이에 배치된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 다른 공정 및 구조를 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 시스템 온 칩(system-on-chip; SOC)의 복수의 컴포넌트들을 파티셔닝하는 방법에 있어서,
    파티션 기준의 세트에 따라 상기 복수의 컴포넌트들을 복수의 파티션들로 소팅(sorting)하는 단계; 및
    스택 기준의 세트에 따라 각 파티션의 상기 복수의 컴포넌트들을 제 1 스택 및 제 2 스택으로 소팅하는 단계
    를 포함하고, 상기 제 1 스택은 복수의 고 피치 금속층들을 포함하고, 상기 제 2 스택은 복수의 저 피치 금속층들을 포함하는 것인, SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  2. 제 1 항에 있어서, 상기 파티션 기준은 컴포넌트의 크기, 전력 및 속도를 포함하고, 상기 스택 기준은 금속층의 피치를 포함하는 것인, SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  3. 제 1 항에 있어서,
    인터포저를 통해 상기 제 1 스택 각각의 컴포넌트들 사이에 전도성 수단을 형성하는 단계; 및
    상기 인터포저와 상기 제 2 스택의 컴포넌트들 사이에 전도성 수단을 형성하는 단계
    를 더 포함하는 SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  4. 제 3 항에 있어서,
    상기 제 2 스택 상에 기판을 형성하는 단계;
    상기 제 1 스택 내에 복수의 금속층들 및 적어도 재배선층을 형성하는 단계;
    상기 인터포저를 통해 상기 제 1 스택 내의 상기 금속층들 및 상기 재배선층을 라우팅하는 단계; 및
    상기 인터포저와 상기 제 2 스택 사이에 기판 관통 비아(through substrate via; TSV)를 형성하는 단계
    를 더 포함하는 SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  5. 제 3 항에 있어서, 상기 인터포저를 통해 제 1 스택 각각에 전기적 접속을 형성하는 것은,
    상기 제 1 스택 내에 복수의 금속층들 및 적어도 제 1 재배선층을 형성하는 단계;
    상기 인터포저를 통해 상기 금속층들 및 상기 제 1 재배선층을 라우팅하는 단계; 및
    상기 인터포저 상에 기판을 형성하는 단계
    를 더 포함하는 것인, SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  6. 제 5 항에 있어서,
    상기 기판 내에 제 2 재배선층을 형성하는 단계;
    적어도, 상기 인터포저 내의 상기 제 1 재배선층 및 상기 기판 내의 상기 제 2 재배선층을 접속시키는 기판 관통 비아를 형성하는 단계;
    상기 제 1 스택과 상기 제 2 스택 사이를 전기적으로 접속시키는 복수의 인터-티어 비아를 형성하는 단계; 및
    상기 기판 상에 패키징 핀을 형성하는 단계
    를 더 포함하는 SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  7. 제 5 항에 있어서,
    상기 기판 내에 재배선층을 형성하는 단계;
    적어도, 상기 기판 및 상기 인터포저 내의 상기 제 1 재배선층을 접속시키는 기판 관통 비아를 형성하는 단계;
    상기 제 1 스택과 상기 제 2 스택 사이를 전기적으로 접속시키는 복수의 금속 본드를 형성하는 단계; 및
    상기 기판 상에 패키지 핀을 형성하는 단계
    를 더 포함하는 SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  8. 제 5 항에 있어서,
    i) 상기 인터포저 내의 상기 제 1 재배선층과 상기 제 2 스택 사이의 금속 본드, 또는 ii) 상기 제 1 스택 내의 상기 금속층들과 상기 제 2 스택 사이의 기판 관통 비아 중 적어도 하나를 형성하는 단계; 및
    상기 인터포저 상에 패키지 핀을 형성하는 단계
    를 더 포함하는 SOC의 복수의 컴포넌트들을 파티셔닝하는 방법.
  9. 복수의 컴포넌트들을 갖는 시스템 온 칩(SOC)을 제조하는 방법에 있어서,
    파티션 기준의 세트 및 스택 기준의 세트에 따라 상기 컴포넌트들을 복수의 제 1 스택들 및 복수의 제 2 스택들로 소팅하는 단계;
    상기 제 1 스택들을 전기적으로 접속시키기 위해 인터포저를 형성하는 단계;
    상기 인터포저 내에 재배선층을 형성하는 단계;
    상기 제 2 스택들과 상기 인터포저 사이에 전도성 수단을 형성하는 단계; 및
    상기 인터포저 상에 기판을 배치하는 단계
    를 포함하는 SOC를 제조하는 방법.
  10. 복수의 컴포넌트들을 갖는 시스템 온 칩에 있어서,
    복수의 파티션들 - 각 파티션은 파티션 기준의 세트에 따라 소팅된 복수의 컴포넌트들을 포함하고, 각 파티션은 스택 기준의 세트에 따라 제 1 스택 및 제 2 스택으로 소팅됨 - ;
    상기 제 2 스택 상에 배치되고, 상기 제 1 스택의 컴포넌트들 사이를 전기적으로 접속시키는 인터포저; 및
    적어도, 상기 인터포저와 상기 제 2 스택 사이에 배치된 전도성 요소
    를 포함하는 복수의 컴포넌트들을 갖는 시스템 온 칩.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11152333B2 (en) * 2018-10-19 2021-10-19 Micron Technology, Inc. Semiconductor device packages with enhanced heat management and related systems
US10749528B2 (en) 2019-08-20 2020-08-18 Intel Corporation Stacked programmable integrated circuitry with smart memory
DE102021100870B4 (de) * 2020-05-12 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybridschicht-layout, -verfahren, -system und -struktur
US20220012392A1 (en) * 2020-07-10 2022-01-13 Taiwan Semiconductor Manufacturing Company Limited Systems and Methods for Generating Synthesizable Netlists From Register Transfer Level Designs
US11956139B2 (en) * 2020-08-31 2024-04-09 Teledyne Lecroy, Inc. Method and apparatus for simultaneous protocol and physical layer testing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090201038A1 (en) 2008-02-11 2009-08-13 Knickerbocker John U Test head for functional wafer level testing, system and method therefor
US20110300668A1 (en) 2010-06-02 2011-12-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
US20120074581A1 (en) 2010-09-24 2012-03-29 Guzek John S Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
TWI449141B (zh) * 2011-10-19 2014-08-11 Richtek Technology Corp 晶圓級晶片尺度封裝元件以及其製造方法
US10192796B2 (en) * 2012-09-14 2019-01-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual-sided interconnect structures in FO-WLCSP
TWI497494B (zh) * 2012-12-27 2015-08-21 Macronix Int Co Ltd 三維記憶體結構及其操作方法
US8916981B2 (en) * 2013-05-10 2014-12-23 Intel Corporation Epoxy-amine underfill materials for semiconductor packages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090201038A1 (en) 2008-02-11 2009-08-13 Knickerbocker John U Test head for functional wafer level testing, system and method therefor
US20110300668A1 (en) 2010-06-02 2011-12-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
US20120074581A1 (en) 2010-09-24 2012-03-29 Guzek John S Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same

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