DE102021100870B4 - Hybridschicht-layout, -verfahren, -system und -struktur - Google Patents

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Abstract

Verfahren zum Erzeugen eines Integrierter-Schaltkreis-Layout-Diagramms, IC-Layout-Diagramms (100A), mit den folgenden Schritten:Aneinanderreihen einer ersten Zeile (RA, RB, RC, RD) von Zellen und einer zweiten Zeile (RA, RB, RC, RD) von Zellen entlang einer Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2), wobei die erste Zeile (RA, RB, RC, RD) von Zellen eine erste und eine zweite aktive Schicht (AS1-AS8, ASx, ASy) aufweist, die sich entlang einer Zeilenrichtung erstrecken, und die zweite Zeile (RA, RB, RC, RD) von Zellen eine dritte und eine vierte aktive Schicht (AS1-AS8) aufweist, die sich entlang der Zeilenrichtung erstrecken; undÜberdecken jeder der ersten bis vierten aktiven Schicht (AS1-AS8, ASx, ASy) mit einem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich (VR1-VR4, VRy), wobeidie erste bis vierte aktive Schicht (AS1-AS8, ASx, ASy) und der erste bis vierte rückseitige Durchkontaktierungsbereich (VR1-VR4, VRy) jeweils eine Breite (WA1-WA4, WV1-WV4) in einer Breitenrichtung haben, die senkrecht zu der Zeilenrichtung ist, wobei die Breite (WA1-WA4, WV1-WV4) mindestens einen Breitenwert hat, wobei der mindestens eine Breitenwert der ersten aktiven Schicht (AS1-AS8, ASx, ASy) größer als der der dritten aktiven Schicht (AS1-AS8, ASx, ASy) ist und der mindestens eine Breitenwert des ersten rückseitigen Durchkontaktierungsbereichs (VR1-VR4, VRy) größer als der des dritten rückseitigen Durchkontaktierungsbereichs (VR1-VR4, VRy) ist,ein Abstand (D2) von der ersten aktiven Schicht (AS1-AS8, ASx, ASy) bis zu der Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2) einen Wert hat, der kleiner als eine Mindestabstandsregel für leitfähige Bereiche eines Herstellungsprozesses ist, der dem IC-Layout-Diagramm (100A) entspricht,das Aneinanderreihen der ersten Zeile (RA, RB, RC, RD) von Zellen und der zweiten Zeile (RA, RB, RC, RD) von Zellen und/oder das Überdecken der ersten bis vierten aktiven Schicht (AS1-AS8, ASx, ASy) mit dem ersten bis vierten rückseitigen Durchkontaktierungsbereich (VR1-VR4, VRy) von einem Prozessor (802) durchgeführt werden, unddie erste aktive Schicht (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der ersten aktiven Schicht (AS1-AS8, ASx, ASy) aufweist unddie zweite aktive Schicht (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der zweiten aktiven Schicht (AS1-AS8, ASx, ASy) aufweist undan jeder Position entlang der Zeilenrichtung jeder Breitenwert der mehreren Breitenwerte der ersten aktiven Schicht (AS1-AS8, ASx, ASy) gleich jedem Breitenwert der mehreren Breitenwerte der zweiten aktiven Schicht (AS1-AS8, ASx, ASy) ist.

Description

  • Hintergrund
  • Der anhaltende Trend zur Miniaturisierung von integrierten Schaltkreisen (ICs) hat zu immer kleineren Vorrichtungen geführt, die weniger Energie verbrauchen und dennoch mehr Funktionalität bei höheren Geschwindigkeiten als frühere Technologien bieten. Diese Miniaturisierung ist durch Design- und Herstellungs-Innovationen erreicht worden, die mit immer strengeren Spezifikationen verbunden sind. Zum Erzeugen, Überprüfen und Verifizieren von Designs für Halbleitervorrichtungen werden verschiedene EDA-Tools (EDA: elektronische Designautomatisierung) verwendet, wobei gewährleistet wird, dass Design- und Herstellungsspezifikationen für IC-Strukturen eingehalten werden.
  • US 2013 / 0 027 083 A1 offenbart eine integrierte Halbleiterschaltungsvorrichtung mit Zellen, die dieselbe Logik haben. US 2002 / 0 020 862 A1 offenbart eine rückseitige Verbindungsstruktur. US 2011 / 0 049 575 A1 offenbart eine integrierte Halbleiterschaltung. US 2017 / 0 179 244 A1 offenbart eine Struktur einer Halbleitervorrichtung. US 2017 / 0 358 565 A1 offenbart ein integriertes Schaltungsprodukt mit mehreren Standardzellen, wobei jede Standardzelle der mehreren Standardzellen an mindestens einer anderen Standardzelle der mehreren Standardzellen angrenzt, wobei sich ein kontinuierlicher aktiver Bereich kontinuierlich darüber erstreckt. US 2020 / 0 104 446 A1 offenbart ein Verfahren, das das Positionieren eines ersten aktiven Bereichs benachbart zu einem Paar zweiter aktiver Bereiche in einem anfänglichen Layoutdiagramm einer integrierten Schaltung einer anfänglichen Zelle umfasst, um Seitenkanten des ersten aktiven Bereichs und der entsprechenden Seite auszurichten.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A ist eine Darstellung eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 1B ist eine Darstellung eines IC-Layout-Diagramms gemäß einigen Ausführungsformen.
    • Die 2A bis 2C sind Darstellungen eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • Die 3A und 3B sind Darstellungen eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • Die 4A bis 4F sind Darstellungen eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 5 ist eine Darstellung eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 6 ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines IC-Layout-Diagramms gemäß einigen Ausführungsformen.
    • 7 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer IC-Struktur gemäß einigen Ausführungsformen.
    • 8 ist ein Blockdiagramm eines IC-Layout-Diagramm-Erzeugungssystems gemäß einigen Ausführungsformen.
    • 9 ist ein Blockdiagramm eines IC-Herstellungssystems und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die Erfindung wird durch die unabhängigen Patentansprüche, welche ein Verfahren zum Erzeugen eines Integrierter-Schaltkreis-Layout-Diagramms, ein Integrierter-Schaltkreis-Layout-Erzeugungssystem sowie eine Integrierte-Schaltkreis-Struktur definieren, definiert. Bevorzugte Ausführungsformen der Erfindung werden in den abhängigen Patentansprüchen, in der Beschreibung sowie in den Figuren bereitgestellt. Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Materialien, Werte, Schritte, Anordnungen und dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Es werden auch andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Bei verschiedenen Ausführungsformen weisen ein IC-Layout und eine Struktur, die auf Grund des IC-Layouts hergestellt wird, eine erste bis vierte aktive Schicht auf, die sich entlang einer ersten Richtung erstrecken und eine jeweilige erste bis vierte rückseitige Durchkontaktierung überdecken, die so konfiguriert sind, dass sie elektrische Verbindungen mit einer rückseitigen Stromverteilungsstruktur herstellen. Die aktiven Schichten und die rückseitigen Durchkontaktierungen haben jeweils eine Breite senkrecht zu der ersten Richtung, wobei die Breite der ersten und/oder der zweiten aktiven Schicht größer als die Breite der dritten und/oder der vierten aktiven Schicht ist und die Breite der entsprechenden ersten oder zweiten rückseitigen Durchkontaktierung größer als die Breite der entsprechenden dritten oder vierten rückseitigen Durchkontaktierung ist.
  • Durch Verwenden von aktiven Schichten und entsprechenden rückseitigen Durchkontaktierungen werden elektrische Verbindungen mit vorderseitigen Stromverteilungsstrukturen, die von benachbarten Zeilen von Zellen gemeinsam verwendet werden, vermieden. Dadurch ist Zellenfläche verfügbar, die ansonsten für vorderseitige elektrische Verbindungen bestimmt ist, sodass aktive Schichten breiter als die bei Ansätzen sein können, bei denen elektrische Verbindungen mit vorderseitigen Stromverteilungsstrukturen verwendet werden. Dementsprechend wird die Layout-Flexibilität von Schaltkreisen mit verschiedenen zeitlichen Kritikalitäten im Vergleich zu Ansätzen verbessert, bei denen aktive Schichten Breiten haben, die vorderseitigen elektrischen Verbindungen Rechnung tragen.
  • Die 1A bis 5 sind Darstellungen eines IC-Layout-Diagramms 100A und einer entsprechenden IC-Struktur 100B, die auf Grund des IC-Layout-Diagramms 100A hergestellt wird, gemäß einigen Ausführungsformen. Außer dem IC-Layout-Diagramm 100A und der IC-Struktur 100B zeigen die 1A bis 5 jeweils eine Teilmenge von x-, y- und z-Richtungen.
  • 1A zeigt eine Draufsicht (x-y-Ebene) einer Ausführungsform, die vier Zeilen RA bis RD von IC-Layout-Zellen (die später beschrieben werden und nicht einzeln identifiziert sind) entspricht, die sich in der x-Richtung erstrecken, die bei einigen Ausführungsformen auch als eine Zeilenrichtung bezeichnet wird. 1B zeigt eine Draufsicht eines jeweiligen Teils des IC-Layout-Diagramms 100A. Die 2A bis 2C zeigen Draufsichten und Schnittansichten (y-z-Ebene) von Teilen der Zeilen RA und RB, eines Substrats 100S und einer rückseitigen Stromverteilungsstruktur BSPD. Die 3A und 3B zeigen Draufsichten von Anordnungen der Zeilen RA und RB, und die 4A bis 5 zeigen Draufsichten der Zeilen RA bis RC gemäß verschiedenen Ausführungsformen. Bei verschiedenen Ausführungsformen grenzt eine gegebene der Zeilen RA bis RD an eine oder mehrere weitere der Zeilen RA bis RD an.
  • Das IC-Layout-Diagramm 100A ist ein nicht-beschränkendes Beispiel für ein IC-Layout-Diagramm, das dadurch erzeugt wird, dass ein später unter Bezugnahme auf 6 erörtertes Verfahren 600 teilweise oder vollständig durchgeführt wird, und die IC-Struktur 100B ist ein nicht-beschränkendes Beispiel für eine IC-Struktur, die auf Grund des IC-Layout-Diagramms 100A dadurch hergestellt wird, dass ein später unter Bezugnahme auf 7 erörtertes Verfahren 700 teilweise oder vollständig durchgeführt wird.
  • Die Diagramme der 1A bis 5 sind zu Erläuterungszwecken vereinfacht. Die 1A bis 5 zeigen Darstellungen des IC-Layout-Diagramms 100A und der IC-Struktur 100B mit verschiedenen Elementen, die zum Erleichtern der nachstehenden Erörterung enthalten sind oder nicht enthalten sind. Bei verschiedenen Ausführungsformen weisen das IC-Layout-Diagramm 100A und/oder die IC-Struktur 100B zusätzlich zu den in den 1A bis 5 gezeigten Elementen auch ein oder mehrere Elemente auf, die metallischen Interconnects, Kontakten, Durchkontaktierungen, Gatestrukturen oder anderen Transistorelementen, Wannen, Isolationsstrukturen oder dergleichen entsprechen.
  • Die 1A bis 5 zeigen ein IC-Layout-Diagramm 100A, das einige oder alle aktiven Schichten AS1 bis AS8 aufweist, und eine IC-Struktur 100B, die einige oder alle entsprechenden Nanolagen NS1 bis NS8 aufweist, die sich in der x-Richtung erstrecken. Die 1A und 3A bis 5 zeigen ein IC-Layout-Diagramm 100A, das Gatebereiche GR1 bis GR9 aufweist, und eine IC-Struktur 100B, die entsprechende Gatestrukturen GS1 bis GS9 aufweist, die sich in der y-Richtung erstrecken. Bei verschiedenen Ausführungsformen haben das IC-Layout-Diagramm 100A und/oder die IC-Struktur 100B eine andere Orientierung als die Orientierung, die in den 1A bis 5 gezeigt ist, und sie ist z. B. in Bezug zu einer oder mehreren der Richtungen x, y oder z gedreht oder invertiert.
  • Eine aktive Schicht, z. B. eine der aktiven Schichten AS1 bis AS8, ist ein Bereich in einem IC-Layout-Diagramm, das in einem Herstellungsprozess als ein Teil zum Definieren einer Nanolagenstruktur, z. B. einer von mehreren Nanolagen NS1 bis NS8, auf einem Halbleitersubstrat, z. B. dem Substrat 100S, verwendet wird. Eine Nanolagenstruktur ist ein zusammenhängendes Volumen von einer oder mehreren Schichten aus einem oder mehreren Halbleitermaterialien, die n- oder p-dotiert sind. Bei verschiedenen Ausführungsformen weist eine Nanolagenstruktur Silizium (Si), Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Bor (B), Phosphor (P), Arsen (As), Gallium (Ga) und/oder ein anderes geeignetes Material auf. Bei verschiedenen Ausführungsformen umfassen einzelne Nanolagenschichten nur eine Monolage oder mehrere Monolagen aus einem gegebenen Halbleitermaterial. Bei einigen Ausführungsformen hat eine Nanolagenstruktur eine Dicke von 1 nm bis 100 nm.
  • Bei verschiedenen Ausführungsformen weist eine Nanolagenstruktur einen oder mehrere Teile auf, die in einem Planartransistor, einem Finnen-Feldeffekttransistor (FinFET) und/oder einem Gate-all-around-Transistor (GAA-Transistor) enthalten sind, und/oder sie weist eine oder mehrere Source-/Drainstrukturen (nicht dargestellt) auf. Bei einigen Ausführungsformen ist eine Nanolagenstruktur durch eine oder mehrere Isolationsstrukturen (nicht dargestellt), z. B. eine oder mehrere STI-Strukturen (STI: flache Grabenisolation), gegen andere Elemente in dem Halbleitersubstrat elektrisch isoliert.
  • Ein Gatebereich, z. B. einer der Gatebereiche GR1 bis GR9, ist ein Bereich in einem IC-Layout-Diagramm, der in einem Herstellungsprozess als ein Teil zum Definieren einer Gatestruktur verwendet wird, z. B. einer der Gatestrukturen GS1 bis GS9, die sich über dem Halbleitersubstrat befinden. Eine Gatestruktur ist ein Volumen, das ein oder mehrere leitfähige Materialien aufweist, die im Wesentlichen von einer oder mehreren dielektrischen Schichten (nicht dargestellt) umschlossen sind, die ein oder mehrere dielektrische Materialien aufweisen, die so konfiguriert sind, dass sie das eine oder die mehreren leitfähigen Materialien gegen höherliegende, tieferliegende und/oder benachbarte Strukturen, z. B. Nanolagen NS1 bis NS9, elektrisch isolieren.
  • Die leitfähigen Materialien sind Polysilizium, Kupfer (Cu), Aluminium (Al), Wolfram (W), Cobalt (Co) und/oder Ruthenium (Ru) oder ein oder mehrere andere Metalle und/oder ein oder mehrere andere geeignete Materialien. Die dielektrischen Materialien sind Siliziumdioxid (SiO2) und/oder Siliziumnitrid (Si3N4) und/oder ein dielektrisches High-k-Material, z. B. ein dielektrisches Material mit einem k-Wert von mehr als 3,8 oder 7,0, wie etwa Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Tantalpentoxid (Ta2O5) oder Titanoxid (TiO2) oder ein anderes geeignetes Material.
  • Wie in 1A gezeigt ist, enthält die Zeile RA aktive Schichten AS1 und AS2 und entsprechende Nanolagen NS1 und NS2; die Zeile RB enthält aktive Schichten AS3 und AS4 und entsprechende Nanolagen NS3 und NS4; die Zeile RC enthält aktive Schichten AS5 und AS6 und entsprechende Nanolagen NS5 und NS6; und die Zeile RD enthält aktive Schichten AS7 und AS8 und entsprechende Nanolagen NS7 und NS8. Bei der Ausführungsform, die in den 1A, 3A und 3B gezeigt ist, entsprechen die aktiven Schichten AS1, AS4, AS5 und AS8 den Nanolagen NS1, NS4, NS5 und NS8, die p-dotiert sind und in jeweiligen n-Wannen N1, N2 und N3 angeordnet sind, und die aktiven Schichten AS2, AS3, AS6 und AS7 entsprechen den Nanolagen NS2, NS3, NS6 und NS7, die n-dotiert sind. Bei verschiedenen Ausführungsformen entsprechen die aktiven Schichten AS1 bis AS8 den Nanolagen NS1 bis NS8, die andere Kombinationen von Dotierungsarten und/oder n-Wannen- oder p-Wannen-Positionen haben, zum Beispiel entsprechen die aktiven Schichten AS1, AS4, AS5 und AS8 den Nanolagen NS1, NS4, NS5 und NS8, die n-dotiert sind, und die aktiven Schichten AS2, AS3, AS6 und AS7 entsprechen den Nanolagen NS2, NS3, NS6 und NS7, die p-dotiert sind.
  • Ein gegebenes Paar von benachbarten aktiven Schichten/Nanolagen, z. B. die aktiven Schichten/Nanolagen AS2/NS2 und AS3/NS3, die eine erste gleiche Dotierungsart haben, z. B. n-dotiert sind, ist durch einen Abstand S1 getrennt; ein gegebenes Paar von benachbarten aktiven Schichten/Nanolagen, z. B. der aktiven Schichten/Nanolagen AS3/NS3 und AS4/NS4, die eine entgegengesetzte Dotierungsart haben, ist durch einen Abstand S2 getrennt; und ein gegebenes Paar von benachbarten aktiven Schichten/Nanolagen, z. B. der aktiven Schichten/Nanolagen AS4/NS4 und AS5/NS5, die eine zweite gleiche Dotierungsart haben, z. B. p-dotiert sind, ist durch einen Abstand S3 getrennt. Die Abstände S1, S2 und S3 haben jeweils einen Wert, der gleich einem oder größer als ein entsprechender Mindestabstand zwischen Paaren von benachbarten aktiven Schichten/Nanolagen ist und z. B. eine Mindestabstandsregel des Prozesses einhält, die zum Herstellen der IC-Struktur 100B auf Grund des IC-Layout-Diagramms 100A verwendet wird.
  • Teile der aktiven Schichten/Nanolagen AS1/NS1 bis AS8/NS8 sind so konfiguriert, dass sie Source-/Drainbereiche (S/D-Bereiche) oder S/D-Strukturen, z. B. später erörterte MD-Bereiche/-Segmente MDR/MDS (MD-Bereiche: metallähnliche definierte Bereiche), aufweisen und/oder an diese angrenzen. In einigen Fällen entspricht eine Position, an der einer der Gatebereiche GR1 bis GR9 eine der aktiven Schichten AS1 bis AS8 in dem IC-Layout-Diagramm 100A schneidet, einem Transistor in der IC-Struktur 100B, der einige oder alle Teile einer entsprechenden der Gatestrukturen GS1 bis GS9 über einer entsprechenden der Nanolagen NS1 bis NS9, der entsprechenden der Nanolagen NS1 bis NS9 darunter, die teilweise von einer entsprechenden der Gatestrukturen GS1 bis GS9 umschlossen sind oder zu dieser benachbart sind, und der S/D-Strukturen aufweist, die zu den entsprechenden Gatestrukturen GS1 bis GS9 benachbart sind. Bei verschiedenen Ausführungsformen ist der Transistor in Abhängigkeit von der Dotierungsart der Nanolagen NS1 bis NS8 ein PMOS-Transistor (p-Metalloxidhalbleiter-Transistor) oder ein NMOS-Transistor (n-Metalloxidhalbleiter-Transistor). In anderen Fällen schneidet einer der Gatebereiche GR1 bis GR9 eine der aktiven Schichten AS1 bis AS8 an einer Position, die nicht einem Transistor entspricht, und die entsprechende der Gatestrukturen GS1 bis GS9 oder ein Teil davon wird bei einigen Ausführungsformen als eine Dummy-Gatestruktur bezeichnet.
  • Bei einigen Ausführungsformen ist eine Zelle ein festgelegter Teil des IC-Layout-Diagramms 100A, der einen oder mehrere Transistoren und elektrische Verbindungen aufweist, die so konfiguriert sind, dass sie eine oder mehrere Schaltungsfunktionen ausführen, und die Zelle weist dadurch Teile eines oder mehrerer Gatebereiche GR1 bis GR9 und einer oder mehrerer aktiver Schichten AS1 bis AS8 auf. Bei verschiedenen Ausführungsformen haben einzelne Zellen in einer oder mehreren gegebenen Zeilen RA bis RD Grenzen, die nicht-benachbarten der Gatebereiche/Gatestrukturen GR1/GS1 bis GR9/GS9 entsprechen, sodass eine gegebene Zelle die Teile mindestens eines der Gatebereiche/Gatestrukturen GR1/GS1 bis GR9/GS9 und der benachbarten S/D-Bereiche/-Strukturen aufweist, die als ein oder mehrere entsprechende Transistoren konfiguriert sind.
  • Bei einigen Ausführungsformen, z. B. den Ausführungsformen, die in den später erörterten 4A bis 5 gezeigt sind, hat eine gegebene Zelle Grenzen, die zwei der Gatebereiche/Gatestrukturen GR1/GS1 bis GR9/GS9 entsprechen, die durch einen einzelnen Gatebereich/Gatestruktur beabstandet sind. Bei verschiedenen Ausführungsformen hat eine gegebene Zelle Grenzen, die zwei der Gatebereiche/Gatestrukturen GR1/GS1 bis GR9/GS9 entsprechen, die durch eine Anzahl von Gatebereichen/Gatestrukturen beabstandet sind, die größer als eins ist und z. B. zwei bis fünf beträgt.
  • Bei einer Ausführungsform, die in 1A gezeigt ist, weist jede Zelle ein Paar aktive Schichten/Nanolagen AS1/NS1 bis AS8/NS8 auf, die jeweils n- und p-dotiert sind. Bei verschiedenen Ausführungsformen weist eine Zelle eine oder mehr als zwei aktive Schichten/Nanolagen AS1/NS1 bis AS8/NS8 auf. Bei verschiedenen Ausführungsformen weist eine Zelle Teile der Gatebereiche/Gatestrukturen GR1/GS1 bis GR9/GS9 und/oder der aktiven Schichten/Nanolagen AS1/NS1 bis AS8/NS8 auf, die als eine oder mehrere andere physische Vorrichtungen als ein Transistor konfiguriert sind, z. B. als eine Diode, eine resistive Vorrichtung oder eine kapazitive Vorrichtung.
  • Dadurch wird eine Zelle als eine Standardzelle, eine kundenspezifische Zelle, eine ECO-Zelle (ECO: Änderungsauftrag), eine Logikgate-Zelle, eine Speicherzelle und/oder eine Physische-Vorrichtung-Zelle oder eine andere Zellenart oder eine Kombination von Zellen konfiguriert, die in einem IC-Layout-Diagramm, z. B. dem IC-Layout-Diagramm 100A, definiert werden können. Bei verschiedenen Ausführungsformen weist eine Logikgate-Zelle eine AND-, OR-, NAND-, NOR-, XOR-, INV-, AND-OR-Invert- (AOI-), OR-AND-Invert- (OAI-), MUX-, FlipFlop-, BUFF-, Latch-, Verzögerungs- und/oder Taktgeber-Vorrichtung auf. Bei verschiedenen Ausführungsformen weist eine Speicherzelle eine SRAM-Zelle (SRAM: statischer Direktzugriffsspeicher), eine DRAM-Zelle (DRAM: dynamischer RAM), eine RRAM-Zelle (RRAM: resistiver RAM), eine MRAM-Zelle (MRAM: magnetoresistiver RAM) und/oder eine ROM-Zelle (ROM: Festspeicher) oder eine andere Vorrichtung auf, die mehrere Zustände haben können, die logische Werte darstellen.
  • 1B zeigt einen maßgeblichen Teil des IC-Layout-Diagramms 100A, der Folgendes aufweist: eine Grenze zwischen einem gegebenen Paar von Zeilen RA bis RD, die als eine Grenze Rx/Ry dargestellt ist; eine aktive Schicht ASy, die einer der aktiven Schichten AS1 bis AS8 entspricht; einen metallähnlichen definierten Bereich (MD-Bereich) MDR; und einen rückseitigen Durchkontaktierungsbereich VRy. Die Grenze Rx/Ry ist mit einem Abstand D1 von dem MD-Bereich MDR getrennt, ist mit einem Abstand D2 von der aktiven Schicht ASy getrennt und ist mit einem Abstand D3 von dem rückseitigen Durchkontaktierungsbereich VRy getrennt. Die Orientierung der Grenze Rx/Ry in Bezug zu den anderen Strukturelementen, die in 1B gezeigt sind, ist ein Beispiel, das nur der Erläuterung dient. Bei einigen Ausführungsformen hat die Grenze Rx/Ry eine andere Orientierung als die, die in 1B gezeigt ist, z. B. befindet sie sich unter den anderen Strukturelementen.
  • Ein MD-Bereich, z. B. ein MD-Bereich MDR, ist ein leitfähiger Bereich in einem IC-Layout-Diagramm, der in einem Herstellungsprozess als ein Teil zum Definieren eines MD-Segments verwendet wird, z. B. eines später erörterten MD-Segments MDS, das auch als ein leitfähiges Segment oder als eine leitfähige MD-Leitung oder -Leiterbahn bezeichnet wird, in und/oder auf einem Halbleitersubstrat, z. B. dem später erörterten Substrat 100S. Bei einigen Ausführungsformen weist ein MD-Segment einen Teil mindestens einer Metallschicht auf, z. B. einer Kontaktschicht, die über dem Substrat angeordnet ist und dieses kontaktiert und die eine Dicke hat, die so klein ist, dass eine Isolierschicht zwischen dem MD-Segment und einer darüber befindlichen Metallschicht, z. B. einer ersten Metallschicht, hergestellt werden kann. Bei verschiedenen Ausführungsformen weist ein MD-Segment Kupfer (Cu), Silber (Ag), Wolfram (W), Titan (Ti), Nickel (Ni), Zinn (Sn) und/oder Aluminium (Al) oder andere Metalle oder Materialien auf, die zum Herstellen einer niederohmigen elektrischen Verbindung zwischen Elementen einer IC-Struktur geeignet sind. Bei verschiedenen Ausführungsformen weist ein MD-Segment, z. B. auf Grund eines Implantationsprozesses, eine Epitaxialschicht mit einem Dotierungsniveau auf, das ausreicht, um zu bewirken, dass das Segment einen niedrigen Widerstand hat. Bei verschiedenen Ausführungsformen weist ein dotiertes MD-Segment Si, SiGe, SiC, B, P, As, Ga und/oder ein vorgenanntes Metall oder ein anderes Material auf, das zum Bereitstellen des niedrigen Widerstands geeignet ist. Bei verschiedenen Ausführungsformen definiert ein MD-Bereich zumindest teilweise ein MD-Segment, das einigen oder allen S/D-Strukturen entspricht, die in einem oder mehreren Transistoren enthalten sind.
  • Ein Durchkontaktierungsbereich ist ein Bereich in einem IC-Layout-Diagramm, der in einem Herstellungsprozess als ein Teil zum Definieren einer Durchkontaktierungsstruktur verwendet wird, die so konfiguriert ist, dass sie eine niederohmige elektrische Verbindung zwischen leitfähigen Segmenten in zwei oder mehr Ebenen und/oder Schichten des Herstellungsprozesses herstellt. Ein rückseitiger Durchkontaktierungsbereich, z. B. der rückseitige Durchkontaktierungsbereich VRy oder einer von später erörterten rückseitigen Durchkontaktierungsbereichen VR1 bis VR4, ist ein Durchkontaktierungsbereich in einem IC-Layout-Diagramm, der in einem Herstellungsprozess als ein Teil zum Definieren einer Durchkontaktierungsstruktur verwendet wird, z. B. einer von später erörterten Durchkontaktierungsstrukturen VS1 bis VS4, die sich durch ein Halbleitersubstrat, z. B. das Substrat 100S, bis zu einer Rückseite des Substrats erstrecken, z. B. einer in 2B gezeigten Rückseite 100BS, und der rückseitige Durchkontaktierungsbereich ist dadurch so konfiguriert, dass er ein Strukturelement in und/oder auf dem Substrat mit einer oder mehreren Strukturen elektrisch verbindet, die auf der Rückseite des Substrats angeordnet sind, z. B. mit einer später erörterten rückseitigen Stromverteilungsstruktur BSPD. Bei verschiedenen Ausführungsformen wird eine Durchkontaktierungsstruktur, die einem rückseitigen Durchkontaktierungsbereich entspricht, z. B. eine der Durchkontaktierungsstrukturen VS1 bis VS4, als eine rückseitige Durchkontaktierungsstruktur oder eine TSV-Struktur (TSV: Silizium-Durchkontaktierung) bezeichnet.
  • Da das IC-Layout-Diagramm 100A rückseitige Durchkontaktierungsbereiche, z. B. den rückseitigen Durchkontaktierungsbereich VRy, aufweist, die so konfiguriert sind, dass sie elektrische Verbindungen zwischen aktiven Schichten, z. B. der aktiven Schicht ASy, und einer rückseitigen Stromverteilungsstruktur herstellen, wird der Bereich, der zu der Grenze Rx/Ry benachbart ist, nicht für elektrische Verbindungen mit einer vorderseitigen Stromverteilungsstruktur entlang der Grenze Rx/Ry verwendet. Dadurch kann der Abstand D1 Werte haben, die kleiner als eine Mindestabstandsregel für benachbarte MD-Bereiche in dem Prozess sind, der zum Herstellen der IC-Struktur 100B auf Grund des IC-Layout-Diagramms 100A verwendet wird. Bei verschiedenen Ausführungsformen hat der Abstand D1 einen Wert von null bis zu der Mindestabstandsregel für benachbarte MD-Bereiche.
  • Bei einigen Ausführungsformen hat der Abstand D2 einen Wert, der kleiner als die Mindestabstandsregel für benachbarte MD-Bereiche ist. Bei verschiedenen Ausführungsformen hat der Abstand D2 einen Wert, der größer als der, gleich dem oder kleiner als der Wert des Abstands D1 ist.
  • Bei einigen Ausführungsformen hat der Abstand D3 einen Wert, der kleiner als die Mindestabstandsregel für benachbarte MD-Bereiche ist. Bei verschiedenen Ausführungsformen hat der Abstand D3 einen Wert, der größer als der, gleich dem oder kleiner als der Wert des Abstands D1 ist. Bei verschiedenen Ausführungsformen hat der Abstand D3 einen Wert, der größer als der, gleich dem oder kleiner als der Wert des Abstands D2 ist.
  • Die Zeile Rx (in 1B nicht dargestellt), die zu der Zeile Ry benachbart ist, enthält eine aktive Schicht ASx, die durch eine zweite Instanz des Abstands D2 von der Grenze Rx/Ry getrennt ist, sodass die aktiven Schichten ASx und ASy durch eine Summe aus dem Abstand D2 und der zweiten Instanz des Abstands D2 getrennt sind, die gleich dem vorstehend erörterten Abstand S1 oder S3 ist, wodurch ein Wert der Summe aus dem Abstand D2 und der zweiten Instanz des Abstands D2 größer als die oder gleich der Mindestabstandsregel für benachbarte aktive Schichten ist.
  • Wie in 1B gezeigt ist, entspricht das IC-Layout-Diagramm 100A Ausführungsformen, bei denen Nanolagen, die über rückseitige Durchkontaktierungsstrukturen mit einer rückseitigen Stromverteilungsstruktur elektrisch verbunden sind, Konfigurationen haben können, die auf Strukturelementen basieren, die benachbart zu einer Zellengrenze angeordnet sind, z. B. auf Grund eines oder mehrerer der Abstände D1 bis D3, die einen Wert haben, der niedriger als die Mindestabstandsregel für benachbarte MD-Bereiche ist. Nichtbeschränkende Beispiele für diese Ausführungsformen werden nachstehend unter Bezugnahme auf die 2A bis 5 erörtert.
  • 2A zeigt einen Teil der Zeilen RA und RB, der aktive Schichten AS1 bis AS4 und Nanolagen NS1 bis NS4 enthält. 2B zeigt einen Querschnitt des in 2A gezeigten Teils entlang einer Linie A - A', und 2C zeigt einen Querschnitt des in 2A gezeigten Teils entlang einer Linie B - B'. Der Übersichtlichkeit halber zeigt 2A keine Instanzen von Gatebereichen/Gatestrukturen GR1/GS1 bis GR9/GS9, die z. B. zwischen der Linie A - A` und der Linie B - B' angeordnet sind.
  • Zusätzlich zu den aktiven Schichten AS1 bis AS4 und den Nanolagen NS1 bis NS4 zeigen die 2A bis 2C Folgendes: Metallbereiche MR1 bis MR11 und entsprechende Metallsegmente MS1 bis MS11, die entlang jeweiligen Metallleiterbahnen TR1 bis TR11 angeordnet sind und sich in der x-Richtung erstrecken; zwei Instanzen von ersten Durchkontaktierungsbereichen V1R und entsprechenden ersten Durchkontaktierungsstrukturen V1S (wobei zur Erläuterung nur eine gezeigt ist); zehn Instanzen von MD-Bereichen MDR und entsprechenden MD-Segmenten MDS (wobei zur Erläuterung nur eine gezeigt ist); rückseitige Durchkontaktierungsbereiche VR1 bis VR4 und entsprechende rückseitige Durchkontaktierungsstrukturen VS1 bis VS4 (wobei zur Erläuterung nur eine Teilmenge gezeigt ist); und eine rückseitige Stromverteilungsstruktur BSPD mit Teilen BSPDA und BSPDB.
  • Ein Metallbereich, z. B. einer der Metallbereiche MR1 bis MR11, ist ein leitfähiger Bereich in einem IC-Layout-Diagramm, der in einem Herstellungsprozess als ein Teil zum Definieren eines Segments (z. B. eines der Metallsegmente MS1 bis MS11) verwendet wird, das auch als ein leitfähiges Segment oder eine leitfähige Leitung einer Metallschicht des Herstellungsprozesses bezeichnet wird. Ein Metallsegment, z. B. ein erstes Metallsegment, ist ein Teil einer entsprechenden Metallschicht, z. B. einer ersten Metallschicht, die Kupfer (Cu), Silber (Ag), Wolfram (W), Titan (Ti), Nickel (Ni), Zinn (Sn) und/oder Aluminium (Al) oder andere Metalle oder Materialien aufweist, die zum Herstellen einer niederohmigen elektrischen Verbindung zwischen Elementen einer IC-Struktur geeignet sind, z. B. mit einem Widerstandswert, der niedriger als ein vorgegebener Schwellenwert ist, der einem oder mehreren Toleranzwerten eines Widerstands-basierten Effekts auf die Schaltungsleistung entspricht. Bei einigen Ausführungsformen definieren die Metallbereiche MR1 bis MR11 zumindest teilweise die Metallsegmente MS1 bis MS11 als Segmente einer ersten Metallschicht eines Herstellungsprozesses.
  • Die rückseitige Stromverteilungsstruktur BSPD, die bei einigen Ausführungsformen auch als ein Stromverteilungsnetz BSPD bezeichnet wird, weist eine Mehrzahl von leitfähigen Segmenten auf, die von einer Mehrzahl von Isolierschichten abgestützt werden und durch diese elektrisch getrennt werden und entsprechend Stromversorgungs-Anforderungen, z. B. einer oder mehrerer IC-Vorrichtungen, die der IC-Struktur 100B entsprechen, angeordnet sind. Bei verschiedenen Ausführungsformen weist die Stromverteilungsstruktur BSPD Folgendes auf: eine Silizium-Durchkontaktierung (TSV); eine Dielektrikum-Durchkontaktierung (TDV); eine Betriebsspannungsleitung, z. B. eine Super-Betriebsspannungsleitung und eine vergrabene Betriebsspannungsleitung; leitfähige Segmente, die in einer Gitter- oder Maschenstruktur angeordnet sind; oder eine andere Anordnung, die zum Verteilen von Strom für eine oder mehrere IC-Vorrichtungen geeignet ist; oder eine Kombination davon.
  • Der Teil BSPDA der rückseitigen Stromverteilungsstruktur BSPD ist gegen den Teil BSPDB der rückseitigen Stromverteilungsstruktur BSPD elektrisch isoliert. Bei verschiedenen Ausführungsformen ist einer der Teile BSPDA und BSPDB so konfiguriert, dass er eine erste einer Versorgungsspannung oder einer Referenzspannung führt, und der jeweils andere Teil BSPDA oder BSPDB ist so konfiguriert, dass er eine zweite der Versorgungsspannung oder der Referenzspannung führt. Bei verschiedenen Ausführungsformen umfassen der Teil BSPDA und/oder der Teil BSPDB eine Betriebsspannungsleitung.
  • Wie in 2A gezeigt ist, überdecken die aktiven Schichten AS1 bis AS4 jeweilige mehrere Instanzen der rückseitigen Durchkontaktierungsbereiche VR1 bis VR4 in dem IC-Layout-Diagramm 100A, und sie entsprechen dadurch Nanolagen NS1 bis NS4 über jeweiligen mehreren Instanzen der Durchkontaktierungsstrukturen VS1 bis VS4 in der IC-Struktur 100B, wie in 2B gezeigt ist. Bei der Ausführungsform, die in 2B gezeigt ist, kontaktiert jede der Nanolagen NS1 bis NS4 direkt die jeweilige Durchkontaktierungsstruktur VS1 bis VS4, wodurch die Durchkontaktierungsstrukturen VS2 und VS3 so konfiguriert sind, dass sie die Nanolagen NS2 und NS3 elektrisch mit dem Teil BSPDA verbinden, und die Durchkontaktierungsstrukturen VS1 und VS4 so konfiguriert sind, dass sie die Nanolagen NS1 und NS4 elektrisch mit dem Teil BSPDB verbinden. Bei einigen Ausführungsformen ist die IC-Struktur 100B anders konfiguriert, z. B. weist sie eine oder mehrere leitfähige Schichten zwischen einigen oder allen Nanolagen NS1 bis NS4 und jeweiligen Durchkontaktierungsstrukturen VS1 bis VS4 auf, um jede der Nanolagen NS1 bis NS4 mit dem entsprechenden Teil BSPDA oder BSPDB elektrisch zu verbinden.
  • Wie in 2A gezeigt ist, haben die aktiven Schichten/Nanolagen AS1/NS1 bis AS4/NS4 jeweilige Breiten WA1 bis WA4 in der y-Richtung, und die rückseitigen Durchkontaktierungsbereiche/Durchkontaktierungsstrukturen VR1/VS1 bis VR4/VS4 haben jeweilige Breiten WV1 bis WV4 in der y-Richtung. Eine oder beide der Breiten WA3 und WA4 haben einen Wert, der größer als der Wert einer oder beider der Breiten WA1 und WA2 ist, und eine oder beide der Breiten WV3 und WV4 haben einen Wert, der größer als der Wert einer oder beider der Breiten WV1 und WV2 ist. Bei einigen Ausführungsformen entsprechen die eine oder beide der Breiten WA3 und WA4, die den Wert haben, der größer als der Wert der einen oder beider der Breiten WA1 und WA2 ist, der einen oder beiden der Breiten WV3 und WV4, die den Wert haben, der größer als der Wert der einen oder beider der Breiten WV1 und WV2 ist. Bei einigen Ausführungsformen hat jede der Breiten WA3 und WA4 einen Wert, der größer als der Wert jeder der Breiten WA1 und WA2 ist, und jede der Breiten WV3 und WV4 hat einen Wert, der größer als der Wert jeder der Breiten WV1 und WV2 ist. Bei einigen Ausführungsformen entsprechen die Breiten WA3 und WA4, die Werte haben, der größer als die Werte der Breiten WA1 und WA2 sind, der Zeile RB, die zeitkritische Transistoren einer oder mehrerer IC-Vorrichtungen enthält.
  • Bei der Ausführungsform, die in den 2A und 2B gezeigt ist, entsprechen die Breiten WV1 bis WV4 Positionen, an denen die Durchkontaktierungsstrukturen VS1 bis VS4 die Nanolagen NS1 bis NS4 kontaktieren. Bei der Ausführungsform entsprechen die Breiten WV1 bis WV4 anderen Positionen als denen, an denen die Durchkontaktierungsstrukturen VS1 bis VS4 die Nanolagen NS1 bis NS4 kontaktieren, z. B. Positionen, an denen die Durchkontaktierungsstrukturen VS1 bis VS4 eine oder mehrere leitfähigen Schichten kontaktieren, die zwischen den Durchkontaktierungsstrukturen VS1 bis VS4 und den Nanolagen NS1 bis NS4 angeordnet sind.
  • Bei der Ausführungsform, die in den 2A und 2B gezeigt ist, haben die Breiten WA1 bis WA4 Werte, die größer als Werte der jeweiligen Breiten WV1 bis WV4 sind. Bei einigen Ausführungsformen haben eine oder mehrere der Breiten WV1 bis WV4 einen Wert, der größer als der Wert einer oder mehrerer jeweiliger Breiten WA1 bis WA4 ist.
  • Bei einigen Ausführungsformen haben die Breiten WV1 bis WV4 Werte, die proportional zu Werten der jeweiligen Breiten WA1 bis WA4 sind. Bei einigen Ausführungsformen hat eine gegebene Breite WV1 bis WV4 einen Wert, der 80 % bis 110 % eines Werts der jeweiligen Breite WA1 bis WA4 beträgt. Bei einigen Ausführungsformen hat eine gegebene Breite WV1 bis WV4 einen Wert, der 90 % bis 95 % eines Werts der jeweiligen Breite WA1 bis WA4 beträgt.
  • Bei der Ausführungsform, die in den 2A und 2B gezeigt ist, haben die Breiten WA1 und WA2 den gleichen Wert, die Breiten WV1 und WV2 haben den gleichen Wert, die Breiten WA3 und WA4 haben den gleichen Wert, und die Breiten WV3 und WV4 haben den gleichen Wert. Bei verschiedenen Ausführungsformen hat die Breite WA1 einen Wert, der von dem Wert der Breite WA2 verschieden ist, die Breite WV1 hat einen Wert, der von dem Wert der Breite WV2 verschieden ist, die Breite W A3 hat einen Wert, der von dem Wert der Breite WA4 verschieden ist, und/oder die Breite WV3 einen Wert, der von dem Wert der Breite WV4 verschieden ist.
  • Bei der Ausführungsform, die in 2A gezeigt ist, hat jede der Breiten WA1 bis WA4 einen konstanten Wert für Positionen entlang der x-Richtung, sodass jede der aktiven Schichten/Nanolagen AS1/NS1 bis AS4/NS4 eine rechteckige Form hat. Bei einigen Ausführungsformen haben eine oder mehrere der Breiten WA1 bis WA4 mehrere Werte für Positionen entlang der x-Richtung, sodass die entsprechende eine oder mehreren der aktiven Schichten/Nanolagen AS1/NS1 bis AS4/NS4 eine andere Form als eine rechteckige Form haben, z. B. eine Reihe von Rechtecken, wie etwa die, die später unter Bezugnahme auf die 4A bis 5 erörtert wird.
  • Bei der Ausführungsform, die in 2A gezeigt ist, hat jede Instanz jeder der Breiten WV1 bis WV4 den gleichen Wert für Positionen entlang der x-Richtung. Bei einigen Ausführungsformen haben eine oder mehrere der Breiten WV1 bis WV4 mehrere Werte für Positionen entlang der x-Richtung. Bei einigen Ausführungsformen haben eine oder mehrere der Breiten WV1 bis WV4 mehrere Werte für Positionen entlang der x-Richtung, die mehreren Werten der Breiten WA1 bis WA4 für Positionen entlang der x-Richtung entsprechen.
  • Bei der Ausführungsform, die in 2A gezeigt ist, entsprechen Metallleiterbahnen TR1 bis TR11 des IC-Layout-Diagramms 100A einer ersten Metallschicht, und sie haben einen Leiterbahnabstand TP, der bei einigen Ausführungsformen auch als ein erster Metallleiterbahnabstand bezeichnet wird. Jede der Zeilen RA und RB hat eine Zellenhöhe CH, die gleich dem fünffachen des Leiterbahnabstands TP ist; die Zeile RA hat eine Grenze RAB1, die zu der Metallleiterbahn TR1 ausgerichtet ist, und eine Grenze RAB2, die zu der Metallleiterbahn TR6 ausgerichtet ist; und die Zeile RB hat eine Grenze RBB1, die zu der Metallleiterbahn TR6 ausgerichtet ist, und eine Grenze RBB2, die zu der Metallleiterbahn TR1 ausgerichtet ist. Eine Grenze RAB2/RBB1 zwischen den Zeilen RA und RB ist dadurch zu der Metallleiterbahn TR6 ausgerichtet.
  • Die Metallbereiche MR1 bis MR11 sind zu jeweiligen Metallleiterbahnen TR1 bis TR11 ausgerichtet, wodurch der Metallbereich MR6 jede der Zeilen RA und RB überdeckt. Bei der Ausführungsform, die in 2A gezeigt ist, überdecken in dem IC-Layout-Diagramm 100A die Metallbereiche MR6 und MR11 jeweilige aktive Schichten AS3 und AS4, sodass sich in der entsprechenden IC-Struktur 100B die Metallsegmente MS6 und MS11 über jeweiligen Nanolagen NS3 und NS4 in der z-Richtung befinden, wie in den 2A bis 2C gezeigt ist. Bei einigen Ausführungsformen grenzt der Metallbereich MR6 an die aktive Schicht AS3 an und/oder der Metallbereich MR11 grenzt an die aktive Schicht AS4 an, sodass das eine oder beide der Metallsegmente MS6 und MS11 einen Rand haben, der zu einem Rand der jeweiligen einen oder beiden Nanolagen NS3 und NS4 ausgerichtet ist. Bei einigen Ausführungsformen überdeckt der Metallbereich MR6 nicht die aktive Schicht AS3 oder grenzt nicht an diese an, und/oder der Metallbereich MR11 überdeckt nicht die aktive Schicht AS4 oder grenzt nicht an diese an, sodass das eine oder beide der Metallsegmente MS6 und MS11 sich nicht über der jeweiligen einen oder beiden der Nanolagen NS3 und NS4 befinden oder nicht zu diesen ausgerichtet sind.
  • Bei der Ausführungsform, die in den 2A bis 2C gezeigt ist, überdeckt jeder der drei Metallbereiche MR6 bis MR8 die aktive Schicht AS3, sodass jedes der drei entsprechenden Metallsegmente MS6 bis MS8 die Nanolage NS3 überdeckt, und jeder der drei Metallbereiche MR9 bis MR11 überdeckt die aktive Schicht AS4, sodass jedes der drei entsprechenden Metallsegmente MS9 bis MS11 die Nanolage NS4 überdeckt. Bei einigen Ausführungsformen überdecken weniger als drei Metallbereiche eine oder beide der aktiven Schichten AS3 und AS4, sodass weniger als drei entsprechende Metallsegmente die entsprechende eine oder beiden der Nanolagen NS3 und NS4 überdecken.
  • Bei der Ausführungsform, die in den 2A bis 2C gezeigt ist, haben die Breiten WA3, WA4, WV3 und WV4 jeweils einen Wert, der größer als das 1,5-fache des Leiterbahnabstands TP ist, sodass eine Summe der Werte der Breiten WA3 und WA4 größer als das Dreifache des Leiterbahnabstands TP ist und eine Summe der Werte der Breiten WV3 und WV4 größer als das Dreifache des Leiterbahnabstands TP ist. Bei einigen Ausführungsformen sind ein oder mehrere der Werte der Breiten WA3, WA4, WV3 und WV4 kleiner als das oder gleich dem 1,5-fachen des Leiterbahnabstands TP. Bei einigen Ausführungsformen ist eine Summe der Werte der Breiten WA3 und WA4 kleiner als das oder gleich dem 3-fachen des Leiterbahnabstands TP, und/oder eine Summe der Werte der Breiten WV3 und WV4 ist kleiner als das oder gleich dem 3-fachen des Leiterbahnabstands TP.
  • Bei der Ausführungsform, die in den 2A bis 2C gezeigt ist, erstrecken sich mehrere Instanzen der MD-Bereiche MDR in der y-Richtung und überdecken jede der aktiven Schichten AS1 bis AS4, sodass sich entsprechende Instanzen der MD-Segmente MDS über jeder der Nanolagen NS1 bis NS4 befinden. Jede Instanz des MD-Bereichs MDR, die in 2B gezeigt ist, überdeckt nur eine der aktiven Schichten AS1 bis AS4 und eine entsprechende der rückseitigen Durchkontaktierungsbereiche VR1 bis VR4, sodass sich jede entsprechende Instanz des MD-Segments MDS über nur einer der Nanolagen NS1 bis NS4 und einer entsprechenden der Durchkontaktierungsstrukturen VS1 bis VS4 befindet. Eine erste Instanz des MD-Bereichs MDR, die in 2C gezeigt ist, überdeckt die aktiven Schichten AS1 und AS2, sodass sich die entsprechende Instanz des MD-Segments MDS über den Nanolagen NS1 und NS2 befindet, und eine zweite Instanz des MD-Bereichs MDR, die in 2C gezeigt ist, überdeckt die aktiven Schichten AS3 und AS4, sodass sich die entsprechende Instanz des MD-Segments MDS über den Nanolagen NS3 und NS4 befindet.
  • Bei der Ausführungsform, die in den 2A bis 2C gezeigt ist, haben Instanzen der MD-Bereiche MDR Ränder (nicht bezeichnet), die durch einen Abstand, z. B. den Abstand D1, der vorstehend unter Bezugnahme auf 1B erörtert worden ist, von einer gegebenen der Grenzen RAB1, RAB2/RBB1 und RBB2 getrennt sind. Bei einigen Ausführungsformen weist das IC-Layout-Diagramm 100A eine oder mehrere Instanzen der MD-Bereiche MDR auf, die ansonsten so konfiguriert sind, dass die Ränder jeder Instanz von MD-Bereichen MDR/MDS nicht entlang der X-Richtung ausgerichtet sind.
  • Wie in 2B gezeigt ist, erstreckt sich auf Grund des rückseitigen Durchkontaktierungsbereichs VR1, der die aktive Schicht AS1 überdeckt, die Durchkontaktierungsstruktur VS1 von der Nanolage NS1 bis zu dem Teil BSPDB auf der Rückseite 100BS, und die Durchkontaktierungsstruktur VS1 ist dadurch so konfiguriert, dass sie die Nanolage NS1 mit dem Teil BSPDB elektrisch verbindet, sodass eine erste der Versorgungsspannung oder der Referenzspannung, die auf dem Teil BSPDB geführt wird, an der Nanolage NS1 erhalten wird. Auf Grund des rückseitigen Durchkontaktierungsbereichs VR2, der die aktive Schicht AS2 überdeckt, erstreckt sich die Durchkontaktierungsstruktur VS2 von der Nanolage NS2 bis zu dem Teil BSPDA auf der Rückseite 100BS, und die Durchkontaktierungsstruktur VS2 ist dadurch so konfiguriert, dass sie die Nanolage NS2 mit dem Teil BSPDA elektrisch verbindet, sodass eine zweite der Versorgungsspannung oder der Referenzspannung, die auf dem Teil BSPDA geführt wird, an der Nanolage NS2 erhalten wird. Auf Grund des rückseitigen Durchkontaktierungsbereichs VR3, der die aktive Schicht AS3 überdeckt, erstreckt sich die Durchkontaktierungsstruktur VS3 von der Nanolage NS3 bis zu dem Teil BSPDA auf der Rückseite 100BS, und die Durchkontaktierungsstruktur VS3 ist dadurch so konfiguriert, dass sie die Nanolage NS3 mit dem Teil BSPDA elektrisch verbindet, sodass die zweite der Versorgungsspannung oder der Referenzspannung, die auf dem Teil BSPDA geführt wird, an der Nanolage NS3 erhalten wird. Auf Grund des rückseitigen Durchkontaktierungsbereichs VR4, der die aktive Schicht AS4 überdeckt, erstreckt sich die Durchkontaktierungsstruktur VS4 von der Nanolage NS4 bis zu dem Teil BSPDB auf der Rückseite 100BS, und die Durchkontaktierungsstruktur VS4 ist dadurch so konfiguriert, dass sie die Nanolage NS4 mit dem Teil BSPDB elektrisch verbindet, sodass die erste der Versorgungsspannung oder der Referenzspannung, die auf dem Teil BSPDB geführt wird, an der Nanolage NS4 erhalten wird.
  • Bei einigen Ausführungsformen sind die Instanzen der MD-Segmente MDS, die sich über den Durchkontaktierungsstrukturen VS1 bis VS4 befinden, in S/D-Strukturen eines oder mehrerer Transistoren enthalten. Da jede der Nanolagen NS1 bis NS4 so konfiguriert ist, dass sie die Versorgungsspannung oder die Referenzspannung empfängt, weist die IC-Struktur 100B keine Instanzen der ersten Durchkontaktierungsstruktur VS1 auf, die so konfiguriert ist, dass sie die entsprechenden Instanzen des MD-Segments MDS mit einem oder mehreren der Metallsegmente MS1 bis MS11 elektrisch verbindet.
  • Darüber hinaus steigt die Schaltgeschwindigkeit der entsprechenden Transistoren mit steigenden Werten der Breiten WA1 bis WA4, und der Widerstand und der Stromverbrauch der Durchkontaktierungsstrukturen VS1 bis VS4 sinken mit steigenden Werten der Breiten WV1 bis WV4. Dadurch kann das IC-Layout-Diagramm 100A, das aktive Schichten AS1 bis AS4 mit unterschiedlichen Breiten WA1 bis WA4 und rückseitige Durchkontaktierungsbereiche VR1 bis VR4 mit unterschiedlichen Breiten WV1 bis WV4 aufweist, bewirken, dass die IC-Struktur 100B Nanolagen NS1 bis NS4 mit unterschiedlichen Breiten WA1 bis WA4 und Durchkontaktierungsstrukturen VS1 bis VS4 mit unterschiedlichen Breiten WV1 bis WV4 aufweist. Dadurch wird die Fähigkeit, die Größe und Stromversorgung von Transistoren flexibel zu konfigurieren, um verschiedene Zeitanforderungen und Anschlusswerte in Angriff zu nehmen, im Vergleich zu Ansätzen verbessert, bei denen Breiten von Nanolagen und von Durchkontaktierungsstrukturen nicht in ähnlicher Weise geändert werden.
  • Wie in 2C gezeigt ist, ist die Instanz des MD-Segments MDS, das sich über jeder der Nanolagen NS1 und NS2 befindet, so konfiguriert, dass sie die Nanolagen NS1 und NS2 miteinander elektrisch verbindet, und eine Instanz der ersten Durchkontaktierungsstruktur V1S ist so konfiguriert, dass sie jede der Nanolagen NS1 und NS2 mit dem Metallsegment MS4 elektrisch verbindet. Die Instanz des MD-Segments MDS, das sich über jeder der Nanolagen NS3 und NS4 befindet, ist so konfiguriert, dass sie die Nanolagen NS3 und NS4 miteinander elektrisch verbindet, und eine Instanz der ersten Durchkontaktierungsstruktur V1S ist so konfiguriert, dass sie jede der Nanolagen NS3 und NS4 mit dem Metallsegment MS10 elektrisch verbindet. Bei einigen Ausführungsformen sind die entsprechenden Instanzen der MD-Segmente MDS in S/D-Strukturen eines oder mehrerer Transistoren enthalten.
  • Bei der Ausführungsform, die in den 2A bis 2C gezeigt ist, sind rückseitige Durchkontaktierungsbereiche/-strukturen VR1/VS1 bis VR4/VS4 in der y-Richtung, z. B. entlang der Linie A - A`, ausgerichtet, und die Instanzen der MD-Bereiche/-Segmente MDR/MDS, die so konfiguriert sind, dass sie die Nanolagen NS1 und NS2 miteinander elektrisch verbinden und die Nanolagen NS3 und NS4 miteinander elektrisch verbinden, sind in der y-Richtung, z. B. entlang der Linie B - B`, ausgerichtet. Bei einigen Ausführungsformen sind die rückseitigen Durchkontaktierungsbereiche/-strukturen VR1/VS1 und VR2/VS2 in der y-Richtung ausgerichtet, wobei die Instanzen der MD-Bereiche/-Segmente MDR/MDS so konfiguriert sind, dass sie die Nanolagen NS3 und NS4 miteinander elektrisch verbinden, und die rückseitigen Durchkontaktierungsbereiche/-strukturen VR3/VS3 und VR4/VS4 sind in der y-Richtung ausgerichtet, wobei die Instanzen der MD-Bereiche/-Segmente MDR/MDS so konfiguriert sind, dass sie die Nanolagen NS1 und NS2 miteinander elektrisch verbinden.
  • Bei den Ausführungsformen, die in den 3A und 3B gezeigt sind, weisen das IC-Layout-Diagramm 100A und die IC-Struktur 100B die Zeilen RA und RB und die Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 (nicht bezeichnet) auf, die vorstehend unter Bezugnahme auf die 1A bis 2C erörtert worden sind. Weitere Elemente des IC-Layout-Diagramms 100A und der IC-Struktur 100B, die vorstehend erörtert worden sind, z. B. die Abstände S1 bis S3, sind der Übersichtlichkeit halber in den 3A und 3B nicht dargestellt.
  • In jeder der Ausführungsformen, die in den 3A und 3B gezeigt sind, haben Breiten WA1 bis WA4 (nicht bezeichnet) und Breiten WV1 bis WV4 (nicht bezeichnet), die vorstehend unter Bezugnahme auf die 1A bis 2C erörtert worden sind, Werte, die für Positionen entlang der x-Richtung konstant sind, die Breiten WA1 und WA2 haben den gleichen Wert, die Breiten WA3 und WA4 haben den gleichen Wert, die Breiten WV1 und WV2 haben den gleichen Wert, und die Breiten WV3 und WV4 haben den gleichen Wert.
  • Bei der in 3A gezeigten Ausführungsform sind insgesamt zwei Instanzen der Zeile RA zwischen benachbarten Instanzen der Zeile RB angeordnet, sodass eine Anzahl von Instanzen der Zeile RA zu einer Anzahl von Instanzen der Zeile RB ein Verhältnis von 2 : 1 hat. Bei der in 3B gezeigten Ausführungsform sind insgesamt drei Instanzen der Zeile RA zwischen benachbarten Instanzen der Zeile RB angeordnet, sodass die Anzahl von Instanzen der Zeile RA zu der Anzahl von Instanzen der Zeile RB ein Verhältnis von 3 : 1 hat. Bei verschiedenen Ausführungsformen weisen das IC-Layout-Diagramm 100A und die IC-Struktur 100B Zeilen RA und RB auf, die ähnlich konfiguriert sind, sodass die Anzahl von Instanzen der Zeile RA zu der Anzahl von Instanzen der Zeile RB ein Verhältnis von 1 : 1 oder größer als 3 : 1 hat.
  • Bei den Ausführungsformen, die in den 4A bis 4F gezeigt sind, weisen das IC-Layout-Diagramm 100A und die IC-Struktur 100B Zeilen RA bis RC auf, die die aktiven Schichten/Nanolagen AS1/NS1 bis AS6/NS6, die Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 und die Abstände S1 bis S3 enthalten, die vorstehend unter Bezugnahme auf die 1A bis 2C erörtert worden sind. Die 4A bis 4F enthalten außerdem jeweils eine Unstetigkeit J, die später erörtert wird. Der Übersichtlichkeit halber sind weitere Elemente des IC-Layout-Diagramms 100A und der IC-Struktur 100B, die vorstehend erörtert worden sind, in den 4A bis 4F nicht dargestellt (z. B. die rückseitigen Durchkontaktierungsbereiche/- strukturen VR1/VS1 bis VR4/VS4 und die Breiten WV1 bis WV4) oder nicht bezeichnet (z. B. die Breiten WA1 bis WA4).
  • Bei jeder der Ausführungsformen, die in den 4A bis 4F gezeigt sind, haben zwei oder mehr der aktiven Schichten/Nanolagen AS1/NS1 bis AS6/NS6 Schichtbreiten (nicht bezeichnet), z. B. die Breiten WA1 bis WA4, die eine Mehrzahl von Schichtbreitenwerten für die Positionen entlang der x-Richtung haben. Jeder Schichtbreitenwert ist von einem ersten der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 bis zu einem zweiten der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 gleichbleibend. Bei den Ausführungsformen, die in den 4A bis 4F gezeigt sind, ist insgesamt eine der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 zwischen dem ersten und dem zweiten der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 angeordnet, sodass ein gegebener Schichtbreitenwert einem einzigen Transistor entspricht, der zwischen dem ersten und dem zweiten der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 angeordnet ist. Bei verschiedenen Ausführungsformen sind insgesamt zwei oder mehr der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 zwischen dem ersten und dem zweiten der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 angeordnet, sodass ein gegebener Schichtbreitenwert zwei oder mehr Transistoren entspricht, die zwischen dem ersten und dem zweiten der Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 angeordnet sind.
  • Bei einigen Ausführungsformen entspricht die Mehrzahl von Schichtbreitenwerten einer Mehrzahl von Durchkontaktierungsbreitenwerten, z. B. den Werten einer der Breiten WV1 bis WV4, einer Mehrzahl von rückseitigen Durchkontaktierungsbereichen/-strukturen (nicht dargestellt), z. B. der rückseitigen Durchkontaktierungsbereiche/-strukturen VR1/VS1 bis VR4/VS4, sodass jeder Durchkontaktierungsbereich/-struktur, der/die einem gegebenen Schichtbreitenwert entspricht, den gleichen Durchkontaktierungsbreitenwert hat. Bei einigen Ausführungsformen ist jeder gleiche Durchkontaktierungsbreitenwert der Mehrzahl von Durchkontaktierungsbreitenwerten proportional zu dem entsprechenden Schichtbreitenwert der Mehrzahl von Schichtbreitenwerten, wie vorstehend für die Breiten WV1 bis WV4 und die Breiten WA1 bis WA4 dargelegt worden ist.
  • An den Gatebereichen/-strukturen GR1/GS1 bis GR9/GS9, die Übergängen zwischen zwei unterschiedlichen Schichtbreitenwerten entsprechen, weist eine entsprechende der aktiven Schichten/Nanolagen AS1/NS1 bis AS6/NS6 eine oder zwei Unstetigkeiten J (eine typische Instanz, die in den 4A bis 4F bezeichnet ist) in der y-Richtung entlang einer oder beider Grenzen (nicht bezeichnet) auf, die entlang der y-Richtung verlaufen. Bei einigen Ausführungsformen wird die Unstetigkeit J auch als ein Sprung J bezeichnet. Bei einigen Ausführungsformen hat jede Instanz der Unstetigkeit J einen Wert, der gleich einem oder kleiner als ein entsprechender maximaler Unstetigkeitswert der aktiven Schicht/Nanolage ist, z. B. eine Regel für die maximale Unstetigkeit eine Schichtkontur bei dem Prozess, der zum Herstellen der IC-Struktur 100B auf Grund des IC-Layout-Diagramms 100A verwendet wird.
  • Bei jeder der in den 4A bis 4F gezeigten Ausführungsformen weisen das IC-Layout-Diagramm 100A und die IC-Struktur 100B, die die aktiven Schichten/Nanolagen AS1/NS1 bis AS6/NS6 mit zwei oder mehr Mehrzahlen von Schichtbreiten aufweisen, außerdem Gesamtheiten der aktiven Schichten/Nanolagen AS1/NS1 bis AS6/NS6 auf, die durch die Abstände S1 bis S3 getrennt sind, wie vorstehend unter Bezugnahme auf die 1A und 1B dargelegt worden ist.
  • Bei der in 4A gezeigten Ausführungsform enthält die Zeile RB jede der aktiven Schichten/Nanolagen AS3/NS3 und AS4/NS4, die eine Mehrzahl von Schichtbreitenwerten für Positionen entlang der x-Richtung haben. An jeder Position entlang der x-Richtung ist der Schichtbreitenwert der aktiven Schicht/Nanolage AS3/NS3 gleich dem Schichtbreitenwert der aktiven Schicht/Nanolage AS4/NS4.
  • Bei der in 4B gezeigten Ausführungsform enthält die Zeile RA jede der aktiven Schichten/Nanolagen AS1/NS1 und AS2/NS2, und die Zeile RC enthält aktive Schichten/Nanolagen AS5/NS5 und AS6/NS6, die eine Mehrzahl von Schichtbreitenwerten für Positionen entlang der x-Richtung haben. An jeder Position entlang der x-Richtung ist der Schichtbreitenwert der aktiven Schicht/Nanolage AS1/NS1 gleich dem Schichtbreitenwert der aktiven Schicht/Nanolage AS2/NS2, und der Schichtbreitenwert der aktiven Schicht/Nanolage AS5/NS5 ist gleich dem Schichtbreitenwert der aktiven Schicht/Nanolage AS6/NS6.
  • Bei der in 4C gezeigten Ausführungsform enthält die Zeile RB jede der aktiven Schichten/Nanolagen AS3/NS3 und AS4/NS4, die eine Mehrzahl von Schichtbreitenwerten für Positionen entlang der x-Richtung haben. An einer, einigen oder allen Positionen entlang der x-Richtung, z. B. an einer Position X1, ist der Wert der Schichtbreite WA3 der aktiven Schicht/Nanolage AS3/NS3 von dem Wert der Schichtbreite WA4 der aktiven Schicht/Nanolage AS4/NS4 verschieden.
  • Bei der in 4D gezeigten Ausführungsform enthält die Zeile RA jede der aktiven Schichten/Nanolagen AS1/NS1 und AS2/NS2, und die Zeile RC enthält aktive Schichten/Nanolagen AS5/NS5 und AS6/NS6, die eine Mehrzahl von Schichtbreitenwerten für Positionen entlang der x-Richtung haben. An einer, einigen oder allen Positionen entlang der x-Richtung, z. B. an der Position X1, ist der Wert der Schichtbreite WA1 der aktiven Schicht/Nanolage AS1/NS1 von dem Wert der Schichtbreite WA2 der aktiven Schicht/Nanolage AS2/NS2 verschieden, und der Wert der Schichtbreite WA5 der aktiven Schicht/Nanolage AS5/NS5 ist von dem Wert der Schichtbreite WA6 der aktiven Schicht/Nanolage AS6/NS6, z. B. an einer Position X2, verschieden.
  • Bei der in 4E gezeigten Ausführungsform enthalten die Zeilen RA bis RC jede der aktiven Schichten/Nanolagen AS1/NS1 bis AS6/NS6, die eine Mehrzahl von Schichtbreitenwerten für Positionen entlang der x-Richtung haben. An jeder Position entlang der x-Richtung ist der Schichtbreitenwert der aktiven Schicht/Nanolage AS1/NS1 gleich dem Schichtbreitenwert der aktiven Schicht/Nanolage AS2/NS2, der Schichtbreitenwert der aktiven Schicht/Nanolage AS3/NS3 ist gleich dem Schichtbreitenwert der aktiven Schicht/Nanolage AS4/NS4, und der Schichtbreitenwert der aktiven Schicht/Nanolage AS5/NS5 ist gleich dem Schichtbreitenwert der aktiven Schicht/Nanolage AS6/NS6.
  • Bei der in 4F gezeigten Ausführungsform enthalten die Zeilen RA bis RC jede der aktiven Schichten/Nanolagen AS1/NS1 bis AS6/NS6, die eine Mehrzahl von Schichtbreitenwerten für Positionen entlang der x-Richtung haben. An einer, einigen oder allen Positionen entlang der x-Richtung ist der Wert der Schichtbreite WA1 der aktiven Schicht/Nanolage AS1/NS1 von dem Wert der Schichtbreite WA2 der aktiven Schicht/Nanolage AS2/NS2, z. B. an der Position X1, verschieden, der Wert der Schichtbreite WA3 der aktiven Schicht/Nanolage AS3/NS3 ist von dem Wert der Schichtbreite WA4 der aktiven Schicht/Nanolage AS4/NS4, z. B. an der Position X1, verschieden, und der Wert der Schichtbreite WA5 der aktiven Schicht/Nanolage AS5/NS5 ist von dem Wert der Schichtbreite WA6 der aktiven Schicht/Nanolage AS6/NS6, z. B. an der Position X2, verschieden.
  • Bei der in 5 gezeigten Ausführungsform weisen das IC-Layout-Diagramm 100A und die IC-Struktur 100B die Zeilen RA bis RC, die aktive Schichten/Nanolagen AS1/NS1 bis AS6/NS6 enthalten, und die Gatebereiche/-strukturen GR1/GS1 bis GR9/GS9 auf, die vorstehend unter Bezugnahme auf die 1A bis 2C erörtert worden sind. Bei verschiedenen Ausführungsformen, die der in 5 gezeigten Ausführungsform entsprechen, enthalten die Zeilen RA bis RC aktive Schichten/Nanolagen AS1/NS1 bis AS6/NS6, die gemäß einer der Ausführungsformen konfiguriert sind, die in den 4A bis 4F gezeigt sind. Bei der in 5 gezeigten Ausführungsform weisen das IC-Layout-Diagramm 100A und die IC-Struktur 100B außerdem mehrzeilige Zellen MC1 und MC2 auf. Der Übersichtlichkeit halber sind weitere Elemente des IC-Layout-Diagramms 100A und der IC-Struktur 100B, die vorstehend erörtert worden sind, in 5 nicht dargestellt.
  • Jede der mehrzeiligen Zellen MC1 und MC2 erstreckt sich über eine einzelne Zeile in der y-Richtung hinaus. Die mehrzeilige Zelle MC1 erstreckt sich quer über einen Teil der Zeile RA, die gesamte Zeile RB und einen Teil der Zeile RC von dem Gatebereich GR3 bis zu dem Gatebereich GR5, und die mehrzeilige Zelle MC2 erstreckt sich quer über die gesamte Zeile RB und die gesamte Zeile RC von dem Gatebereich GR7 bis zu dem Gatebereich GR9.
  • In der mehrzeiligen Zelle MC1 verschmilzt die aktive Schicht AS2 der Zeile RA mit der benachbarten aktiven Schicht AS3 der Zeile RB, sodass die Nanolagen NS2 und NS3 von der Gatestruktur GS3 bis zu der Gatestruktur GS5 zusammenhängend sind, und die aktive Schicht AS4 der Zeile RB verschmilzt mit der benachbarten aktiven Schicht AS5 der Zeile RC, sodass die Nanolagen NS4 und NS5 von der Gatestruktur GS3 bis zu der Gatestruktur GS5 zusammenhängend sind. In der mehrzeiligen Zelle MC2 verschmilzt die aktive Schicht AS4 der Zeile RB mit der benachbarten aktiven Schicht AS5 der Zeile RC, sodass die Nanolagen NS4 und NS5 von der Gatestruktur GS7 bis zu der Gatestruktur GS9 zusammenhängend sind.
  • Die in 5 gezeigten mehrzeiligen Zellen MC1 und MC2 sind nicht-beschränkende Beispiele für mehrzeilige Zellen, die der Erläuterung dienen. Bei verschiedenen Ausführungsformen weist das IC-Layout-Diagramm 100A eine oder mehrere mehrzeilige Zellen auf, die eine oder mehrere andere Konfigurationen als die haben, die in 5 gezeigt sind, z. B. eine mehrzeilige Zelle, in der benachbarte aktive Schichten nicht verschmelzen, sodass entsprechende Nanolagen zusammenhängend sind.
  • Bei jeder der Ausführungsformen, die in den 3A bis 5 gezeigt sind und vorstehend erörtert worden sind, weisen das IC-Layout-Diagramm 100A und die IC-Struktur 100B aktive Schichten/Nanolagen und rückseitige Durchkontaktierungsbereiche/-strukturen mit sich ändernden Breiten auf, wie vorstehend dargelegt worden ist, sodass mit dem IC-Layout-Diagramm 100A und der IC-Struktur 100B die Vorzüge realisiert werden können, die vorstehend unter Bezugnahme auf die 1A bis 2C erörtert worden sind.
  • 6 ist ein Ablaufdiagramm eines Verfahrens 600 zum Erzeugen eines IC-Layout-Diagramms gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen umfasst das Erzeugen des IC-Layout-Diagramms ein Erzeugen eines IC-Layout-Diagramms, z. B. eines IC-Layout-Diagramms 100A, das einer IC-Struktur 100B entspricht, die auf Grund des erzeugten IC-Layout-Diagramms hergestellt wird, die jeweils vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden sind. Nicht-beschränkende Beispiele für IC-Vorrichtungen, die auf der IC-Struktur 100B basieren, sind Logikvorrichtungen, Flipflops, Multiplexer, Verarbeitungsvorrichtungen, Signalverarbeitungsvorrichtungen oder dergleichen.
  • Bei einigen Ausführungsformen wird das gesamte Verfahren 600 oder ein Teil davon von einem Prozessor eines Computers ausgeführt. Bei einigen Ausführungsformen wird das gesamte Verfahren 600 oder ein Teil davon von einem Prozessor 802 eines IC-Layout-Diagramm-Erzeugungssystems 800 ausgeführt, das später unter Bezugnahme auf 8 erörtert wird.
  • Einige oder alle Schritte des Verfahrens 600 können als Teil eines Designverfahrens ausgeführt werden, das in einem Designhaus durchgeführt wird, z. B. einem Designhaus 902, das später unter Bezugnahme auf 9 erörtert wird.
  • Bei einigen Ausführungsformen werden die Schritte des Verfahrens 600 in der in 6 dargestellten Reihenfolge ausgeführt. Bei einigen Ausführungsformen werden die Schritte des Verfahrens 600 gleichzeitig und/oder in einer anderen Reihenfolge als der in 6 dargestellten Reihenfolge ausgeführt. Bei einigen Ausführungsformen werden ein oder mehrere Schritte vor, zwischen, während und/oder nach dem Durchführen eines oder mehrerer Schritte des Verfahrens 600 ausgeführt.
  • In einem Schritt 610 werden eine erste und eine zweite Zeile von Zellen erhalten, wobei die erste Zeile von Zellen eine erste und eine zweite aktive Schicht enthält und die zweite Zeile von Zellen eine dritte und eine vierte aktive Schicht enthält. Jede der aktiven Schichten erstreckt sich entlang einer Zeilenrichtung und hat eine Breite in einer Breitenrichtung, die senkrecht zu der Zeilenrichtung ist und auch als eine Zellenhöhenrichtung bezeichnet wird, wobei jede Breite einen Breitenwert hat. Bei verschiedenen Ausführungsformen sind eine oder mehrere der Breitenwerte einer gegebenen Breite ein Breitenwert einer Mehrzahl von Breitenwerten der gegebenen Breite.
  • Mindestens einer der Breitenwerte einer aktiven Schicht in der ersten Zeile ist größer als mindestens einer der Breitenwerte einer aktiven Schicht in der zweiten Zeile. Bei einigen Ausführungsformen umfasst das Erhalten der ersten Zeile, die mindestens einen der Breitenwerte hat, der größer als mindestens einer der Breitenwerte der zweiten Zeile ist, ein Erhalten einer ersten Zeile von Zellen, die einer zeitkritischen Anwendung entspricht.
  • Bei verschiedenen Ausführungsformen umfasst das Erhalten der ersten und der zweiten Zeile von Zellen ein Erhalten von zwei oder mehr der Zeilen RA bis RD des IC-Layout-Diagramms 100A, das vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden ist.
  • In einem Schritt 620 werden die erste Zeile von Zellen und die zweite Zeile von Zellen aneinandergereiht. Bei einigen Ausführungsformen umfasst das Aneinanderreihen der ersten Zeile von Zellen und der zweiten Zeile von Zellen ein Aneinanderreihen der Zeile RA und der Zeile RB des IC-Layout-Diagramms 100A, das vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden ist.
  • Bei einigen Ausführungsformen umfasst das Aneinanderreihen der ersten Zeile von Zellen an die zweite Zeile von Zellen ein Ausrichten der ersten Zeile von Zellen und der zweiten Zeile von Zellen entlang einer ersten Metallleiterbahn, d. h., ein Ausrichten einer Grenze zwischen der ersten Zeile von Zellen und der zweiten Zeile von Zellen entlang der ersten Metallleiterbahn. Bei einigen Ausführungsformen umfasst das Aneinanderreihen der ersten Zeile von Zellen und der zweiten Zeile von Zellen ein Ausrichten der Zeilen RA und RB entlang der Metallleiterbahn TR6, wie vorstehend unter Bezugnahme auf 2A dargelegt worden ist.
  • Bei einigen Ausführungsformen umfasst das Ausrichten der ersten und der zweiten Zeile von Zellen jeweils ein Ausrichten eines ersten Metallbereichs entlang der ersten Metallleiterbahn. Bei einigen Ausführungsformen ist die erste Metallleiterbahn eine erste Metallleiterbahn einer Mehrzahl von ersten Metallleiterbahnen, die einen ersten Metallleiterbahnabstand haben, wobei die erste Zeile von Zellen und die zweite Zeile von Zellen jeweils eine Zellenhöhe in der Breitenrichtung haben, die gleich dem 5-fachen des ersten Metallleiterbahnabstands ist, wobei eine Summe von Werten der ersten und der zweiten Schichtbreite größer als das 3-fache des ersten Metallleiterbahnabstands ist. Bei einigen Ausführungsformen umfasst das Ausrichten des ersten Metallbereichs ein Ausrichten des Metallbereichs MR6 entlang der Metallleiterbahn TR6, wie vorstehend unter Bezugnahme auf die 2A bis 2C dargelegt worden ist.
  • Bei einigen Ausführungsformen ist eine mehrzeilige Zelle jeweils in der ersten und der zweiten Zeile von Zellen enthalten, und das Aneinanderreihen der ersten Zeile von Zellen und der zweiten Zeile von Zellen umfasst ein Verschmelzen der zweiten aktiven Schicht mit der dritten aktiven Schicht. Bei einigen Ausführungsformen umfasst das Verschmelzen der zweiten aktiven Schicht mit der dritten aktiven Schicht ein Verschmelzen einer ersten der aktiven Schichten AS1 bis AS6 mit einer zweiten der aktiven Schichten AS1 bis AS6, wie vorstehend unter Bezugnahme auf 5 dargelegt worden ist.
  • In einem Schritt 630 ist jede der ersten bis vierten aktiven Schicht mit einem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich überdeckt, wobei ein Breitenwert der ersten aktiven Schicht größer als ein Breitenwert der dritten aktiven Schicht ist und ein Breitenwert des ersten rückseitigen Durchkontaktierungsbereichs größer als ein Breitenwert des dritten rückseitigen Durchkontaktierungsbereichs ist. Bei verschiedenen Ausführungsformen umfasst das Überdecken jeder der ersten bis vierten aktiven Schicht mit dem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich ein Überdecken der aktiven Schichten AS1 bis AS4 mit den entsprechenden rückseitigen Durchkontaktierungsbereichen VR1 bis VR4 des IC-Layout-Diagramms 100A gemäß verschiedenen Ausführungsformen, die vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden sind.
  • Bei einigen Ausführungsformen umfasst das Überdecken jeder der ersten bis vierten aktiven Schicht mit dem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich ein Durchschneiden der ersten Zeile von Zellen und der zweiten Zeile von Zellen mit einer Mehrzahl von Gatebereichen, die sich in der Zellenhöhenrichtung erstrecken, wobei jeder Schichtbreitenwert einer Mehrzahl von Schichtbreitenwerten von einem ersten Gatebereich der Mehrzahl von Gatebereichen bis zu einem zweiten Gatebereich der Mehrzahl von Gatebereichen gleichbleibend ist. Bei einigen Ausführungsformen umfasst das Durchschneiden der ersten Zeile von Zellen und der zweiten Zeile von Zellen mit der Mehrzahl von Gatebereichen ein Durchschneiden der Zeilen RA und RB mit den Gatebereichen GR1 bis GR9, wie vorstehend unter Bezugnahme auf die 1A bis 5 dargelegt worden ist.
  • Bei einigen Ausführungsformen sind rückseitige Durchkontaktierungsbereiche jeweils in der ersten und der zweiten Zeile von Zellen enthalten, und das Aneinanderreihen der ersten Zeile von Zellen und der zweiten Zeile von Zellen in dem Schritt 620 umfasst ein Aneinanderreihen der ersten Zeile von Zellen, die erste überdeckte rückseitige Durchkontaktierungsbereiche enthält, und der zweiten Zeile von Zellen, die zweite überdeckte rückseitige Durchkontaktierungsbereiche enthält.
  • In einem Schritt 640 werden bei einigen Ausführungsformen eine dritte Zeile von Zellen und die zweite Zeile von Zellen aneinandergereiht, wobei die dritte Zeile von Zellen eine fünfte und eine sechste aktive Schicht enthält. Bei einigen Ausführungsformen umfasst das Aneinanderreihen der dritten Zeile von Zellen und der zweiten Zeile von Zellen ein Aneinanderreihen der Zeile RC und der Zeile RB des IC-Layout-Diagramms 100A, wie vorstehend unter Bezugnahme auf die 1A bis 2C und 4A bis 5 dargelegt worden ist. Bei einigen Ausführungsformen umfasst das Aneinanderreihen der dritten Zeile von Zellen und der zweiten Zeile von Zellen ein Aneinanderreihen einer zweiten oder Höhere-Zahl-Instanz der Zeile RA und der Zeile RB oder einer ersten oder Höhere-Zahl-Instanz der Zeile RA des IC-Layout-Diagramms 100A, wie vorstehend unter Bezugnahme auf die 3A und 3B dargelegt worden ist.
  • In einem Schritt 650 wird bei einigen Ausführungsformen das IC-Layout-Diagramm nach dem Erzeugen in einer Speichervorrichtung gespeichert. Das Erzeugen des IC-Layout-Diagramms erfolgt mit einem Prozessor, z. B. dem Prozessor 802 des IC-Layout-Diagramm-Erzeugungssystems 800, das später unter Bezugnahme auf 8 erörtert wird.
  • Bei verschiedenen Ausführungsformen umfasst das Speichern des IC-Layout-Diagramms in der Speichervorrichtung ein Speichern des IC-Layout-Diagramms in einem nichtflüchtigen maschinenlesbaren Speicher oder einer Zellenbibliothek, z. B. einer Datenbank, und/oder ein Speichern des IC-Layout-Diagramms über ein Netzwerk. Bei verschiedenen Ausführungsformen umfasst das Speichern des IC-Layout-Diagramms in der Speichervorrichtung ein Speichern des IC-Layout-Diagramms in einer Zellenbibliothek 807 und/oder über ein Netzwerk 814 des IC-Layout-Diagramm-Erzeugungssystems 800, das später unter Bezugnahme auf 8 erörtert wird.
  • Bei verschiedenen Ausführungsformen umfasst das Erzeugen und Speichern des IC-Layout-Diagramms ein Erzeugen und Speichern des IC-Layout-Diagramms 100A, wie vorstehend unter Bezugnahme auf die 1A bis 5 dargelegt worden ist.
  • In einem Schritt 660 wird bei einigen Ausführungsformen mindestens eine von einer oder mehreren Halbleitermasken oder mindestens eine Komponente in einer Schicht eines Halbleiter-IC auf Grund des IC-Layout-Diagramms hergestellt. Das Herstellen einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in einer Schicht eines Halbleiter-IC wird nachstehend für ein IC-Herstellungssystem 900 unter Bezugnahme auf 9 erörtert.
  • Bei verschiedenen Ausführungsformen basiert das Herstellen einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in der Schicht des Halbleiter-IC auf dem IC-Layout-Diagramm 100A, wie vorstehend unter Bezugnahme auf die 1A bis 5 dargelegt worden ist.
  • In einem Schritt 670 werden bei einigen Ausführungsformen ein oder mehrere Herstellungsschritte auf Grund des IC-Layout-Diagramms durchgeführt. Bei einigen Ausführungsformen umfasst das Durchführen eines oder mehrerer Herstellungsschritte ein Durchführen einer oder mehrerer lithografischer Belichtungen auf Grund des IC-Layout-Diagramms. Das Durchführen eines oder mehrerer Herstellungsschritte, z. B. einer oder mehrerer lithografischer Belichtungen, auf Grund des IC-Layout-Diagramms wird später unter Bezugnahme auf 9 erörtert.
  • Bei verschiedenen Ausführungsformen basiert das Durchführen eines oder mehrerer Herstellungsschritte auf dem IC-Layout-Diagramm 100A, das vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden ist.
  • Durch Ausführen einiger oder aller Schritte des Verfahrens 600 wird ein IC-Layout-Diagramm, z. B. das IC-Layout-Diagramm 100A, erzeugt, in dem aktive Schichten und rückseitige Durchkontaktierungsbereiche sich ändernde Breiten haben, sodass mit dem IC-Layout-Diagramm die Vorzüge realisiert werden können, die vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden sind.
  • 7 ist ein Ablaufdiagramm eines Verfahrens 700 zum Herstellen einer IC-Struktur gemäß einigen Ausführungsformen.
  • Mit dem Verfahren 700 kann eine IC-Struktur hergestellt werden, z. B. die IC-Struktur 100B, die vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden ist. Bei einigen Ausführungsformen kann das Verfahren 700 von einem IC-Herstellungssystem als Teil eines IC-Herstellungsablaufs verwendet werden, z. B. von einem IC-Herstellungssystem 900, das später unter Bezugnahme auf 9 erörtert wird.
  • Die Reihenfolge, in der die Schritte des Verfahrens 700 von 7 ausgeführt werden, dient nur der Erläuterung, und die Schritte des Verfahrens 700 können gleichzeitig und/oder in Reihenfolgen ausgeführt werden, die von der in 7 gezeigten Reihenfolge verschieden sind. Bei einigen Ausführungsformen werden Schritte zusätzlich zu den in 7 gezeigten Schritten vor, zwischen, während und/oder nach den in 7 gezeigten Schritten ausgeführt.
  • Bei einigen Ausführungsformen werden ein oder mehrere Schritte des Verfahrens 700 mit verschiedenen Herstellungs-Tools ausgeführt, z. B. einem Wafer-Stepper, einer Fotoresist-Beschichtungsanlage, einer Prozesskammer, z. B. einer CVD-Kammer oder einem LPCVD-Ofen (LPCVD: chemische Aufdampfung bei Tiefdruck), einer CMP-Anlage (CMP: chemischmechanische Polierung), einer Plasmaätzanlage, einer Waferreinigungsanlage und/oder anderen Herstellungsanlagen, die einen oder mehrere geeignete Herstellungsprozesse, die nachstehend erörtert werden, durchführen können.
  • In einem Schritt 710 werden eine erste bis vierte Nanolage hergestellt. Bei verschiedenen Ausführungsformen umfasst das Herstellen der ersten bis vierten Nanolage ein Herstellen von Nanolagen NS1 bis NS4 einer IC-Struktur 100B gemäß verschiedenen Ausführungsformen, die vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden sind.
  • Das Herstellen der Nanolagen umfasst ein Verwenden eines oder mehrerer geeigneter Prozesse, z. B. von Fotolithografie-, Ätz- und/oder Abscheidungsprozessen. Bei einigen Ausführungsformen umfasst der Fotolithografieprozess ein Herstellen und Entwickeln einer Fotoresistschicht zum Schützen von festgelegten Bereichen eines Substrats, während ein Ätzprozess, z. B. eine reaktive Ionenätzung, zum Erzeugen von Aussparungen in dem Substrat verwendet wird. Bei einigen Ausführungsformen umfasst der Abscheidungsprozess ein Durchführen einer Atomlagenabscheidung (ALD), bei der eine oder mehrere Monolagen abgeschieden werden.
  • Bei einigen Ausführungsformen umfasst das Herstellen der ersten bis vierten Nanolage ein Herstellen einer oder mehrerer Nanolagen zusätzlich zu der ersten bis vierten Nanolage, z. B. von Nanolagen NS5 bis NS8, wie vorstehend unter Bezugnahme auf die 1A bis 5 dargelegt worden ist.
  • Bei einigen Ausführungsformen umfasst das Herstellen der ersten bis vierten Nanolage ein Herstellen einer oder mehrerer weiterer Strukturen auf der ersten bis vierten Nanolage, z. B. einer oder mehrerer MD-Strukturen, S/D-Strukturen, Durchkontaktierungsstrukturen, Gatestrukturen, metallischer Interconnect-Strukturen oder dergleichen. Bei einigen Ausführungsformen umfasst das Herstellen der ersten bis vierten Nanolage ein Herstellen von MD-Segmenten MDS, Durchkontaktierungsstrukturen V1S und/oder Gatestrukturen GS1 bis GS9, wie vorstehend unter Bezugnahme auf die 1A bis 5 dargelegt worden ist.
  • In einem Schritt 720 werden eine erste bis vierte rückseitige Durchkontaktierungsstruktur hergestellt, die jeweils mit einer entsprechenden ersten bis vierten Nanolage elektrisch verbunden werden. Bei einigen Ausführungsformen umfasst das Herstellen der ersten bis vierten rückseitigen Durchkontaktierungsstruktur ein Herstellen der Durchkontaktierungsstrukturen VS1 bis VS4 der IC-Struktur 100B gemäß verschiedenen Ausführungsformen, die vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden sind.
  • Das Herstellen der rückseitigen Durchkontaktierungsstrukturen umfasst ein Verwenden eines oder mehrerer geeigneter Prozesse, z. B. von Fotolithografie-, Ätz- und/oder Abscheidungsprozessen. Bei einigen Ausführungsformen wird ein Ätzprozess zum Erzeugen von Öffnungen in dem Substrat verwendet, und ein Abscheidungsprozess wird zum Füllen der Öffnungen verwendet. Bei einigen Ausführungsformen umfasst das Verwenden des Abscheidungsprozesses ein Durchführen einer chemischen Aufdampfung (CVD), bei der ein oder mehrere leitfähige Materialien abgeschieden werden.
  • Bei einigen Ausführungsformen umfasst das Herstellen der ersten bis vierten rückseitigen Durchkontaktierungsstrukturen ein Herstellen einer oder mehrerer rückseitiger Durchkontaktierungsstrukturen zusätzlich zu der ersten bis vierten rückseitigen Durchkontaktierungsstruktur, z. B. einer oder mehrerer der rückseitigen Durchkontaktierungsstrukturen VS5 und VS6, wie vorstehend unter Bezugnahme auf die 1A bis 5 dargelegt worden ist.
  • Bei einigen Ausführungsformen umfasst das Herstellen der ersten bis vierten rückseitigen Durchkontaktierungsstrukturen ein Herstellen einer oder mehrerer weiterer Strukturelemente, z. B. einer oder mehrerer leitfähiger Schichten, zwischen der ersten bis vierten Nanolage und der ersten bis vierten rückseitigen Durchkontaktierungsstruktur.
  • Bei einigen Ausführungsformen umfasst das Herstellen der ersten bis vierten rückseitigen Durchkontaktierungsstruktur ein Durchführen eines Dünnungsprozesses an einem Halbleiterwafer mit einer IC-Struktur, z. B. an einem Substrat 100S, wie vorstehend unter Bezugnahme auf die 1A bis 5 dargelegt worden ist.
  • In einem Schritt 730 wird eine rückseitige Stromverteilungsstruktur so hergestellt, dass sie mit der ersten bis vierten rückseitigen Durchkontaktierungsstruktur elektrisch verbunden wird. Bei einigen Ausführungsformen umfasst das Herstellen der rückseitigen Stromverteilungsstruktur ein Herstellen einer rückseitigen Stromverteilungsstruktur BSPD der IC-Struktur 100B gemäß verschiedenen Ausführungsformen, die vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden sind.
  • Das Herstellen einer rückseitigen Stromverteilungsstruktur umfasst ein Herstellen einer Mehrzahl von leitfähigen Segmenten, die von einer oder mehreren Isolierschichten abgestützt werden und durch diese elektrisch getrennt werden. Bei einigen Ausführungsformen umfasst das Herstellen der einen oder mehreren Isolierschichten ein Abscheiden eines oder mehrerer Isoliermaterialien, z. B. dielektrischer Materialien, wie vorstehend unter Bezugnahme auf die 1A bis 2C dargelegt worden ist. Bei einigen Ausführungsformen umfasst das Herstellen der leitfähigen Segmente ein Durchführen eines oder mehrerer Abscheidungsprozesse zum Abscheiden eines oder mehrerer leitfähiger Materialien, wie vorstehend unter Bezugnahme auf die 1A bis 2C dargelegt worden ist.
  • Bei einigen Ausführungsformen umfasst ein Konfigurieren der leitfähigen Segmente ein Durchführen eines oder mehrerer Herstellungsprozesse, z. B. eines oder mehrerer Abscheidungs-, Strukturierungs-, Ätz-, Planarisierungs- und/oder Reinigungsprozesse, die zum Erzeugen von leitfähigen Strukturen geeignet sind, die entsprechend Stromverteilungs-Anforderungen angeordnet sind.
  • Bei einigen Ausführungsformen umfasst das Herstellen der rückseitigen Stromverteilungsstruktur ein Verwenden der IC-Struktur in einem IC-Package, z. B. einem 3D- oder Fan-out-Package.
  • Die Schritte des Verfahrens 700 können zum Herstellen einer IC-Struktur verwendet werden, z. B. der IC-Struktur 100B, die Nanolagen und Durchkontaktierungsstrukturen mit sich ändernden Breiten aufweist, sodass mit dem IC-Layout-Diagramm die Vorzüge realisiert werden können, die vorstehend unter Bezugnahme auf die 1A bis 5 erörtert worden sind.
  • 8 ist ein Blockdiagramm eines IC-Layout-Diagramm-Erzeugungssystems 800 gemäß einigen Ausführungsformen. Verfahren, die hier zum Entwerfen von IC-Layout-Diagrammen gemäß einer oder mehreren Ausführungsformen beschrieben werden, können zum Beispiel unter Verwendung des IC-Layout-Diagramm-Erzeugungssystems 800 gemäß einigen Ausführungsformen implementiert werden.
  • Bei einigen Ausführungsformen ist das IC-Layout-Diagramm-Erzeugungssystem 800 eine Universal-Rechenvorrichtung mit einem Hardware-Prozessor 802 und einem nichtflüchtigen maschinenlesbaren Speichermedium 804. Das Speichermedium 804 wird unter anderem mit einem Computerprogrammcode 806, d. h. einem Satz von ausführbaren Befehlen, codiert, d. h., es speichert den Satz von ausführbaren Befehlen. Das Ausführen der Befehle 806 mit dem Hardware-Prozessor 802 stellt (zumindest teilweise) ein EDA-Tool dar, das ein Verfahren, z. B. das Verfahren 600 zum Erzeugen eines IC-Layout-Diagramms, das vorstehend unter Bezugnahme auf die 1A bis 6 beschrieben worden ist (nachstehend: „die angegebenen Prozesse und/oder Verfahren“), teilweise oder vollständig implementiert.
  • Der Prozessor 802 ist über einen Bus 808 mit dem maschinenlesbaren Speichermedium 804 elektrisch verbunden. Der Prozessor 802 ist über den Bus 808 außerdem mit einer E/A-Schnittstelle 810 elektrisch verbunden. Weiterhin ist eine Netzwerk-Schnittstelle 812 über den Bus 808 mit dem Prozessor 802 elektrisch verbunden. Die Netzwerk-Schnittstelle 812 ist mit einem Netzwerk 814 verbunden, sodass der Prozessor 802 und das maschinenlesbare Speichermedium 804 externe Elemente über das Netzwerk 814 verbinden können. Der Prozessor 802 ist so konfiguriert, dass er den Computerprogrammcode 806, der in dem maschinenlesbaren Speichermedium 804 codiert ist, abarbeitet, damit das IC-Layout-Diagramm-Erzeugungssystem 800 zum Durchführen einiger oder aller angegebenen Prozesse und/oder Verfahren verwendet werden kann. Bei einer oder mehreren Ausführungsformen ist der Prozessor 802 ein Hauptprozessor (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine andere geeignete Verarbeitungseinheit.
  • Bei einer oder mehreren Ausführungsformen ist das maschinenlesbare Speichermedium 804 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder -vorrichtung). Das maschinenlesbare Speichermedium 804 ist zum Beispiel ein Halbleiter- oder Festkörperspeicher, ein Magnetband, eine Wechselplatte, ein Direktzugriffsspeicher (RAM), ein Festspeicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. Bei einer oder mehreren Ausführungsformen, bei denen optische Platten verwendet werden, ist das maschinenlesbare Speichermedium 804 eine Compact Disc Read-Only Memory (CD-ROM), eine Compact Disc Read/Write (CD-R/W) und/oder eine digitale Videoplatte (DVD).
  • Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 804 den Computerprogrammcode 806, der so konfiguriert ist, dass das IC-Layout-Diagramm-Erzeugungssystem 800 (bei dem die Abarbeitung zumindest teilweise das EDA-Tool darstellt) zum Durchführen einiger oder aller angegebenen Prozesse und/oder Verfahren verwendet werden kann. Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 804 außerdem Informationen, die das Durchführen einiger oder aller angegebenen Prozesse und/oder Verfahren ermöglichen. Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 804 eine Bibliothek 807 von Zellen, die die hier beschriebenen Zellen umfassen, z. B. die Zellen der Zeilen RA bis RD, die vorstehend unter Bezugnahme auf die 1A bis 6 erörtert worden sind.
  • Das IC-Layout-Diagramm-Erzeugungssystem 800 weist die E/A-Schnittstelle 810 auf. Die E/A-Schnittstelle 810 ist mit externen Schaltungen elektrisch verbunden. Bei einer oder mehreren Ausführungsformen umfasst die E/A-Schnittstelle 810 eine Tastatur, ein Keypad, eine Maus, einen Trackball, ein Touchpad, einen Touchscreen und/oder Cursor-Richtungstasten zum Übermitteln von Informationen und Befehlen an den Prozessor 802.
  • Das IC-Layout-Diagramm-Erzeugungssystem 800 weist außerdem die Netzwerk-Schnittstelle 812 auf, die mit dem Prozessor 802 verbunden ist. Die Netzwerk-Schnittstelle 812 gestattet es dem System 800, mit dem Netzwerk 814 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerk-Schnittstelle 812 ist eine drahtlose Netzwerk-Schnittstelle, wie etwa BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA, oder eine drahtgebundene Netzwerk-Schnittstelle, wie etwa ETHERNET, USB oder IEEE-1364. Bei einer oder mehreren Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren in zwei oder mehr IC-Layout-Diagramm-Erzeugungssystemen 800 implementiert.
  • Das IC-Layout-Diagramm-Erzeugungssystem 800 ist so konfiguriert, dass es Informationen über die E/A-Schnittstelle 810 empfängt. Die Informationen, die über die E/A-Schnittstelle 810 empfangen werden, umfassen Befehle, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter zum Verarbeiten mit dem Prozessor 802. Die Informationen werden über den Bus 808 an den Prozessor 802 gesendet. Das IC-Layout-Diagramm-Erzeugungssystem 800 ist so konfiguriert, dass es Informationen zu einer Benutzerschnittstelle (UI) über die E/A-Schnittstelle 810 empfängt. Die Informationen werden in dem maschinenlesbaren Medium 804 als eine Benutzerschnittstelle (UI) 842 gespeichert.
  • Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als eine unabhängige Software-Anwendung zum Abarbeiten mit einem Prozessor implementiert. Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung implementiert, die Teil einer weiteren Software-Anwendung ist. Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als ein Plug-in für eine Software-Anwendung implementiert. Bei einigen Ausführungsformen wird mindestens einer der angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung implementiert, die ein Teil eines EDA-Tools ist. Bei einigen Ausführungsformen werden einige oder alle angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung implementiert, die von dem System 800 verwendet wird. Bei einigen Ausführungsformen wird ein Layout-Diagramm, das Standardzellen aufweist, unter Verwendung eines Tools wie VIRTUOSO®, das von der Fa. CADENCE DESIGN SYSTEMS, Inc. lieferbar ist, oder eines anderen geeigneten Layout-Erzeugungs-Tools erzeugt.
  • Bei einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nichtflüchtigen maschinenlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichtflüchtiges maschinenlesbares Aufzeichnungsmedium sind unter anderem externe/Wechsel- und/oder interne/eingebaute Speichereinheiten, z. B. eine optische Platte, wie etwa eine DVD, eine Magnetplatte, wie etwa eine Festplatte, ein Halbleiterspeicher, wie etwa ein ROM, ein RAM und/oder eine Speicherkarte oder dergleichen.
  • 9 ist ein Blockschaltbild eines IC-Herstellungssystems 900 und eines mit diesem verbundenen IC-Herstellungsablaufs gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen werden auf Grund eines IC-Layout-Diagramms (A) eine oder mehrere Halbleitermasken und/oder (B) mindestens eine Komponente in einer Schicht eines integrierten Halbleiterschaltkreises unter Verwendung des Herstellungssystems 900 hergestellt.
  • In 9 weist das Herstellungssystem 900 mehrere Einheiten auf, wie etwa ein Designhaus 920, ein Maskenhaus 930 und einen IC-Hersteller („Mikrochip-Fabrik“) 950, die miteinander in den Design-, Entwicklungs- und Herstellungszyklen und/oder bei den Dienstleistungen interagieren, die mit der Herstellung einer IC-Vorrichtung 960 verbunden sind. Die Einheiten in dem System 900 sind durch ein Kommunikationsnetzwerk verbunden. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. Bei einigen Ausführungsformen umfasst das Kommunikationsnetzwerk mehrere unterschiedliche Netzwerke, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt Dienste für eine oder mehrere der anderen Einheiten bereit und/oder empfängt Dienste von diesen. Bei einigen Ausführungsformen sind zwei oder mehr der Einheiten Designhaus 920, Maskenhaus 930 und IC-Fabrik 950 im Besitz eines einzigen größeren Unternehmens. Bei einigen Ausführungsformen bestehen zwei oder mehr der Einheiten Designhaus 920, Maskenhaus 930 und IC-Fabrik 950 in einer gemeinsamen Einrichtung nebeneinander und nutzen gemeinsame Ressourcen.
  • Das Designhaus (oder Design-Team) 920 erzeugt ein IC-Design-Layout-Diagramm 922. Das IC-Design-Layout-Diagramm 922 umfasst verschiedene geometrische Strukturen, z. B. das IC-Layout-Diagramm 100A, das vorstehend unter Bezugnahme auf die 1A bis 6 erörtert worden ist. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten der herzustellenden IC-Vorrichtung 960 bilden. Die verschiedenen Schichten bilden gemeinsam verschiedene IC-Strukturelemente. Zum Beispiel weist ein Teil des IC-Design-Layout-Diagramms 922 verschiedene IC-Strukturelemente auf, wie etwa einen aktiven Bereich, eine Gate-Elektrode, eine Source und einen Drain, Metallleitungen oder -durchkontaktierungen einer Zwischenschichtverbindung und Öffnungen für Bondpads, die in einem Halbleitersubstrat (wie etwa einem Siliziumwafer) und verschiedenen Materialschichten, die auf dem Halbleitersubstrat angeordnet sind, hergestellt werden sollen. Das Designhaus 920 implementiert ein passendes Designverfahren zum Erzeugen des IC-Design-Layout-Diagramms 922. Das Designverfahren umfasst ein Logikdesign, ein physisches Design und/oder eine Platzierung und Trassierung. Das IC-Design-Layout-Diagramm 922 wird in einer oder mehreren Datendateien mit Informationen der geometrischen Strukturen dargestellt. Das IC-Design-Layout-Diagramm 922 kann zum Beispiel in einem GDSII-Dateiformat oder einem DFII-Dateiformat dargestellt werden.
  • In dem Maskenhaus 930 werden eine Maskendatenaufbereitung 932 und eine Maskenherstellung 944 durchgeführt. Das Maskenhaus 930 verwendet das IC-Design-Layout-Diagramm 922 zum Herstellen einer oder mehrerer Masken 945, die für die Herstellung der verschiedenen Schichten der IC-Vorrichtung 960 entsprechend dem IC-Design-Layout-Diagramm 922 genutzt werden sollen. Das Maskenhaus 930 führt die Maskendatenaufbereitung 932 durch, bei der das IC-Design-Layout-Diagramm 922 in eine repräsentative Datendatei (RDF) übersetzt wird. Bei der Maskendatenaufbereitung 932 wird die RDF für die Maskenherstellung 944 bereitgestellt. Bei der Maskenherstellung 944 wird ein Maskenschreiber verwendet. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat um, wie etwa auf der Maske (Retikel) 945 oder einem Halbleiterwafer 953. Das IC-Design-Layout-Diagramm 922 wird bei der Maskendatenaufbereitung 932 so manipuliert, dass es bestimmten Eigenschaften des Maskenschreibers entspricht und/oder Anforderungen der IC-Fabrik 950 erfüllt. In 9 sind die Maskendatenaufbereitung 932 und die Maskenherstellung 944 als getrennte Elemente dargestellt. Bei einigen Ausführungsformen können die Maskendatenaufbereitung 932 und die Maskenherstellung 944 kollektiv als Maskendatenaufbereitung bezeichnet werden.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 932 eine Optical Proximity Correction (OPC), für die lithografische Verbesserungsmethoden verwendet werden, um Bildfehler auszugleichen, wie etwa solche, die durch Beugung, Interferenz, andere Prozess-Effekte oder dergleichen entstehen können. Durch die OPC wird das IC-Design-Layout-Diagramm 922 angepasst. Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 932 weitere Auflösungsverbesserungsmethoden (RET), wie etwa außeraxiale Belichtung, Teilauflösungs-Unterstützungselemente, Phasenverschiebungsmasken, andere geeignete Methoden und dergleichen, oder Kombinationen davon. Bei einigen Ausführungsformen wird auch die inverse Lithografie-Technologie (ILT) verwendet, die die OPC als ein inverses Abbildungsproblem behandelt.
  • Bei einigen Ausführungsformen überprüft bei der Maskendatenaufbereitung 932 ein Maskenregelprüfer (MRC) das IC-Design-Layout-Diagramm 922, das Prozesse in der OPC durchlaufen hat, mit einer Gruppe von Masken-Erzeugungsregeln, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Spannen zu gewährleisten, um der Veränderbarkeit bei Halbleiterherstellungsprozessen und dergleichen Rechnung zu tragen. Um die Masken-Erzeugungsregeln einzuhalten, modifiziert bei einigen Ausführungsformen der MRC das IC-Design-Layout-Diagramm 922, um Beschränkungen während der Maskenherstellung 944 auszugleichen, die einen Teil der von der OPC durchgeführten Modifikationen rückgängig machen können.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 932 eine Prüfung des Lithografieprozesses (LPC), bei der die Bearbeitung simuliert wird, die von der IC-Fabrik 950 implementiert wird, um die IC-Vorrichtung 960 herzustellen. Bei der LPC wird diese Bearbeitung auf Grund des IC-Design-Layout-Diagramms 922 simuliert, um eine simulierte hergestellte Vorrichtung, wie etwa die IC-Vorrichtung 960, zu erzeugen. Die Bearbeitungsparameter bei der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Tools assoziiert sind, die für die Herstellung von ICs verwendet werden, und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie etwa Zwischenbildkontrast, Tiefenschärfe (DOF), Maskenfehler-Verbesserungsfaktor (MEEF), andere geeignete Faktoren und dergleichen, oder Kombinationen davon. Bei einigen Ausführungsformen müssen in dem Fall, dass nach der Erzeugung einer simulierten hergestellten Vorrichtung durch die LPC das simulierte Bauelement hinsichtlich der Form zu weit von der Einhaltung der Designregeln entfernt ist, die OPC und/oder die MRC wiederholt werden, um das IC-Design-Layout-Diagramm 922 weiter zu verbessern.
  • Es versteht sich, dass die vorstehende Beschreibung der Maskendatenaufbereitung 932 der Übersichtlichkeit halber vereinfacht worden ist. Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 932 weitere Elemente, wie etwa eine logische Operation (LOP), um das IC-Design-Layout-Diagramm 922 entsprechend den Herstellungsregeln zu modifizieren. Darüber hinaus können die Prozesse, die für das IC-Design-Layout-Diagramm 922 während der Maskendatenaufbereitung 932 verwendet werden, in verschiedenen anderen Reihenfolgen durchgeführt werden.
  • Nach der Maskendatenaufbereitung 932 und während der Maskenherstellung 944 wird eine Maske 945 oder eine Gruppe von Masken 945 auf der Grundlage des modifizierten IC-Design-Layout-Diagramms 922 hergestellt. Bei einigen Ausführungsformen umfasst die Maskenherstellung 944 ein Durchführen einer oder mehrerer lithografischer Belichtungen auf Grund des IC-Design-Layout-Diagramms 922. Bei einigen Ausführungsformen wird ein Elektronenstrahl oder ein Mechanismus mit mehreren Elektronenstrahlen zum Erzeugen einer Struktur auf der Maske (Fotomaske oder Retikel) 945 auf der Grundlage des modifizierten IC-Design-Layout-Diagramms 922 verwendet. Die Maske 945 kann mit verschiedenen Technologien hergestellt werden. Bei einigen Ausführungsformen wird die Maske 945 unter Verwendung der Binärtechnologie hergestellt. Bei einigen Ausführungsformen weist eine Maskenstruktur opake Bereiche und transparente Bereiche auf. Ein Strahlungsstrahl, wie etwa ein Ultraviolett(UV)-oder ein Extremes-Ultraviolett-Strahl (EUV-Strahl), der zum Belichten einer lichtempfindlichen Materialschicht (z. B. Fotoresist) verwendet wird, die auf einen Wafer aufgebracht worden ist, wird von dem opaken Bereich blockiert und geht durch die transparenten Bereiche hindurch. In einem Beispiel weist eine Binärmasken-Variante der Maske 945 ein transparentes Substrat (z. B. Quarzglas) und ein opakes Material (z. B. Chrom) auf, das in den opaken Bereichen der Binärmaske aufgebracht ist. In einem anderen Beispiel wird die Maske 945 unter Verwendung der Phasenverschiebungstechnologie hergestellt. Bei einer Phasenverschiebungsmasken-Variante (PSM-Variante) der Maske 945 sind verschiedene Elemente in der Struktur, die auf der Phasenverschiebungsmaske erzeugt wird, so konfiguriert, dass sie eine Phasendifferenz haben, die zum Verbessern der Auflösung und der Bildqualität geeignet ist. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine Maske mit abgeschwächter Phasenverschiebung oder eine Maske mit veränderlicher Phasenverschiebung sein. Die von der Maskenherstellung 944 erzeugten Masken werden in verschiedenen Prozessen verwendet. Solche Masken werden zum Beispiel in einem Ionenimplantationsprozess zum Erzeugen von verschiedenen dotierten Bereichen in dem Halbleiterwafer 953, in einem Ätzprozess zum Erzeugen von verschiedenen Ätzbereichen in dem Halbleiterwafer 953 und/oder in anderen geeigneten Prozessen verwendet.
  • Die IC-Fabrik 950 ist ein IC-Herstellungsunternehmen, das eine oder mehrere Produktionsanlagen für die Herstellung mehrerer unterschiedlicher IC-Produkte hat. Bei einigen Ausführungsformen ist die IC-Fabrik 950 eine Halbleiter-Fertigungsanlage. Es kann zum Beispiel eine Produktionsanlage für die Front-End-Fertigung einer Mehrzahl von IC-Produkten [Front-End-of-Line(FEOL)-Fertigung] geben, während mit einer zweiten Produktionsanlage die Back-End-Fertigung für das Verbinden und Packaging der IC-Produkte [Back-End-of-Line(BEOL)-Fertigung] durchgeführt werden kann und eine dritte Produktionsanlage andere Dienste für den Fertigungsbetrieb bereitstellen kann.
  • In der IC-Fabrik 950 werden Wafer-Herstellungsanlagen 952 verwendet, die so konfiguriert sind, dass sie verschiedene Herstellungsschritte an dem Halbleiterwafer 953 ausführen, sodass die IC-Vorrichtung 960 entsprechend den Masken, z. B. der Maske 945, hergestellt wird. Bei verschiedenen Ausführungsformen umfassen die Herstellungsanlagen 952 einen Wafer-Stepper, eine Ionenimplantationsanlage, eine Fotoresist-Beschichtungsanlage, eine Prozesskammer, z. B. eine CVD-Kammer oder einen LPCVD-Ofen, eine CMP-Anlage, eine Plasmaätzanlage und/oder eine Waferreinigungsanlage und/oder andere Herstellungsanlagen, die einen oder mehrere geeignete Herstellungsprozesse, die hier erörtert werden, durchführen können.
  • In der IC-Fabrik 950 werden die Masken 945, die von dem Maskenhaus 930 hergestellt worden sind, zum Herstellen der IC-Vorrichtung 960 verwendet. Somit verwendet die IC-Fabrik 950 zumindest indirekt das IC-Design-Layout-Diagramm 922 zum Herstellen der IC-Vorrichtung 960. Bei einigen Ausführungsformen wird der Halbleiterwafer 953 von der IC-Fabrik 950 unter Verwendung der Masken 945 zum Herstellen der IC-Vorrichtung 960 hergestellt. Bei einigen Ausführungsformen umfasst die IC-Herstellung ein Durchführen einer oder mehrerer lithografischer Belichtungen, die zumindest indirekt auf dem IC-Design-Layout-Diagramm 922 basieren. Der Halbleiterwafer 953 ist ein Siliziumsubstrat oder ein anderes geeignetes Substrat, auf dem Materialschichten hergestellt sind. Der Halbleiterwafer 953 weist weiterhin einen oder mehrere verschiedene dotierte Bereiche, dielektrische Strukturelemente, Mehrebenen-Interconnects und dergleichen auf (die in späteren Herstellungsschritten hergestellt werden).
  • Einzelheiten zu einem Integrierter-Schaltkreis(IC)-Herstellungssystem (z. B. dem System 900 von 9) und zu einem damit verbundenen IC-Herstellungsablauf sind z. B. in dem am 9. Februar 2016 erteilten US-Patent US 9 256 709 B2 , in der am 1. Oktober 2015 veröffentlichten US-Vorerteilungsveröffentlichung US 2015 / 0 278 429 A1 in der am 6. Februar 2014 veröffentlichten US-Vorerteilungsveröffentlichung US 2014 / 0 040 838 A1 und in dem am 21. August 2007 erteilten US-Patent US 7 260 442 B2 zu finden.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Erzeugen eines IC-Layout-Diagramms die folgenden Schritte: Aneinanderreihen einer ersten Zeile von Zellen und einer zweiten Zeile von Zellen entlang einer Grenze, wobei die erste Zeile von Zellen eine erste und eine zweite aktive Schicht enthält, die sich entlang einer Zeilenrichtung erstrecken, und die zweite Zeile von Zellen eine dritte und eine vierte Schicht enthält, die sich entlang der Zeilenrichtung erstrecken; und Überdecken jeder der ersten bis vierten aktiven Schicht mit einem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich. Die erste bis vierte aktive Schicht und der erste bis vierte rückseitige Durchkontaktierungsbereich haben jeweils eine Breite in einer Breitenrichtung, die zu senkrecht zu der Zeilenrichtung ist, wobei die Breite einen Breitenwert hat, wobei der Breitenwert der ersten aktiven Schicht größer als der der dritten aktiven Schicht ist, der Breitenwert des ersten rückseitigen Durchkontaktierungsbereichs größer als der des dritten rückseitigen Durchkontaktierungsbereichs ist, ein Abstand von der ersten aktiven Schicht bis zu der Grenze einen Wert hat, der kleiner als eine Mindestabstandsregel für metallähnliche definierte Bereiche eines Herstellungsprozesses ist, der dem IC-Layout-Diagramm entspricht, und das Aneinanderreihen der ersten Zeile von Zellen und der zweiten Zeile von Zellen und/oder das Überdecken der ersten bis vierten aktiven Schicht mit dem ersten bis vierten rückseitigen Durchkontaktierungsbereich von einem Prozessor durchgeführt werden. Bei einigen Ausführungsformen umfasst das Aneinanderreihen der ersten Zeile von Zellen und der zweiten Zeile von Zellen ein Ausrichten der Grenze und eines ersten Metallbereichs entlang einer ersten Metallleiterbahn, wobei der erste Metallbereich an die erste aktive Schicht angrenzt oder diese überdeckt. Bei einigen Ausführungsformen sind die Breitenwerte der ersten bis vierten aktiven Schicht für Positionen entlang der Zeilenrichtung jeweils gleichbleibend. Bei einigen Ausführungsformen ist der Breitenwert der ersten aktiven Schicht von dem der zweiten aktiven Schicht verschieden, und/oder der Breitenwert der dritten aktiven Schicht ist von dem der vierten aktiven Schicht verschieden. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin ein Aneinanderreihen einer dritten Zeile von Zellen und der zweiten Zeile von Zellen, wobei die dritte Zeile von Zellen eine fünfte und eine sechste aktive Schicht enthält, wobei ein Breitenwert der fünften aktiven Schicht gleich dem der dritten aktiven Schicht ist und ein Breitenwert der sechsten aktiven Schicht gleich dem der vierten aktiven Schicht ist. Bei einigen Ausführungsformen ist der Breitenwert der ersten aktiven Schicht ein Breitenwert von mehreren Breitenwerten der Breite der ersten aktiven Schicht, und/oder der Breitenwert der dritten aktiven Schicht ist ein Breitenwert von mehreren Breitenwerten der Breite der dritten aktiven Schicht. Bei einigen Ausführungsformen ist der Breitenwert der ersten aktiven Schicht ein Breitenwert von mehreren Breitenwerten der Breite der ersten aktiven Schicht, und ein Breitenwert der zweiten aktiven Schicht ist ein Breitenwert von mehreren Breitenwerten der Breite der zweiten aktiven Schicht. Bei einigen Ausführungsformen ist an jeder Position entlang der Zeilenrichtung jeder Breitenwert der mehreren Breitenwerte der ersten aktiven Schicht gleich jedem Breitenwert der mehreren Breitenwerte der zweiten aktiven Schicht. Bei einigen Ausführungsformen ist eine mehrzeilige Zelle jeweils in der ersten Zeile von Zellen und der zweiten Zeile von Zellen enthalten, und das Aneinanderreihen der ersten Zeile von Zellen und der zweiten Zeile von Zellen umfasst ein Verschmelzen der ersten aktiven Schicht mit der dritten aktiven Schicht.
  • Bei einigen Ausführungsformen weist ein IC-Layout-Erzeugungssystem einen Prozessor; und ein nichtflüchtiges maschinenlesbares Speichermedium mit einem Computerprogrammcode für ein oder mehrere Programme auf. Das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode sind so konfiguriert, dass sie, mit dem Prozessor, das System veranlassen, eine Grenze zwischen einer ersten Zeile von Zellen und einer zweiten Zeile von Zellen entlang einer ersten Metallleiterbahn auszurichten, wobei die erste Zeile von Zellen eine erste und eine zweite aktive Schicht enthält, die sich parallel zu der ersten Metallleiterbahn erstrecken und eine erste bzw. eine zweite Schichtbreite entlang einer Zellenhöhenrichtung haben, die senkrecht zu der ersten Metallleiterbahn ist, die zweite Zeile von Zellen eine dritte und eine vierte aktive Schicht enthält, die sich parallel zu der ersten Metallleiterbahn erstrecken und eine dritte bzw. eine vierte Schichtbreite entlang der Zellenhöhenrichtung haben, ein Abstand von der zweiten aktiven Schicht bis zu der ersten Metallleiterbahn einen Wert hat, der kleiner als eine Mindestabstandsregel für metallähnliche definierte Bereiche eines Herstellungsprozesses ist, der dem IC-Layout entspricht, und die erste und/oder die zweite Schichtbreite einen Wert haben, der größer als der der dritten oder vierten Schichtbreite ist. Das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode sind so konfiguriert, dass sie das System weiterhin veranlassen, die folgenden Schritte auszuführen: Überdecken der ersten bis vierten aktiven Schicht mit einem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich, wobei der erste bis vierte rückseitige Durchkontaktierungsbereich jeweils eine Breite entlang der Zellenhöhenrichtung haben, die proportional zu der jeweiligen ersten bis vierten Schichtbreite ist; und Erzeugen einer IC-Layout-Datei auf Grund der erste Zeile von Zellen und der zweiten Zeile von Zellen. Bei einigen Ausführungsformen sind das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode so konfiguriert, dass sie, mit dem Prozessor, das System weiterhin veranlassen, einen ersten Metallbereich entlang der ersten Metallleiterbahn auszurichten, wodurch die zweite aktive Schicht mit dem ersten Metallbereich überdeckt wird. Bei einigen Ausführungsformen sind das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode so konfiguriert, dass sie, mit dem Prozessor, das System weiterhin veranlassen, durch Ausrichten des ersten bis vierten rückseitigen Durchkontaktierungsbereichs entlang der Zellenhöhenrichtung die erste bis vierte aktive Schicht mit dem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich zu überdecken. Bei einigen Ausführungsformen hat eine der ersten bis vierten Schichtbreite mehrere Schichtbreitenwerte. Bei einigen Ausführungsformen sind das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode so konfiguriert, dass sie, mit dem Prozessor, das System weiterhin veranlassen, die erste Zeile von Zellen und die zweite Zeile von Zellen mit einer Mehrzahl von Gatebereichen, die sich in der Zellenhöhenrichtung erstrecken, zu durchschneiden, wobei jeder Schichtbreitenwert der mehreren Schichtbreitenwerte von einem ersten Gatebereich der Mehrzahl von Gatebereichen bis zu einem zweiten Gatebereich der Mehrzahl von Gatebereichen gleichbleibend ist. Bei einigen Ausführungsformen ist die erste Metallleiterbahn eine erste Metallleiterbahn einer Mehrzahl von ersten Metallleiterbahnen, die einen ersten Metallleiterbahnabstand haben, wobei die erste Zeile von Zellen und die zweite Zeile von Zellen jeweils eine Zellenhöhe in der Zellenhöhenrichtung haben, die gleich einem Fünffachen des ersten Metallleiterbahnabstands ist, und eine Summe von Werten der ersten und der zweiten Schichtbreite größer als ein Dreifaches des ersten Metallleiterbahnabstands ist.
  • Bei einigen Ausführungsformen weist eine IC-Struktur Folgendes auf: eine erste bis vierte Nanolagenstruktur, die sich in einer ersten Richtung erstrecken und eine jeweilige erste bis vierte Breite entlang einer zweiten Richtung haben, die senkrecht zu der ersten Richtung ist; und eine erste bis vierte Durchkontaktierungsstruktur, die mit entsprechenden der ersten bis vierten Nanolagenstruktur elektrisch verbunden sind. Die zweite Breite hat einen Wert, der größer als der der dritten Breite ist, eine Breite der zweiten Durchkontaktierungsstruktur entlang der zweiten Richtung hat einen Wert, der größer als der einer Breite der dritten Durchkontaktierungsstruktur entlang der zweiten Richtung ist, die zweite und die dritte Nanolage sind zwischen der ersten und der vierten Nanolage angeordnet, die zweite und die dritte Durchkontaktierungsstruktur sind so konfiguriert, dass sie die zweite und die dritte Nanolage mit einem ersten Teil einer rückseitigen Stromverteilungsstruktur elektrisch verbinden, die so konfiguriert ist, dass sie eine Versorgungsspannung oder eine Referenzspannung führt, und die erste und die vierte Durchkontaktierungsstruktur sind so konfiguriert, dass sie die erste und die vierte Nanolage mit einem zweiten Teil der rückseitigen Stromverteilungsstruktur elektrisch verbinden, die so konfiguriert ist, dass sie die jeweils andere der Versorgungsspannung oder der Referenzspannung führt. Bei einigen Ausführungsformen weist die IC-Struktur weiterhin eine Mehrzahl von MD-Segmenten über der zweiten Nanolage auf, wobei sich jedes MD-Segment der Mehrzahl von MD-Segmenten entlang der zweiten Richtung bis zu einem Rand an einer Position zwischen der zweiten und der dritten Nanolage erstreckt und Ränder der Mehrzahl von MD-Segmenten in der ersten Richtung ausgerichtet sind. Bei einigen Ausführungsformen ist die zweite Nanolage zusammenhängend mit der dritten Nanolage. Bei einigen Ausführungsformen ist der erste Breitenwert ein erster Breitenwert von mehreren ersten Breitenwerten der Breite der ersten Nanolage, der zweite Breitenwert ist ein zweiter Breitenwert von mehreren zweiten Breitenwerten der Breite der zweiten Nanolage, der dritte Breitenwert ist ein dritter Breitenwert von mehreren dritten Breitenwerten der Breite der dritten Nanolage, und/oder der vierte Breitenwert ist ein vierter Breitenwert von mehreren vierten Breitenwerten der Breite der vierten Nanolage. Bei einigen Ausführungsformen sind die erste bis vierte Durchkontaktierungsstruktur entlang der zweiten Richtung ausgerichtet.

Claims (15)

  1. Verfahren zum Erzeugen eines Integrierter-Schaltkreis-Layout-Diagramms, IC-Layout-Diagramms (100A), mit den folgenden Schritten: Aneinanderreihen einer ersten Zeile (RA, RB, RC, RD) von Zellen und einer zweiten Zeile (RA, RB, RC, RD) von Zellen entlang einer Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2), wobei die erste Zeile (RA, RB, RC, RD) von Zellen eine erste und eine zweite aktive Schicht (AS1-AS8, ASx, ASy) aufweist, die sich entlang einer Zeilenrichtung erstrecken, und die zweite Zeile (RA, RB, RC, RD) von Zellen eine dritte und eine vierte aktive Schicht (AS1-AS8) aufweist, die sich entlang der Zeilenrichtung erstrecken; und Überdecken jeder der ersten bis vierten aktiven Schicht (AS1-AS8, ASx, ASy) mit einem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich (VR1-VR4, VRy), wobei die erste bis vierte aktive Schicht (AS1-AS8, ASx, ASy) und der erste bis vierte rückseitige Durchkontaktierungsbereich (VR1-VR4, VRy) jeweils eine Breite (WA1-WA4, WV1-WV4) in einer Breitenrichtung haben, die senkrecht zu der Zeilenrichtung ist, wobei die Breite (WA1-WA4, WV1-WV4) mindestens einen Breitenwert hat, wobei der mindestens eine Breitenwert der ersten aktiven Schicht (AS1-AS8, ASx, ASy) größer als der der dritten aktiven Schicht (AS1-AS8, ASx, ASy) ist und der mindestens eine Breitenwert des ersten rückseitigen Durchkontaktierungsbereichs (VR1-VR4, VRy) größer als der des dritten rückseitigen Durchkontaktierungsbereichs (VR1-VR4, VRy) ist, ein Abstand (D2) von der ersten aktiven Schicht (AS1-AS8, ASx, ASy) bis zu der Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2) einen Wert hat, der kleiner als eine Mindestabstandsregel für leitfähige Bereiche eines Herstellungsprozesses ist, der dem IC-Layout-Diagramm (100A) entspricht, das Aneinanderreihen der ersten Zeile (RA, RB, RC, RD) von Zellen und der zweiten Zeile (RA, RB, RC, RD) von Zellen und/oder das Überdecken der ersten bis vierten aktiven Schicht (AS1-AS8, ASx, ASy) mit dem ersten bis vierten rückseitigen Durchkontaktierungsbereich (VR1-VR4, VRy) von einem Prozessor (802) durchgeführt werden, und die erste aktive Schicht (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der ersten aktiven Schicht (AS1-AS8, ASx, ASy) aufweist und die zweite aktive Schicht (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der zweiten aktiven Schicht (AS1-AS8, ASx, ASy) aufweist und an jeder Position entlang der Zeilenrichtung jeder Breitenwert der mehreren Breitenwerte der ersten aktiven Schicht (AS1-AS8, ASx, ASy) gleich jedem Breitenwert der mehreren Breitenwerte der zweiten aktiven Schicht (AS1-AS8, ASx, ASy) ist.
  2. Verfahren nach Anspruch 1, wobei das Aneinanderreihen der ersten Zeile (RA, RB, RC, RD) von Zellen und der zweiten Zeile (RA, RB, RC, RD) von Zellen ein Ausrichten der Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2) und eines ersten Metallbereichs (MR1-MR11) entlang einer ersten Metallleiterbahn (TR1-TR11) umfasst, und der erste Metallbereich (MR1-MR11) an die erste aktive Schicht (AS1-AS8, ASx, ASy) angrenzt oder diese überdeckt.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Breitenwert der dritten aktiven Schicht (AS1-AS8, ASx, ASy) von dem der vierten aktiven Schicht (AS1-AS8, ASx, ASy) verschieden ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin ein Aneinanderreihen einer dritten Zeile (RA, RB, RC, RD) von Zellen und der zweiten Zeile (RA, RB, RC, RD) von Zellen umfasst, wobei die dritte Zeile (RA, RB, RC, RD) von Zellen eine fünfte und eine sechste aktive Schicht (AS1-AS8, ASx, ASy) enthält, wobei ein Breitenwert der fünften aktiven Schicht (AS1-AS8, ASx, ASy) gleich dem mindestens einen Breitenwert der dritten aktiven Schicht (AS1-AS8, ASx, ASy) ist und ein Breitenwert der sechsten aktiven Schicht (AS1-AS8, ASx, ASy) gleich dem mindestens einen Breitenwert der vierten aktiven Schicht (AS4) ist.
  5. Verfahren nach Anspruch 1, wobei die dritte aktive Schicht (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der dritten aktiven Schicht (AS1-AS8, ASx, ASy) aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine mehrzeilige Zelle jeweils in der ersten Zeile (RA, RB, RC, RD) von Zellen und der zweiten Zeile (RA, RB, RC, RD) von Zellen enthalten ist und das Aneinanderreihen der ersten Zeile (RA, RB, RC, RD) von Zellen und der zweiten Zeile (RA, RB, RC, RD) von Zellen ein Verschmelzen der ersten aktiven Schicht (AS1-AS8, ASx, ASy) mit der dritten aktiven Schicht (AS1-AS8, ASx, ASy) umfasst.
  7. Integrierter-Schaltkreis-Layout-Erzeugungssystem, IC-Layout-Erzeugungssystem, mit einem Prozessor (802); und einem nichtflüchtigen maschinenlesbaren Speichermedium mit einem Computerprogrammcode (806) für ein oder mehrere Programme, wobei das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode (806) so konfiguriert sind, dass sie mit dem Prozessor (802), das System (800, 900) veranlassen, die folgenden Schritte auszuführen: Ausrichten einer Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2) zwischen einer ersten Zeile (RA, RB, RC, RD) von Zellen und einer zweiten Zeile (RA, RB, RC, RD) von Zellen entlang einer ersten Metallleiterbahn (TR1), wobei die erste Zeile (RA, RB, RC, RD) von Zellen eine erste und eine zweite aktive Schicht (AS1-AS8, ASx, ASy) enthält, die sich parallel zu der ersten Metallleiterbahn (TR1) erstrecken und eine erste bzw. eine zweite Schichtbreite (WA1-WA4) entlang einer Zellenhöhenrichtung haben, die senkrecht zu der ersten Metallleiterbahn (TR1) ist, die zweite Zeile (RA, RB, RC, RD) von Zellen eine dritte und eine vierte aktive Schicht (AS1-AS8, ASx, ASy) enthält, die sich parallel zu der ersten Metallleiterbahn (TR1) erstrecken und eine dritte bzw. eine vierte Schichtbreite (WA1-WA4) entlang der Zellenhöhenrichtung haben, ein Abstand von der zweiten aktiven Schicht (AS1-AS8, ASx, ASy) bis zu der ersten Metallleiterbahn (TR1) einen Wert hat, der kleiner als eine Mindestabstandsregel für leitfähige Bereiche eines Herstellungsprozesses ist, der dem IC-Layout entspricht, und die erste und die zweite Schichtbreite (WA1-WA4) mindestens einen Wert haben, der größer als mindestens ein Wert der dritten oder vierten Schichtbreite (WA1-WA4) ist, die erste aktive Schicht AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der ersten aktiven Schicht (AS1-AS8, ASx, ASy) aufweist und die zweite aktive Schicht (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der zweiten aktiven Schicht (AS1-AS8, ASx, ASy) aufweist und an jeder Position entlang der Zeilenrichtung jeder Breitenwert der mehreren Breitenwerte der ersten aktiven Schicht (AS1-AS8, ASx, ASy) gleich jedem Breitenwert der mehreren Breitenwerte der zweiten aktiven Schicht (AS1-AS8, ASx, ASy) ist; Überdecken der ersten bis vierten aktiven Schicht (AS1-AS8, ASx, ASy) mit einem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich (VR1-VR4, VRy), wobei der erste bis vierte rückseitige Durchkontaktierungsbereich (VR1-VR4, VRy) jeweils eine Breite (WV1-WV4) entlang der Zellenhöhenrichtung haben, die proportional zu der jeweiligen ersten bis vierten Schichtbreite (VR1-VR4, VRy) ist; und Erzeugen einer IC-Layout-Datei auf der Basis der erste Zeile (RA, RB, RC, RD) von Zellen und der zweiten Zeile (RA, RB, RC, RD) von Zellen.
  8. IC-Layout-Erzeugungssystem nach Anspruch 7, wobei das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode (806) so konfiguriert sind, dass sie, mit dem Prozessor (802), das System (800, 900) weiterhin veranlassen, einen ersten Metallbereich (MR1-MR11) entlang der ersten Metallleiterbahn (TR1-TR11) auszurichten, wodurch die zweite aktive Schicht (AS1-AS8, ASx, ASy) mit dem ersten Metallbereich (MR1-MR11) überdeckt wird.
  9. IC-Layout-Erzeugungssystem nach Anspruch 7 oder 8, wobei das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode (806) so konfiguriert sind, dass sie, mit dem Prozessor (802), das System (800, 900) weiterhin veranlassen, durch Ausrichten des ersten bis vierten rückseitigen Durchkontaktierungsbereichs (VR1-VR4, VRy) entlang der Zellenhöhenrichtung die erste bis vierte aktive Schicht (AS1-AS8, ASx, ASy) mit dem entsprechenden ersten bis vierten rückseitigen Durchkontaktierungsbereich (VR1-VR4, VRy) zu überdecken.
  10. IC-Layout-Erzeugungssystem nach Anspruch 7, wobei das nichtflüchtige maschinenlesbare Speichermedium und der Computerprogrammcode (806) so konfiguriert sind, dass sie, mit dem Prozessor (802), das System (800, 900) weiterhin veranlassen, die erste Zeile (RA, RB, RC, RD) von Zellen und die zweite Zeile (RA, RB, RC, RD) von Zellen mit einer Mehrzahl von Gatebereichen (GR1-GR9), die sich in der Zellenhöhenrichtung erstrecken, zu durchschneiden und jeder Breitenwert der mehreren Breitenwerte von einem ersten Gatebereich der Mehrzahl von Gatebereichen bis zu einem zweiten Gatebereich der Mehrzahl von Gatebereichen gleichbleibend ist.
  11. IC-Layout-Erzeugungssystem nach einem der Ansprüche 7 bis 10, wobei die erste Metallleiterbahn (TR1-TR11) eine erste Metallleiterbahn (TR1-TR11) einer Mehrzahl von ersten Metallleiterbahnen (TR1-TR11) ist, die einen ersten Metallleiterbahnabstand (TP) haben, die erste Zeile (RA, RB, RC, RD) von Zellen und die zweite Zeile (RA, RB, RC, RD) von Zellen jeweils eine Zellenhöhe in der Zellenhöhenrichtung haben, die gleich einem Fünffachen des ersten Metallleiterbahnabstands ist, und eine Summe von Werten der ersten und der zweiten Schichtbreite größer als ein Dreifaches des ersten Metallleiterbahnabstands (TP) ist.
  12. Integrierte-Schaltkreis-Struktur, IC-Struktur, mit: einer ersten Zeile (RA, RB, RC, RD) von Zellen und einer zweiten Zeile (RA, RB, RC, RD) von Zellen, wobei die erste Zeile von Zellen und die zweite Zeile von Zellen entlang einer Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2) aneinandergereiht sind, und wobei die erste Zeile von Zellen eine erste und eine zweite Nanolagenstruktur (AS1-AS8, ASx, ASy) umfasst, die sich in einer ersten Richtung erstrecken und eine jeweilige erste und zweite Breite (WA1-WA4) entlang einer zweiten Richtung haben, die senkrecht zu der ersten Richtung ist, und wobei die zweite Zeile von Zellen eine dritte und eine vierte Nanolagenstruktur (AS1-AS8, ASx, ASy) umfasst, die sich in der ersten Richtung erstrecken und eine jeweilige dritte und vierte Breite (WA1-WA4) entlang der zweiten Richtung haben; und einer ersten bis vierten rückseitige Durchkontaktierungsstruktur (VR1-VR4, VRy), die mit entsprechenden der ersten bis vierten Nanolagenstruktur (AS1-AS8, ASx, ASy) elektrisch verbunden sind, wobei die zweite Breite (WA1-WA4) mindestens einen Wert hat, der größer als der mindestens eine Wert der dritten Breite (WA1-WA4) ist, eine Breite (WV1-WV4) der zweiten rückseitigen Durchkontaktierungsstruktur (VR1-VR4, VRy) entlang der zweiten Richtung einen Wert hat, der größer als der einer Breite (WV1-WV4) der dritten rückseitigen Durchkontaktierungsstruktur (VR1-VR4, VRy) entlang der zweiten Richtung ist, die zweite und die dritte Nanolagenstruktur (AS1-AS8, ASx, ASy) zwischen der ersten und der vierten Nanolagenstruktur (AS1-AS8, ASx, ASy) angeordnet sind, ein Abstand (D2) von der zweiten und der dritten Nanolagenstruktur (AS1-AS8, ASx, ASy) bis zu der Grenze (Rx/Ry, RAB1, RAB2, RBB1, RBB2) einen Wert hat, der kleiner als eine Mindestabstandsregel für leitfähige Bereiche eines Herstellungsprozesses ist; die zweite und die dritte rückseitige Durchkontaktierungsstruktur (VR1-VR4, VRy) so konfiguriert sind, dass sie die zweite und die dritte Nanolagenstruktur (AS1-AS8, ASx, ASy) mit einem ersten Teil einer rückseitigen Stromverteilungsstruktur (BSPD) elektrisch verbinden, die so konfiguriert ist, dass sie eine Versorgungsspannung oder eine Referenzspannung führt, und die erste und die vierte rückseitige Durchkontaktierungsstruktur (VR1-VR4, VRy) so konfiguriert sind, dass sie die erste und die vierte Nanolagenstruktur (AS1-AS8, ASx, ASy) mit einem zweiten Teil der rückseitigen Stromverteilungsstruktur (BSPD) elektrisch verbinden, die so konfiguriert ist, dass sie die jeweils andere der Versorgungsspannung oder der Referenzspannung führt; die erste Nanolagenstruktur (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der ersten Nanolagenstruktur (AS1-AS8, ASx, ASy) aufweist und die zweite Nanolagenstruktur (AS1-AS8, ASx, ASy) mehrere Breitenwerte der Breite (WA1-WA4) der zweiten Nanolagenstruktur (AS1-AS8, ASx, ASy) aufweist und an jeder Position entlang der Zeilenrichtung jeder Breitenwert der mehreren Breitenwerte der ersten Nanolagenstruktur (AS1-AS8, ASx, ASy) gleich jedem Breitenwert der mehreren Breitenwerte der zweiten Nanolagenstruktur (AS1-AS8, ASx, ASy) ist.
  13. IC-Struktur nach Anspruch 12, die weiterhin eine Mehrzahl leitfähiger Bereiche, MD-Segmente (MDS), über der zweiten Nanolagenstruktur (AS1-AS8, ASx, ASy) aufweist, wobei sich jedes MD-Segment (MDS) der Mehrzahl von MD-Segmenten (MDS) entlang der zweiten Richtung bis zu einem Rand an einer Position zwischen der zweiten und der dritten Nanolagenstruktur (AS1-AS8, ASx, ASy) erstreckt und Ränder der Mehrzahl von MD-Segmenten (MDS) in der ersten Richtung ausgerichtet sind.
  14. IC-Struktur nach einem der Ansprüche 12 bis 13, wobei die dritte Nanolagenstruktur (AS1-AS8, ASx, ASy) mehrere dritte Breitenwerte aufweist.
  15. IC-Struktur nach einem der Ansprüche 12 bis 14, wobei die erste bis vierte Durchkontaktierungsstruktur (VR1-VR4, VRy) entlang der zweiten Richtung ausgerichtet sind.
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