DE102020124480B3 - Power-gating-zellenstruktur - Google Patents

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Wei-Ling Chang
Jung-Chan YANG
Li-Chun Tien
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Abstract

Es wird eine Power-Gating-Zelle auf einem integrierten Schaltkreis bereitgestellt. Die Power-Gating-Zelle weist auf: einen mittigen Bereich; einen Randbereich, der den mittigen Bereich umgibt; eine erste aktive Region, die sich in dem mittigen Bereich befindet, wobei die erste aktive Region eine erste Breite in einer ersten Richtung aufweist, die mindestens vier Finnenstrukturen entspricht, die sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken; und mehrere zweite aktive Regionen, die sich in dem Randbereich befinden, wobei jede zweite aktive Region eine zweite Breite in der ersten Richtung aufweist, die mindestens einer und nicht mehr als drei Finnenstrukturen entspricht, die sich in der zweiten Richtung erstrecken.

Description

  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (ICs) hat ein rasches Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Diese Fortschritte haben jedoch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Im allgemeinen Zug der IC-Entwicklung hat die Funktionsdichte (das heißt, die Anzahl der miteinander verbundenen Vorrichtungen pro Chipfläche) allgemein zugenommen, während die Geometriegröße (das heißt, die kleinste Komponente, die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Diese allgemeine Entwicklung muss jedoch der Moore'schen Regel gehorchen und enorme Investitionen in den Bau von Fertigungseinrichtungen tätigen. Daher bestand stets die Notwendigkeit, ICs mit kleineren Chipflächen, niedrigeren Kosten und besserer Leistungswandlungseffizienz zu entwickeln.
  • Die US 2017 / 0 301586 A1 beschreibt eine Halbleiterschalterstruktur mit Finnen in einem mittleren Bereich und in einem Randbereich. Ein Layout einer Power-Gating-Zelle bzw. einer Stromversorgungsschaltung ist bekannt aus der US 2017 / 0 329 885 A1 und aus der DE 10 2019 127 073 A1 .
  • Die Erfindung sieht eine Power-Gating-Zelle gemäß Anspruch 1, einen integrierten Schaltkreis gemäß Anspruch 9 und ein Verfahren gemäß Anspruch 17 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Elemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Blockdiagramm, das ein Layout eines integrierten Schaltkreises (IC) veranschaulicht, das Header- und/oder Footer-Zellen (zusammen als „Power-Gating-Zellen“ bezeichnet) gemäß einigen Ausführungsformen aufweist.
    • 2A ist ein Schaubild, das eine Power-Gating-Zelle gemäß einigen Ausführungsformen veranschaulicht.
    • 2B ist ein Schaubild, das eine erste Benchmark-Power-Gating-Zelle veranschaulicht, die mit der Power-Gating-Zelle von 2A verglichen wird.
    • 2C ist ein Schaubild, das eine zweite Benchmark-Power-Gating-Zelle veranschaulicht, die mit der Power-Gating-Zelle von 2A verglichen werden soll.
    • 3 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 4 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 5 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 6 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 7 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 8 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 9 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 10 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 11 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 12 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 13 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 14 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 15 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 16 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 17 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 18 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 19 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 20 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht.
    • 21 ist ein Flussdiagramm, das ein Verfahren zum Generieren eines Power-Gating-Zellen-Layouts gemäß einigen Ausführungsformen veranschaulicht.
    • 22 ist ein Blockschaubild eines Systems zum Implementieren des Verfahrens von 21 gemäß einigen Ausführungsformen.
    • 23 ist ein Flussdiagramm, das ein Verfahren zur Herstellung einer Power-Gating-Zelle gemäß einigen Ausführungsformen veranschaulicht.
    • 24 ist ein Blockschaubild eines IC-Herstellungssystems gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann das Bilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Bei dem heutigen, auf Standardlogikzellen basierenden Design anwendungsspezifischer integrierter Schaltkreise (Application Specific Integrated Circuit, ASIC) wird die Logikfunktion des Chips in höheren Hardware-Beschreibungssprachen (zum Beispiel VHDL oder VERILOG) modelliert und simuliert. Anschließend wird sie in einem Silizium-Kompilierer (zum Beispiel SYNOPSIS) synthetisiert, um eine Netzliste unter Verwendung von Standardlogikzellen aus einer Ziel-Standardzellenbibliothek zu generieren. Die Netzliste wird in der physischen Backend-Designphase verwendet, um das „Platzieren und Routen“ (Place and Route) von Standardlogikzellen durchzuführen, wodurch das vollständige Schaltkreislayout des ASIC für die Herstellung zu generieren.
  • Header-Schalter und Footer-Schalter (zusammen „Power-Gating-Zellen“) auf einem Chip werden verwendet, um eine Stromversorgung zu bestimmten Standardlogikzellen in einem Standby-Modus oder einem Schlummer-Modus zu unterbrechen, um den Stromverbrauch des Chips zu senken. Header-Schalter und Footer-Schalter sind in der Regel Metall-Oxid-Silizium-Transistoren (MOS-Transistoren) mit niedrigem Leckstrom. In einigen Ausführungsformen sind Header-Schalter und Footer-Schalter Finnen-Feldeffekttransistoren (FinFETs). Header-Schalter und Footer-Schalter werden im Allgemeinen in Header-Zellen bzw. Footer-Zellen neben Standardlogikzellen platziert. Unter der etablierten Architektur erfordern die Layouts von Header- und Footer-Zellen jedoch große Chipflächen, hohe Kosten und einen relativ hohen Stromverbrauch.
  • Gemäß einigen Aspekten der vorliegenden Erfindung umfasst eine Power-Gating-Zelle: eine breite aktive Region, die sich in einem mittigen Bereich der Power-Gating-Zelle befindet, und mehrere normale aktive Regionen, die sich in einem Randbereich, der den mittigen Bereich umgibt, befinden. Eine normale aktive Region ist eine aktive Region mit einer, zwei oder drei Finnenstrukturen, während eine breite aktive Region eine aktive Region mit mehr als drei Finnenstrukturen ist. Da die breiten aktiven Regionen die Chipfläche besser ausnutzen, kann die Power-Gating-Zelle zu einer kleineren Chipfläche führen als herkömmliche Zellen-Layouts unter der gleichen Fläche der aktiven Region. Aus einer anderen Perspektive kann die Power-Gating-Zelle im Vergleich zu konventionellen Zellen mit der gleichen Größe eine größere Fläche der aktiven Region haben. Infolgedessen führt die größere Fläche der aktiven Region der breiten aktiven Region zu einem geringeren IR-Abfall der Power-Gating-Zelle. Zusammenfassend lässt sich sagen, dass die Power-Gating-Zelle mit einer breiten aktiven Region in dem mittigen Bereich eine kleinere Chipfläche und eine bessere Leistungswandlungseffizienz erreichen kann.
  • 1 ist ein Blockdiagramm, das ein Layout eines integrierten Schaltkreises (IC) veranschaulicht, das Header- und/oder Footer-Zellen (zusammen als „Power-Gating-Zellen“ bezeichnet) gemäß einigen Ausführungsformen aufweist. Header-Zellen, Footer-Zellen und Standardlogikzellen werden in dem IC-Layout platziert. Die Header-Zellen und Footer-Zellen haben verschiedene Layout-Strukturen, wie mit Bezug auf die 2A bis 20 beschrieben (außer 2B und 2C). In dem veranschaulichten Beispiel in 1 enthält ein IC-Layout 100 unter anderem mehrere Standardlogikzellen 104, mehrere Header-Zellen 120h links von den mehreren Standardlogikzellen 104, und mehrere Footer-Zellen 120f rechts von den mehreren Standardlogikzellen 104. Die mehreren Header-Zellen 120h und die mehreren Footer-Zellen 120f werden zusammen als Power-Gating-Zellen 120 bezeichnet. Jede der mehreren Standardlogikzellen 104 (zum Beispiel 104-1) kann ihre spezifische Funktion bzw. ihre spezifischen Funktionen erfüllen. Jede der mehreren Standardlogikzellen 104 (zum Beispiel 104-1) ist mit mindestens einer Header-Zelle 102h (zum Beispiel 102h-1) und mindestens einer Footer-Zelle 102f (zum Beispiel 1021-1) verbunden, die veranlasst wird, die Stromversorgung zu der gesteuerten Standardlogikzelle (zum Beispiel 104-1) in einem Standby-Modus oder Schlummer-Modus zu unterbrechen. In einem Beispiel weist jede der Header-Zellen 102h mindestens einen PMOS-Transistor mit niedrigem Leckstrom auf, während jede der Footer-Zellen 102f mindestens einen NMOS-Transistor mit niedrigem Leckstrom aufweist.
  • 2A ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. 2B ist ein Schaubild, das eine erste Benchmark-Power-Gating-Zelle 292 veranschaulicht, die mit der Power-Gating-Zelle 102 von 2A verglichen wird. 2C ist ein Schaubild, das eine zweite Benchmark-Power-Gating-Zelle 292 veranschaulicht, die mit der Power-Gating-Zelle 102 von 2A verglichen wird. Wie in 2A gezeigt, kann die Power-Gating-Zelle 102 entweder eine Header-Zelle 102h oder eine Footer-Zelle 102f sein, wie in 1 gezeigt.
  • Die Power-Gating-Zelle 102, die sich auf einem Substrat 190 befindet, hat eine Grenze 218. Es gibt mehrere aktive Regionen 202, die sich innerhalb der Grenze 218 befinden. Finnenstrukturen 204 sind auf den aktiven Regionen 202 angeordnet. Die Finnenstrukturen 204 erstrecken sich in einer X-Richtung. Die Finnenstrukturen 204 können je nach Bedarf als Gates, Sources oder Drains von Transistoren dienen. Gate-Streifen (das heißt Polystreifen) 208 sind auf den Finnenstrukturen 204 oder den aktiven Regionen 202 angeordnet. Die Gate-Streifen 208 erstrecken sich in einer Y-Richtung, die senkrecht zu der X-Richtung verläuft. Die Finnenstrukturen 204, die sich unter den Gate-Streifen 208 befinden, können je nach Bedarf als Gates von Transistoren dienen.
  • Allgemein gibt es zwei Kategorien von aktiven Regionen 202: breite aktive Regionen 202w und normale aktive Regionen 202n. Eine normale aktive Region 202n ist eine aktive Region 202 mit einer, zwei oder drei Finnenstrukturen 204. Andererseits ist eine breite aktive Region 202w eine aktive Region 202 mit mehr als drei Finnenstrukturen 204. In dem veranschaulichten Beispiel in 2A befindet sich eine breite aktive Region 202w in der Mitte der Power-Gating-Zelle 102. Genauer gesagt, befindet sich die breite aktive Region 202w in einem mittigen Bereich 212 der Power-Gating-Zelle 102 innerhalb einer Grenze 214. Die veranschaulichte breite aktive Region 202w hat acht Finnenstrukturen 204. Die veranschaulichte breite aktive Region 202w hat eine Länge von X2 in der X-Richtung. Andererseits befinden sich zehn normale aktive Regionen 202n in einem Randbereich 216 der Power-Gating-Zelle 102. Der Randbereich 216 ist der Bereich außerhalb der Grenze 214, aber innerhalb der Grenze 218. Jede der zehn normalen aktiven Regionen 202n hat zwei Finnenstrukturen 204.
  • Aufgrund von Beschränkungen des Herstellungsprozesses (zum Beispiel Finnenstrukturabstand) gibt es eine Obergrenze für die Anzahl der Finnenstrukturen von 204 innerhalb eines Chips einer Einheitsgröße. Infolgedessen gibt es Finnengitter 206 eines IC-Layouts, was eine Situation widerspiegelt, in der die maximale Anzahl von Finnenstrukturen 204 platziert sind. Mit anderen Worten: Die Finnengitter 206 sind Referenzen, und es wird nicht unbedingt eine echte Finnenstruktur 204 an der Stelle jedes Finnengitters 206 platziert. Unter der Annahme, dass eine Finnenstruktur 206 eine Breite von w in der Y-Richtung hat und die Distanz zwischen zwei benachbarten Finnenstrukturen 206d beträgt, ist ein Finnenstrukturabstand p gleich (w+d). Die in 2A gezeigten Distanzen si, s2 und s3 haben die folgende Beziehung: s 1 ≠ s 2 ≠ s 3 ≠ ( w + d ) * n ,
    Figure DE102020124480B3_0001
    wobei n eine ganze Zahl ist.
  • Allgemein befinden sich die normalen aktiven Regionen 202n, die sich in dem Randbereich 216 der Power-Gating-Zelle 102 befinden, aufgrund von Beschränkungen des Herstellungsprozesses außerhalb des Gitters, was bedeutet, dass die Finnenstrukturen 204 nicht auf die Finnengitter 206 ausgerichtet sind. In dem veranschaulichten Beispiel in 2A liegen die zehn normalen aktiven Regionen 202n alle außerhalb des Gitters.
  • Die breite aktive Region 202w hingegen liegt innerhalb des Gitters, was bedeutet, dass die Finnenstrukturen 204 der breiten aktiven Region 202w auf die Finnengitter 206 ausgerichtet sind. Zum Beispiel ist eine Finnenstruktur 204-1 der breiten aktiven Region 202w auf ein Finnengitter 206-1 ausgerichtet. Andere Finnenstrukturen 204 der breiten aktiven Region 202w sind ebenfalls auf jeweils ein Finnengitter 206 ausgerichtet.
  • Die Power-Gating-Zelle 102 kann eine kleinere Chipfläche und eine bessere Leistungswandlungseffizienz erreichen, was durch den Vergleich mit der ersten Benchmark-Power-Gating-Zelle 292 aus 2B und der zweiten Benchmark-Power-Gating-Zelle 294 aus 2C veranschaulicht wird.
  • Die erste Benchmark-Power-Gating-Zelle 292 hat die gleiche Fläche der aktiven Region wie die Power-Gating-Zelle 102, jedoch mit einer größeren Chipfläche als die Power-Gating-Zelle 102. Im Gegensatz zu der Power-Gating-Zelle 102 sind die aktiven Regionen 202 in einem mittigen Bereich 212' der ersten Benchmark-Power-Gating-Zelle 292 innerhalb einer Grenze 214' beides normale aktive Regionen 202n. Genauer gesagt, haben beide normale aktive Regionen 202n zwei Finnenstrukturen 204. Da die normalen aktiven Regionen 202n einen Spalt zwischen sich aufweisen, ist die Länge X1 der normalen aktiven Regionen 202n länger als die Länge X2 der breiten aktiven Region 202w in 2A, um die gleiche Fläche einer aktiven Region zu erhalten. Infolgedessen ist die Gesamtzellenfläche der ersten Benchmark-Power-Gating-Zelle 292 größer als die der Power-Gating-Zelle 102. Daher kann die Power-Gating-Zelle 102 zu einer kleineren Chipfläche führen als herkömmliche Zellenlayouts bei gleicher Fläche der aktiven Region.
  • Aus einer anderen Perspektive hat die zweite Benchmark-Power-Gating-Zelle 294 die gleiche Gesamtzellenfläche wie die Power-Gating-Zelle 102, jedoch mit einer kleineren Fläche der aktiven Region als die Power-Gating-Zelle 102. Im Gegensatz zu der Power-Gating-Zelle 102 sind die aktiven Regionen 202 in einem mittigen Bereich 212" der zweiten Benchmark-Power-Gating-Zelle 294 innerhalb einer Grenze 214" beides normale aktive Regionen 202n. Genauer gesagt, haben beide normale aktive Regionen 202n zwei Finnenstrukturen 204. Da die normalen aktiven Regionen 202n einen Spalt zwischen sich aufweisen, ist die Fläche der aktiven Region der zweiten Benchmark-Power-Gating-Zelle 294 kleiner als die der breiten aktiven Region 202w in 2A, wenn die Länge X2 der normalen aktiven Regionen 202n die gleiche ist wie die Länge X2 der breiten aktiven Region 202w. Infolgedessen führt die größere Fläche der aktiven Region der breiten aktiven Region 202w zu einem geringeren IR-Abfall der Power-Gating-Zelle 102.
  • Zusammenfassend lässt sich sagen, dass die Power-Gating-Zelle 102 mit der breiten aktiven Region 202w eine kleinere Chipfläche und eine höhere Leistungswandlungseffizienz erreichen kann.
  • 3 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 3 hat die breite aktive Region 202w vier Finnenstrukturen 204, und jede der vier normalen aktiven Regionen 202n hat eine einzelne Finnenstruktur. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H0 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit einer einzelnen Finne. Die Zelle 102 hat eine Höhe von 2H0 (in der Y-Richtung). Die Distanzen H0, a0, b0, c0 haben die folgende Beziehung: H 0 ≠ a 0 ≠ b 0 ≠ c 0 ≠ p ≠ w ,
    Figure DE102020124480B3_0002
    wobei p der Finnenstrukturabstand ist und w die Breite einer Finnenstruktur 204 ist.
  • 4 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 4 hat die breite aktive Region 202w vier Finnenstrukturen 204, und jede der sechs normalen aktiven Regionen 202n hat eine einzelne Finnenstruktur. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H0 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit einer einzelnen Finne. Die Zelle 102 hat eine Höhe von 2H0 (in der Y-Richtung). Die Distanzen H0, a0, b0, c0 haben die folgende Beziehung: H 0 ≠ a 0 ≠ b 0 ≠ c 0 ≠ p ≠ w ,
    Figure DE102020124480B3_0003
    wobei p der Finnenstrukturabstand ist und w die Breite einer Finnenstruktur 204 ist.
  • 5 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 5 hat die breite aktive Region 202w sechs Finnenstrukturen 204, und jede der vier normalen aktiven Regionen 202n hat eine einzelne Finnenstruktur. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H0 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit einer einzelnen Finne. Die Zelle 102 hat eine Höhe von 2H0 (in der Y-Richtung). Die Distanzen H0, a0, b0, c0 haben die folgende Beziehung: H 0 ≠ a 0 ≠ b 0 ≠ c 0 ≠ p ≠ w ,
    Figure DE102020124480B3_0004
    wobei p der Finnenstrukturabstand ist und w die Breite einer Finnenstruktur 204 ist.
  • 6 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 6 hat die breite aktive Region 202w sechs Finnenstrukturen 204, und jede der sechs normalen aktiven Regionen 202n hat eine einzelne Finnenstruktur. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H0 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit einer einzelnen Finne. Die Zelle 102 hat eine Höhe von 2H0 (in der Y-Richtung). Die Distanzen H0, a0, b0, c0 haben die folgende Beziehung: H 0 ≠ a 0 ≠ b 0 ≠ c 0 ≠ p ≠ w ,
    Figure DE102020124480B3_0005
    wobei p der Finnenstrukturabstand ist und w die Breite einer Finnenstruktur 204 ist.
  • 7 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 7 hat die breite aktive Region 202w acht Finnenstrukturen 204, und jede der vier normalen aktiven Regionen 202n hat zwei Finnenstrukturen. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H1 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 2H1 (in der Y-Richtung). Die Distanzen H1, a1, b1, c1 haben die folgende Beziehung: H1 ≠ a1 ≠ b1 ≠ c1 ≠ p ,
    Figure DE102020124480B3_0006
    wobei p der Finnenstrukturabstand ist.
  • 8 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 8 hat die breite aktive Region 202w acht Finnenstrukturen 204, und jede der sechs normalen aktiven Regionen 202n hat zwei Finnenstrukturen. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H1 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 2H1 (in der Y-Richtung). Die Distanzen H1, a1, b1, c1 haben die folgende Beziehung: H1 ≠ a1 ≠ b1 ≠ c1 ≠ p ,
    Figure DE102020124480B3_0007
    wobei p der Finnenstrukturabstand ist.
  • 9 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 9 hat die breite aktive Region 202w sechzehn Finnenstrukturen 204, und jede der sechs normalen aktiven Regionen 202n hat zwei Finnenstrukturen. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H1 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 3H1 (in der Y-Richtung). Die Distanzen H1, a1, b1, c1 haben die folgende Beziehung: H1 ≠ a1 ≠ b1 ≠ c1 ≠ p ,
    Figure DE102020124480B3_0008
    wobei p der Finnenstrukturabstand ist.
  • 10 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 10 hat die breite aktive Region 202w sechzehn Finnenstrukturen 204, und jede der acht normalen aktiven Regionen 202n hat zwei Finnenstrukturen. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H1 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 3H1 (in der Y-Richtung). Die Distanzen H1, a1, b1, c1 haben die folgende Beziehung: H1 ≠ a1 ≠ b1 ≠ c1 ≠ p ,
    Figure DE102020124480B3_0009
    wobei p der Finnenstrukturabstand ist.
  • 11 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 11 hat die breite aktive Region 202w vierundzwanzig Finnenstrukturen 204, und jede der acht normalen aktiven Regionen 202n hat zwei Finnenstrukturen. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H1 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 4H1 (in der Y-Richtung). Die Distanzen H1, a1, b1, c1 haben die folgende Beziehung: H1 ≠ a1 ≠ b1 ≠ c1 ≠ p ,
    Figure DE102020124480B3_0010
    wobei p der Finnenstrukturabstand ist.
  • 12 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 12 hat die breite aktive Region 202w vierundzwanzig Finnenstrukturen 204, und jede der zehn normalen aktiven Regionen 202n hat zwei Finnenstrukturen. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H1 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 4H1 (in der Y-Richtung). Die Distanzen H1, a1, b1, c1 haben die folgende Beziehung: H1 ≠ a1 ≠ b1 ≠ c1 ≠ p ,
    Figure DE102020124480B3_0011
    wobei p der Finnenstrukturabstand ist.
  • 13 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 13 hat die breite aktive Region 202w acht Finnenstrukturen 204, und jede der vier normalen aktiven Regionen 202n hat drei Finnenstrukturen. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H2 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit drei Finnen. Die Zelle 102 hat eine Höhe von 2H2 (in der Y-Richtung). Die Distanzen H2, a2, b2, c2 haben die folgende Beziehung: H2 ≠ a2 ≠ b2 ≠ c2 ≠ p ,
    Figure DE102020124480B3_0012
    wobei p der Finnenstrukturabstand ist.
  • 14 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 14 hat die breite aktive Region 202w acht Finnenstrukturen 204, und jede der sechs normalen aktiven Regionen 202n hat drei Finnenstrukturen. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H2 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit drei Finnen. Die Zelle 102 hat eine Höhe von 2H2 (in der Y-Richtung). Die Distanzen H2, a2, b2, c2 haben die folgende Beziehung: H2 ≠ a2 ≠ b2 ≠ c2 ≠ p ,
    Figure DE102020124480B3_0013
    wobei p der Finnenstrukturabstand ist.
  • 15 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 15 hat die breite aktive Region 202w sechzehn Finnenstrukturen 204, und jede der sechs normalen aktiven Regionen 202n hat drei Finnenstrukturen. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H2 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit drei Finnen. Die Zelle 102 hat eine Höhe von 3H2 (in der Y-Richtung). Die Distanzen H2, a2, b2, c2 haben die folgende Beziehung: H2 ≠ a2 ≠ b2 ≠ c2 ≠ p ,
    Figure DE102020124480B3_0014
    wobei p der Finnenstrukturabstand ist.
  • 16 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 16 hat die breite aktive Region 202w sechzehn Finnenstrukturen 204, und jede der acht normalen aktiven Regionen 202n hat drei Finnenstrukturen. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H2 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit drei Finnen. Die Zelle 102 hat eine Höhe von 3H2 (in der Y-Richtung). Die Distanzen H2, a2, b2, c2 haben die folgende Beziehung: H2 ≠ a2 ≠ b2 ≠ c2 ≠ p ,
    Figure DE102020124480B3_0015
    wobei p der Finnenstrukturabstand ist.
  • 17 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 17 hat die breite aktive Region 202w vierundzwanzig Finnenstrukturen 204, und jede der acht normalen aktiven Regionen 202n hat drei Finnenstrukturen. Die normalen aktiven Regionen 202n an der Oberseite und der Unterseite der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H2 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit drei Finnen. Die Zelle 102 hat eine Höhe von 4H2 (in der Y-Richtung). Die Distanzen H2, a2, b2, c2 haben die folgende Beziehung: H2 ≠ a2 ≠ b2 ≠ c2 ≠ p ,
    Figure DE102020124480B3_0016
    wobei p der Finnenstrukturabstand ist.
  • 18 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 18 hat die breite aktive Region 202w vierundzwanzig Finnenstrukturen 204, und jede der zehn normalen aktiven Regionen 202n hat drei Finnenstrukturen. Die normalen aktiven Regionen 202n rechts von der Power-Gating-Zelle 102 sind in der X-Richtung relativ lang. H2 ist eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit drei Finnen. Die Zelle 102 hat eine Höhe von 4H2 (in der Y-Richtung). Die Distanzen H2, a2, b2, c2 haben die folgende Beziehung: H2 ≠ a2 ≠ b2 ≠ c2 ≠ p ,
    Figure DE102020124480B3_0017
    wobei p der Finnenstrukturabstand ist.
  • 19 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 19 gibt es zwei breite aktive Regionen 202w (eine davon hat acht Finnenstrukturen 204, und die andere davon hat vier Finnenstrukturen 204), und jede der vier normalen aktiven Regionen 202n hat zwei Finnenstrukturen. In diesem Beispiel ist H3 eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 2H3 (in der Y-Richtung). Die Distanzen H3, a3 und b3 haben die folgende Beziehung: H3 ≠ a 3 ≠ b3 ≠ p ,
    Figure DE102020124480B3_0018
    wobei p der Finnenstrukturabstand ist.
  • 20 ist ein Schaubild, das eine Power-Gating-Zelle 102 gemäß einigen Ausführungsformen veranschaulicht. In dem veranschaulichten Beispiel in 20 hat die breite aktive Region 202w zwölf Finnenstrukturen 204, und jede der vier normalen aktiven Regionen 202n hat zwei Finnenstrukturen. Keine normale aktive Region 202n befindet sich neben den Längsseiten in der X-Richtung der breiten aktiven Region 202w. In diesem Beispiel ist H3 eine Standardzellenhöhe (in der Y-Richtung) für eine Zelle mit einer aktiven Region mit zwei Finnen. Die Zelle 102 hat eine Höhe von 2H3 (in der Y-Richtung). Die Distanzen H3, a3 und b3 haben die folgende Beziehung: H3 ≠ a 3 ≠ b3 ≠ p ,
    Figure DE102020124480B3_0019
    wobei p der Finnenstrukturabstand ist.
  • 21 ist ein Flussdiagramm, das ein Verfahren zum Generieren eines Power-Gating-Zellen-Layouts gemäß einigen Ausführungsformen veranschaulicht. 22 ist ein Blockschaubild eines Systems 2200 zum Implementieren des Verfahrens von 21 gemäß einigen Ausführungsformen.
  • Unter Bezug auf 21 werden in Schritt 2102 Platzierungs- und Beabstandungsregeln für die Power-Gating-Zelle erstellt. Die Platzierungs- und Beabstandungsregeln sind ein Satz Regeln bezüglich der Beabstandung und Platzierung, die bei der Generierung eines Layouts befolgt werden müssen. Zum Beispiel ist die Beziehung, dass H3 ≠ a3 ≠ b3 * p, wie in 20 gezeigt, eine Platzierungs- und Beabstandungsregel. In einigen Ausführungsformen werden die Platzierungs- und Beabstandungsregeln für jede neue Layouteinheit ausgeführt (zum Beispiel ein Layout für eine der normalen aktiven Regionen 202n, wie in 2A gezeigt). In Schritt 2104 werden auf der Grundlage der Platzierungs- und Beabstandungsregeln ein mittiger Bereich (zum Beispiel der mittige Bereich 212, wie in 2A gezeigt) der Power-Gating-Zelle und ein Randbereich (zum Beispiel der Randbereich 216, wie in 2A gezeigt) der Power-Gating-Zelle, der den mittigen Bereich umgibt, definiert. Insbesondere wird eine Begrenzungslinie (zum Beispiel die Begrenzungslinie 214, wie in 2A gezeigt) definiert, und die Parameter des mittigen Bereichs und des Randbereichs werden gespeichert. Die Platzierungs- und Beabstandungsregeln werden in Schritt 2104 erfüllt. Zum Beispiel darf der Randbereich auf der Oberseite des mittigen Bereichs nicht zu schmal sein, um eine normale aktive Region aufnehmen zu können. In Schritt 2106 wird ein Layout der ersten aktiven Region aus einer Layouteinheit-Bibliothek ausgewählt. Das Layout der ersten aktiven Region ist ein Layout für eine breite aktive Region (zum Beispiel die breite aktive Region 202w, wie in 2A gezeigt). Die Layouteinheit-Bibliothek enthält verschiedene Layouteinheiten, wie zum Beispiel sowohl Layouts für normale aktive Regionen als auch Layouts für breite aktive Regionen. Diese Layouteinheiten werden zum Aufbau eines Layouts nach Bedarf verwendet. In Schritt 2108 wird das in Schritt 2106 ausgewählte Layout für eine erste aktive Region auf der Grundlage der Platzierungs- und Beabstandungsregeln in dem in Schritt 2104 definierten mittigen Bereich platziert. In Schritt 2110 werden mehrere Layouts der aktiven Region aus der Layouteinheit-Bibliothek ausgewählt. Die Layouts der zweiten aktiven Region sind Layouts für normale aktive Regionen (zum Beispiel die normale aktive Region 202n, wie in 2A gezeigt). In Schritt 2112 werden die in Schritt 2110 ausgewählten Layouts der zweiten aktiven Region auf der Grundlage der Platzierungs- und Beabstandungsregeln in dem in Schritt 2104 definierten Randbereich platziert. Auf diese Weise wird ein Layout für eine Power-Gating-Zelle (zum Beispiel die Power-Gating-Zelle 102, wie in 2A gezeigt) generiert.
  • Unter Bezug auf 22 kann das System 2200 zum Implementieren des Verfahrens von 21 verwendet werden. Das System 2200 weist einen Prozessor 2202 und ein nichttransitorisches, computerlesbares Speichermedium 2204 auf, das mit Computerprogrammcode 2206, das heißt einem Satz ausführbarer Instruktionen, codiert ist, das heißt, diesen speichert. Der Prozessor 2202 ist über einen Bus 2208 elektrisch mit dem computerlesbaren Speichermedium 2204 gekoppelt. Der Prozessor 2202 ist dafür konfiguriert, den in dem computerlesbaren Speichermedium 2204 codierten Computerprogrammcode 2206 auszuführen, um das System 2200 zu veranlassen, für die vollständige oder teilweise Ausführung der in 21 gezeigten Operationen verwendbar zu sein. In einigen Ausführungsformen ist der Prozessor 2202 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, ein anwendungsspezifischer integrierter Schaltkreis (ASIC) und/oder eine geeignete Verarbeitungseinheit. In einigen Ausführungsformen ist das computerlesbare Speichermedium 2204 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleitersystem (oder eine solche Vorrichtung oder ein solches Gerät). Zum Beispiel kann das computerlesbare Speichermedium 2204 ein Halbleiter- oder Festkörperspeicher, ein Magnetband, eine wechselfähige Computerdiskette, ein Direktzugriffsspeicher (RAM), einen Nurlesespeicher (ROM), eine starre magnetische Disk und/oder eine optische Disk sein, obgleich auch andere Arten von computerlesbaren Speichermedien verwendet werden können.
  • Das computerlesbare Speichermedium 2204 speichert unter anderem die Platzierungs- und Beabstandungsregeln 2222, eine Layouteinheit-Bibliothek 2224, einen Mittenbereichsparameter-Speicher 2226, einen Randbereichsparameter-Speicher 2228 und ein Power-Gating-Zellen-Layout 2230, die für die Durchführung des Verfahrens von 21 benötigt oder während der Durchführung des Verfahrens von 21 generiert werden. Es ist zu beachten, dass das computerlesbare Speichermedium 2204 bei Bedarf auch andere Informationen speichern kann. Die Platzierungs- und Beabstandungsregeln 2222 sind ein Satz Regeln bezüglich der Beabstandung und Platzierung, die bei der Generierung eines Layouts, wie oben erwähnt, befolgt werden müssen. Die Layouteinheit-Bibliothek 2224 speichert verschiedene Layouteinheiten, die zum Aufbau eines Layouts nach Bedarf verwendet werden. Der Mittenbereichsparameter-Speicher 2226 speichert Parameter (zum Beispiel Abmessungsgrößen, die Anzahl der breiten aktiven Regionen in dem mittigen Bereich) bezüglich des in Schritt 2104 definierten mittigen Bereichs, wie oben erwähnt. Der Randbereichsparameter-Speicher 2228 speichert Parameter (zum Beispiel Abmessungsgrößen, die Anzahl der normalen aktiven Regionen in dem Randbereich) bezüglich des in Schritt 2104 definierten mittigen Bereichs, wie oben erwähnt. Das Power-Gating-Zellen-Layout 2230 ist das Layout, das durch Ausführen des Verfahrens von 21 generiert wird. Das Power-Gating-Zellen-Layout 2230 wird in dem computerlesbaren Speichermedium 2204 gespeichert. Das Power-Gating-Zellen-Layout 2230 kann später dafür verwendet werden, neben einer Standardlogikzelle platziert zu werden, um eine Stromversorgung zu der Standardlogikzelle in einem Standby-Modus oder einem Schlummer-Modus zu unterbrechen, um den Stromverbrauch des Chips zu senken.
  • Das System 2200 weist außerdem eine Eingabe/Ausgabe (E/A)-Schnittstelle 2208 und eine Netzwerkschnittstelle 2210 auf. Das System 2200 ist über die E/A-Schnittstelle 2208 mit einer externen Schaltung gekoppelt. Die Netzwerkschnittstelle 2210 ist mit dem Prozessor 2202 gekoppelt. Die Netzwerkschnittstelle 2210 ermöglicht es dem System 2200, mit einem Netzwerk 2212 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 2210 kann drahtlose Netzwerkschnittstellen wie zum Beispiel BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA, oder drahtgebundene Netzwerkschnittstellen wie zum Beispiel ETHERNET, USB oder IEEE-1394 sein.
  • Das System 2200 kann des Weiteren Fertigungswerkzeuge 2240 zur Implementierung der in dem Speichermedium 2204 gespeicherten Prozesse und/oder Verfahren aufweisen. Zum Beispiel kann eine Synthese an einem Design durchgeführt werden, bei der das Verhalten und/oder die Funktionen, die von dem Design gewünscht werden, in eine funktionell äquivalente Schaltkreisbeschreibung auf Logikgatter-Ebene umgewandelt werden, indem das Design an aus der Layouteinheit-Bibliothek 2224 ausgewählte Standardzellen angepasst wird. Das Ergebnis der Synthese ist eine funktionell äquivalente Schaltkreisbeschreibung auf Logikgatter-Ebene, wie zum Beispiel eine Netzliste auf Gate-Ebene. Auf der Grundlage der Netzliste auf Gate-Ebene kann eine fotolithografische Maske generiert werden, die zur Herstellung des integrierten Schaltkreises mittels der Fertigungswerkzeuge 2240 verwendet wird. Weitere Aspekte der Vorrichtungsherstellung werden in Verbindung mit 24 offenbart, die ein Blockschaubild des IC-Herstellungssystems 2400 und eines damit verbundenen IC-Herstellungsflusses gemäß einigen Ausführungsformen ist. In einigen Ausführungsformen werden, auf der Basis eines Layout-Schaubildes, mindestens eines von (A) einer oder mehreren Halbleitermasken und (B) mindestens einer Komponente in einer Schicht eines integrierten Halbleiterschaltkreises unter Verwendung des Herstellungssystems 2400 hergestellt.
  • 23 ist ein Flussdiagramm, das ein Verfahren zur Herstellung einer Power-Gating-Zelle gemäß einigen Ausführungsformen veranschaulicht. Wie in 23 gezeigt, wird in Schritt 2302 ein Substrat (zum Beispiel das Substrat 190, wie in 2A gezeigt) bereitgestellt. Auf dem Substrat befinden sich eine erste aktive Region und mehrere zweite aktive Regionen. Die erste aktive Region befindet sich in einem mittigen Bereich der Power-Gating-Zelle. Die mehreren zweiten aktiven Regionen befinden sich in einem Randbereich der Power-Gating-Zelle, der den mittigen Bereich umgibt. Die erste aktive Region hat eine erste Breite in einer ersten Richtung, die mindestens vier Finnenstrukturen entspricht, die sich in einer zweiten, zu der ersten Richtung senkrecht verlaufenen Richtung erstrecken. Jede zweite aktive Region hat eine zweite Breite in der ersten Richtung, die mindestens einer und nicht mehr als drei Finnenstrukturen entspricht, die sich in der zweiten Richtung erstrecken. In einigen Beispielen kann das Substrat ein Volumenhalbleitersubstrat sein. In einigen Ausführungsformen ist das Halbleitersubstrat ein Silizium-auf-Isolator-Substrat (SOI-Substrat). In einigen Ausführungsformen kann das Substrat mehrere Epitaxialschichten (das heißt ein Mehrschichtsubstrat) aufweisen. Das Substrat kann einen elementaren Halbleiter wie zum Beispiel Silizium und Germanium enthalten. Alternativ kann das Substrat einen Verbundhalbleiter wie zum Beispiel Siliziumcarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid, Zinkoxid, Zinkselenid, Zinksulfid, Zinktellurid, Cadmiumselenid, Cadmiumsulfid und/oder Cadmiumtellurid; einen Legierungshalbleiter wie zum Beispiel SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten. Das Substrat kann verschiedene Regionen enthalten, die in geeigneter Weise dotiert wurden (zum Beispiel für eine Leitfähigkeit vom p-Typ oder vom n-Typ). Es ist zu beachten, dass auch andere Arten von Substratstrukturen und Halbleitermaterialien möglich sind.
  • In Schritt 2304 werden Finnenstrukturen über der ersten aktiven Region und den mehreren zweiten aktiven Regionen gebildet. Die Finnenstrukturen (zum Beispiel die Finnenstrukturen 204, wie in 2A gezeigt) umfassen ein beliebiges geeignetes Material. In einem Beispiel erstreckt sich die Finnenstruktur in einer zweiten Richtung (zum Beispiel der X-Richtung, wie in 2A gezeigt). In einem Beispiel ist die Finnenstruktur eine Silizium-Finnenstruktur. In einem anderen Beispiel kann die Finnenstruktur mehrere Schichten umfassen, wie zum Beispiel eine oder mehrere Epitaxialschichten, die auf dem Volumenhalbleitersubstrat und/oder dem Volumenhalbleitersubstrat selbst gezüchtet wurden. Die Finnenstruktur kann durch einen beliebigen geeigneten Prozess, einschließlich verschiedener Abscheidungs-, Photolithografie-, Ätz-, Epitaxial- und/oder anderer geeigneter Prozesse, gebildet werden. Ein beispielhafter Photolithografieprozess kann umfassen: Bilden einer Photoresistschicht („Resist“) über dem Substrat, Inkontaktbringen des Resists mit einer Struktur unter Verwendung einer Maske, Ausführen eines Brennprozesses nach dem Inkontaktbringen, und Entwickeln des Resists, um ein Maskierungselement zu bilden, das den Resist enthält. Das Maskierungselement kann dann zum Ätzen verwendet werden, um die Finnenstruktur zu bilden. Der Ätzprozess kann reaktive Ionenätzprozesse (RIE-Prozesse) und/oder andere geeignete Prozesse sein. In einem anderen Beispiel kann die Finnenstruktur durch einen Doppelstrukturierungslithografieprozess (Double-Patterning Lithography, DPL) gebildet werden. DPL ist ein Verfahren zum Erzeugen einer Struktur auf einem Substrat durch Teilen der Struktur in zwei verschachtelte Strukturen. DPL ermöglicht eine erhöhte Dichte der Finnenstruktur. Es können verschiedene DPL-Methodologien verwendet werden, einschließlich Doppelbelichtung (zum Beispiel unter Verwendung zweier Maskensätze), Bilden von Abstandshaltern neben Merkmalen, und Entfernen der Merkmale, um eine Struktur von Abstandshaltern bereitzustellen, Resist-Erstarrung, und/oder andere geeignete Prozesse. Es ist zu beachten, dass auch andere Arten von Finnenstrukturen und Finnenstrukturmaterialien möglich sind.
  • In Schritt 2306 werden Source/Drain-Regionen der Finnenstrukturen dotiert. In einem Beispiel werden die Source/Drain-Regionen der Finnenstrukturen dotiert, indem ein Implantationsprozess durchgeführt wird, um geeignete Dotanden zu implantieren, die die Dotanden in den Finnenstrukturen ergänzen. In einem anderen Beispiel können die Source/Drain-Regionen der Finnenstrukturen durch Bilden einer Aussparung in der Finnenstruktur und epitaxiales Züchten von Material in der Aussparung gebildet werden. Es ist zu beachten, dass auch andere Arten von Source/Drain-Strukturen und Bildungsprozessen möglich sind.
  • In Schritt 2308 werden Gate-Strukturen über den Finnenstrukturen in der ersten aktiven Region und den mehreren zweiten aktiven Regionen gebildet. Jede der Gate-Strukturen (zum Beispiel die Gate-Streifen 208, wie in 2A gezeigt) kann eine Gate-Dielektrikumschicht, eine Gate-Elektrodenschicht und/oder andere geeignete Schichten wie zum Beispiel Kappschichten, Grenzflächenschichten, Austrittsarbeitsschichten, Diffusions-/Sperrschichten usw. aufweisen. Eine Gate-Struktur und/oder eine Finnenstruktur können so strukturiert werden, dass die Gate-Struktur einen Abschnitt der Finnenstruktur umgibt. In einem Beispiel kann eine Gate-Struktur mindestens drei Flächen einer Finnenstruktur berühren (zum Beispiel die Oberseite und die gegenüberliegenden Seitenflächen). In einem anderen Beispiel legt sich eine Gate-Struktur um oder quasi um eine Finnenstruktur, dergestalt, dass die Gate-Struktur eine vierte Fläche der Finnenstruktur (zum Beispiel die Unterseite) berührt. Die Gate-Dielektrikumschicht umfasst ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon. Beispiele für dielektrisches Material mit hohem k-Wert sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete dielektrische Materialien mit hohem k-Wert, und/oder Kombinationen davon. Die Gate-Elektrode enthält ein beliebiges geeignetes Material, wie zum Beispiel Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Molybdän, Tantalnitrid, Nickelsilicid, Cobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien, und/oder Kombinationen davon. Es ist zu beachten, dass auch andere Gate-Strukturen und Materialien möglich sind.
  • In Schritt 2310 werden Kontaktstrukturen über den Source-Regionen und den Drain-Regionen in der ersten aktiven Region und den mehreren zweiten aktiven Regionen abgeschieden. Insbesondere kann das Abscheiden von Source-Kontaktstrukturen und Drain-Kontaktstrukturen zum Beispiel das Abscheiden einer Sperrschicht wie zum Beispiel Titannitrid, Tantalnitrid, Wolframnitrid, Ruthenium und dergleichen oder eine Kombination davon und dann das Abscheiden eines leitfähigen Materials wie zum Beispiel eines Metalls wie Aluminium, Kupfer, Wolfram und dergleichen oder eine Kombination davon umfassen. Das Abscheiden kann zum Beispiel chemische Aufdampfung (CVD), Atomschichtabscheidung (ALD), physikalische Aufdampfung (PVD) oder eine Kombination davon sein. Überschüssige Sperrschichtmaterialien und/oder leitfähige Materialien können später entfernt werden, wie zum Beispiel durch chemisch-mechanisches Polieren (CMP). In einigen Ausführungsformen werden die Source-Kontaktstrukturen und die Drain-Kontaktstrukturen in einem Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) abgeschieden, wie zum Beispiel einer Dielektrikumschicht mit niedrigem k-Wert oder einer Dielektrikumschicht mit extremen niedrigem k-Wert. Insbesondere werden die Source-Kontaktstrukturen und die Drain-Kontaktstrukturen gebildet durch: Bilden des Zwischenschichtdielektrikums (ILD), Strukturieren des ILD unter Verwendung einer Maske, um einige Abschnitte des ILD zu bedecken, während andere Abschnitte des ILD frei bleiben, Ätzen des ILD, um die freigelegten Abschnitte des ILD zu entfernen, um eine Aussparung zu bilden, und Abscheiden leitfähiger Materialien in der Aussparung. Es ist zu beachten, dass auch andere Arten von Bildungsprozessen und Materialien möglich sind. Auf diese Weise werden einzelne FinFETs in der ersten aktiven Region und den mehreren zweiten aktiven Regionen hergestellt.
  • In Schritt 2312 werden elektrische Interconnect-Strukturen zwischen der ersten aktiven Region und den mehreren zweiten aktiven Regionen gebildet. Die elektrischen Interconnect-Strukturen werden so konfiguriert, dass sie verschiedene Merkmale oder Strukturen der einzelnen FinFETs, die sich in der ersten aktiven Region und den mehreren zweiten aktiven Regionen befinden, miteinander verbinden. In einigen Ausführungsformen weisen die elektrischen Interconnect-Strukturen eine mehrschichtige Interconnect-Verbindung auf, die vertikale Interconnect-Verbindungen, wie zum Beispiel konventionelle Durchkontaktierungen oder Kontakte, und horizontale Interconnect-Verbindungen, wie zum Beispiel Metallleitungen, aufweist. Diese elektrischen Interconnect-Strukturen werden aus verschiedenen leitfähigen Materialien hergestellt, einschließlich beispielsweise Kupfer, Wolfram und/oder Silicid. In einem Beispiel wird ein Damaszen- und/oder Dual-Damaszen-Prozess verwendet, um eine kupferbasierte mehrschichtige Interconnect-Struktur zu bilden. Dadurch werden die einzelnen FinFETs so verbunden, dass sie als Header-Schalter oder Footer-Schalter fungieren.
  • 24 ist ein Blockschaubild eines IC-Herstellungssystems gemäß einigen Ausführungsformen. In 24 umfasst das IC-Herstellungssystem 2400 Entitäten, wie beispielsweise ein Designhaus 2420, ein Maskenhaus 2430 und einen IC-Hersteller/Fertiger („Fab“) 2450, die in den Design-, Entwicklungs- und Fertigungszyklen und/oder den Dienstleistungen im Zusammenhang mit der Herstellung einer IC-Vorrichtung 2460, wie zum Beispiel die oben offenbarten Power-Gating-Zelle 102, miteinander interagieren. Die Entitäten in dem System 2400 sind über ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie beispielsweise ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und erbringt Dienstleistungen für eine oder mehrere der anderen Entitäten und/oder erhält Dienstleistungen von ihnen. In einigen Ausführungsformen sind zwei oder mehr des Designhauses 2420, des Maskenhauses 2430 und des IC-fab 2450 im Besitz eines einzigen größeren Unternehmens. In einigen Ausführungsformen existieren zwei oder mehr des Designhauses 2420, des Maskenhauses 2430 und des IC-Fab 2450 in einer gemeinsamen Einrichtung nebeneinander und nutzen gemeinsame Ressourcen.
  • Das Designhaus (oder Designteam) 2420 generiert ein IC-Designlayout-Schaubild 2422. Das IC-Designlayout-Schaubild 2422 enthält verschiedene geometrische Strukturen oder IC-Layout-Schaubilder, die für eine IC-Vorrichtung 2460 entworfen wurden, zum Beispiel eine IC-Vorrichtung, das eine oder mehrere der oben offenbarten Power-Gating-Zellen 102 aufweist. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, aus denen sich die verschiedenen Komponenten der herzustellenden IC-Vorrichtung 2460 zusammensetzen. Die verschiedenen Schichten kombinieren sich zu verschiedenen IC-Merkmalen. So enthält beispielsweise ein Abschnitt des IC-Designlayout-Schaubildes 2422 verschiedene IC-Strukturelemente, wie beispielsweise eine aktive Region, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschicht-Interconnect-Verbindung, und Öffnungen für Bondungs-Pads, die in einem Halbleitersubstrat (zum Beispiel einem Siliziumwafer) und verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten gebildet werden sollen. Das Designhaus 2420 implementiert ein Designverfahren, um ein IC-Designlayout-Schaubild 2422 zu bilden. Das Designverfahren umfasst eines oder mehrere von einem logischen Design, einem physischen Design, und Platzieren und Routen. Das IC-Designlayout-Schaubild 2422 wird in einer oder mehreren Dateien präsentiert, die Informationen über die geometrischen Strukturen enthalten. Zum Beispiel kann das IC-Designlayout-Schaubild 2422 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 2430 umfasst die Datenvorbereitung 2432 und eine Maskenfertigung 2444. Das Maskenhaus 2430 verwendet das IC-Designlayout-Schaubild 2422 zum Herstellen einer oder mehrerer Masken 2445, die beim Herstellen der verschiedenen Schichten der IC-Vorrichtung 2460 gemäß dem IC-Designlayout-Schaubild 2422 zu verwenden sind. Das Maskenhaus 2430 führt die Maskendatenvorbereitung 2432 aus, wobei das IC-Designlayout-Schaubild 2422 in eine repräsentative Datei (Representative Data File, RDF) übersetzt wird. Die Maskendatenvorbereitung 2432 übermittelt die RDF an die Maskenfertigung 2444. Die Maskenfertigung 2444 umfasst einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF zu einem Bild auf einem Substrat, wie zum Beispiel einer Maske (Retikel) 2445 oder einen Halbleiterwafer 2453. Das Designlayout-Schaubild 2422 wird durch die Maskendatenvorbereitung 2432 so verarbeitet, dass es die bestimmten Eigenschaften des Maskenschreibers und/oder Anforderungen des IC-Fab 2450 erfüllt. In 24 sind die Maskendatenvorbereitung 2432 und die Maskenfertigung 2444 als getrennte Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenvorbereitung 2432 und die Maskenfertigung 2444 zusammen als eine Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 2432 eine optische Nähekorrektur (Optical Proximity Correction, OPC), die Lithografieoptimierungstechniken zum Kompensieren von Bildfehlern verwendet, wie zum Beispiel solchen, die durch Beugung, Interferenzen, andere Prozesseffekte und dergleichen entstehen. Die OPC justiert das IC-Designlayout-Schaubild 2422. In einigen Ausführungsformen enthält die Maskendatenvorbereitung 2432 weitere Auflösungsoptimierungstechniken (Resolution Enhancement Techniques, RET), wie zum Beispiel außeraxiale Beleuchtung, Sub-Auflösungs-Hilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen, oder Kombinationen davon. In einigen Ausführungsformen wird auch inverse Lithografie-Technologie (ILT) verwendet, die OPC als ein inverses Bildgabeproblem behandelt.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 2432 einen Maskenregelprüfer (Mask Rule Checker, MRC), der das IC-Designlayout-Schaubild 2422, das Prozesse in OPC durchlaufen hat, mit einem Satz Maskenerzeugungsregeln überprüft, die bestimmte geometrische und/oder Konnektivitätseinschränkungen enthalten, um ausreichende Margen sicherzustellen, um Schwankungen in Halbleiterherstellungsprozessen zu berücksichtigen, und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Designlayout-Schaubild 2422, um Einschränkungen während der Maskenfertigung 2444 zu kompensieren, die einen Teil der Modifizierungen rückgängig machen können, die durch OPC vorgenommen wurden, um Maskenerzeugungsregeln zu erfüllen.
  • In einigen Ausführungsformen enthält die Maskendatenvorbereitung 2432 eine Lithografieprozessüberprüfung (Lithography Process Checking, LPC), die eine Verarbeitung simuliert, die durch den IC-Fab 2450 implementiert wird, um IC-Vorrichtung 2460 zu fertigen. LPC simuliert diese Verarbeitung anhand des IC-Designlayout-Schaubildes 2422, um eine simulierte hergestellte Vorrichtung zu erzeugen, wie zum Beispiel die IC-Vorrichtung 2460. Die Verarbeitungsparameter in der LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus verknüpft sind, Parameter, die mit Werkzeugen verknüpft sind, die zur Herstellung des IC verwendet werden, und/oder andere Aspekte des Herstellungsprozesses enthalten. LPC berücksichtigt verschiedene Faktoren, wie zum Beispiel Zwischenbildkontrast, Tiefenschärfe (Depth of Focus, DOF), Maskenfehleroptimierungsfaktor (Mask Error Enhancement Factor, MEEF), andere geeignete Faktoren und dergleichen, oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem durch LPC eine simulierte hergestellte Vorrichtung erzeugt wurde, wenn die simulierte Vorrichtung nicht genau genug die Form hat, um Designregeln zu erfüllen, OPC und/oder MRC wiederholt, um das IC-Designlayout-Schaubild 2422 weiter zu verfeinern.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenvorbereitung 2432 zum Zweck der Klarheit vereinfacht wurde. In einigen Ausführungsformen enthält die Maskendatenvorbereitung 2432 zusätzliche Merkmale, wie zum Beispiel einen Logik-Operation (LOP) zum Modifizieren des IC-Designlayout-Schaubildes 2422 gemäß Herstellungsregeln. Außerdem können die Prozesse, die auf das IC-Designlayout-Schaubild 2422 während der Datenvorbereitung 2432 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 2432 und während der Maskenfertigung 2444 werden eine Maske 2445 oder eine Gruppe von Masken 2445 anhand des modifizierten IC-Designlayout-Schaubildes 2422 hergestellt. In einigen Ausführungsformen umfasst die Maskenfertigung 2444 die Ausführung einer oder mehrerer lithografischer Belichtungen auf der Basis des IC-Designlayout-Schaubildes 2422. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus aus mehreren E-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske 2445 oder Retikel) anhand des modifizierten IC-Designlayouts 2422 zu bilden. Die Maske 2445 kann in verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 2445 unter Verwendung von binärer Technologie gebildet. In einigen Ausführungsformen weist eine Maskenstruktur opake Regionen und transparente Regionen auf. Ein Strahl, wie zum Beispiel ein ultravioletter (UV-) Strahl, der verwendet wird, um die bildempfindliche Materialschicht (zum Beispiel den Photoresist) zu belichten, die auf einen Wafer aufbeschichtet wurde, wird durch die opake Region blockiert und wird durch die transparenten Regionen durchgelassen. In einem Beispiel weist eine Binärmaske 2445 ein transparentes Substrat (zum Beispiel Quarzglas) und ein opakes Material (zum Beispiel Chrom) auf, das in den opaken Regionen der Binärmaske aufbeschichtet wird. In einem weiteren Beispiel wird die Maske 2445 unter Verwendung einer Phasenverschiebungstechnologie gebildet. In einer Phasenverschiebungsversion (Phase Shift Mask, PSM) der Maske 2445 sind verschiedene Merkmale in der Struktur, die auf der Phasenverschiebungsmaske gebildet wird, dafür konfiguriert, eine korrekte Phasendifferenz zu haben, um Auflösung und Bildgabequalität zu erhöhen. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die eine oder die mehreren Masken, die durch die Maskenfertigung 2444 generiert werden, werden in einer Vielzahl verschiedener Prozesse verwendet. Zum Beispiel werden diese eine oder mehreren Masken in einem Ionenimplantierungsprozess, um verschiedene dotierte Regionen in dem Halbleiterwafer 2453 zu bilden, in einem Ätzprozess, um verschiedene Ätzregionen in dem Halbleiterwafer 2453 zu bilden, und/oder in anderen geeigneten Prozessen verwendet.
  • Der IC-Fab 2450 umfasst die Waferfertigung 2452. Der IC-Fab 2450 ist ein IC-Fertigungsunternehmen, das eine oder mehrere Produktionsstätten für die Fertigung einer Vielzahl verschiedener IC-Produkte umfasst. In einigen Ausführungsformen ist der IC-Fab 2450 eine Halbleitergießerei. Zum Beispiel kann es eine Produktionsstätte für die Frontend-Fertigung mehrerer IC-Produkte (FEOL-Fertigung) geben, während eine zweite Produktionsstätte die Backend-Fertigung der Interconnect-Verbindungen und die Verkapselung der IC-Produkte (BEOL-Fertigung) übernimmt, und eine dritte Produktionsstätte kann andere Dienstleistungen für das Gießereiunternehmen erbringen.
  • Der IC-Fab 2450 verwendet eine oder mehrere Masken 2445, die durch das Maskenhaus 2430 hergestellt wurden, um die IC-Vorrichtung 2460 zu fertigen. Somit verwendet der IC-Fab 2450 mindestens indirekt das IC-Designlayout-Schaubild 2422 zum Fertigen der IC-Vorrichtung 2460. In einigen Ausführungsformen wird ein Halbleiterwafer 2453 durch den IC-Fab 2450 unter Verwendung einer oder mehrerer Masken 2445 hergestellt, um die IC-Vorrichtung 2460 zu bilden. In einigen Ausführungsformen umfasst die IC-Fertigung die Ausführung einer oder mehrerer lithografischer Belichtungen, die mindestens indirekt auf dem IC-Designlayout-Schaubild 2422 basieren. Der Halbleiterwafer 2453 weist ein Siliziumsubstrat oder ein anderes zweckmäßiges Substrat auf, auf dem Materialschichten ausgebildet sind. Der Halbleiterwafer weist des Weiteren eines oder mehrere von verschiedenen dotierten Regionen, dielektrischen Merkmalen, Interconnect-Verbindungen auf mehreren Ebenen und dergleichen (die in anschließenden Herstellungsschritten gebildet werden) auf.
  • Gemäß einigen offenbarten Ausführungsformen wird eine Power-Gating-Zelle auf einem integrierten Schaltkreis bereitgestellt. Die Power-Gating-Zelle weist auf: einen mittigen Bereich; einen Randbereich, der den mittigen Bereich umgibt; eine erste aktive Region, die sich in dem mittigen Bereich befindet, wobei die erste aktive Region eine erste Breite in einer ersten Richtung aufweist, die mindestens vier Finnenstrukturen entspricht, die sich in einer zweiten Richtung, senkrecht zu der ersten Richtung, erstrecken; und mehrere zweite aktive Regionen, die sich in dem Randbereich befinden, wobei jede zweite aktive Region eine zweite Breite in der ersten Richtung aufweist, die mindestens einer und nicht mehr als drei Finnenstrukturen entspricht, die sich in der zweiten Richtung erstrecken. Der integrierte Schaltkreis weist einen Satz globaler Finnengitter auf, die sich in der zweiten Richtung erstrecken, und die mindestens vier Finnenstrukturen, die der ersten aktiven Region entsprechen, sind auf den Satz globaler Finnengitter ausgerichtet. Die mindestens eine und nicht mehr als drei Finnenstrukturen, die jeder der mehreren zweiten aktiven Regionen entsprechen, sind nicht auf den Satz globaler Finnengitter ausgerichtet.
  • Gemäß einigen offenbarten Ausführungsformen wird ein integrierter Schaltkreis bereitgestellt. Der integrierte Schaltkreis weist auf: eine Standardlogikzelle, die dafür konfiguriert ist, eine Funktion zu erfüllen; und eine Power-Gating-Zelle, die mit der Standardlogikzelle gekoppelt ist und dafür konfiguriert ist, in Reaktion auf ein Steuersignal eine Stromversorgung zu der Standardlogikzelle zu unterbrechen, wobei die Power-Gating-Zelle einen mittigen Bereich und einen den mittigen Bereich umgebenden Randbereich aufweist. Die Power-Gating-Zelle weist des Weiteren auf: eine erste aktive Region, die sich in dem mittigen Bereich befindet, wobei die erste aktive Region eine erste Breite in einer ersten Richtung aufweist, die mindestens vier Finnenstrukturen entspricht, die sich in einer zweiten Richtung, senkrecht zu der ersten Richtung, erstrecken; und mehrere zweite aktive Regionen, die sich in dem Randbereich befinden, wobei jede zweite aktive Region eine zweite Breite in der ersten Richtung aufweist, die mindestens einer und nicht mehr als drei Finnenstrukturen entspricht, die sich in der zweiten Richtung erstrecken. Der integrierte Schaltkreis weist einen Satz globaler Finnengitter auf, die sich in der zweiten Richtung erstrecken, und die mindestens vier Finnenstrukturen, die der ersten aktiven Region entsprechen, sind auf den Satz globaler Finnengitter ausgerichtet. Die mindestens eine und nicht mehr als drei Finnenstrukturen, die jeder der mehreren zweiten aktiven Regionen entsprechen, sind nicht auf den Satz globaler Finnengitter ausgerichtet.
  • Gemäß weiteren offenbarten Ausführungsformen wird ein Verfahren zur Herstellung einer Power-Gating-Zelle auf einem integrierten Schaltkreis bereitgestellt. Das Verfahren umfasst: Bereitstellen eines Substrats, wobei eine erste aktive Region und mehrere zweite aktive Regionen auf dem Substrat vorhanden sind, wobei die erste aktive Region in einem mittigen Bereich der Power-Gating-Zelle angeordnet ist und eine erste Breite in einer ersten Richtung aufweist, die mindestens vier Finnenstrukturen entspricht, die sich in einer zweiten Richtung, senkrecht zu der ersten Richtung, erstrecken, wobei die mehreren zweiten aktiven Regionen in einem Randbereich der Power-Gating-Zelle angeordnet sind, der den mittigen Bereich umgibt, wobei jede zweite aktive Region eine zweite Breite in der ersten Richtung aufweist, die mindestens einer und nicht mehr als drei Finnenstrukturen entspricht, die sich in der zweiten Richtung erstrecken; Bilden von Finnenstrukturen über der ersten aktiven Region und den mehreren zweiten aktiven Regionen; wobei der integrierte Schaltkreis einen Satz globaler Finnengitter aufweist, die sich in der zweiten Richtung erstrecken, und die mindestens vier Finnenstrukturen, die der ersten aktiven Region entsprechen, auf den Satz globaler Finnengitter ausgerichtet werden, und wobei die mindestens eine und nicht mehr als drei Finnenstrukturen, die jeder der mehreren zweiten aktiven Regionen entsprechen, nicht auf den Satz globaler Finnengitter ausgerichtet werden; Dotieren von Source-Regionen und Drain-Regionen der Finnenstrukturen; und Bilden von Gate-Strukturen über den Finnenstrukturen in der ersten aktiven Region und den mehreren zweiten aktiven Regionen.

Claims (20)

  1. Power-Gating-Zelle (102) auf einem integrierten Schaltkreis, die umfasst: einen mittigen Bereich (212); einen Randbereich (216), der den mittigen Bereich (212) umgibt; eine erste aktive Region (202w), die sich in dem mittigen Bereich (212) befindet, wobei die erste aktive Region (202w) eine erste Breite in einer ersten Richtung (Y) aufweist, die mindestens vier Finnenstrukturen (204) entspricht, die sich in einer zweiten Richtung (X) senkrecht zu der ersten Richtung erstrecken; und mehrere zweite aktive Regionen (202n), die sich in dem Randbereich (216) befinden, wobei jede zweite aktive Region eine zweite Breite in der ersten Richtung aufweist, die mindestens einer und nicht mehr als drei Finnenstrukturen (204) entspricht, die sich in der zweiten Richtung erstrecken, wobei der integrierte Schaltkreis einen Satz globaler Finnengitter (206) aufweist, die sich in der zweiten Richtung erstrecken, und die mindestens vier Finnenstrukturen (204), die der ersten aktiven Region (202w) entsprechen, auf den Satz globaler Finnengitter (206) ausgerichtet sind, wobei die mindestens eine und nicht mehr als drei Finnenstrukturen (204), die jeder der mehreren zweiten aktiven Regionen (202n) entsprechen, nicht auf den Satz globaler Finnengitter (206) ausgerichtet sind.
  2. Power-Gating-Zelle (102) nach wobei die Power-Gating-Zelle (102) eine Header-Zelle (102h) ist, die dazu eingerichtet ist, in Reaktion auf ein Steuersignal eine Stromversorgung zu einer Standardlogikzelle (104) auf dem integrierten Schaltkreis zu unterbrechen.
  3. Power-Gating-Zelle (102) nach Anspruch 2, wobei die Header-Zelle 102h mindestens einen PMOS-Transistor mit niedrigem Leckstrom aufweist.
  4. Power-Gating-Zelle (102) nach wobei die Power-Gating-Zelle (102) eine Footer-Zelle (102f) ist, die dazu eingerichtet ist, in Reaktion auf ein Steuersignal eine Stromversorgung zu einer Standardlogikzelle (104) auf dem integrierten Schaltkreis zu unterbrechen.
  5. Power-Gating-Zelle (102) nach Anspruch 4, wobei die Footer-Zelle (102f) mindestens einen NMOS-Transistor mit niedrigem Leckstrom aufweist.
  6. Power-Gating-Zelle (102) nach einem der vorangehenden Ansprüche, wobei die zweite Breite einer einzelnen Finnenstruktur entspricht.
  7. Power-Gating-Zelle (102) nach einem der Ansprüche 1 bis 5, wobei die zweite Breite zwei Finnenstrukturen (204) und deren Zwischenraum entspricht.
  8. Power-Gating-Zelle (102) nach einem der Ansprüche 1 bis 5, wobei die zweite Breite drei Finnenstrukturen (204) und deren Zwischenräumen entspricht.
  9. Integrierter Schaltkreis, der umfasst: eine Standardlogikzelle (104), die dazu eingerichtet ist, eine Funktion zu erfüllen; eine Power-Gating-Zelle (102), die mit der Standardlogikzelle (104) gekoppelt ist und dazu eingerichtet ist, in Reaktion auf ein Steuersignal eine Stromversorgung zu der Standardlogikzelle (104) zu unterbrechen, wobei die Power-Gating-Zelle (102) einen mittigen Bereich (212) und einen den mittigen Bereich (212) umgebenden Randbereich (216) aufweist; und wobei die Power-Gating-Zelle (102) des Weiteren umfasst: eine erste aktive Region (202w), die sich in dem mittigen Bereich (212) befindet, wobei die erste aktive Region (202w) eine erste Breite in einer ersten Richtung (Y) aufweist, die mindestens vier Finnenstrukturen (204) entspricht, die sich in einer zweiten Richtung (X) senkrecht zu der ersten Richtung erstrecken; und mehrere zweite aktive Regionen (202n), die sich in dem Randbereich (216) befinden, wobei jede zweite aktive Region eine zweite Breite in der ersten Richtung aufweist, die mindestens einer und nicht mehr als drei Finnenstrukturen (204) entspricht, die sich in der zweiten Richtung erstrecken, wobei der integrierte Schaltkreis einen Satz globaler Finnengitter (206) aufweist, die sich in der zweiten Richtung erstrecken, und die mindestens vier Finnenstrukturen (204), die der ersten aktiven Region (202w) entsprechen, auf den Satz globaler Finnengitter (206) ausgerichtet sind, wobei die mindestens eine und nicht mehr als drei Finnenstrukturen (204), die jeder der mehreren zweiten aktiven Regionen (202n) entsprechen, nicht auf den Satz globaler Finnengitter (206) ausgerichtet sind.
  10. Integrierter Schaltkreis nach Anspruch 9, wobei die Power-Gating-Zelle (102) eine Header-Zelle (102h, 120h) ist, die dazu eingerichtet ist, in Reaktion auf ein Steuersignal eine Stromversorgung zu einer Standardlogikzelle (104) auf dem integrierten Schaltkreis zu unterbrechen.
  11. Power-Gating-Zelle (102) nach Anspruch 10, wobei die Header-Zelle 102h mindestens einen PMOS-Transistor mit niedrigem Leckstrom aufweist.
  12. Integrierter Schaltkreis nach Anspruch 9, wobei die Power-Gating-Zelle (102) eine Footer-Zelle (102f, 120f) ist, die dazu eingerichtet ist, in Reaktion auf ein Steuersignal eine Stromversorgung zu einer Standardlogikzelle (104) auf dem integrierten Schaltkreis zu unterbrechen.
  13. Power-Gating-Zelle (102) nach Anspruch 12, wobei die Footer-Zelle (102f) mindestens einen NMOS-Transistor mit niedrigem Leckstrom aufweist.
  14. Integrierter Schaltkreis nach einem der Ansprüche 9 bis 13, wobei die zweite Breite einer einzelnen Finnenstruktur entspricht.
  15. Integrierter Schaltkreis nach einem der Ansprüche 9 bis 13, wobei die zweite Breite zwei Finnenstrukturen (204) entspricht.
  16. Integrierter Schaltkreis nach einem der Ansprüche 9 bis 13, wobei die zweite Breite drei Finnenstrukturen (204) entspricht.
  17. Verfahren zur Herstellung einer Power-Gating-Zelle (102) auf einem integrierten Schaltkreis, das umfasst: Bereitstellen eines Substrats, wobei eine erste aktive Region (202w) und mehrere zweite aktive Regionen (202n) auf dem Substrat vorhanden sind, wobei die erste aktive Region (202w) in einem mittigen Bereich (212) der Power-Gating-Zelle (102) angeordnet ist und eine erste Breite in einer ersten Richtung (Y) aufweist, die mindestens vier Finnenstrukturen (204) entspricht, die sich in einer zweiten Richtung (X) senkrecht zu der ersten Richtung erstrecken, wobei die mehreren zweiten aktiven Regionen (202n) in einem Randbereich (216) der Power-Gating-Zelle (102) angeordnet sind, der den mittigen Bereich (212) umgibt, wobei jede zweite aktive Region eine zweite Breite in der ersten Richtung aufweist, die mindestens einer und nicht mehr als drei Finnenstrukturen (204) entspricht, die sich in der zweiten Richtung erstrecken; Bilden von Finnenstrukturen (204) über der ersten aktiven Region (202w) und den mehreren zweiten aktiven Regionen (202n); wobei der integrierte Schaltkreis einen Satz globaler Finnengitter (206) aufweist, die sich in der zweiten Richtung erstrecken, und die mindestens vier Finnenstrukturen (204), die der ersten aktiven Region (202w) entsprechen, auf den Satz globaler Finnengitter (206) ausgerichtet werden, und wobei die mindestens eine und nicht mehr als drei Finnenstrukturen (204), die jeder der mehreren zweiten aktiven Regionen (202n) entsprechen, nicht auf den Satz globaler Finnengitter (206) ausgerichtet werden; Dotieren von Source-Regionen und Drain-Regionen der Finnenstrukturen (204); und Bilden von Gate-Strukturen über den Finnenstrukturen (204) in der ersten aktiven Region (202w) und den mehreren zweiten aktiven Regionen (202n).
  18. Verfahren nach Anspruch 17, das des Weiteren umfasst: Abscheiden von Kontaktstrukturen über den Source-Regionen und den Drain-Regionen.
  19. Verfahren nach Anspruch 17 oder 18, das des Weiteren umfasst: Bilden elektrischer Interconnect-Strukturen zwischen der ersten aktiven Region (202w) und den mehreren zweiten aktiven Regionen (202n).
  20. Verfahren nach einem der Ansprüche 17 bis 19, wobei das Bilden der Gate-Strukturen umfasst: Bilden von Gate-Dielektrikumschichten; und Abscheiden von Gate-Elektrodenschichten über den Gate-Dielektrikumschichten.
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