DE102020110780A1 - Halbleiterbauelement mit vertiefter interconnect-struktur - Google Patents

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Abstract

Ein Halbleiterbauelement weist eine erste Gate-Struktur auf, die sich entlang einer ersten seitlichen Richtung erstreckt. Das Halbleiterbauelement weist eine erste Interconnect-Struktur auf, die oberhalb der ersten Gate-Struktur angeordnet ist, die sich entlang einer zweiten seitlichen Richtung erstreckt, die zu der ersten seitlichen Richtung rechtwinklig ist. Die erste Interconnect-Struktur weist einen ersten Teil und einen zweiten Teil auf, die durch eine erste dielektrische Struktur voneinander elektrisch isoliert sind. Das Halbleiterbauelement weist eine zweite Interconnect-Struktur auf, die zwischen der ersten Gate-Struktur und der ersten Interconnect-Struktur angeordnet ist und die erste Gate-Struktur mit dem ersten Teil der ersten Interconnect-Struktur elektrisch koppelt. Die zweite Interconnect-Struktur weist einen vertieften Teil auf, der im Wesentlichen auf die erste Gate-Struktur und die dielektrische Struktur entlang einer senkrechten Richtung ausgerichtet ist.

Description

  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltkreise (IC) hat ein exponentielles Wachstum erfahren. Beim Design von Halbleiter-ICs werden Standardzellen-Methoden gewöhnlich Standardzellen-Methoden für das Design von Halbleiterbauelementen auf einem Chip verwendet. Standardzellen-Methoden verwenden Standardzellen als abstrakte Darstellungen von gewissen Funktionen, um Millionen oder Milliarden von Bauelementen auf einem einzigen Chip zu integrieren. In dem Maße wie die ICs weiter verkleinert werden, werden immer mehr Bauelemente in einen einzigen Chip integriert. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz steigert und die damit verbundenen Kosten senkt.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein. Es zeigen:
    • 1 eine Querschnittsansicht eines beispielhaften Halbleiterbauelements, das eine vertiefte Interconnect-Struktur aufweist, gemäß einigen Ausführungsformen.
    • 2 eine Querschnittsansicht eines anderen beispielhaften Halbleiterbauelements, das eine vertiefte Interconnect-Struktur aufweist, gemäß einigen Ausführungsformen.
    • 3 ein Schaltbild eines beispielhaften Schaltkreises gemäß einigen Ausführungsformen.
    • 4 ein beispielhaftes Layout-Design einer Standardzelle, das den Schaltkreis aus 3 darstellt, gemäß einigen Ausführungsformen.
    • 5 eine Querschnittsansicht eines Halbleiterbauelements, das durch mindestens einen Teil des Layout-Designs aus 4 gebildet ist, das eine vertiefte Interconnect-Struktur aufweist, gemäß einigen Ausführungsformen.
    • 6A und 6B beispielhafte Layout-Designs einer Standardzelle, die den Schaltkreis aus 3 darstellt, gemäß einigen Ausführungsformen.
    • 7 eine perspektivische Ansicht eines Halbleiterbauelements, das durch mindestens einen Teil des Layout-Designs aus 6A-B gebildet ist, das eine vertiefte Interconnect-Struktur aufweist, gemäß einigen Ausführungsformen.
    • 8 ein Ablaufschema eines Verfahrens zum Herstellen eines Halbleiterbauelements, gemäß einigen Ausführungsformen.
    • 9 ein Blockdiagramm eines Systems zum Generieren eines IC-Layout-Designs, gemäß einigen Ausführungsformen.
    • 10 ein Blockdiagramm eines IC-Herstellungssystems und eines dazugehörigen IC-Herstellungsablaufs, gemäß einigen Ausführungsformen.
    • 11 ein Ablaufschema eines beispielhaften Verfahrens zum Bilden eines Halbleiterbauelements, das eine vertiefte Interconnect-Struktur aufweist, gemäß einigen Ausführungsformen.
    • 12A, 12B, 12C, 12D, 12E, 12F, 12G, 12H, 12I, 12J, 12K, 12L und 12M Querschnittsansichten eines beispielhaften Halbleiterbauelements während diversen Produktionsphasen, das durch das Verfahren aus 11 hergestellt wird, gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt mehrere verschiedene Ausführungsformen oder Beispiele zum Umsetzen von verschiedenen Merkmalen des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind natürlich nur Beispiele, die nicht dazu bestimmt sind, einschränkend zu sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sind, so dass das erste und das zweite Merkmal vielleicht nicht in direktem Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben bei den diversen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt als solche keine Beziehung zwischen den diversen Ausführungsformen und/oder den besprochenen Konfigurationen vor.
  • Ferner können hier räumlich relative Begriffe, wie etwa „darunter“, „unterhalb“, „unterer“, „über“, „oberer“ und dergleichen, hier zur einfachen Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren abgebildet, zu beschreiben. Die räumlich relativen Begriffe sind dazu gedacht, verschiedene Orientierungen des Bauelements im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren abgebildeten Orientierung einzubeziehen. Die Vorrichtung kann anderweitig orientiert sein (z. B. um 90 Grad oder in anderen Orientierungen gedreht), und die hier verwendeten räumlich relativen Deskriptoren können ebenso entsprechend ausgelegt werden.
  • Mit der Tendenz zur Verkleinerung der ICs soll im Allgemeinen die Fläche einer Standardzelle entsprechend verkleinert werden. Die Fläche der Standardzelle kann verkleinert werden, indem eine Zellenbreite der Zelle und/oder eine Zellenhöhe der Zelle verkleinert werden. Die Zellenbreite ist typischerweise proportional zu einer Anzahl von Gate-Strukturen oder Merkmalen (z. B. typischerweise als „POLY“ bezeichnet), die sich in einer senkrechten Richtung erstrecken, welche die Zelle enthalten kann; und die Zellenhöhe ist typischerweise proportional zu einer Anzahl von Signalspuren, die sich in einer waagerechten Richtung erstrecken, welche die Zelle enthalten kann. Während die Zellenhöhe (z. B. durch Verringern der Anzahl von Signalspuren) verringert wird, kann es sein, dass die Zellenbreite (die Anzahl von Gate-Strukturen) zunimmt, so dass die Gesamtfläche vielleicht nicht effizient reduziert wird. Obwohl man vorschreiben kann, dass die Anzahl von Gate-Strukturen unverändert bleibt (z. B. nur die Anzahl der Signalspuren verringert wird), kann das Produzieren eines Halbleiterbauelements basierend auf einem derartigen Zellen-Design auf diverse Leitungsführungsprobleme stoßen. Beispielsweise können eine oder mehrere Interconnect-Strukturen gebildet (z. B. zugeschnitten) werden, um teilweise auf Grund der verkürzten Zellenbreite eine relativ kürzere Breite aufzuweisen. Es kann sehr schwierig werden, wenn eine Interconnect-Struktur (z. B. eine Durchkontaktierungsstruktur) auf eine derart verkürzte Interconnect-Struktur aufgelegt wird, was möglicherweise einen Funktionsfehler (z. B. einen Kurzschluss) der Zelle verursachen kann.
  • Die vorliegende Offenbarung stellt diverse Ausführungsformen eines Halbleiterbauelements bereit, die durch eine Standardzelle dargestellt (oder basierend darauf gebildet) sein können. Eine Fläche der Standardzelle kann reduziert werden, indem gleichzeitig eine Zellenhöhe und eine Zellenbreite der Standardzelle reduziert werden, wobei sie für die Probleme der bestehenden Technologie unempfindlich sind. Beispielsweise weist das Halbleiterbauelement eine Anzahl von Transistoren auf, von denen jeder eine jeweilige Gate-Struktur und Source-/Drain-Strukturen aufweisen. Die Gate-Strukturen können jeweils durch eine Vielzahl von Gate-Merkmalen der Zelle, die mit der Zellenbreite der Zelle verknüpft sind, definiert sein. Die Gate-Strukturen und die Source-/Drain-Strukturen können durch eine Vielzahl von Interconnect-Strukturen verbunden sein, die jeweils durch eine Anzahl von Signalspuren der Zelle definiert sind. Das Halbleiterbauelement, wie hier offenbart, weist eine oder mehrere vertiefte Interconnect-Strukturen auf, die jeweils zwischen mindestens einer entsprechenden Gate-Struktur und mindestens einer entsprechenden Interconnect-Struktur angeordnet sind. Bei einigen Ausführungsformen kann die vertiefte Interconnect-Struktur einen teilweise oder ganz vertieften Teil aufweisen, der mit einem dielektrischen Material ausgefüllt ist. Beispielsweise kann sich eine vertiefte Interconnect-Struktur, die einen teilweise vertieften Teil aufweist, seitlich erstrecken oder den Verbindungspunkt einer entsprechenden Gate-Struktur verschieben, was bewirkt, dass eine entsprechende Interconnect-Struktur entsprechend verschoben wird. Somit werden andere Interconnect-Strukturen (z. B. die Interconnect-Strukturen neben der Interconnect-Struktur, die mit der Gate-Struktur verbunden ist) nicht abgeschnitten, um eine verkürzte seitliche Breite zu haben. Somit können, obwohl eine Anzahl der Gate-Merkmale und eine Anzahl der Signalspuren der Zelle reduziert werden (wodurch eine Gesamtfläche der Zelle reduziert wird), die zuvor identifizierten Probleme, mit der die bestehende Technologie konfrontiert ist, gelöst werden. Bei einigen anderen Ausführungsformen kann die vertiefte Interconnect-Struktur, die einen ganz vertieften Teil umfasst, den Verbindungspunkt einer entsprechenden leitfähigen Struktur (z. B. einer oder mehrerer Interconnect-Strukturen, die mit den Dummy-Gate-Strukturen und/oder den Dummy-Source-/Drain-Strukturen verbunden sind) senkrecht verschieben, wodurch eine Interconnect-Struktur in einer Interconnect-Schicht über der vertieften Interconnect-Struktur gebildet werden kann. Somit kann die Leitungsführungsressource dieser Interconnect-Schicht vorteilhaft reserviert werden.
  • Mit Bezug auf 1 ist eine Querschnittsansicht eines Teils eines Halbleiterbauelements 100, das eine vertiefte Interconnect-Struktur aufweist, gemäß einigen Ausführungsformen dargestellt. Es versteht sich, dass das Halbleiterbauelement 100, wie in 1 gezeigt, zur Erläuterung vereinfacht ist, und somit das Halbleiterbauelement 100 eines von diversen geeigneten Merkmalen aufweisen kann und dabei im Umfang der vorliegenden Offenbarung bleiben kann. Beispielsweise kann das Halbleiterbauelement 100 eine Vielzahl von Transistoren (z. B. planaren komplementären Metalloxid-Halbleiter-Feldeffekttransistoren (NMOSFETs), finnenbasierten Feldeffekttransistoren (FinFETs), Nanofolien-Feldeffekttransistoren, Nanodraht-Feldeffekttransistoren) aufweisen, von denen jeder durch eine jeweilige Gate-Struktur und Source-/Drain-Strukturen (oder Source-/Drain-Regionen) gebildet ist, wobei die abgebildete Ausführungsform aus 1 einige der Strukturen aufweisen kann.
  • Wie gezeigt weist das Halbleiterbauelement 100 eine erste Gate-Struktur 102, eine zweite Gate-Struktur 104 und eine dritte Gate-Struktur 106 auf, die über einem Substrat (nicht gezeigt) gebildet sind. Bei einigen Ausführungsformen können die Gate-Strukturen 102 bis 106 ein leitfähiges Material, wie beispielsweise ein oder mehrere Metallmaterialien, ein Polysiliziummaterial usw. enthalten. Obwohl dies in 1 nicht gezeigt ist, versteht es sich, dass jede der Gate-Strukturen 102 bis 106 über einer oder mehreren aktiven Regionen (z. B. einem oder mehreren Leitungskanälen) gebildet ist, wobei entsprechende Source-/Drain-Strukturen/Regionen an den Seiten der Gate-Struktur angeordnet sind, um als ein jeweiliger Transistor zu dienen. Die Source-/Drain-Strukturen können Source-/Drain-Strom durch die aktive Region leiten, die durch die Gate-Struktur gate-gesteuert (z. B. moduliert) wird. Beispielsweise kann jede der Gate-Strukturen 102 bis 106 über der aktiven Region eines FinFETs gebildet sein (z. B. diese überbrücken), um die Stromleitung durch den FinFET hindurch zu modulieren. Derartige Funktionsstrukturen eines Transistors (und anderer aktiver Bauelemente, beispielsweise Widerstände, Kondensatoren usw.) werden insgesamt als Front-End-of-Line-Strukturen (FEOL-Strukturen) bezeichnet. Die Gate-Strukturen 102 bis 106 sind in einer dielektrischen Schicht 108 eingebettet. Die dielektrische Schicht 108 kann ein dielektrisches Material, wie beispielsweise ein dielektrisches Material mit niedriger Dielektrizitätszahl, ein dielektrisches Material mit ultraniedriger Dielektrizitätszahl, enthalten. Eine derartige dielektrische Schicht 108 wird typischerweise als dielektrische Zwischenschicht (ILD) bezeichnet.
  • Das Halbleiterbauelement 100 weist ferner eine Interconnect-Struktur 116 auf, die über der dielektrischen Schicht 108 gebildet ist. Bei einigen Ausführungsformen kann die Interconnect-Struktur 116 ein leitfähiges Material, wie beispielsweise ein oder mehrere Metallmaterialien, enthalten. Die Schicht, die eine derartige Interconnect-Struktur 116 enthält, die direkt über den Gate-Strukturen gebildet ist, wird manchmal als „M0-“ Schicht bezeichnet. Typischerweise werden die Strukturen, die in und über der Mo-Schicht gebildet werden (z. B. Mi-Schicht, M2-Schicht usw.), insgesamt als Back-End-of-Line-Strukturen (BEOL-Strukturen) bezeichnet. Um die beabsichtigte Funktionalität des Halbleiterbauelements 100 zu aktivieren, kann jede Gate-Strukturen 102 bis 106 mit einer oder mehreren BEOL-Strukturen elektrisch gekoppelt sein. Beispielsweise ist die Gate-Struktur 102 mit einer Interconnect-Struktur 116-1 der Interconnect-Struktur 116 elektrisch gekoppelt; und die Gate-Struktur 104 ist mit einer Interconnect-Struktur 116-2 der Interconnect-Struktur 116 elektrisch gekoppelt. Die Interconnect-Strukturen 116-1 und 116-2 können entlang der gleichen Signalspur gebildet sein und durch eine dielektrische Struktur 118 voneinander getrennt (z. B. isoliert) sein.
  • Die Gate-Struktur 102 kann mit der Interconnect-Struktur 116-1 über eine Interconnect-Struktur 110, die sich durch die dielektrische Schicht 108 hindurch erstreckt, elektrisch gekoppelt sein; und die Gate-Struktur 104 kann mit der Interconnect-Struktur 116-2 über eine Interconnect-Struktur 112, die sich durch die dielektrische Schicht 108 hindurch erstreckt, elektrisch gekoppelt sein. Bei einigen Ausführungsformen kann die Interconnect-Struktur 110 als eine durchkontaktierende Interconnect-Struktur gebildet sein. Eine derartige durchkontaktierende Interconnect-Struktur 110, die eine Gate-Struktur mit einer Interconnect-Struktur in der Mo-Schicht, die senkrecht auf die Gate-Struktur ausgerichtet ist, verbindet, wird manchmal als „VG“ bezeichnet.
  • Gemäß diversen Ausführungsformen der vorliegenden Offenbarung kann die Interconnect-Struktur 112, die eine Gate-Struktur mit einer Interconnect-Struktur in der M0-Schicht verbindet, die nicht in senkrechter Richtung auf die Gate-Struktur ausgerichtet ist (z. B. dieser gegenüber seitlich verschoben ist), gebildet sein, um einen vertieften Teil 112-1 und einen nicht vertieften Teil 112-2 aufzuweisen. Somit kann die Interconnect-Struktur 112 als eine teilweise vertiefte Interconnect-Struktur bezeichnet werden. Der vertiefte Teil 112-1 und der nicht vertiefte Teil 112-2 können als jeweilige Durchkontaktierungsstrukturen gebildet sein, die aneinander anstoßen (oder ansonsten benachbart sind). Die Stelle des vertieften Teils 112-1 könnte verwendet worden sein, um eine Durchkontaktierungsstruktur zu bilden (typischerweise mit „VG“ bezeichnet), um die Gate-Struktur 104 mit einer Interconnect-Struktur in der M0-Schicht zu verbinden; und die Stelle dieses nicht vertieften Teils 112-2 könnte verwendet worden sein, um eine Durchkontaktierungsstruktur zu bilden (typischerweise mit „VD“ bezeichnet), um eine Source-/Drain-Interconnect-Struktur (typischerweise mit „MD“ bezeichnet) mit einer Interconnect-Struktur in der Mo-Schicht zu verbinden. Die Source-/Drain-Interconnect-Struktur MD (in 1 gestrichelt gezeigt) kann gebildet sein, um eine Source-/Drain-Struktur (z. B. die Source-/Drain-Struktur, die auf einer der Seiten der Gate-Struktur 104 gebildet ist) mit einer oberen Ebene der Interconnect-Struktur (z. B. 116-2) zu koppeln. Derartige Interconnect-Strukturen, z. B. VG, VD, MD, können insgesamt als Middle-End-of-Line-Strukturen (MEOL-Strukturen) bezeichnet werden. Bei einigen Ausführungsformen wird die Kombination aus dem vertieften Teil 112-1 und dem nicht vertieften Teil 112-2 manchmal mit „VG+VD“ bezeichnet.
  • Weiter ausführlicher mit Bezug auf 1 ist der vertiefte Teil 112-1 im Verhältnis zu dem nicht vertieften Teil 112-2 vertieft, um eine Vertiefung 113 zu definieren. Bei einigen Ausführungsformen kann die Vertiefung 113 kann durch eine Fehlausrichtung oder Verschiebung von jeweiligen oberen Grenzen des vertieften Teils 112-1 und des nicht vertieften Teils 112-2 definiert sein. Die Vertiefung 113 wird mit einem dielektrischen Material ausgefüllt, um eine dielektrische Vertiefungsstruktur 114 zu bilden. Jeder der beiden Teile 112-1 und 112-2 ist direkt mit der Gate-Struktur 104 oder der Interconnect-Struktur 116-2 verbunden. Beispielsweise steht der vertiefte Teil 112-1 in direktem Kontakt nur mit der Gate-Struktur 104 und der nicht vertiefte Teil 112-2 steht in direktem Kontakt nur mit der Interconnect-Struktur 116-2. Bei einigen anderen Ausführungsformen kann der vertiefte Teil 112-1 mit der Gate-Struktur 104 mit einer oder mehreren leitfähiges Schichten (z. B. einer TaN-Schicht), die dazwischen angeordnet sind, gekoppelt sein. Ähnlich kann der nicht vertiefte Teil 112-2 mit der Interconnect-Struktur 116-2 mit einer oder mehreren leitfähigen Schichten (z. B. einer TaN-Schicht), die dazwischen angeordnet sind, gekoppelt sein.
  • Durch das Bilden einer derartigen vertieften Interconnect-Struktur 112 kann ein Verbindungspunkt (oder ein Auflagepunkt einer Durchkontaktierungsstruktur) der Gate-Struktur 104 vom Punkt „X“ zum Punkt „Y“ seitlich verschoben werden, wie in 1 gezeigt. Dadurch kann die Gate-Struktur 104 mit der Interconnect-Struktur 116-2, die gegenüber der Gate-Struktur 104 seitlich verschoben ist, elektrisch verbunden sein. Ferner kann durch das Bilden der dielektrischen Vertiefungsstruktur 114 über dem vertieften Teil 112-1 die Gate-Struktur 104 von beliebigen anderen Interconnect-Strukturen (z. B. 116-1) als der Interconnect-Struktur 116-2 elektrisch isoliert sein. Somit kann eine seitliche Breite der Interconnect-Struktur 116-2 gebildet sein, um groß genug zu sein, was das Risiko eines Fehlschlags beim Auflegen einer anderen Interconnect-Struktur (z. B. einer Durchkontaktierungsstruktur, welche die M0-Schicht 116 mit der nächsthöheren Interconnect-Schicht, der M1-Schicht, die typischerweise mit „VIA0“ bezeichnet wird, verbindet) auf die Interconnect-Struktur 116-2 erheblich reduzieren kann. Bei der bestehenden Technologie ist, um die Gate-Strukturen 102 und 104 jeweils mit den Interconnect-Strukturen 116-1 und 116-2 zu verbinden, mindestens ein Endteil der Interconnect-Struktur 116-2 häufig gebildet, um in senkrechter Richtung auf die Gate-Struktur 104 ausgerichtet zu sein, was die seitliche Breite der Interconnect-Struktur 116-1 erheblich verkürzen oder zusammendrücken kann. Entsprechend kommt es wahrscheinlich zur Fehlausrichtung der VIA0, wodurch es vielleicht nicht möglich ist, die ursprüngliche Funktionalität des Halbleiterbauelements 100 zu erreichen.
  • Mit Bezug auf 2 ist eine Querschnittsansicht eines Teils eines Halbleiterbauelements 200, das eine vertiefte Interconnect-Struktur aufweist, gemäß einigen Ausführungsformen dargestellt. Es versteht sich, dass das Halbleiterbauelement 200, wie in 2 gezeigt, zur Erläuterung vereinfacht ist, und somit kann das Halbleiterbauelement 200 eines von diversen geeigneten Merkmalen umfassen und dabei im Umfang der vorliegenden Offenbarung bleiben. Beispielsweise kann das Halbleiterbauelement 100 eine Vielzahl von Transistoren (z. B. planare komplementäre Metalloxid-Halbleiter-Feldeffekttransistoren (planare MOSFETs), finnenbasierte Feldeffekttransistoren (FinFETs), Nanofolien-Feldeffekttransistoren, Nanodraht-Feldeffekttransistoren, komplementäre Feldeffekttransistoren (CFETs)) aufweisen, von denen jeder durch eine jeweilige Gate-Struktur und Source-/Drain-Strukturen (oder Source-/Drain-Regionen) gebildet ist, während die in 2 abgebildete Ausführungsform einige der Strukturen aufweist.
  • Wie gezeigt weist das Halbleiterbauelement 200 eine erste Gate-Struktur 202, eine zweite Gate-Struktur 204 und eine dritte Gate-Struktur 206 auf, die über einem Substrat (nicht gezeigt) gebildet sind. Bei einigen Ausführungsformen können die Gate-Strukturen 202 bis 206 ein leitfähiges Material, wie beispielsweise ein oder mehrere Metallmaterialien, ein Polysiliziummaterial usw. enthalten. Obwohl dies in 2 nicht gezeigt ist, ist jede der Gate-Strukturen 202 bis 206 über einer oder mehreren aktiven Regionen (z. B. einem oder mehreren Leitungskanälen) gebildet, um den oder die jeweiligen Transistoren zu modulieren. Beispielsweise kann jede der Gate-Strukturen 202 bis 206 über der aktiven Region eines FinFETs gebildet sein (z. B. diese überbrücken), um die Stromleitung durch den FinFET hindurch zu modulieren.
  • Das Halbleiterbauelement 200 weist ferner eine Anzahl von Source-/Drain-Interconnect-Strukturen (MDs) 212, 214, 216 und 218 über dem Substrat auf. Obwohl dies in 2 nicht gezeigt ist, ist jede der MDs 212-218 über einer aktiven Region (z. B. einer epitaktisch gezogenen Source-/Drain-Struktur/Region) gebildet, um als Source oder Drain für den jeweiligen Transistor zu dienen. Beispielsweise können die MDs 212 und 214 mit der Source-Struktur und der Drain-Struktur eines ersten Transistors, der durch die Gate-Struktur 202 gate-gesteuert wird, verbunden sein, um jeweils als Source und Drain des ersten Transistors zu dienen; die MDs 214 und 216 können mit der Source-Struktur und der Drain-Struktur eines zweiten Transistors, der durch die Gate-Struktur 204 gate-gesteuert wird, verbunden sein, um jeweils als Source und Drain des zweiten Transistors zu dienen; und die MDs 216 und 218 können mit der Source-Struktur und der Drain-Struktur eines dritten Transistors verbunden sein, der durch die Gate-Struktur 206 gate-gesteuert wird, um jeweils als Source und Drain des dritten Transistors zu dienen.
  • Die Gate-Strukturen 202 bis 206 und die MDs 212 bis 218 sind in einer dielektrischen Schicht 208 integriert. Die dielektrische Schicht 208 kann ein dielektrisches Material, wie beispielsweise ein dielektrisches Material mit niedriger Dielektrizitätszahl, ein dielektrisches Material mit ultraniedriger Dielektrizitätszahl, enthalten. Eine derartige dielektrische Schicht 208 wird typischerweise als dielektrische Zwischenschicht (ILD) bezeichnet. Über der dielektrischen Schicht 208 kann eine Interconnect-Struktur 210 gebildet sein, um eine oder mehrere der Gate-Strukturen 202 bis 206 und/oder der MDs 212 bis 218 zu verbinden. Ähnlich wie die Interconnect-Struktur 116 wird eine Schicht, welche die Interconnect-Struktur 210 enthält, typischerweise als Mo-Schicht bezeichnet.
  • In manchen Fällen kann der zweite Transistor, der aus der Gate-Struktur 204, den Source-/Drain-Strukturen 214 bis 216 besteht, als Dummy-Transistor in dem Halbleiterbauelement 200 dienen. Der Dummy-Transistor kann im Betrieb des Halbleiterbauelements 200 keine aktive Funktion haben. Somit können die Gate-Struktur 204 und die Source-/Drain-Strukturen 214 bis 216 über eine Interconnect-Struktur 220 miteinander verbunden sein. In dieser Hinsicht kann die Interconnect-Struktur 220 gemäß einigen Ausführungsformen eine Vertiefung, z.B. 221, aufweisen (oder damit gekoppelt sein). Die Vertiefung 221 ist mit einem dielektrischen Material ausgefüllt, um eine dielektrische Vertiefungsstruktur 222 zu bilden. Die MD 212 kann mit der Interconnect-Struktur 210 über eine Interconnect-Struktur 232 (nachstehend „VD 232“), die sich durch die dielektrische Schicht 208 hindurch erstreckt, elektrisch gekoppelt sein; und die MD 218 kann mit der Interconnect-Struktur 210 über eine Interconnect-Struktur 238 (nachstehend „VD 238“), die sich durch die dielektrische Schicht 208 hindurch erstreckt, elektrisch gekoppelt sein.
  • Die Interconnect-Struktur 220 kann gebildet sein, um einen oder mehrere vertiefte Teile 220-1, 220-2 und 220-3 aufzuweisen. Somit kann die Interconnect-Struktur 220 als voll vertiefte Interconnect-Struktur bezeichnet werden. Gemäß einigen Ausführungsformen können die vertieften Teile 220-1 bis 220-3 als jeweilige Durchkontaktierungsstrukturen gebildet sein, die aneinander anstoßen (oder anderweitig benachbart sind). Die Stelle des vertieften Teils 220-1 könnte verwendet worden sein, um eine VD zu bilden, um die MD 214 mit der Interconnect-Struktur 210 zu verbinden; die Stelle des vertieften Teils 220-2 könnte verwendet worden sein, um eine VG zu bilden, um die Gate-Struktur 204 mit der Interconnect-Struktur 210 zu verbinden; und die Stelle des vertieften Teils 220-3 könnte verwendet worden sein, um die MD 216 mit der Interconnect-Struktur 210 zu verbinden. Bei einigen Ausführungsformen wird die Kombination der vertieften Teile 220-1 bis 220-3 manchmal mit „VD+VG+VD“ bezeichnet.
  • Bei der bestehenden Technologie sind die Gate-Struktur 204 und die Source-/Drain-Strukturen 214 bis 216, die einen Dummy-Transistor bilden, miteinander über einen ausgeschnittenen Teil der Interconnect-Struktur 210 verbunden. Somit wird zum Verbinden der MDs 212 und 218 mindestens eine Interconnect-Struktur in einer Interconnect-Schicht, die anders als die nächsthöhere Mo-Schicht ist (z. B. eine M1-Schicht), benötigt, welche die Leitungsführungsressource an der M1-Schicht erheblich verschwenden kann. Dagegen kann durch das Bilden der vertieften Interconnect-Struktur 220 ein Verbindungspunkt von einer oder mehreren Interconnect-Strukturen (z. B. 220-1, 220-2, 220-3) vom Punkt „X“ zum Punkt „Y“ in senkrechter Richtung verschoben werden, wie in 2 gezeigt. Dies ermöglicht eine Verbindung der MDs 212 und 218 miteinander direkt über die Interconnect-Struktur 210, welche die Leitungsführungsressource in der nächsthöheren Interconnect-Schicht reservieren kann.
  • Wie zuvor besprochen, kann durch das Bilden der offenbarten vertieften Interconnect-Struktur (z. B. 112 aus 1) zum Verbinden einer leitfähigen FEOL-Struktur (z. B. 104 aus 1) ein Verbindungspunkt der leitfähigen FEOL-Struktur seitlich verschoben werden, damit eine BEOL-Interconnect-Struktur, die der FEOL entspricht, entsprechend seitlich verschoben werden kann. Folglich kann bzw. können die benachbarte(n) BEOL-Interconnect-Struktur(en) gebildet sein, um eine ausreichend große Auflagebreite zu haben. Dies mindert diverse Leitungsführungsprobleme, mit denen die bestehende Technologie derzeit konfrontiert ist, beispielsweise wenn die Dimension einer Standardzelle immer mehr verkleinert wird. Es folgen diverse beispielhafte Layout-Designs eines Schaltkreises, die basierend auf der Übernahme der vertieften Interconnect-Struktur aufgebaut sind.
  • Zunächst mit Bezug auf 3 ist ein Schaltbild eines beispielhaften Schaltkreises 300 dargestellt. Der Schaltkreis 300 weist eine AND-OR-Invert-Logikschaltung (AOI-Logikschaltung) auf. Die AOI-Logikschaltung besteht im Allgemeinen aus der Kombination eines oder mehrerer AND-Gates gefolgt von einem NOR-Gate. Wie in 3 gezeigt, hat der Schaltkreis 300 vier Eingänge: A1, A2, B1 und B2; und einen Ausgang ZN, die konfiguriert sind, um die folgende boolesche Funktion auszuführen: ( A 1 ∧ A 2 ) ∨ ( B 1 ∧ B 2 ) .
    Figure DE102020110780A1_0001
    Um die Funktion auszuführen, kann der Schaltkreis 300 acht Transistoren 302, 304, 306, 308, 310, 312, 314 und 316 aufweisen, die elektrisch miteinander gekoppelt sind. Die Transistoren 302 bis 308 können jeweils als p-MOS-Transistor umgesetzt sein; und die Transistoren 310 bis 316 können jeweils als N-MOS-Transistor umgesetzt sein. Es versteht sich jedoch, dass jeder der Transistoren 302 bis 316 als eine von diversen anderen Transistorarten umgesetzt sein kann.
  • Bei einer Ausführungsform ist ein Drain der Transistoren 302 ist mit einer Source des Transistors 304 verbunden; und ein Drain der Transistoren 306 ist mit einer Source des Transistors 308 verbunden. Der Transistor 302 wird durch eine Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang B1 aufzunehmen, und wird durch eine erste Versorgungsspannung (z. B. VDD) gespeist; der Transistor 304 wird durch eine Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang A1 aufzunehmen, und wird an eine Interconnect-Struktur abgelassen, die konfiguriert ist, um den Ausgang ZN bereitzustellen; der Transistor 306 wird durch eine Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang B2 aufzunehmen, und wird durch die erste Versorgungsspannung (z. B. VDD) gespeist; und der Transistor 308 wird durch eine Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang A2 aufzunehmen, und wird an die Interconnect-Struktur abgelassen, die konfiguriert ist, um den Ausgang ZN bereitzustellen. Ein Drain des Transistors 310 ist mit dem Drain des Transistors 304 verbunden und wird auch an die Interconnect-Struktur abgeleitet, die konfiguriert ist, um den Ausgang ZN bereitzustellen; und ein Drain des Transistors 314 ist mit dem Drain des Transistors 308 verbunden und wird auch an die Interconnect-Struktur abgeleitet, die konfiguriert ist, um den Ausgang ZN bereitzustellen. Der Transistor 310 wird durch die Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang A1 aufzunehmen; und der Transistor 314 wird durch die Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang B1 aufzunehmen. Die Source des Transistors 310 ist mit einem Drain des Transistors 312 verbunden; und die Source des Transistors 314 ist mit einem Drain des Transistors 316 verbunden. Der Transistor 312 wird durch die Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang A2 aufzunehmen, und wird durch eine zweite Versorgungsspannung (z. B. VSS) versorgt; und der Transistor 316 wird durch die Interconnect-Struktur gate-gesteuert, die konfiguriert ist, um den Eingang B2 aufzunehmen, und wird durch die zweite Versorgungsspannung (z. B. VSS) versorgt.
  • Mit Bezug auf 4 ist ein beispielhaftes Layout-Design 400 einer Standardzelle gemäß einigen Ausführungsformen dargestellt. Das Layout-Design 400 kann verwendet werden, um mindestens einen Teil eines Halbleiterbauelements (z. B. 500 in 5) zu produzieren, das als Schaltkreis 300 aus 3 dient. Durch die Übernahme der hier offenbarten vertieften Interconnect-Strukturen kann die Dimension (z. B. Fläche) des Layout-Designs 400 (oder der Standardzelle) verkleinert werden und dabei für die zuvor identifizierten Leitungsführungsprobleme unempfindlich sein. Beispielsweise kann eine Zellenbreite der Standardzelle reduziert werden, um zu einer relativ geringen Anzahl von Gate-Strukturen (z. B. 5 oder weniger Gate-Strukturräumen) proportional zu sein, und eine Zellenhöhe der Standardzelle kann reduziert werden, um zu einer relativ geringen Anzahl von Signalspuren (z. B. 3 oder weniger M0-Interconnect-Strukturräumen) proportional zu sein.
  • Das Halbleiterbauelement, das dem Layout-Design 400 entspricht, kann basierend auf dem Bilden des jeweiligen aktiven Merkmals der Transistoren 302 bis 316 entlang einer einzigen Eben von aktiven Regionen produziert werden. Eine derartige aktive Region kann eine finnenförmige Region eines oder mehrerer dreidimensionaler Feldeffekttransistoren (z. B. FinFETs, Gate-All-Around-Transistoren (GAA-Transistoren), zu denen Nanofolien-Transistoren und Nanodraht-Transistoren gehören) oder eine Oxiddefinitionsregion (OD-Region) eines oder mehrerer planarer Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) sein, wobei die aktive Region als Source-Merkmal oder Drain-Merkmal des oder der jeweiligen Transistoren dienen kann. Der Begriff „einzige Ebene“ von mehreren aktiven Regionen kann sich darauf beziehen, dass die aktiven Regionen bei einigen Ausführungsformen der vorliegenden Offenbarung entlang einer einzigen seitlichen Ebene gebildet sind.
  • In 4 weist das Layout-Design 400 die Schaltungsstrukturen 402 und 404 auf. Die Schaltungsstrukturen 402 und 404 können sich entlang der X-Richtung erstrecken und sind konfiguriert, um aktive Regionen über einem Substrat zu bilden, nachstehend jeweils „aktive Region 402“ und „aktive Region 404“. Die aktive Region 402 kann durch einen ersten Leitungstyp gekennzeichnet sein, und die aktive Region 404 kann durch einen zweiten Leitungstyp gekennzeichnet sein. Beispielsweise weist die aktive Region 402 eine p-dotierte Region auf, und die aktive Region 404 weist eine n-dotierte Region auf. Das Layout-Design 400 kann verwendet werden, um die Transistoren 302 bis 316 in diversen Konfigurationen zu bilden. Bei einem Beispiel, bei dem die Transistoren 302 bis 316 als FinFETs gebildet sind, kann die aktive Region 402 als finnenbasierte p-Struktur über dem Substrat gebildet sein. Bei einem anderen Beispiel, bei dem die Transistoren 302 bis 316 als Nanofolien-Transistoren gebildet sind, kann die aktive Region 402 als eine oder mehrere p-Nanofolien gebildet sein, die über einem Substrat übereinander gestapelt sind, und die aktive Region 404 kann als eine oder mehrere n-Nanofolien gebildet sein, die über dem Substrat übereinander gestapelt sind. Bei noch einem anderen Beispiel, bei dem die Transistoren 302 bis 316 als planare MOSFETs gebildet werden sollen, kann die aktive Region 402 als p-Region gebildet werden, die in ein Substrat vertieft ist, und die aktive Region 404 kann als n-Region gebildet werden, die in das Substrat vertieft ist.
  • Das Layout-Design 400 weist die Schaltungsstrukturen 406, 408, 410, 412, 414 und 416 auf. Die Schaltungsstrukturen 406, 408, 410, 412, 414 und 416 können sich entlang der Y-Richtung erstrecken und sind konfiguriert, um Gate-Strukturen zu bilden, nachstehend jeweils „Gate-Struktur 406“, „Gate-Struktur 408“, „Gate-Struktur 410“, „Gate-Struktur 412“, „Gate-Struktur 414“ und „Gate-Struktur 416“. Die Gate-Struktur 406 kann entlang oder über einer ersten Grenze des Layout-Designs 400 (oder der Zelle) angeordnet sein, und die Gate-Struktur 416 kann entlang oder über einer zweiten Grenze des Layout-Designs 400 (oder der Zelle) angeordnet sein. Es kann sein, dass die Gate-Strukturen 406 und 416 keinen elektrischen oder leitfähigen Weg bereitstellen und Kriechstrom über die Komponenten, zwischen denen sich die Gate-Strukturen 406 und 416 befinden, verhindern oder zumindest reduzieren/minimieren können. Die Gate-Strukturen 406 und 416 können Dummy-Polysilizium-Leitungen aufweisen, die manchmal als PODEs bezeichnet werden. Jede der verbleibenden Gate-Strukturen 408 bis 414, die aus einem oder mehreren leitfähigen Materialien (z. B. Polysilizium, Metall) gebildet sind, können über jeweiligen Teilen der aktiven Regionen 402 und 404 liegen, um einen der Transistoren 302 bis 316 zu definieren.
  • Beispielsweise kann der Teil der Gate-Struktur 408, der über der aktiven Region 402 liegt, das Gate des Transistors 308 definieren, und die Teile der aktiven Region 402, die auf der linken Seite und der rechten Seite der Gate-Struktur 408 angeordnet sind, können jeweils die Source und den Drain des Transistors 308 definieren. Der Teil der Gate-Struktur 410, der über der aktiven Region 402 liegt, kann das Gate des Transistors 304 definieren, und die Teile der aktiven Region 402, die auf der linken Seite und der rechten Seite der Gate-Struktur 410 angeordnet sind, können jeweils den Drain und die Source des Transistors 304 definieren. Der Teil der Gate-Struktur 412, der über der aktiven Region 402 liegt, kann das Gate des Transistors 302 definieren, und die Teile der aktiven Region 402, die auf der linken Seite und der rechten Seite der Gate-Struktur 412 angeordnet sind, können jeweils den Drain und die Source des Transistors 302 definieren. Der Teil der Gate-Struktur 414, der über der aktiven Region 402 liegt, kann das Gate des Transistors 306 definieren, und die Teile der aktiven Region 402, die auf der linken Seite und der rechten Seite der Gate-Struktur 414 angeordnet sind, können jeweils die Source und den Drain des Transistors 306 definieren. Der Teil der Gate-Struktur 408, der über der aktiven Region 404 liegt, kann das Gate des Transistors 312 definieren, und die Teile der aktiven Region 404, die auf der linken Seite und der rechten Seite der Gate-Struktur 408 angeordnet sind, können jeweils die Source und den Drain des Transistors 312 definieren. Der Teil der Gate-Struktur 410, der über der aktiven Region 404 liegt, kann das Gate des Transistors 310 definieren, und die Teile der aktiven Region 404, die auf der linken Seite und der rechten Seite der Gate-Struktur 410 angeordnet sind, können jeweils die Source und den Drain des Transistors 310 definieren. Der Teil der Gate-Struktur 412, der über der aktiven Region 404 liegt, kann das Gate des Transistors 314 definieren, und die Teile der aktiven Region 404, die auf der linken Seite und der rechten Seite der Gate-Struktur 412 angeordnet sind, können jeweils den Drain und die Source des Transistors 314 definieren. Der Teil der Gate-Struktur 414, der über der aktiven Region 404 liegt, kann das Gate des Transistors 316 definieren, und die Teile der aktiven Region 404, die auf der linken Seite und der rechten Seite der Gate-Struktur 414 angeordnet sind, können jeweils den Drain und die Source des Transistors 316 definieren.
  • Das Layout-Design 400 weist die Schaltungsstrukturen 420, 422, 424, 426, 428, 430, 432, 434 und 436 auf. Die Schaltungsstrukturen 420, 422, 424, 426, 428, 430, 432, 434 und 436 können sich entlang der Y-Richtung erstrecken und sind konfiguriert, um Source- /Drain-Interconnect-Strukturen (z. B. MDs) zu bilden, nachstehend jeweils „MD 420“, „MD 422“, „MD 424“, „MD 426“, „MD 428“, „MD 430“, „MD 432“, „MD 434“ und „MD 436“. Jede der MDs 420 bis 436 kann die Source oder den Drain eines entsprechenden Transistors mit einer Interconnect-Struktur über eine durchkontaktierende Interconnect-Struktur elektrisch koppeln.
  • Das Layout-Design 400 weist die Schaltungsstrukturen 440, 442, 444, 446, 448, 450, 452, 454 und 456 auf. Die Schaltungsstrukturen 440, 442, 444, 446, 448, 450, 452, 454 und 456 können konfiguriert sein, um durchkontaktierende Interconnect-Strukturen (z. B. VDs) zu bilden, nachstehend „VD 440“, „VD 442“, „VD 444“, „VD 446“, „VD 448“, „VD 450“, „VD 452“, „VD 454“ und „VD 456“. Jede der VDs 440-456, außer VD 452, kann sich entlang einer senkrechten Richtung (z. B. einer Richtung, die zur X-Richtung und zur Y-Richtung rechtwinklig ist) über eine jeweilige Höhe erstrecken, um eine entsprechende MD mit einer Interconnect-Struktur elektrisch zu koppeln.
  • Das Layout-Design 400 weist die Schaltungsstrukturen 458, 460, 462 und 464 auf. Die Schaltungsstrukturen 458, 460, 462 und 464 können konfiguriert sein, um durchkontaktierende Interconnect-Strukturen (z. B. VGs) zu bilden, nachstehend „VG 458“, „VG 460“, „VG 462“ und „VG 464“. Jede der VGs 458 bis 464, außer VG 460, kann sich entlang einer senkrechten Richtung (z. B. einer Richtung, die zur X-Richtung und zur Y-Richtung rechtwinklig ist) über eine jeweilige Höhe erstrecken, um eine entsprechende Gate-Struktur mit einer Interconnect-Struktur zu koppeln. Bei einigen Ausführungsformen können sich die Schaltungsstrukturen 452 und 460 teilweise überlappen, um eine Kombination aus VD und VG zu bilden, nachstehend „VD+VG 491“. Ferner weist das Layout-Design 400 eine Struktur 461 auf, die sich mit jeweiligen Teilen der Struktur 452 und 460 überlappt, um eine dielektrische Vertiefungsstruktur zu bilden (nachstehend „Vertiefung 461“), indem ein vertiefter oberer Teil der VD+VG 491 mit einem dielektrischen Material ausgefüllt ist.
  • Das Layout-Design 400 weist die Schaltungsstrukturen 470, 472, 474, 476 und 478 auf. Die Schaltungsstrukturen 470, 472, 474, 476 und 478 können sich entlang der X-Richtung erstrecken und sind konfiguriert, um Interconnect-Strukturen (z. B. M0-Signalspuren oder Stromschienen) über dem Substrat zu bilden, nachstehend jeweils „Stromschiene 470“, „M0-Spur 472“, „M0-Spur 474“, „M0-Spur 476“ und „Stromschiene 478“. Bei einigen Ausführungsformen kann die Stromschiene 470, die entlang oder über einer dritten Grenze des Layout-Designs (Zelle) angeordnet ist, konfiguriert sein, um eine erste Versorgungsspannung (z. B. VDD) zu führen; und die Stromschiene 478, die entlang oder über einer vierten Grenze des Layout-Designs (Zelle) angeordnet ist, kann konfiguriert sein, um eine zweite Versorgungsspannung (z. B. VSS) zu führen. Um die Transistoren 302 bis 316 zu verbinden, wie in 3 gezeigt, können einige der Mo-Spuren in eine Vielzahl von Teilen durch eine oder mehrere M0-Schneidschaltungsstrukturen „zerschnitten werden“. Beispielsweise kann die M0-Spur 474 durch eine Schneidschaltungsstruktur 465 (nachstehend „zerschnittene M0 465“) in Mo-Spurteile 474-1 und 474-2 zerschnitten werden; und die M0-Spur 476 kann jeweils durch eine Schneidschaltungsstruktur 467 (nachstehend „zerschnittene M0 467“) und eine Schneidschaltungsstruktur 463 (nachstehend „zerschnittene M0 463“) in M0-Spurteile 476-1, 476-2 und 476-3 zerschnitten werden. Bei einigen Ausführungsformen können die zerschnittenen M0s 463, 465 und 467 mit einem dielektrischen Material ausgefüllt oder wieder aufgefüllt werden, um entsprechende Mo-Spurteile elektrisch voneinander zu isolieren.
  • Die Entsprechung zwischen dem Layout-Design 400 (4) und dem Schaltkreis 300 (3) kann durch die folgende Diskussion näher erläutert werden. Beispielsweise sind sowohl der Teil der aktiven Region 402 auf der rechten Seite der Gate-Struktur 412 (die Source des Transistors 302) als auch der Teil der aktiven Region 402 auf der linken Seite der Gate-Struktur 414 (die Source des Transistors 306) durch die MD 426 und VD 446 mit der Stromschiene 470 (VDD) elektrisch gekoppelt. Sowohl der Teil der aktiven Region 404 auf der rechten Seite der Gate-Struktur 410 (der Drain des Transistors 310) als auch der Teil der aktiven Region 404 auf der linken Seite der Gate-Struktur 412 (der Drain des Transistors 314) sind mit der Signalspur M0 474 elektrisch gekoppelt, die mit einer Interconnect-Struktur verbunden werden kann, die konfiguriert ist, um den Ausgang ZN, der an der nächsthöheren Interconnect-Schicht (z. B. M1 Schicht) angeordnet ist, durch die MD 432 und VD 454 bereitzustellen. Der Teil der aktiven Region 404 auf der linken Seite der Gate-Struktur 408 (die Source des Transistors 312) ist durch die MD 436 und VD 456 mit VSS (der Stromschiene 478) elektrisch gekoppelt.
  • Mit Bezug auf 5 ist eine Querschnittsansicht eines Teils des zuvor erwähnten Halbleiterbauelements 500, das gemäß dem Layout-Design 400 hergestellt ist, gemäß einigen Ausführungsformen dargestellt. Es versteht sich, dass das in 5 gezeigte Halbleiterbauelement 500 kein fertiges Halbleiterbauelement ist, das als Schaltkreis 300 dient (3). Beispielsweise stellt die Querschnittsansicht in 5 einen Teil des Halbleiterbauelements 500 dar, der gemäß dem Teil 400' des Layout-Designs hergestellt ist. Wie in 5 gezeigt, sind die Gate-Strukturen 410, 412 und 414 über der aktiven Region 404 angeordnet, um jeweils das Gate des Transistors 310, das Gate des Transistors 314 und das Gate des Transistors 316 zu bilden, wobei die Source des Transistors 310 (nachstehend „Source-/Drain-Region 502“), der Drain des Transistors 310 und der Drain des Transistors 314 (nachstehend „Source-/Drain-Region 504“) und die Source des Transistors 314 und der Drain des Transistors 316 (nachstehend „Source-/Drain-Region 506“) in der aktiven Region 404 gebildet sind. Dem Layout-Design 400' aus 4 entsprechend ist die MD 434, die mit der Source-/Drain-Region 502 verbunden ist, auf der linken Seite der Gate-Struktur 410 angeordnet. Die MD 434 kann auf die zerschnittene M0 467 in senkrechter Richtung ausgerichtet sein. Die Gate-Struktur 410 ist mit dem M0-Spurteil 476-2 über die VG 462 verbunden. Die MD 432, die mit der Source-/Drain-Region 504 verbunden ist, ist auf der rechten Seite der Gate-Struktur 410 angeordnet, aber nicht mit dem Mo-Spurteil 476-2 verbunden. Die Gate-Struktur 412 ist mit dem Mo-Spurteil 476-3 über die Kombination von VG 460 und VD 452 (VD+VG 491) verbunden, wobei die Vertiefung 461 einen oberen Teil der Kombination der VD+VG 491 ausfüllt. Bei einigen Ausführungsformen ist mindestens ein Teil der Vertiefung 461 auf die zerschnittene M0 463 (die mit einem dielektrischen Material ausgefüllt ist) und die Gate-Struktur 412 in senkrechter Richtung ausgerichtet. Somit kann die Gate-Struktur 412 mit dem M0-Spurteil 476-3 elektrisch gekoppelt sein, während sie von einem oder mehreren anderen M0-Spurteilen (z. B. 476-2) elektrisch isoliert ist. Ferner ist die VD+VG 491 von der Source-/Drain-Region 506 durch ein dielektrisches Merkmal 508 elektrisch isoliert.
  • Durch das Vertiefen der VD+VG 491 kann ein Verbindungspunkt der Gate-Struktur 412 ungefähr von dort, wo die Gate-Struktur 412 gebildet ist, bis ungefähr dahin, wo die Source-/Drain-Region 506 gebildet ist, seitlich verschoben werden. Die zerschnittene M0 463 kann entsprechend ungefähr von dort, wo die MD 432 gebildet ist, bis ungefähr dahin, wo die Gate-Struktur 412 gebildet ist, verschoben werden. Somit wird eine seitliche Breite „W“ des M0-Spurteils 476-2 nicht zusammengedrückt. Bei einigen Ausführungsformen kann die Breite W mindestens 1,5mal ein Abstand „D“ zwischen benachbarten Strukturen der Gate-Strukturen (z. B. zwischen 410 und 412) bleiben.
  • Noch einmal mit Bezug auf 4 weist das Layout-Design 400 die Schaltungsstrukturen 481, 483, 485, 487 und 489 auf. Die Schaltungsstrukturen 481, 483, 485, 487 und 489 können konfiguriert sein, um durchkontaktierende Interconnect-Strukturen (z. B. VIA0) über den jeweiligen Mo-Spuren zu bilden, nachstehend jeweils „VIA0 481“, „VIA0 483“, „VIA0 485“, „VIA0 487“ und „VIA0 489“. Jede der VIA0s 481 bis 489 kann sich entlang einer senkrechten Richtung (z. B. einer Richtung, die zur X-Richtung und zur Y-Richtung rechtwinklig ist) über eine jeweilige Höhe erstrecken, um eine entsprechende Mo-Spur mit einer Interconnect-Struktur an der nächsthöheren Interconnect-Schicht (z. B. M1 Schicht) elektrisch zu koppeln.
  • Das Layout-Design 400 weist die Schaltungsstrukturen 480, 482, 484, 486 und 488 auf. Die Schaltungsstrukturen 480, 482, 484, 486 und 488 können konfiguriert sein, um Interconnect-Strukturen (z. B. Mi-Spuren) an der nächsthöheren Interconnect-Schicht M1 zu bilden, nachstehend jeweils „M1-Spur 480“, „M1-Spur 482“, „M1-Spur 484“, „M1-Spur 486“ und „M1-Spur 488“. Jede der M1-Spuren 480 bis 488 kann konfiguriert sein, um entweder einen der Ausgänge A1, A2, B1 und B2 aufzunehmen (3), oder um den Ausgang ZN bereitzustellen (3). Beispielsweise ist die Mi-Spur 480 konfiguriert, um den Eingang B2 aufzunehmen. Von der Mi-Spur 480 über die VIA0 481, weiter über die Mo-Spur 474 und dann über die VG 458 kann der Eingang B2 mit der Gate-Struktur 414 (den Gates der Transistoren 306 und 316) gekoppelt sein. Bei einem anderen Beispiel ist die M1-Spur 482 konfiguriert, um den Eingang B1 aufzunehmen. Von der M1-Spur 482, weiter über die M0-Spur 476 und dann über die VD+VG 491 kann der Eingang B1 mit der Gate-Struktur 412 (den Gates der Transistoren 302 und 314) gekoppelt sein.
  • Mit Bezug auf 6A und 6B sind jeweils beispielhafte Layout-Designs 600A und 600B einer Standardzelle gemäß einigen Ausführungsformen dargestellt. Die Layout-Designs 600A und 600B können verwendet werden, um mindestens einen Teil eines Halbleiterbauelements zu produzieren (z. B. 700 in 7), der als der Schaltkreis 300 aus 3 dient. Durch die Übernahme der hier offenbarten vertieften Interconnect-Strukturen kann die Dimension (z. B. Fläche) der Layout-Designs 600A und 600B (oder der Standardzellen) verkleinert werden und dabei für die zuvor identifizierten Leitungsführungsprobleme unempfindlich sein. Beispielsweise kann eine Zellenbreite der Standardzelle reduziert werden, um zu einer relativ geringen Anzahl von Gate-Strukturen (z. B. 5 oder weniger Gate-Strukturräumen) proportional zu sein, und eine Zellenhöhe der Standardzelle kann reduziert werden, um zu einer relativ geringen Anzahl von Signalspuren (z. B. 3 oder weniger M0-Interconnect-Strukturräumen) proportional zu sein.
  • Das Halbleiterbauelement, das den Layout-Designs 600A und 600B entspricht, kann basierend darauf produziert werden, dass das jeweilige aktive Merkmal der Transistoren 302 bis 308, die einen ersten Leitungstyp aufweisen, entlang einer ersten Ebene von aktiven Regionen und das jeweilige aktive Merkmal der Transistoren 310 bis 316, die einen zweiten Leitungstyp aufweisen, entlang einer zweiten Ebene von aktiven Regionen gebildet wird. Die erste Ebene und die zweite Ebene können in senkrechter Richtung zueinander ausgerichtet sein. Die Struktur/Konfiguration, um unterschiedliche Leitungstypen von Transistoren auf zwei in senkrechter Richtung ausgerichteten Ebenen anzuordnen, wird manchmal als komplementäre Feldeffekttransistor-Konfiguration (CFET-Konfiguration) bezeichnet. Bei einigen Ausführungsformen können die Stromschienen eines derartigen CFETs entweder oberhalb der oberen Ebene, wo einer der ersten oder zweiten Leitungstypen von Transistoren gebildet wird, oder unterhalb der unteren Ebene, wo der andere des ersten oder zweiten Leitungstyps von Transistoren gebildet wird, angeordnet sein. Wenn die Stromschienen unterhalb der unteren Ebene angeordnet werden, wird der CFET typischerweise als CFET mit vergrabener Leistung bezeichnet. Durch das Vergraben der Stromschienen kann die Fläche (z. B. die Zellenhöhe) einer entsprechenden Zelle weiter reduziert werden, beispielsweise um ungefähr 30 bis 40 %. Das Halbleiterbauelement 700, wie in 7 gezeigt, stellt ein Beispiel eines derartigen CFETs mit vergrabener Leistung bereit.
  • 7 stellt eine perspektivische Ansicht des Halbleiterbauelements 700, das basierend auf den Layout-Designs 600A und 600B hergestellt wird, gemäß einigen Ausführungsformen bereit. Entsprechend werden die Layout-Designs 600A und 600B in Verbindung mit 7 besprochen. Es versteht sich, dass das Halbleiterbauelement 700 aus 7 zur Erläuterung vereinfacht wurde, und somit kann es sein, dass einige der Merkmale/ Regionen/ Strukturen, die in den Layout-Designs 600A und 600B enthalten sind, in 7 nicht gezeigt sind.
  • In 6A weist das Layout-Design 600A die Schaltungsstruktur 604 auf. Die Schaltungsstruktur 604 kann sich entlang der X-Richtung erstrecken, die konfiguriert ist, um eine aktive Region über einem Substrat auf einer niedrigeren Ebene zu bilden, nachstehend „aktive Region 604“. Die aktive Region 604 kann durch einen ersten Leitungstyp gekennzeichnet sein. Beispielsweise weist die aktive Region 604 eine n-dotierte Region auf. Die aktive Region 604 kann die Transistoren 310 bis 316 in diversen Konfigurationen, wie beispielsweise FinFETs, Nanofolien-Transistoren usw., bilden.
  • Das Layout-Design 600A weist die Schaltungsstrukturen 612, 614, 616, 618, 620 und 622 auf. Die Schaltungsstrukturen 612, 614, 616, 618, 620 und 622 können sich entlang der Y-Richtung erstrecken und sind konfiguriert, um Gate-Strukturen auf der unteren Ebene zu bilden, nachstehend jeweils „Gate-Struktur 612“, „Gate-Struktur 614“, „Gate-Struktur 616“, „Gate-Struktur 618“, „Gate-Struktur 620“ und „Gate-Struktur 622“. Die Gate-Struktur 612 kann entlang oder über einer ersten Grenze des Layout-Designs 600A (oder der Zelle) angeordnet sein, und die Gate-Struktur 622 kann entlang oder über einer zweiten Grenze des Layout-Designs 600A (oder der Zelle) angeordnet sein. Es kann sein, dass die Gate-Strukturen 612 und 622 keinen elektrischen oder leitfähigen Weg bereitstellen und Kriechstrom über Komponenten, zwischen denen sich die Gate-Strukturen 612 und 622 befinden, verhindern oder zumindest reduzieren/minimieren können. Die Gate-Strukturen 612 und 622 können Dummy-Polysilizium-Leitungen aufweisen, die manchmal als PODEs bezeichnet werden. Jede der verbleibenden Gate-Strukturen 614 bis 620, die aus einem oder mehreren leitfähigen Materialien (z. B. Polysilizium, Metall) gebildet werden, kann über jeweiligen Teilen der aktiven Region 604 liegen, um einen der Transistoren 310 bis 316 zu definieren.
  • Beispielsweise kann der Teil der Gate-Struktur 614, der über der aktiven Region 604 liegt, das Gate des Transistors 316 definieren, und die Teile der aktiven Region 604, die auf der linken Seite und der rechten Seite der Gate-Struktur 614 angeordnet sind, können jeweils die Source und den Drain des Transistors 316 definieren. Der Teil der Gate-Struktur 616, der über der aktiven Region 604 liegt, kann das Gate des Transistors 314 definieren, und die Teile der aktiven Region 604, die auf der linken Seite und der rechten Seite der Gate-Struktur 616 angeordnet sind, können jeweils die Source und den Drain des Transistors 314 definieren. Der Teil der Gate-Struktur 618, der über der aktiven Region 604 liegt, kann das Gate des Transistors 310 definieren, und die Teile der aktiven Region 604, die auf der linken Seite und der rechten Seite der Gate-Struktur 618 angeordnet sind, können jeweils den Drain und die Source des Transistors 310 definieren. Der Teil der Gate-Struktur 620, der über der aktiven Region 604 liegt, kann das Gate des Transistors 312 definieren, und die Teile der aktiven Region 604, die auf der linken Seite und der rechten Seite der Gate-Struktur 620 angeordnet sind, können jeweils die Source und den Drain des Transistors 312 definieren.
  • Das Layout-Design 600A weist die Schaltungsstrukturen 601 und 603 auf. Die Schaltungsstrukturen 601 und 603 können sich entlang der X-Richtung erstrecken und sind konfiguriert, um Stromschienen über dem Substrat zu bilden, nachstehend jeweils „Stromschiene 601“ und „Stromschiene 603“. Bei einigen Ausführungsformen kann die Stromschiene 601, die entlang einer dritten Grenze des Layout-Designs (Zelle) angeordnet ist, konfiguriert sein, um eine erste Versorgungsspannung (z. B. VDD) zu führen; und die Stromschiene 603, die entlang einer vierten Grenze des Layout-Designs (Zelle) angeordnet ist, kann konfiguriert sein, um eine zweite Versorgungsspannung (z. B. VSS) zu führen. Bei einigen Ausführungsformen können die Stromschienen 601 und 603 unterhalb der aktiven Region 604 angeordnet sein.
  • Das Layout-Design 600A weist die Schaltungsstrukturen 624, 626, 628, 630 und 632 auf. Die Schaltungsstrukturen 624, 626, 628, 630 und 632 können sich entlang der Y-Richtung erstrecken und sind konfiguriert, um Source-/Drain-Interconnect-Strukturen (z. B. MDs) auf der unteren Ebene zu bilden, nachstehend „MD 624“, „MD 626“, „MD 628“, „MD 630“ und „MD 632“. Jede der MDs 624, 628 und 632 kann die Source oder den Drain eines entsprechenden Transistors mit einer Interconnect-Struktur über eine durchkontaktierende Interconnect-Struktur elektrisch koppeln.
  • Das Layout-Design 600A weist die Schaltungsstrukturen 634, 636, 638 und 640 auf. Die Schaltungsstrukturen 634, 636, 638 und 640 können konfiguriert sein, um durchkontaktierende Interconnect-Strukturen (z. B. VDs) zu bilden, nachstehend „VD 634“, „VD 636“, „VD 638“ und „VD 640“. Jede der VDs 634-640 kann sich entlang einer senkrechten Richtung (z. B. einer Richtung, die zur X-Richtung und zur Y-Richtung rechtwinklig ist) über eine jeweilige Höhe erstrecken, um eine entsprechende MD mit einer Interconnect-Struktur oder eine Stromschiene elektrisch zu koppeln. Beispielsweise kann sich in der perspektivischen Ansicht aus 7 die VD 634 in senkrechter Richtung (z. B. entlang der Z Richtung) erstrecken, um die MD 624 mit der Stromschiene 603 (in 7 nicht gezeigt) elektrisch zu koppeln; die VD 638 kann sich (z. B. entlang der Z Richtung) in senkrechter Richtung erstrecken, um die Stromschiene 601 (in 7 nicht gezeigt) mit einer Interconnect-Struktur (z. B. MD 662) auf der oberen Ebene elektrisch zu koppeln; und die VD 636 kann sich (z. B. entlang der Z Richtung) in senkrechter Richtung erstrecken, um die MD 632 mit der Stromschiene 603 (in 7 nicht gezeigt) elektrisch zu koppeln.
  • In 6B weist das Layout-Design 600B die Schaltungsstruktur 644 auf. Die Schaltungsstruktur 644 kann sich entlang der X-Richtung erstrecken und ist konfiguriert, um eine aktive Region über einem Substrat auf einer oberen Ebene zu bilden, nachstehend „aktive Region 644“. Die aktive Region 644 kann durch einen zweiten Leitungstyp gekennzeichnet sein. Beispielsweise weist die aktive Region 644 eine p-dotierte Region auf. Die aktive Region 644 kann die Transistoren 302 bis 308 in diversen Konfigurationen, wie beispielsweise als FinFETs, Nanofolien-Transistoren usw., bilden.
  • Das Layout-Design 600B weist die Schaltungsstrukturen 646, 648, 650, 652, 654 und 656 auf. Die Schaltungsstrukturen 646, 648, 650, 652, 654 und 656 können sich entlang der Y-Richtung erstrecken und sind konfiguriert, um Gate-Strukturen auf der oberen Ebene zu bilden, nachstehend jeweils Gate-Struktur 646", „Gate-Struktur 648“, „Gate-Struktur 650“, „Gate-Struktur 652“, „Gate-Struktur 654“ und „Gate-Struktur 656“. Bei einigen Ausführungsformen können die Gate-Strukturen 646, 648, 650, 652, 654 und 656 jeweils auf die Gate-Strukturen 612, 614, 616, 618, 620 und 622 in senkrechter Richtung ausgerichtet sein (und/oder damit elektrisch gekoppelt sein), wie in 7 abgebildet. Bei einigen Ausführungsformen können die Gate-Strukturen 646, 648, 650, 652, 654 und 656 jeweils mit den Gate-Strukturen 612, 614, 616, 618, 620 und 622 einstückig zusammengelegt sein. Somit können die Gate-Strukturen 646 und 656 als PODEs gebildet sein. Jede der verbleibenden Gate-Strukturen 648 bis 654, die aus einem oder mehreren leitfähigen Materialien (z. B. Polysilizium, Metall) gebildet sind, kann über jeweiligen Teilen der aktiven Region 644 liegen, um einen der Transistoren 302 bis 308 zu definieren.
  • Beispielsweise kann der Teil der Gate-Struktur 648, der über der aktiven Region 644 liegt, das Gate des Transistors 306 definieren, und die Teile der aktiven Region 644, die auf der linken Seite und der rechten Seite der Gate-Struktur 648 angeordnet sind, können jeweils den Drain und die Source des Transistors 306 definieren. Der Teil der Gate-Struktur 650, der über der aktiven Region 644 liegt kann das Gate des Transistors 302 definieren, und die Teile der aktiven Region 644, die auf der linken Seite und der rechten Seite der Gate-Struktur 650 angeordnet sind, können jeweils die Source und den Drain des Transistors 314 definieren. Der Teil der Gate-Struktur 652, der über der aktiven Region 644 liegt, kann das Gate des Transistors 304 definieren, und die Teile der aktiven Region 644, die auf der linken Seite und der rechten Seite der Gate-Struktur 652 angeordnet sind, können jeweils die Source und den Drain des Transistors 304 definieren. Der Teil der Gate-Struktur 654, der über der aktiven Region 644 liegt, kann das Gate des Transistors 308 definieren, und die Teile der aktiven Region 644, die auf der linken Seite und der rechten Seite der Gate-Struktur 654 angeordnet sind, können jeweils den Drain und die Source des Transistors 308 definieren.
  • Das Layout-Design 600B weist die Schaltungsstrukturen 660, 662, 664, 666 und 668 auf. Die Schaltungsstrukturen 660, 662, 664, 666 und 668 können sich entlang der Y-Richtung erstrecken und sind konfiguriert, um Source-/Drain-Interconnect-Strukturen (z. B. MDs) auf der oberen Ebene zu bilden, nachstehend „MD 660“, „MD 662“, „MD 664“, „MD 666“ und „MD 668“. Jede der MDs 660, 662, 664, 666 und 668 kann die Source oder den Drain eines entsprechenden Transistors mit einer Interconnect-Struktur über eine durchkontaktierende Interconnect-Struktur elektrisch koppeln.
  • Das Layout-Design 600B weist die Schaltungsstrukturen 670, 672, 674, 676 und 678 auf. Die Schaltungsstrukturen 670, 672, 674, 676 und 678 können konfiguriert sein, um durchkontaktierende Interconnect-Strukturen (z. B. VDs) zu bilden, nachstehend „VD 670“, „VD 672“, „VD 674“, „VD 676“ und „VD 678“. Jede der VDs 670-678, außer VD 672, kann sich entlang einer senkrechten Richtung (z. B. einer Richtung, die zur X-Richtung und zur Y-Richtung rechtwinklig ist) über eine jeweilige Höhe erstrecken, um eine entsprechende MD mit einer Interconnect-Struktur elektrisch zu koppeln.
  • Das Layout-Design 600B weist die Schaltungsstrukturen 680, 682, 684 und 686 auf. Die Schaltungsstrukturen 680, 682, 684 und 686 können konfiguriert sein, um durchkontaktierende Interconnect-Strukturen (z. B. VGs) zu bilden, nachstehend „VG 680“, „VG 682“, „VG 684“ und „VG 686“. Jede der VGs 680 bis 686, außer VG 682, kann sich entlang einer senkrechten Richtung (z. B. einer Richtung, die zur X-Richtung und zur Y-Richtung rechtwinklig ist) über eine jeweilige Höhe erstrecken, um eine entsprechende Gate-Struktur mit einer Interconnect-Struktur zu koppeln. Bei einigen Ausführungsformen können sich die Schaltungsstrukturen 672 und 682 teilweise überlappen, um eine Kombination von VD und VG zu bilden, nachstehend „VD+VG 691“. Ferner weist das Layout-Design 600B eine Schaltungsstruktur 683 auf, die sich mit jeweiligen Teilen der Schaltungsstruktur 672 und 682 überlappt, um eine dielektrische Vertiefungsstruktur (nachstehend „Vertiefung 683“) durch Ausfüllen eines vertieften oberen Teils der VD+VG 691 mit einem dielektrischen Material zu bilden.
  • Das Layout-Design 600B weist die Schaltungsstrukturen 688, 689 und 690 auf. Die Schaltungsstrukturen 688, 689 und 690 können sich entlang der X-Richtung erstrecken und sind konfiguriert, um Interconnect-Strukturen (z. B. Mo-Signalspuren) über der aktiven Region 644 zu bilden, nachstehend jeweils „Mo-Spur 688“, „Mo-Spur 689“ und „Mo-Spur 690“. Um die Transistoren 302 bis 316 wie in 3 gezeigt zu verbinden, können einige der Mo-Spuren durch eine oder mehrere Mo-Schneidschaltungsstrukturen in eine Vielzahl von Teilen „zerschnitten“ werden. Beispielsweise kann die Mo-Spur 688 durch eine Schneidschaltungsstruktur 693 (nachstehend „zerschnittene Mo 693“) in die Mo-Spurteile 688-1 und 688-2 zerschnitten werden; die Mo-Spur 690 kann jeweils durch die gleiche zerschnittene Mo 693 und eine Schneidschaltungsstruktur 463 (nachstehend „zerschnittene Mo 463“) in die Mo-Spurteile 690-1, 690-2 und 690-3 zerschnitten werden. Bei einigen Ausführungsformen können die zerschnittenen Mo 693 und 694 mit einem dielektrischen Material ausgefüllt oder wieder ausgefüllt werden, um entsprechende Mo-Spurteile elektrisch voneinander zu isolieren.
  • Die Entsprechung zwischen dem Layout-Design 600A und 600B (6A und 6B) und dem Schaltkreis 300 (3) kann ferner durch die Diskussion des Halbleiterbauelements 700 aus 7 wie folgt erläutert werden. Beispielsweise ist die Gate-Struktur 650 (das Gate des Transistors 302) mit dem Mo-Spurteil 690-1 über die VD+VG 691 elektrisch gekoppelt. Die Gate-Struktur 652 (das Gate des Transistors 304) ist mit dem Mo-Spurteil 690-2 über die VG 684 elektrisch gekoppelt. Als noch ein anderes repräsentatives Beispiel ist die Gate-Struktur 654 (das Gate des Transistors 308) mit dem Mo-Spurteil 690-3 über die VG 686 elektrisch gekoppelt. Die Gate-Struktur 648 (das Gate des Transistors 306) ist mit den Mo-Spurteilen 688-1 über die VG 680 elektrisch gekoppelt. Sowohl der Teil der aktiven Region 644 auf der rechten Seite der Gate-Struktur 652 (der Drain des Transistors 304) als auch der Teil der aktiven Region 644 auf der linken Seite der Gate-Struktur 654 (der Drain des Transistors 308) sind mit dem Mo-Spurteil 688-2 über die MD 666 und VD 676 elektrisch gekoppelt. Sowohl der Teil der aktiven Region 604 auf der rechten Seite der Gate-Struktur 616 (der Drain des Transistors 314) als auch der Teil der aktiven Region 604 auf der linken Seite der Gate-Struktur 618 (der Drain des Transistors 310) sind mit dem Mo-Spurteil 688-2 über die MD 628 und VD 640 elektrisch gekoppelt.
  • Bei einigen Ausführungsformen kann durch das Vertiefen der VD+VG 691 ein Verbindungspunkt der Gate-Struktur 650 von ungefähr dort, wo die Gate-Struktur 650 gebildet ist, bis ungefähr dahin, wo die Source des Transistors 302 (auf der linken Seite der Gate-Struktur 302) gebildet ist, seitlich verschoben werden. Die zerschnittene Mo 693 kann entsprechend von ungefähr dort, wo die MD 662 gebildet ist, bis ungefähr dahin, wo die Gate-Struktur 650 gebildet ist, verschoben werden. Somit wird eine seitliche Breite des Mo-Spurteils 690-2 nicht zusammengedrückt und kann durch eine ausreichend große Auflagebreite (z. B. gleich oder größer als 1,5mal ein Abstand zwischen benachbarten Gate-Strukturen) gekennzeichnet sein.
  • Noch einmal mit Bezug auf 6B weist das Layout-Design 600B die Schaltungsstrukturen 671, 673, 675, 677 und 679 auf. Die Schaltungsstrukturen 671, 673, 675, 677 und 679 können konfiguriert sein, um durchkontaktierende Interconnect-Strukturen (z. B. VIAo) über die jeweiligen Mo-Spuren zu bilden, nachstehend jeweils „VIAo 671“, „VIAo 673“, „VIAo 675“, „VIAo 677“ und „VIAo 679“. Jede der VIAos 671, 673, 675, 677 und 679 kann sich entlang einer senkrechten Richtung (z. B. einer Richtung, die zur X-Richtung und zur Y-Richtung rechtwinklig ist) über eine jeweilige Höhe erstrecken, um eine entsprechende Mo-Spur mit einer Interconnect-Struktur an der nächsthöheren Interconnect-Schicht (z. B. M1 Schicht) elektrisch zu koppeln.
  • Das Layout-Design 600B weist die Schaltungsstrukturen 681, 683, 685, 687 und 689 auf. Die Schaltungsstrukturen 681, 683, 685, 687 und 689 können konfiguriert sein, um Interconnect-Strukturen (z. B. Mi-Spuren) an der nächsthöheren Interconnect-Schicht M1 zu bilden, nachstehend jeweils „Mi-Spur 681“, „Mi-Spur 683“, „Mi-Spur 685“, „Mi-Spur 687“ und „Mi-Spur 689“. Jede der Mi-Spuren 681, 683, 685, 687 und 689 kann konfiguriert sein, um entweder einen der Eingänge A1, A2, B1 und B2 aufzunehmen (3), oder um den Ausgang ZN bereitzustellen (3). Beispielsweise ist die Mi-Spur 683 konfiguriert, um den Eingang B2 aufzunehmen. Von der Mi-Spur 683 über die VIAo 673, weiter über die Mo-Spur 688 und dann über die VG 680 kann der Eingang B2 mit der Gate-Struktur 648 (dem Gate des Transistors 306) und der Gate-Struktur 614 (dem Gate des Transistors 316) gekoppelt sein. Bei einem anderen Beispiel ist die Mi-Spur 681 konfiguriert, um den Eingang B1 aufzunehmen. Von der Mi-Spur 681 und über die VD+VG 691 kann der Eingang B1 mit der Gate-Struktur 650 (dem Gate des Transistors 302) und der Gate-Struktur 616 (dem Gate des Transistors 314) gekoppelt sein.
  • 8 ist ein Ablaufschema eines Verfahrens 800 zum Bilden oder Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Schritte vor, während und/oder nach dem in 8 abgebildeten Verfahren 800 ausgeführt werden können. Bei einigen Ausführungsformen ist das Verfahren 800 verwendbar, um ein Halbleiterbauelement gemäß diversen Layout-Designs wie hier offenbart zu bilden.
  • In Schritt 810 des Verfahrens 800 wird ein Layout-Design eines Halbleiterbauelements generiert. Der Schritt 810 wird durch eine Verarbeitungsvorrichtung (z. B. den Prozessor 902 (9)) ausgeführt, die konfiguriert ist, um Anweisungen zum Generieren eines Layout-Designs auszuführen. Bei einem Lösungsansatz wird das Layout-Design generiert, indem Layout-Designs von einer oder mehreren Standardzellen über eine Benutzerschnittstelle angeordnet werden. Bei einem Lösungsansatz wird das Layout-Design durch einen Prozessor automatisch generiert, der ein Synthese-Tool ausführt, das ein logisches Design (z. B. Verilog) in ein entsprechendes Layout-Design konvertiert. Bei einigen Ausführungsformen wird das Layout-Design in einem Dateiformat eines graphischen Datenbanksystems (GDSII) ausgegeben.
  • In Schritt 820 des Verfahrens 800 wird ein Halbleiterbauelement basierend auf dem Layout-Design hergestellt. Bei einigen Ausführungsformen umfasst der Schritt 820 des Verfahrens 800 das Herstellen mindestens einer Maske basierend auf dem Layout-Design und das Herstellen des Halbleiterbauelements basierend auf der mindestens einen Maske. Eine Anzahl von beispielhaften Herstellungsschritten des Schritts 820 wird nachstehend mit Bezug auf das Verfahren 1100 aus 11 besprochen.
  • 9 ist eine schematische Ansicht eines Systems 900 zum Entwerfen und Herstellen eines IC-Layout-Designs gemäß einigen Ausführungsformen. Das System 900 generiert ein oder mehrere hier beschriebene IC-Layout-Designs oder ordnet diese an. Bei einigen Ausführungsformen stellt das System 900 ein oder mehrere Halbleiterbauelemente basierend auf dem einen oder den mehreren hier beschriebenen IC-Layout-Designs her. Das System 900 weist einen Hardware-Prozessor 902 und ein nicht vorübergehendes, computerlesbares Speichermedium 904 auf, auf dem der Computerprogrammcode 906, z.B. ein Satz von ausführbaren Anweisungen, codiert, z. B. gespeichert, wird. Das computerlesbare Speichermedium 904 ist konfiguriert, um mit Herstellungsmaschinen zum Erzeugen des Halbleiterbauelements eine Schnittstelle zu bilden. Der Prozessor 902 ist durch einen Bus 908 mit dem computerlesbaren Speichermedium 904 elektrisch gekoppelt. Der Prozessor 902 ist auch mit einer E/A-Schnittstelle 910 durch einen Bus 908 elektrisch gekoppelt. Eine Netzwerkschnittstelle 912 ist ebenfalls mit dem Prozessor 902 durch den Bus 908 elektrisch verbunden. Die Netzwerkschnittstelle 912 ist mit einem Netzwerk 914 verbunden, so dass der Prozessor 902 und das computerlesbare Speichermedium 904 über das Netzwerk 914 mit externen Elementen verbunden werden können. Der Prozessor 902 ist konfiguriert, um den Computerprogrammcode 906, der in dem computerlesbaren Speichermedium 904 codiert ist, auszuführen, um zu bewirken, dass das System 900 verwendbar ist, um einen Teil oder alle der Schritte auszuführen, wie in dem Verfahren 800 beschrieben.
  • Bei einigen Ausführungsformen ist der Prozessor 902 eine Zentraleinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, ein anwendungsspezifischer integrierter Schaltkreis (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • Bei einigen Ausführungsformen ist das computerlesbare Speichermedium 904 ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder Halbleitersystem (oder ein Gerät oder eine Vorrichtung). Beispielsweise weist das computerlesbare Speichermedium 904 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine abnehmbare Computerdiskette, einen Arbeitsspeicher (RAM), einen Festspeicher (ROM), eine feste Magnetplatte und/oder eine optische Platte auf. Bei einigen Ausführungsformen, die optische Platten verwenden, weist das computerlesbare Speichermedium 904 eine CD-ROM („Compact Disc Read-only Memory“), eine schreib-/lesbare CD („Compact Disc“) und/oder eine DVD („Digital Video Disc“) auf.
  • Bei einigen Ausführungsformen speichert das Speichermedium 904 den Computerprogrammcode 906, der konfiguriert ist, um zu bewirken, dass das System 900 das Verfahren 800 ausführt. Bei einigen Ausführungsformen speichert das Speichermedium 904 auch Informationen, die benötigt werden, um das Verfahren 800 auszuführen, sowie Informationen, die während des Ausführens des Verfahrens 800 generiert werden, wie etwa das Layout-Design 916, die Benutzerschnittstelle 918, die Produktionseinheit 920 und/oder einen Satz von ausführbaren Anweisungen, um den Schritt des Verfahrens 800 auszuführen.
  • Bei einigen Ausführungsformen speichert das Speichermedium 904 Anweisungen (z. B. Computerprogrammcode 906), um eine Schnittstelle mit den Herstellungsmaschinen zu bilden. Die Anweisungen (z. B. Computerprogrammcode 906) ermöglichen es dem Prozessor 902, Herstellungsanweisungen zu generieren, die durch die Herstellungsmaschinen lesbar sind, um das Verfahren 800 während eines Herstellungsprozesses effektiv umzusetzen.
  • Das System 900 weist eine E/A-Schnittstelle 910 auf. Die E/A-Schnittstelle 910 ist mit externen Schaltkreisen gekoppelt. Bei einigen Ausführungsformen weist die E/A-Schnittstelle 910 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad und/oder Cursor-Richtungstasten auf, um dem Prozessor 902 Informationen und Befehle mitzuteilen.
  • Das System 900 weist auch eine Netzwerkschnittstelle 912 auf, die mit dem Prozessor 902 gekoppelt ist. Die Netzwerkschnittstelle 912 ermöglicht es dem System 900, mit dem Netzwerk 914 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 912 weist drahtlose Netzwerkschnittstellen, wie etwa BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA auf; oder weist drahtgebundene Netzwerkschnittstellen, wie etwa ETHERNET, USB oder IEEE-13154, auf. Bei einigen Ausführungsformen wird das Verfahren 800 in zwei oder mehreren Systemen 900 umgesetzt, und Informationen, wie etwa Layout-Design, Benutzerschnittstelle und Produktionseinheit, werden zwischen verschiedenen Systemen 900 durch das Netzwerk 914 ausgetauscht.
  • Das System 900 ist konfiguriert, um Informationen, die ein Layout-Design betreffen, über die E/A-Schnittstelle 910 oder die Netzwerkschnittstelle 912 zu empfangen. Die Informationen werden durch den Bus 908 an den Prozessor 902 übertragen, um ein Layout-Design zu bestimmen, um einen IC zu erzeugen. Das Layout-Design wird dann auf dem computerlesbaren Medium 904 als Layout-Design 916 gespeichert. Das System 900 ist konfiguriert, um Informationen bezüglich einer Benutzerschnittstelle über die E/A-Schnittstelle 910 oder die Netzwerkschnittstelle 912 zu empfangen. Die Informationen sind in einem computerlesbaren Medium 904 als Benutzerschnittstelle 918 gespeichert. Das System 900 ist konfiguriert, um Informationen bezüglich einer Produktionseinheit über die E/A-Schnittstelle 910 oder die Netzwerkschnittstelle 912 zu empfangen. Die Informationen sind in einem computerlesbaren Datenträger 904 als Produktionseinheit 920 gespeichert. Bei einigen Ausführungsformen weist die Produktionseinheit 920 Produktionsinformationen auf, die von dem System 900 verwendet werden.
  • Bei einigen Ausführungsformen wird das Verfahren 800 als eine unabhängige Software-Anwendung zur Ausführung durch einen Prozessor umgesetzt. Bei einigen Ausführungsformen wird das Verfahren 800 als Software-Anwendung umgesetzt, die Teil einer zusätzlichen Software-Anwendung ist. Bei einigen Ausführungsformen wird das Verfahren 800 als Zusatzmodul für eine Software-Anwendung umgesetzt. Bei einigen Ausführungsformen wird das Verfahren 800 als eine Software-Anwendung umgesetzt, die Teil eines EDA-Tools ist. Bei einigen Ausführungsformen wird das Verfahren 800 als eine Software-Anwendung umgesetzt, die von einem EDA-Tool verwendet wird. Bei einigen Ausführungsformen wird das EDA-Tool verwendet, um ein Layout-Design des integrierten Schaltkreisbauelements zu generieren. Bei einigen Ausführungsformen wird das Layout-Design auf einem ein nicht vorübergehenden computerlesbaren Datenträger gespeichert. Bei einigen Ausführungsformen wird das Layout-Design unter Verwendung eines Tools, wie etwa VIRTUOSO®, das bei CADENCE DESIGN SYSTEMS, Inc., erhältlich ist, oder eines anderen geeigneten Layout-Generierungs-Tools generiert. Bei einigen Ausführungsformen wird das Layout-Design basierend auf einer Netzliste generiert, die basierend auf dem schematischen Design erstellt wird. Bei einigen Ausführungsformen wird das Verfahren 800 durch eine Herstellungsvorrichtung umgesetzt, um einen integrierten Schaltkreis unter Verwendung eines Satzes von Masken herzustellen, die basierend auf einem oder mehreren Layout-Designs hergestellt werden, die von dem System 900 generiert werden. Bei einigen Ausführungsformen weist das System 900 eine Herstellungsvorrichtung (z. B. ein Produktions-Tool 922) auf, um einen integrierten Schaltkreis unter Verwendung eines Satzes von Masken herzustellen, die basierend auf einem oder mehreren Layout-Designs der vorliegenden Offenbarung hergestellt werden. Bei einigen Ausführungsformen generiert das System 900 aus 9 Layout-Designs eines IC, die kleiner als andere Lösungsansätze sind. Bei einigen Ausführungsformen generiert das System 900 aus 9 Layout-Designs eines Halbleiterbauelements, die eine geringer Fläche als andere Lösungsansätze einnehmen.
  • 10 ist ein Blockdiagramm eines Systems 1000 zum Herstellen von integrierten Schaltkreisen (IC)/Halbleiterbauelementen und eines dazugehörigen IC-Herstellungsablaufs gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung.
  • In 10 weist das IC-Herstellungssystem 1000 Entitäten auf, wie etwa eine Design-Firma 1020, eine Maskenfirma 1030 und einen IC-Hersteller/Fabrikanten („Fab“) 1040, die in den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten bezüglich der Herstellung eines IC-Bauelements 1700 interagieren. Die Entitäten in dem System 1000 sind durch ein Kommunikationsnetzwerk verbunden. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk weist drahtgebundene und/oder drahtlose Kommunikationskanäle auf. Jede Entität interagiert mit einer oder mehreren der anderen Entitäten und stellt Dienste für eine oder mehrere der anderen Entitäten bereit oder empfängt sie von diesen. Bei einigen Ausführungsformen sind zwei oder mehrere von der Design-Firma 1020, der Maskenfirma 1030 und dem IC-Fabrikanten 1040 im Besitz eines einzigen größeren Unternehmens. Bei einigen Ausführungsformen koexistieren zwei oder mehrere von der Design-Firma 1020, der Maskenfirma 1030 und dem IC-Fabrikanten 1040 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen
  • Die Design-Firma (bzw. das Design-Team) 1020 generiert einen IC-Design-Layout. Das IC-Design-Layout 1022 weist diverse geometrische Muster auf, die für ein IC-Bauelement 1060 ausgelegt sind. Die geometrischen Muster entsprechen den Schaltungsstrukturen von Metall-, Oxid- oder Halbleiterschichten, welche die diversen Komponenten des zu produzierenden IC-Bauelements 1060 bilden. Die diversen Schichten werden kombiniert, um diverse IC-Merkmale zu bilden. Beispielsweise weist ein Teil des IC-Design-Layouts 1022 diverse IC-Merkmale auf, wie etwa eine aktive Region, eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode, Metallleitungen oder Durchkontaktierungskontakte einer Zwischenschichtzusammenschaltung und Öffnungen für Bondingpads, die in einem Halbleitersubstrat (wie etwa einer Siliziumscheibe) zu bilden sind, und diverse Materialschichten, die auf dem Halbleitersubstrat angeordnet sind. Die Design-Firma 1020 setzt einen eigenen Design-Vorgang um, um das IC-Design-Layout 1022 zu bilden. Der Design-Vorgang umfasst eines oder mehrere von einem logischen Design, einem physischen Design oder Place-and-Route. Das IC-Design-Layout 1022 wird in einer oder mehreren Datendateien präsentiert, die Informationen der geometrischen Muster enthalten. Beispielsweise kann das IC-Design-Layout 1022 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt sein.
  • Die Maskenfirma 1030 umfasst die Maskendatenvorbereitung 1032 und die Maskenproduktion 1034. Die Maskenfirma 1030 verwendet das IC-Design-Layout 1022, um eine oder mehrere Masken herzustellen, die zu verwenden sind, um die diversen Schichten des IC-Bauelements 1060 gemäß dem IC-Design-Layout 1022 zu produzieren. Die Maskenfirma 1030 führt die Maskendatenvorbereitung 1032 aus, wobei das IC-Design-Layout 1022 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenvorbereitung 1032 stellt die RDF für die Maskenproduktion 1034 bereit. Die Maskenproduktion 1034 umfasst einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF in ein Bild auf einem Substrat, wie etwa eine Maske (Retikel) oder eine Halbleiterscheibe. Das Design-Layout wird durch die Maskendatenvorbereitung 1032 manipuliert, um bestimmten Kennzeichen des Maskenschreibers und/oder Anforderungen des IC-Fabrikanten 1040 gerecht zu werden. In 10 sind die Maskendatenvorbereitung 1032 und die Maskenproduktion 1034 als getrennte Elemente abgebildet. Bei einigen Ausführungsformen können die Maskendatenvorbereitung 1032 und die Maskenproduktion 1034 insgesamt als Maskendatenvorbereitung bezeichnet werden.
  • Bei einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 eine optische Näherungskorrektur (OPC), die Lithographieverbesserungstechniken verwendet, um Bildfehler auszugleichen, wie etwa solche, die durch Diffraktion, Interferenz, andere Prozesseffekte und dergleichen entstehen können. Die OPC passt das IC-Design-Layout 1022 an. Bei einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 ferner Auflösungsverbesserungstechniken (RET), wie etwa Schrägbeleuchtung, Subauflösungshilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. Bei einigen Ausführungsformen wird auch eine inverse Lithographietechnologie (ILT) verwendet, welche die OPC als inverses Abbildungsproblem behandelt.
  • Bei einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 einen Maskenregelprüfer (MRC), der das IC-Design-Layout überprüft, das den Prozessen in der OPC mit einem Satz von Maskenerstellungsregeln unterzogen wurde, die gewisse geometrische und/oder verbindungstechnische Einschränkungen umfassen, um ausreichenden Spielraum sicherzustellen, um die Variabilität bei den Halbleiterherstellungsprozessen und dergleichen zu berücksichtigen. Bei einigen Ausführungsformen ändert der MRC das IC-Design-Layout, um Einschränkungen während der Maskenproduktion 1034, die einen Teil der Änderungen, die von der OPC vorgenommen wurden, aufheben können, auszugleichen, um die Maskenerstellungsregeln zu erfüllen.
  • Bei einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1032 eine Lithographieprozessüberprüfung (LPC), welche die Verarbeitung simuliert, die durch den IC-Fabrikanten 1040 umgesetzt wird, um das IC-Bauelement 1060 zu produzieren. Die LPC simuliert diese Verarbeitung basierend auf dem IC-Design-Layout 1022, um eine simulierte hergestellte Vorrichtung, wie etwa das IC-Bauelement 1060, zu erstellen. Die Verarbeitungsparameter bei der LPC-Simulation können Parameter, die zu den diversen Prozessen des IC-Herstellungszyklus gehören, Parameter, die zu Tools gehören, die zum Herstellen des ICs verwendet werden, und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt diverse Faktoren, wie etwa Luftbildkontrast, Tiefenschärfe („DOF“), Maskenfehlerverstärkungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen davon. Bei einigen Ausführungsformen werden, nachdem eine simulierte hergestellte Vorrichtung durch die LPC erstellt wurde, falls die simulierte Vorrichtung formmäßig nicht gut genug ist, um die Design-Regeln zu erfüllen, die OPC und/oder der MRC wiederholt, um das IC-Design-Layout 1022 weiter zu verfeinern
  • Es versteht sich, dass die obige Beschreibung der Maskendatenvorbereitung 1032 der Übersichtlichkeit halber vereinfacht wurde. Bei einigen Ausführungsformen umfasst die Datenvorbereitung 1432 zusätzliche Merkmale, wie etwa eine logische Operation (LOP), um das IC-Design-Layout gemäß den Herstellungsregeln zu ändern. Zudem können die Prozesse, die während der Datenvorbereitung 1432 auf das IC-Design-Layout 1022 angewendet werden, in vielen verschiedenen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 1032 und während der Maskenproduktion 1034 werden eine Maske oder eine Gruppe von Masken basierend auf dem geänderten IC-Design-Layout produziert. Bei einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus aus mehreren E-Strahlen verwendet, um eine Schaltungsstruktur auf einer Maske (Photomaske oder Retikel) basierend auf dem geänderten IC-Design-Layout zu bilden. Die Maske kann mit diversen Technologien gebildet werden. Bei einigen Ausführungsformen wird die Maske unter Verwendung einer binären Technologie gebildet. Bei einigen Ausführungsformen weist eine Maske Schaltungsstruktur undurchsichtige Regionen und durchsichtige Regionen auf. Ein Strahlungsbündel, wie etwa ein ultravioletter (UV) Strahl, das bzw. der verwendet wird, um die abbildungsempfindliche Materialschicht (z. B. ein Photoresist) zu belichten, die auf eine Scheibe aufgetragen wurde, wird durch die undurchsichtige Region blockiert und durch die durchsichtigen Regionen durchgelassen. Bei einem Beispiel weist eine Maske ein durchsichtiges Substrat (z. B. Quarzglas) und ein undurchsichtiges Material (z. B. Chrom), das in den undurchsichtigen Regionen der binären Maske aufgetragen wird, auf. Bei einem anderen Beispiel wird die Maske unter Verwendung einer Phasenverschiebungstechnologie gebildet. Bei der Phasenverschiebungsmaske (PSM) werden diverse Merkmale in der Schaltungsstruktur, die auf der Maske gebildet sind, konfiguriert, um eine geeignete Phasendifferenz aufzuweisen, um die Auflösung und die Bildgebungsqualität zu verbessern. Bei diversen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder abwechselnde PSM sein. Die Maske(n), die durch Maskenproduktion 1734 generiert wird bzw. werden, wird bzw. werden in diversen Prozessen verwendet. Beispielsweise wird auch eine derartige Maske bzw. werden derartige Masken bei einem Ionenimplantationsprozess verwendet, um diverse dotierte Regionen in der Halbleiterscheibe zu bilden, bei einem Ätzprozess verwendet, um diverse Ätzregionen in der Halbleiterscheibe zu bilden, und/oder bei einem anderen geeigneten Prozess verwendet.
  • Der IC-Fabrikant 1040 ist ein IC-Produktionsunternehmen, das eine oder mehrere Herstellungseinrichtungen für die Produktion vieler verschiedener IC-Produkte umfasst. Bei einigen Ausführungsformen ist die IC-Fabrik 1040 eine Halbleitergießerei. Beispielsweise kann es eine Herstellungseinrichtung für die Frontend-Produktion einer Vielzahl von IC-Produkten (Front-End-of-Line-Produktion (FEOL-Produktion)) geben, während eine zweite Herstellungseinrichtung die Backend-Produktion für die Zusammenschaltung und Verpackung der IC-Produkte (Back-End-of-Line-Produktion (BEOL-Produktion)) bereitstellt, und eine dritte Herstellungseinrichtung andere Dienste für die Gießerei bereitstellen kann.
  • Der IC-Fabrikant 1040 verwendet die Maske(n), die von der Maskenfirma 1030 hergestellt wird bzw. werden, um das IC-Bauelement 1060 zu produzieren. Somit verwendet der IC-Fabrikant 1040 zumindest indirekt das IC-Design-Layout 1022, um das IC-Bauelement 1060 zu produzieren. Bei einigen Ausführungsformen wird eine Halbleiterscheibe 1042 durch den IC-Fabrikant 1040 unter Verwendung der Maske(n) hergestellt, um das IC-Bauelement 1060 zu bilden. Die Halbleiterscheibe 1042 weist ein Siliziumsubstrat oder ein anderes geeignetes Substrat auf, auf dem Materialschichten gebildet sind. Die Halbleiterscheibe weist ferner eine oder mehrere von diversen dotierten Regionen, dielektrischen Merkmalen, Zusammenschaltungen auf mehreren Ebenen und dergleichen (die in aufeinanderfolgenden Herstellungsschritten gebildet werden) auf.
  • Das System 1000 wird gezeigt, wie es eine Design-Firma 1020, eine Maskenfirma 1030 oder den IC-Fabrikanten 1040 als getrennte Komponenten oder Entitäten aufweist. Es versteht sich jedoch, dass eine oder mehrere von der Design-Firma 1020, der Maskenfirma 1030 oder dem IC-Fabrikanten 1040 Teil der gleichen Komponente oder Entität sein können.
  • 11 ist ein Ablaufschema, das ein Verfahren 1100 zum Produzieren eines Halbleiterbauelements 1200 gemäß diversen Aspekten der vorliegenden Offenbarung abbildet. Das Verfahren 1100 kann Teil des Schritts 820 des Verfahrens 800 aus 8 sein, wie zuvor erwähnt. Somit kann das Halbleiterbauelement 1200 basierend auf mindestens einem Teil des hier offenbarten Design-Layouts hergestellt werden. Beispielsweise kann das Layout-Design 400' aus 4 verwendet werden, um das Halbleiterbauelement 1200 herzustellen. Somit kann das Halbleiterbauelement 500 aus 5 einige im Wesentlichen ähnliche Merkmale/Strukturen mit dem Halbleiterbauelement 1200 gemeinsam haben.
  • 12A, 12B, 12C, 12D, 12E, 12F, 12G, 12H, 12I, 12J, 12K, 12L und 12M zeigen schematische Querschnittsansichten des Halbleiterbauelements 1200 in diversen Phasen der Produktion gemäß einer Ausführungsform des Verfahrens 1100 aus 11. Somit wird jeder der Schritte des Verfahrens 1100 in Verbindung mit einer entsprechenden der Querschnittsansichten des Halbleiterbauelements 1200, die in 12A bis 12M gezeigt werden, besprochen.
  • Das Halbleiterbauelement 1200 kann in einem Mikroprozessor, einer Speicherzelle und/oder einem anderen integrierten Schaltkreis (IC) enthalten sein. Es sei zu beachten, dass das Verfahren aus 11 kein fertiges Halbleiterbauelement 1200 erzeugt. Ein fertiges Halbleiterbauelement 1200 kann unter Verwendung einer Verarbeitung mit einer komplementären Metalloxid-Halbleiter-Technologie (CMOS-Technologie) produziert werden. Demnach versteht es sich, dass zusätzliche Schritte vor, während und nach dem Verfahren aus 11 bereitgestellt werden können, und dass einige andere Schritte hier vielleicht nur kurz beschrieben werden. Auch sind 12A bis 12M für ein besseres Verständnis der vorliegenden Offenbarung vereinfacht. Obwohl die Figuren beispielsweise das Halbleiterbauelement 1200 abbilden, versteht es sich, dass das Halbleiterbauelement 1200 eine Anzahl von anderen Bauelementen aufweisen kann, wozu Transistoren, Widerstände, Kondensatoren, Drosselspulen, Sicherungen usw. gehören.
  • Mit Bezug auf 11 und 12A beginnt das Verfahren 1100 in Schritt 1102, bei dem mindestens ein erster Transistor 1204-1 und ein zweiter Transistor 1204-2 über einem Substrat 1202 gemäß einigen Ausführungsformen gebildet werden. Das Substrat 1202 kann ein kristallines Siliziumsubstrat (z. B. eine Halbleiterscheibe) aufweisen. Bei einigen anderen Ausführungsformen kann das Substrat 1202 aus einem gewissen anderen geeigneten Elementhalbleiter, wie etwa aus Diamant oder Germanium; einem geeigneten Verbundhalbleiter, wie etwa Galliumarsenid, Siliziumcarbid, Indiumarsenid oder Indiumphosphid; oder aus einem geeigneten Legierungshalbleiter, wie etwa Silizium-Germanium-Carbid, Gallium-Arsenid-Phosphid oder Gallium-Indium-Phosphid, hergestellt werden. Ferner kann das Substrat 1202 eine epitaktische Schicht (Epi-Schicht) aufweisen, kann unter Spannung gesetzt werden, um die Leistung zu verbessern, und/oder kann eine Siliziumauf-Isolator-Struktur (SOI-Struktur) aufweisen.
  • Die Transistoren 1204-1 und 1204-2 können jeweils ein oder mehrere jeweilige Merkmale/Strukturen aufweisen, die über und/oder in dem Substrat 1202 gebildet sind. Beispielsweise weist der Transistor 1204-1 eine Gate-Struktur 1206-1, eine Gate-Opferschicht 1208-1, die über der Gate-Struktur 1206-1 liegt, einen Gate-Abstandshalter 1210-1 mit zwei Teilen, die jeweils entlang den Seitenwänden der Gate-Struktur 1206-1 und Gate-Opferschicht 1208-1 angeordnet sind, eine erste Source-/Drain-Struktur (oder Region) 1212-1., und eine zweite Source-/Drain-Struktur (oder Region) 1214-1 auf; und der Transistor 1204-2 weist eine Gate-Struktur 1206-2, eine Gate-Opferschicht 1208-2, die über der Gate-Struktur 1206-2 liegt, einen Gate-Abstandshalter mit zwei Teilen, die jeweils 1210-2 entlang den Seitenwänden der Gate-Struktur 1206-2 und der Gate-Opferschicht 1208-2 angeordnet sind, eine erste Source-/Drain-Struktur (oder Region) 1212-2 und eine zweite Source-/Drain-Struktur (oder Region) 1214-2 auf. Die Source-/Drain-Struktur 1214-1 des Transistors 1204-1 und die Source-/Drain-Struktur 1212-2 des Transistors 1204-2 können bei einigen Ausführungsformen in der gleichen Region gebildet (z. B. zusammengelegt) sein. Die Transistoren 1204-1 und 1204-2 sind bei der abgebildeten Ausführungsform aus 12A (und in den folgenden Figuren) jeweils als planarer MOSFET gebildet. D. h. die jeweiligen aktiven Regionen (z. B. Source-/Drain-Strukturen, Leitungskanäle) der Transistoren 1204-1 und 1204-2 sind gegenüber einer oberen Grenze des Substrats 1202 vertieft gebildet. Es versteht sich jedoch, dass jeder der Transistoren 1204-1 und 1204-2 als eine von diversen anderen Transistorkonfigurationen (z. B. als CFET, FinFET, Nanofolien-Transistor) gebildet sein kann und dabei im Umfang der vorliegenden Offenbarung bleiben kann.
  • Die Gate-Opferschichten 1208-1 und 1208-2 sind jeweils aus Siliziumnitrid, Polysilizium, Siliziumoxid, dergleichen oder einer Kombination davon gebildet, beispielsweise unter Verwendung von chemischer Niederdruck-Gasphasenabscheidung (LPCVD) und plasmagestützter CVD (PECVD). Die Gate-Opferschichten 1208-1 und 1208-2 werden jeweils als eine Hartmaske (manchmal als Hartmaskenschicht bezeichnet) während nachfolgender Photolithographieprozesse verwendet. Die Gate-Opferschichten 1208-1 und 1208-2 können später durch jeweilige Interconnect-Strukturen (z. B. eine VG, einen Teil einer VD+VG) ersetzt werden, was nachstehend besprochen wird. Die Gate-Abstandshalter 1210-1 und 1210-2 können Siliziumoxid (SiO), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON) oder ein anderes geeignetes Material enthalten. Die Gate-Abstandshalter 1210-1 und 1210-2 können jeweils eine Einzelschicht- oder Mehrschichtstruktur aufweisen. Bei einigen Ausführungsformen können die Gate-Abstandshalter 1210-1 durch Abscheiden einer Deckschicht des Gate-Abstandshalters 1210-1 durch CVD, PVD, ALD oder eine andere geeignete Technik und Ausführen eines anisotropen Ätzprozesses an der Deckschicht gebildet werden, um jeweils ein Paar der Gate-Abstandshalter 1210-1 entlang der Seitenwände der Gate-Struktur 1206-1 (und der Gate-Opferschicht 1208-1) zu bilden, wie bei der abgebildeten Ausführungsform aus 12A gezeigt. Der Gate-Abstandshalter 1210-2 kann durch einen ähnlichen Prozess wie zuvor besprochen gebildet werden.
  • Bei einigen Ausführungsformen werden nach dem Bilden der Transistoren 1204-1 und 1204-2 mindestens einige der Strukturen der Transistoren 1204-1 und 1204-2 von jeweiligen Isolierstrukturen (z. B. Flachgrabenisolierstrukturen (STI-Strukturen) überlagert (oder darin eingebettet). Beispielsweise können die Source-/Drain-Strukturen 1212-1., 1214-1/1212-2 und 1214-2 jeweils von den Isolierstrukturen 1212-1., 1212-2 und 1212-3 überlagert sein. Eine derartige Isolierstruktur kann ein dielektrisches Material enthalten, das aus mindestens einem ausgewählt wird von: Siliziumoxid, einem Material mit niedriger dielektrischer Konstante (Material mit geringem K-Wert) oder einer Kombination davon. Das Material mit geringem K-Wert kann fluoriertes Quarzglas (FSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), kohlenstoffdotiertes Siliziumoxid (SiOxCy), Black Diamond® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB (Bis-Benzocyclobuten), SiLK (Dow Chemical, Midland, Michigan), Polyimid und/oder andere zukünftig entwickelte dielektrische Materialien mit geringem K-Wert umfassen.
  • Mit Bezug auf 11 und 12B fährt das Verfahren 1100 mit Schritt 1104 fort, bei dem die MDs 1214-1 und 1214-2 gemäß einigen Ausführungsformen gebildet werden. Die MD, die mit einer gebildeten Source-/Drain-Struktur in Kontakt steht, ist im Allgemeinen konfiguriert, um die Source-/Drain-Struktur mit einer Interconnect-Struktur (z. B. einer Mo-Spur oder einem Mo-Spurteil) elektrisch zu koppeln. Beispielsweise steht die MD 1214-1 in Kontakt mit der Source-/Drain-Struktur 1212-1., um die Source-/Drain-Struktur 1212-1+ mit einem entsprechenden Mo-Spurteil elektrisch zu koppeln, was nachstehend noch gezeigt wird. Ähnlich steht die MD 1214-2 in Kontakt mit der Source-/Drain-Struktur 1212-2/1214-1, um die Source-/Drain-Struktur 1212-2/1214-1 mit einem entsprechenden Mo-Spurteil elektrisch zu koppeln, was nachstehend ebenfalls gezeigt wird.
  • Bei einigen Ausführungsformen können die MDs 1214-1 und 1214-2 gebildet werden, indem die Isolierstrukturen, die über der entsprechenden Source-/Drain-Struktur liegen, durch ein leitfähiges Material ersetzt werden. Ferner können die MDs 1214-1 und 1214-2 an der Stelle gebildet werden, an der die vertiefte Interconnect-Struktur, wie hier offenbart, nicht gebildet werden soll. An der Stelle, an der die vertiefte Interconnect-Struktur gebildet werden soll, kann die Isolierstruktur, die über dem entsprechenden Source-/Drain-Merkmal liegt, in der aktuellen Phase gehalten werden. Beispielsweise können die MDs 1214-1 und 1214-2 gebildet werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Bilden einer Maskenschicht 1215, die mindestens die Isolierstruktur 1212-3 (an der eine vertiefte Interconnect-Struktur gebildet werden soll) abdeckt; Entfernen (z. B. Ätzen), mit der Maskenschicht 1215, die als Maske dient, der Isolierstrukturen 1212-1 und 1212-2, um Löcher zu bilden; Ausfüllen der Löcher mit einem oder mehreren leitfähigen Materialien; und Ausführen eines Polierprozesses (z. B. eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), um überschüssiges leitfähiges Material und die Maskenschicht 1215 zu entfernen. Das leitfähige Material kann mindestens ein Material umfassen, das aus der Gruppe ausgewählt wird, die besteht aus: Kobalt (Co), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Wolfram (W), Molybdän (Mo), Zink (Zn), Aluminium (Al) und Mangan (Mn). Das Ausfüllen der Löcher kann eine oder mehrere Abscheidungstechniken umfassen, wie beispielsweise physische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), plasmagestützte CVD (PECVD), Niederdruck-CVD (LPCVD), Atomlagenabscheidung (ALD) und andere wohlbekannte Abscheidungstechniken.
  • Mit Bezug auf 11 und 12C fährt das Verfahren 1100 mit Schritt 1106 fort, in dem ein oberer Teil der verbleibenden Isolierstruktur 1212-3 vertieft wird, gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen kann ein oberer Teil der Isolierstruktur 1212-3 teilweise entfernt werden, um eine Höhe aufzuweisen, die ungefähr die gleiche wie die Höhe der Gate-Struktur 1206-2 ist. Bei einigen anderen Ausführungsformen kann beim Entfernen des oberen Teils der Isolierstruktur 1212-3 die Höhe der Isolierstruktur 1212-3 tiefer oder höher als die Höhe der Gate-Struktur 1206-2 sein. Beispielsweise kann der obere Teil der Isolierstruktur 1212-3 entfernt werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Bilden einer Maskenschicht 1217, die mindestens die MDs 1214-1 und 1214-2 und die Gate-Strukturen 1206-1 und 1206-2 abdeckt; und teilweises Entfernen (z. B. Ätzen) der Isolierstruktur 1212-3, wobei die Maskenschicht 1217 als Maske dient.
  • Mit Bezug auf 11 und 12D fährt das Verfahren 1100 mit Schritt 1108 fort, in dem die MDs 1214-1 und 1214-2 vertieft werden, gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen können jeweilige obere Teile der MDs 1214-1 und 1214-2 gleichzeitig entfernt werden. Beispielsweise können die oberen Teile der MDs 1214-1 und 1241-2 entfernt werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Bilden einer Maskenschicht 1219, die mindestens die vertiefte Isolierstruktur 1213-3 und die Gate-Struktur 1206-2 abdeckt; und teilweises Entfernen (z. B. Ätzen) der MDs 1214-1 und 1214-2, wobei die Maskenschicht 1219 als Maske dient.
  • Mit Bezug auf 11 und 12E fährt das Verfahren 1100 mit Schritt 1110 fort, in dem die Source-/Drain-Opferschichten 1220-1, 1220-2 und 1220-3 gemäß einigen Ausführungsformen gebildet werden. Jede der Source-/Drain-Opferschichten 1220-1, 1220-2 und 1220-3 wird gebildet, um eine entsprechende MD oder Isolierstruktur zu bilden. Beispielsweise wird die Source-/Drain-Opferschicht 1220-1 gebildet, um über der MD 1214-1 zu liegen; die Source-/Drain-Opferschicht 1220-2 wird gebildet, um über der MD 1214-2 zu liegen; und die Source-/Drain-Opferschicht 1220-3 wird gebildet, um über der Isolierstruktur 1212-3 zu liegen. Die Source-/Drain-Opferschichten 1220-1, 1220-2 und 1220-3 werden jeweils aus Siliziumnitrid, Polysilizium, Siliziumoxid, dergleichen oder einer Kombination davon beispielsweise unter Verwendung von chemischer Niederdruck-Gasphasenabscheidung (LPCVD) oder plasmagestützter chemischer Gasphasenabscheidung (PECVD) gebildet. Die Source-/Drain-Opferschichten 1220-1, 1220-2 und 1220-3 werden jeweils als Hartmaske (manchmal als Hartmaskenschicht bezeichnet) während nachfolgender Photolithographieprozesse verwendet. Die Source-/Drain-Opferschichten 1220-1, 1220-2 und 1220-3 können später durch jeweilige Interconnect-Strukturen (z. B. eine VD, einen Teil einer VD+VG) ersetzt werden, was nachstehend besprochen wird. Bei einigen Ausführungsformen können die Source-/Drain-Opferschichten 1220-1, 1220-2 und 1220-3 eine Ätzrate aufweisen, die anders als eine Ätz rate der Gate-Opferschichten 1208-1 und 1208-2 ist.
  • Mit Bezug auf 11 und 12F fährt das Verfahren 1100 mit Schritt 1112 fort, in dem eine der Source-/Drain-Opferschichten 1220-3 entfernt wird, gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen umfasst das Verfahren 1100 das Entfernen einer Source-/Drain-Opferschicht, die an der Stelle gebildet wird, an der die vertiefte Interconnect-Struktur gebildet werden soll. Beispielsweise nimmt die Stelle der Source-/Drain-Opferschicht 1220-3 (12E) einen Teil der Fläche ein, an dem die vertiefte Interconnect-Struktur gebildet werden soll, und somit wird die Source-/Drain-Opferschicht 1220-3 entfernt. Bei einigen Ausführungsformen wird die Source-/Drain-Opferschicht 1220-3 entfernt, indem mindestens einige der folgenden Prozesse ausgeführt werden: Bilden einer Maskenschicht 1221, die mindestens die Source-/Drain-Opferschicht 1220-1 und 1220-2 und die Gate-Opferschicht 1208-1 abdeckt; und Entfernen (z. B. Ätzen) der Source-/Drain-Opferschicht 1220-3, wobei die Maskenschicht 1221 als Maske dient. Wie zuvor erwähnt, sind die Ätzraten der Gate-Opferschicht 1208-2 und der Source-/Drain-Opferschicht 1220-3 mit Bezug auf ein gewisses Ätzmittel unterschiedlich. Bei einer Ausführungsform kann die Source-/Drain-Opferschicht 1220-3 durch eine höhere Ätzrate als die Gate-Opferschicht 1208-2 gekennzeichnet sein. Obwohl somit das Ätzen der Source-/Drain-Opferschicht 1220-3 unter Verwendung der Maskenschicht 1221 erfolgt, welche die Gate-Opferschicht 1208-2 im Wesentlichen nicht abdeckt, kann die Gate-Opferschicht 1208-2 im Wesentlichen unversehrt bleiben.
  • Mit Bezug auf 11 und 12G fährt das Verfahren 1100 mit Schritt 1114 fort, in dem die Gate-Opferschicht 1208-2 für den Transistor 1204-2 entfernt wird, um einen Graben 1224 zu bilden, gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen kann der Graben 1224 gebildet werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Bilden einer Maskenschicht 1225, die mindestens die Source-/Drain-Opferschicht 1220-1 und 1220-2 und die Gate-Opferschicht 1208-1 abdeckt; und Entfernen (z. B. Ätzen) der Gate-Opferschicht 1208-2 und eines oberen Teils von einem des Paars der Gate-Abstandshalter 1210-2, wobei die Maskenschicht 1225 als Maske dient. Die Maskenschicht 1225 kann die gleiche wie die Maskenschicht 1221 sein. In diesem Fall können die Gate-Opferschicht 1208-2 (12F) und die Source-/Drain-Opferschicht 1220-3 (12E) unter Verwendung der gleichen Maskenschicht gleichzeitig oder einzeln entfernt werden. Bei einigen Ausführungsformen kann die Maskenschicht 1221 (und die Maskenschicht 1225) eine Schaltungsstruktur aufweisen, die mindestens die Source-/Drain-Opferschicht 1220-1 und 1220-2 und die Gate-Opferschicht 1208-1 abdeckt, jedoch die Gate-Opferschicht 1208-2 und die Source-/Drain-Opferschicht 1220-3 (12E) freilegt. Bei dem Beispiel, bei dem das Halbleiterbauelement 1200 (oder der Teil des Halbleiterbauelements 1200, der in 12A-M gezeigt wird) basierend auf dem Design-Layout 400' hergestellt wird, kann die Maskenschicht 1221 einer Kombination der in 4 gezeigten Schaltungsstrukturen 452 und 460 entsprechen.
  • Wie zuvor mit Bezug auf 12C erwähnt, kann die verbleibende Isolierstruktur 1212-3 bei einigen Ausführungsformen die gleiche Höhe wie die Gate-Struktur 1206-2 haben. In diesem Fall können beim Entfernen der Gate-Opferschicht 1208-2, die über der Gate-Struktur 1206-2 liegt, (und beim Entfernen des oberen Teils des Gate-Abstandshalters 1210-2) eine obere Grenze der Gate-Struktur 1206-2 und eine obere Grenze der verbleibenden Isolierstruktur 1212-3 im Wesentlichen aufeinander ausgerichtet sein, wodurch eine im Wesentlichen flache untere Grenze für den Graben 1224 definiert wird.
  • Mit Bezug auf 11 und 12H fährt das Verfahren 1100 mit Schritt 1116 fort, in dem der Graben 1224 mit einem leitfähigen Material ausgefüllt wird, um eine Interconnect-Struktur 1226 gemäß einigen Ausführungsformen zu bilden. Somit kann die Interconnect-Struktur 1226 die Geometrie des Grabens 1224 übernehmen, indem sie beispielsweise eine im Wesentlichen flache untere Grenze hat. Bei einigen Ausführungsformen weist die Interconnect-Struktur 1226 einen ersten Teil 1226-1, der über der Stelle einer VG liegen kann, die gebildet worden sein könnte, um die Gate-Struktur 1206-2 zu verbinden, und einen zweiten Teil 1226-2, der über der Stelle einer VD liegen kann, die gebildet worden sein könnte, um die Source-/Drain-Struktur 1214-2 zu koppeln, auf. Entsprechend kann die Interconnect-Struktur 1226 nachstehend mit „VD+VG 1226“ bezeichnet sein. Bei einigen Ausführungsformen kann die VD+VG 1226 gebildet werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Ausfüllen des Grabens 1224 mit einem oder mehreren leitfähigen Materialien; und Ausführen eines Polierprozesses (z. B. eines CMP-Prozesses), um überschüssiges leitfähiges Material zu entfernen. Das leitfähige Material kann mindestens ein Material enthalten, das aus der Gruppe ausgewählt wird, die besteht aus: Kobalt (Co), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Wolfram (W), Molybdän (Mo), Zink (Zn), Aluminium (Al) und Mangan (Mn). Das Ausfüllen der Löcher kann eine oder mehrere Abscheidungstechniken umfassen, wie beispielsweise eine physische Gasphasenabscheidung (PVD), eine chemische Gasphasenabscheidung (CVD), eine plasmagestützte CVD (PECVD), Niederdruck-CVD (LPCVD), Atomlagenabscheidung (ALD) und andere wohlbekannte Abscheidungstechniken.
  • Mit Bezug auf 11 und 12I fährt das Verfahren 1100 mit Schritt 1118 fort, in dem ein Teil der VD+VG 1226 entfernt wird, um eine Vertiefung 1228 gemäß einigen Ausführungsformen zu bilden. Die Vertiefung 1228 kann in senkrechter Richtung auf die Gate-Struktur 1206-2 ausgerichtet sein oder über einem Teil der Gate-Struktur 1206-2 entlang einer Richtung liegen, die zu der Richtung rechtwinklig ist, entlang der sich die Gate-Struktur 1206-2 erstreckt. Insbesondere kann die Vertiefung 1228 in senkrechter Richtung auf den ersten Teil 1226-1 ausgerichtet sein. Somit kann der erste Teil 1226-1 eine obere Grenze haben, die in senkrechter Richtung niedriger als eine obere Grenze des zweiten Teils 1226-2 ist, und kann eine untere Grenze haben, welche die Gate-Struktur 1206-2 direkt berührt. Ferner kann sich eine untere Grenze des zweiten Teils 1206-2 von der unteren Grenze des ersten Teils 1226-1 aus erstrecken. Bei einigen Ausführungsformen kann die Vertiefung 1228 gebildet werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Bilden einer Maskenschicht 1227 mit einer Schaltungsstruktur, die freilegt, wo die Vertiefung 1228 gebildet werden soll; und Entfernen (z. B. Ätzen) eines Teils der VD+VG 1226, wobei die Maskenschicht 1227 als Maske dient. Bei einigen Ausführungsformen kann die Schaltungsstruktur der Maskenschicht 1227 teilweise über der VD+VG 1226 liegen. Bei dem Beispiel, bei dem das Halbleiterbauelement 1200 (oder der Teil des in 12A bis M gezeigten Halbleiterbauelements 1200) basierend auf dem Design-Layout 400' hergestellt wird, kann die Maskenschicht 1227 der in 4 gezeigten Schaltungsstruktur 461 entsprechen.
  • Mit Bezug auf 11 und 12J fährt das Verfahren 1100 mit Schritt 1120 fort, in dem die Vertiefung 1228 mit einem dielektrischen Material gemäß einigen Ausführungsformen ausgefüllt wird. Beim Ausfüllen der Vertiefung 1228 mit einem dielektrischen Material kann eine dielektrische Vertiefungsstruktur 1230 gebildet werden. Bei einigen Ausführungsformen kann die dielektrische Vertiefungsstruktur 1230 gebildet werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Abscheiden eines dielektrischen Materials über dem Halbleiterbauelement 1200; und Ausführen eines Polierprozesses (z. B. eines CMP-Prozesses), um überschüssiges dielektrisches Material zu entfernen. Das dielektrische Material kann ein Material enthalten, das aus mindestens einem ausgewählt wird von: Siliziumoxid, einem Material mit niedriger dielektrischer Konstante (Material mit geringem K-Wert) oder einer Kombination davon. Das Material mit geringem K-Wert kann fluoriertes Quarzglas (FSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), kohlenstoffdotiertes Siliziumoxid (SiOxCy), Black Diamond® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB (Bis-Benzocyclobuten), SiLK (Dow Chemical, Midland, Michigan), Polyimid und/oder andere zukünftig entwickelte dielektrische Materialien mit niedrigem K-Wert enthalten.
  • Mit Bezug auf 11 und 12K fährt das Verfahren 1100 mit Schritt 1122 fort, in dem eine oder mehrere Opferschichten entfernt werden, gemäß einigen Ausführungsformen. Bei dem Beispiel, bei dem das Halbleiterbauelement 1200 (oder der Teil des in 12A bis M gezeigten Halbleiterbauelements 1200) basierend auf dem Design-Layout 400' hergestellt wird, kann der Schritt 1122 das Entfernen der Gate-Opferschicht 1208-1 (12J) umfassen, wobei die Source-/Drain-Opferschichten 1220-1 und 1220-2 erhalten bleiben. Beim Entfernen der Gate-Opferschicht 1208-1 kann die Gate-Struktur 1206-1 freigelegt werden. Bei einigen Ausführungsformen kann die Gate-Opferschicht 1208-1 entfernt werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Bilden einer Maskenschicht 1231,. die mindestens die vertiefte VD+VG 1226 und die dielektrische Vertiefungsstruktur 1230 bedeckt; und Ausführen eines Ätzprozesses, um die Gate-Opferschicht 1208-1 zu entfernen. Bei einigen Ausführungsformen kann der Ätzprozess die Gate-Opferschicht 1208-1 selektiv ätzen, jedoch die Source-/Drain-Opferschichten 1220-1 und 1220-2 unversehrt lassen.
  • Mit Bezug auf 11 und 12L fährt das Verfahren 1100 mit Schritt 1124 fort, in dem eine oder mehrere Interconnect-Strukturen VD(s) und/oder VG(s) gemäß einigen Ausführungsformen gebildet werden. Gemäß dem obigen Beispiel, bei dem das Halbleiterbauelement 1200 (oder der Teil des in 12A bis M gezeigten Halbleiterbauelements 1200) basierend auf dem Design-Layout 400' hergestellt wird, kann der Schritt 1124 das Bilden einer VG 1232 umfassen, welche die Gate-Struktur 1206-1 elektrisch verbindet. Bei einigen Ausführungsformen kann die VG 1232 gebildet werden, indem mindestens einige der folgenden Prozesse ausgeführt werden: Ausfüllen des Lochs, an dem die Gate-Opferschicht 1208-1 mit einem oder mehreren leitfähigen Materialien gebildet wurde; und Ausführen eines Polierprozesses (z. B. eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), um überschüssiges leitfähiges Material zu entfernen. Das leitfähige Material kann mindestens ein Material umfassen, das aus der Gruppe ausgewählt wird, die besteht aus: Kobalt (Co), Ruthenium (Ru), Tantal (Ta), Titan (Ti), Wolfram (W), Molybdän (Mo), Zink (Zn), Aluminium (Al) und Mangan (Mn). Das Ausfüllen des Lochs kann eine oder mehrere Abscheidungstechniken, wie beispielsweise eine physische Gasphasenabscheidung (PVD), eine chemische Gasphasenabscheidung (CVD), eine plasmagestützte CVD (PECVD), eine Niederdruck-CVD (LPCVD), eine Atomlagenabscheidung (ALD) und andere wohlbekannte Abscheidungstechniken umfassen.
  • Mit Bezug auf 11 und 12M fährt das Verfahren 1100 mit Schritt 1126 fort, in dem jeweilige Mo-Spurteile 1240-1 und 1240-2 gemäß einigen Ausführungsformen gebildet werden. Die Mo-Spurteile 1240-1 und 1240-2 können Segmente einer Mo-Interconnect-Struktur 1240 sein, die durch eine Schneidschaltungsstruktur 1241 unterteilt (oder zerschnitten) werden. Eine derartige Schneidschaltungsstruktur 1241 kann zu der dielektrischen Vertiefungsstruktur 1230 in senkrechter Richtung ausgerichtet sein. Gemäß dem obigen Beispiel, bei dem das Halbleiterbauelement 1200 (oder der Teil des in 12A bis M gezeigten Halbleiterbauelements 1200) basierend auf dem Design-Layout 400' hergestellt wird, kann die Schneidschaltungsstruktur 1241 der in 4 gezeigten Schaltungsstruktur 463 entsprechen. Somit kann die Gate-Struktur 1206-2 mit dem Mo-Spurteil 1240-2 über die vertiefte VD+VG 1226 elektrisch gekoppelt sein, während sie von dem Mo-Spurteil 1240-1 elektrisch isoliert ist. Insbesondere kann die vertiefte VD+VG 1226 die Gate-Struktur 1206-2 anhand der unteren Grenze des ersten Teils 1226-1 und den Mo-Spurteil 1240-2 anhand der oberen Grenze des zweiten Teils 1226-2 elektrisch verbinden.
  • Bei einem Aspekt der vorliegenden Offenbarung wird ein Halbleiterbauelement offenbart. Das Halbleiterbauelement weist eine erste Gate-Struktur auf. Das Halbleiterbauelement weist eine erste Interconnect-Struktur auf, die in einer Interconnect-Schicht angeordnet ist. Die Interconnect-Schicht ist über der ersten Gate-Struktur angeordnet, wobei die erste Interconnect-Struktur gegenüber der ersten Gate-Struktur seitlich verlagert ist. Das Halbleiterbauelement weist eine zweite Interconnect-Struktur auf, die zwischen der ersten Gate-Struktur und der Interconnect-Schicht angeordnet ist. Die zweite Interconnect-Struktur weist einen ersten Teil und einen zweiten Teil auf. Der erste Teil und der zweite Teil der zweiten Interconnect-Struktur sind seitlich benachbart, und der erste Teil ist um eine Vertiefung in senkrechter Richtung kürzer als der zweite Teil. Die erste Gate-Struktur ist mit der ersten Interconnect-Struktur elektrisch gekoppelt, indem sie nur den ersten Teil der zweiten Interconnect-Struktur mit der ersten Gate-Struktur kontaktiert und nur den zweiten Teil der zweiten Interconnect-Struktur mit der ersten Interconnect-Struktur kontaktiert.
  • Bei einem anderen Aspekt der vorliegenden Offenbarung wird ein Halbleiterbauelement offenbart. Das Halbleiterbauelement weist eine erste Gate-Struktur auf, die sich entlang einer ersten seitlichen Richtung erstreckt. Das Halbleiterbauelement weist eine erste Interconnect-Struktur auf, die oberhalb der ersten Gate-Struktur angeordnet ist, die sich entlang einer zweiten seitlichen Richtung erstreckt, die zu der ersten seitlichen Richtung rechtwinklig ist. Die erste Interconnect-Struktur weist einen ersten Teil und einen zweiten Teil auf, die durch eine erste dielektrische Struktur voneinander elektrisch isoliert sind. Das Halbleiterbauelement weist eine zweite Interconnect-Struktur auf, die zwischen der ersten Gate-Struktur und der ersten Interconnect-Struktur angeordnet ist und die erste Gate-Struktur mit dem ersten Teil der ersten Interconnect-Struktur elektrisch koppelt. Die zweite Interconnect-Struktur weist einen vertieften Teil auf, der im Wesentlichen auf die erste Gate-Struktur und die dielektrische Struktur entlang einer senkrechten Richtung ausgerichtet ist.
  • Bei noch einem anderen Aspekt der vorliegenden Offenbarung wird ein Verfahren zum Herstellen eines Halbleiterbauelements offenbart. Das Verfahren umfasst das Bilden einer Gate-Struktur, über der eine erste Opferschicht liegt, und einer Source-/Drain-Struktur, über der eine zweite Opferschicht liegt. Das Verfahren umfasst das Ersetzen der ersten Opferschicht und eines oberen Teils der zweiten Opferschicht durch eine erste Interconnect-Struktur. Das Verfahren umfasst das Vertiefen eines Teils der ersten Interconnect-Struktur, wobei der vertiefte Teil auf die Gate-Struktur in senkrechter Richtung ausgerichtet ist. Das Verfahren umfasst das Ausfüllen des vertieften Teils mit einem dielektrischen Material, um eine vertiefte dielektrische Struktur zu bilden. Das Verfahren umfasst das Bilden einer zweiten Interconnect-Struktur über der ersten Interconnect-Struktur, wobei die zweite Interconnect-Struktur durch eine dielektrische Struktur, die auf die vertiefte dielektrische Struktur in senkrechter Richtung ausgerichtet ist, in eine Vielzahl von Teilen zerschnitten wird.
  • Das Vorstehende erläutert die Merkmale von mehreren Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird erkennen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Entwerfen oder Ändern von anderen Prozessen und Strukturen zum Ausführen der gleichen Zwecke und/oder zum Erreichen der gleichen Vorteile der hier eingeführten Ausführungsformen verwenden kann. Der Fachmann wird auch erkennen, dass diese gleichwertigen Konstruktionen Geist und Umfang der vorliegenden Offenbarung nicht verlassen, und dass er diverse Änderungen, Ersetzungen und Abänderungen daran vornehmen kann, ohne Geist und Umfang der vorliegenden Offenbarung zu verlassen.

Claims (20)

  1. Halbleiterbauelement, aufweisend: eine erste Gate-Struktur; eine erste Interconnect-Struktur, die in einer Interconnect-Schicht angeordnet ist, wobei die Interconnect-Schicht über der ersten Gate-Struktur angeordnet ist, wobei die erste Interconnect-Struktur gegenüber der ersten Gate-Struktur seitlich verlagert ist; und eine zweite Interconnect-Struktur, die zwischen der ersten Gate-Struktur und der Interconnect-Schicht angeordnet ist, wobei die zweite Interconnect-Struktur einen ersten Teil und einen zweiten Teil aufweist, wobei der erste Teil und der zweite Teil der zweiten Interconnect-Struktur seitlich benachbart sind, und der erste Teil um eine Vertiefung in senkrechter Richtung kürzer als der zweite Teil ist, und wobei die erste Gate-Struktur mit der ersten Interconnect-Struktur elektrisch gekoppelt ist, indem sie nur den ersten Teil der zweiten Interconnect-Struktur mit der ersten Gate-Struktur kontaktiert und nur den zweiten Teil der zweiten Interconnect-Struktur mit der ersten Interconnect-Struktur kontaktiert.
  2. Halbleiterbauelement nach Anspruch 1, wobei der erste Teil der zweiten Interconnect-Struktur von der ersten Interconnect-Struktur und allen beliebigen anderen Interconnect-Strukturen, die in der Interconnect-Schicht angeordnet sind, durch mindestens eine dielektrische Struktur, welche die Vertiefung ausfüllt, elektrisch isoliert ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei der erste Teil der zweiten Interconnect-Struktur eine erste obere Grenze und eine erste untere Grenze hat, wobei die erste obere Grenze von der ersten Interconnect-Struktur in senkrechter und seitlicher Richtung beabstandet ist, und die erste untere Grenze eine obere Grenze der ersten Gate-Struktur direkt berührt.
  4. Halbleiterbauelement nach Anspruch 3, wobei der zweite Teil der zweiten Interconnect-Struktur eine zweite obere Grenze und eine zweite untere Grenze hat, die zweite obere Grenze die erste Interconnect-Struktur direkt berührt, und die zweite untere Grenze gegenüber der oberen Grenze der ersten Gate-Struktur seitlich verlagert ist.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der erste Teil der zweiten Interconnect-Struktur auf die Vertiefung und die erste Gate-Struktur in senkrechter Richtung ausgerichtet ist, und der zweite Teil der zweiten Interconnect-Struktur auf einen Endteil der ersten Interconnect-Struktur in senkrechter Richtung ausgerichtet ist.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, ferner umfassend: eine zweite Gate-Struktur, die von der ersten Gate-Struktur in seitlich Richtung beabstandet ist; eine dritte Interconnect-Struktur, die in der Interconnect-Schicht angeordnet ist, wobei die dritte Interconnect-Struktur gegenüber der ersten Interconnect-Struktur in seitlich Richtung beabstandet ist; und eine vierte Interconnect-Struktur, die zwischen der zweiten Gate-Struktur und der Interconnect-Schicht angeordnet ist, welche die zweite Gate-Struktur mit der dritten Interconnect-Struktur verbindet.
  7. Halbleiterbauelement nach Anspruch 6, wobei die erste Gate-Struktur und die zweite Gate-Struktur voneinander um einen Abstand in seitlich Richtung beabstandet sind, und wobei eine Breite, über die sich mindestens eine von der ersten Interconnect-Struktur oder der dritten Interconnect-Struktur seitlich erstreckt, gleich oder größer als 1,5mal der Abstand ist.
  8. Halbleiterbauelement nach Anspruch 6 oder 7, wobei die erste Gate-Struktur und die zweite Gate-Struktur zwei benachbarte einer Anzahl von Gate-Strukturen sind, die eine Standardzelle bilden, wobei die Anzahl gleich oder kleiner als 5 ist.
  9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die erste Interconnect-Struktur in einer von einer Anzahl von Signalspuren enthalten ist, die in der Interconnect-Schicht angeordnet sind, wobei die Anzahl gleich oder kleiner als 3 ist.
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der zweite Teil der zweiten Interconnect-Struktur von einer Source-/Drain-Struktur um eine Isolierstruktur in senkrechter Richtung beabstandet ist, wobei die Source-/Drain-Struktur von der ersten Gate-Struktur in seitlich Richtung beabstandet ist.
  11. Halbleiterbauelement, aufweisend: eine erste Gate-Struktur, die sich entlang einer ersten seitlichen Richtung erstreckt; eine erste Interconnect-Struktur, die oberhalb der ersten Gate-Struktur angeordnet ist, die sich entlang einer zweiten seitlichen Richtung erstreckt, die zu der ersten seitlichen Richtung rechtwinklig ist, wobei die erste Interconnect-Struktur einen ersten Teil und einen zweiten Teil aufweist, die durch eine erste dielektrische Struktur voneinander elektrisch isoliert sind; eine zweite Interconnect-Struktur, die zwischen der ersten Gate-Struktur und der ersten Interconnect-Struktur angeordnet ist und die erste Gate-Struktur mit dem ersten Teil der ersten Interconnect-Struktur elektrisch koppelt, wobei die zweite Interconnect-Struktur einen vertieften Teil aufweist, der im Wesentlichen auf die erste Gate-Struktur und die dielektrische Struktur entlang einer senkrechten Richtung ausgerichtet ist.
  12. Halbleiterbauelement nach Anspruch 11, wobei der vertiefte Teil der zweiten Interconnect-Struktur mit der ersten Gate-Struktur direkt verbunden ist, und wobei die zweite Interconnect-Struktur ferner einen nicht vertieften Teil aufweist, der mit dem ersten Teil der ersten Interconnect-Struktur direkt verbunden ist.
  13. Halbleiterbauelement nach Anspruch 12, ferner aufweisend: eine Source-/Drain-Struktur, die auf einer von zwei Seiten der ersten Gate-Struktur entlang der zweiten seitlichen Richtung angeordnet ist, wobei die Source-/Drain-Struktur im Wesentlichen auf den nicht vertieften Teil der zweiten Interconnect-Struktur entlang der senkrechten Richtung ausgerichtet ist und von dem nicht vertieften Teil der zweiten Interconnect-Struktur durch eine zweite dielektrische Struktur elektrisch isoliert ist.
  14. Halbleiterbauelement nach Anspruch 13, ferner aufweisend: eine zweite Gate-Struktur, die gegenüber der ersten Gate-Struktur von der Source-/Drain-Struktur aus entlang der zweiten seitlichen Richtung angeordnet ist, wobei die zweite Gate-Struktur mit dem zweiten Teil der ersten Interconnect-Struktur über eine dritte Interconnect-Struktur elektrisch gekoppelt ist.
  15. Halbleiterbauelement nach Anspruch 14, wobei die zweite Interconnect-Struktur und die dritte Interconnect-Struktur in der gleichen Interconnect-Schicht angeordnet sind.
  16. Halbleiterbauelement nach Anspruch 14 oder 15, wobei die erste Gate-Struktur und die zweite Gate-Struktur voneinander um einen Abstand entlang der zweiten seitlichen Richtung beabstandet sind, und wobei eine Breite, über die sich mindestens der erste Teil oder der zweite Teil der ersten Interconnect-Struktur entlang der zweiten seitlichen Richtung erstreckt, gleich oder größer als 1,5mal der Abstand ist.
  17. Halbleiterbauelement nach Anspruch 14, 15 oder 16, wobei die erste Gate-Struktur und die zweite Gate-Struktur zu zwei Strukturen einer Anzahl von Gate-Strukturen, die eine Standardzelle bilden, benachbart sind, wobei die Anzahl gleich oder kleiner als 5 ist.
  18. Halbleiterbauelement nach einem der Ansprüche 11 bis 17, wobei die erste Interconnect-Struktur in einer von einer Anzahl von Signalspuren enthalten ist, die in einer Interconnect-Schicht angeordnet ist, wobei die Anzahl gleich oder kleiner als 3 ist.
  19. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend folgende Schritte: Bilden einer Gate-Struktur, über der eine erste Opferschicht liegt, und einer Source-/Drain-Struktur, über der eine zweite Opferschicht liegt; Ersetzen der ersten Opferschicht und eines oberen Teils der zweiten Opferschicht durch eine erste Interconnect-Struktur; Vertiefen eines Teils der ersten Interconnect-Struktur, wobei der vertiefte Teil auf die Gate-Struktur in senkrechter Richtung ausgerichtet ist; Ausfüllen des vertieften Teils mit einem dielektrischen Material, um eine vertiefte dielektrische Struktur zu bilden; und Bilden einer zweiten Interconnect-Struktur über der ersten Interconnect-Struktur, wobei die zweite Interconnect-Struktur durch eine dielektrische Struktur, die auf die vertiefte dielektrische Struktur in senkrechter Richtung ausgerichtet ist, in eine Vielzahl von Teilen zerschnitten wird.
  20. Verfahren nach Anspruch 19, wobei ein Teil einer oberen Grenze der ersten Interconnect-Struktur in direktem Kontakt mit einem der Vielzahl von Teilen der zweiten Interconnect-Struktur steht, und ein Teil einer unteren Grenze der ersten Interconnect-Struktur in direktem Kontakt mit der Gate-Struktur steht.
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