DE102018118440A1 - Einmalig programmierbarer Speicher unter Verwendung einer Ruptur der Gate-Isolierung - Google Patents

Einmalig programmierbarer Speicher unter Verwendung einer Ruptur der Gate-Isolierung Download PDF

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DE102018118440A1
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gate
insulating layer
transistor
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DE102018118440.9A
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Andrew Edward Horch
Victor Moroz
Jamil Kawa
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Synopsys Inc
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Synopsys Inc
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Abstract

Ausführungsformen beziehen sich auf ein Anti-Sicherungsgerät mit einem Transistor. Der Transistor kann ein FinFET sein. Das Anti-Sicherungsgerät beinhaltet eine erste Elektrode, eine Isolierschicht und eine zweite Elektrode. Das Gate des Transistors kann in einer gleichen Schicht wie die erste Elektrode ausgebildet sein. Die Gate-Isolierschicht auf dem Gate des Transistors kann in einer gleichen Schicht wie die Isolierschicht ausgebildet sein. Die zweite Elektrode kann in einer gleichen Schicht wie eine lokale Verbindung oder ein Via ausgebildet sein und die erste Elektrode vertikal über die Isolationsschicht überlappen.

Description

  • HINTERGRUND
  • GEBIET DER ARBEITEN
  • Die Offenbarung bezieht sich im Allgemeinen auf den Bereich der nichtflüchtigen Speicherzellen, insbesondere der einmalig programmierbaren (OTP) Speicherzellen.
  • BESCHREIBUNG DER VERWANDTEN ARBEITEN
  • Eine OTP-Speicherzelle kann unter Verwendung eines Anti-Sicherungsspeichers implementiert werden, bei dem eine Isolierschicht zwischen zwei Elektroden (z.B. zwei leitfähige Schichten) rupturiert wird, um einen leitenden Pfad zwischen der ersten Elektrode und der zweiten Elektrode zu erzeugen. Der Standard-Zustand der Anti-Sicherung ist offen oder nicht leitfähig (z.B. „0“), und die Daten werden in eine Speicherzelle geschrieben, indem die Isolierschicht aufgebrochen und ein Filament gebildet wird, um die Anti-Sicherung kurz zu schließen (z.B. „1“).
  • Ein Anti-Sicherungsspeicher kann mit einer Transistorstruktur implementiert werden. Eine Transistorstruktur kann eine Source und einen Drain, einen Kanal zwischen Source und Drain, ein Gate-Dielektrikum, das auf dem Kanal zwischen Source und Drain ausgebildet ist, und ein Gate, das auf dem Gate Dielektrikum ausgebildet ist, beinhalten. Eine Anti-Sicherung kann unter Verwendung des Gate-Dielektrikums als Isolierschicht zwischen einer ersten Elektrode, die die Source und/oder der Drain und/oder Kanal ist, und einer zweiten Elektrode, die das Gate ist, gebildet werden. Die Isolierschicht der Anti-Sicherung kann durch Anlegen einer Hochspannung über das Gate-Dielektrikum aufgebrochen werden. So kann beispielsweise die Hochspannung an die zweite Elektrode angelegt werden, die das Gate ist, und die erste Elektrode, die die Source ist und/oder der Drain und/oder Kanal, kann geerdet werden. Die Hochspannung über dem Gate-Dielektrikum kann das Gate-Dielektrikum brechen oder durchbrechen und einen leitenden Weg zwischen der zweiten Elektrode und der Quelle oder dem Drain oder Kanal und der ersten Elektrode erzeugen. Der leitende Pfad kann ein Filament sein, das im Gate-Dielektrikum gebildet ist.
  • Ein Nachteil bei der Verwendung des Gate-Dielektrikums als Isolierschicht der Anti-Sicherung ist, dass ein weicher Durchbruch der Isolierschicht anstelle eines Bruchs der Isolierschicht auftreten kann. Das in Transistorstrukturen verwendete Gate-Oxid ist typischerweise eine dünne Siliziumoxid (SiO2)-Schicht oder eine dielektrische High-K-Schicht, um die Transistorleistung durch Erhöhung der kapazitiven Kopplung des Gates an den Kanal des Transistors zu verbessern. Die dünne Siliziumoxidschicht oder die dielektrische High-K-Schicht kann einen weichen Durchbruch erleiden, wenn eine Hochspannung über die dünne Siliziumoxidschicht oder die dielektrische High-K-Schicht angelegt wird. Beim weichen Durchbruch der Isolierschicht können in der Isolierschicht eingeschlossene Ladungen gebildet werden, die einen Leitungsweg durch die Isolierschicht bilden können. Die Isolierschicht ist jedoch nicht gebrochen und es darf sich in der Isolierschicht kein Filament bilden. Wenn die Anti-Sicherung der OTP-Speicherzelle ausgelesen wird, können Elektronen zwischen der ersten Elektrode (z.B. Source und/oder Drain) und der zweiten Elektrode (z.B. Gate) durch trap-gestütztes Tunneling unter Verwendung der beim weichen Durchbruch gebildeten eingeschlossenen Ladungen wandern. So können die Elektronen, die zwischen der ersten Elektrode und der zweiten Elektrode wandern, Ströme erzeugen, die so erscheinen, als ob die Isolierschicht gebrochen wäre. Die Isolierschicht kann jedoch mit der Zeit abheilen. So können beispielsweise die eingeschlossenen Ladungen wandern oder die Isolierschicht kann so ausglühen, dass Elektronen nicht mehr zwischen der ersten und der zweiten Elektrode durch trap-gestütztes Tunneln wandern, was dazu führen kann, dass die Anti-Sicherung die Zustände ändert. Somit kann die Anti-Sicherung einen weichen Durchbruch erleiden und zunächst als kurzgeschlossen erscheinen (z.B. „1“) und zu einem späteren Zeitpunkt kann der weiche Durchbruch der Isolationsschicht verheilen und die Anti-Sicherung als offen erscheinen (z.B. „0“).
  • Figurenliste
    • 1 ist ein Flussdiagramm, das verschiedene Operationen für den Entwurf und die Herstellung eines integrierten Schaltkreises (engl. integrated circuit, IC) nach einer Ausführungsform darstellt.
    • 2 ist ein High-Level-Blockdiagramm, das ein Beispiel für ein Berechnungsgerät zur Durchführung eines kundenspezifischen Designs eines ICs nach einer Verkörperung darstellt.
    • 3A st eine Draufsicht auf einmal programmierbare (OTP) Speicherzellen mit einer Elektrode eines Anti-Sicherungsgerätes, die in einer gleichen Schicht wie eine lokale Verbindung in einem Fin-Field-Effekt-Transistor (FinFET)-Prozess gemäß einer Ausführungsform ausgebildet ist.
    • 3B ist eine Querschnittsansicht einer einzelnen OTP-Speicherzelle mit einem Anti-Sicherungsgerät und einem Transistor entlang der Linie A-A' von 3A gemäß einer Ausführungsform.
    • 3C ist eine Querschnittsansicht von Anti-Sicherungsgeräten der OTP-Speicherzellen entlang der Linie B-B' von 3A gemäß einer Ausführungsform.
    • 4A ist die Draufsicht auf OTP-Speicherzellen mit einer Elektrode eines Anti-Sicherungsgeräts, das in einer gleichen Schicht wie eine lokale Verbindung in einem FinFET-Prozess in einem alternativen Layout gemäß einer Ausführungsform ausgebildet ist.
    • 4B ist eine Querschnittsansicht einer einzelnen OTP-Speicherzelle mit einem Anti-Sicherungsgerät und einem Transistor entlang der Linie C-C' von 4A, gemäß einer Ausführungsform.
    • 4C ist eine Querschnittsansicht von Anti-Sicherungsgeräten der OTP-Speicherzellen entlang der Linie D-D' von 4A gemäß einer Ausführungsform.
    • 5 ist eine Draufsicht eines Kreuzpunktarrays, das eine Vielzahl von Anti-Sicherungsgeräten gemäß einer Ausführungsform bildet.
    • 6 ist eine Draufsicht auf OTP-Speicherzellen, in denen sich ein Gate und eine erste Elektrode in einer Richtung parallel zueinander erstrecken und mit einem FinFET-Prozess gemäß einer Ausführungsform gebildet werden.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Figuren (FIG.) und die folgende Beschreibung beziehen sich lediglich zur Veranschaulichung auf bevorzugte Ausführungsformen. Es sei darauf hingewiesen, dass aus der folgenden Diskussion alternative Ausführungsformen der hier dargestellten Strukturen und Methoden als praktikable Alternativen erkannt werden, die ohne Abweichung von den Prinzipien des Beanspruchten eingesetzt werden können.
  • Es wird nun ausführlich auf einige Ausführungsformen Bezug genommen, die in den beigefügten Figuren beispielhaft dargestellt sind. Die Figuren stellen Ausführungsformen des offenbarten Systems (oder der Methode) lediglich zur Veranschaulichung dar. Es sollte aus der folgenden Beschreibung erkennbar sein, dass alternative Verkörperungen der hier dargestellten Strukturen und Methoden verwendet werden können, ohne von den hier beschriebenen Prinzipien abzuweichen.
  • Die Figuren verwenden gleiche Bezugszahlen, um ähnliche Elemente zu identifizieren. Ein Buchstabe nach einer Bezugszahl, wie beispielsweise „102A“, zeigt an, dass sich der Text spezifisch auf das Element bezieht, das diese bestimmte Bezugszahl aufweist. Eine Referenznummer im Text ohne folgenden Buchstaben, wie z.B. „120“, bezieht sich auf ein oder alle Elemente in den Figuren, die diese Referenznummer tragen.
  • Ausführungsformen beziehen sich auf eine einmalig programmierbare (OTP) Speicherzelle mit einem Anti-Sicherungsgerät und einem Transistor. Das Anti-Sicherungsgerät beinhaltet eine erste Elektrode aus einer Gateschicht, eine Isolierschicht aus einer Gate-Isolierschicht und eine zweite Elektrode aus einer lokalen Verbindungsschicht. Die zweite Elektrode überlappt vertikal mit der ersten Elektrode über die Isolierschicht. Ein Abschnitt der Isolierschicht wird zwischen der ersten Elektrode und der zweiten Elektrode gebrochen, um einen Strompfad zu bilden, wenn eine Spannung oberhalb eines Schwellenwerts über die Isolierschicht angelegt wird. Da die Isolierschicht des Anti-Sicherungsgerätes aus einer Gate-Isolierschicht besteht, die das Gate bedeckt, ist die Gate-Isolierschicht dicker und weniger anfällig für einen weichen Durchbruch als eine Isolierschicht aus einer dielektrischen Gate-Schicht, über der das Gate gebildet ist.
  • Überblick über einen EDA Entwurfsablauf
  • Figur (FIG.) 1 ist ein Flussdiagramm, das verschiedene Operationen für den Entwurf und die Herstellung einer integrierten Schaltung gemäß einer Ausführungsform veranschaulicht. Der Designprozess 100 beginnt mit der Generierung einer Produktidee 110, die im Rahmen eines Designprozesses mit Hilfe der Electronic Design Automation (EDA) Software 112 realisiert wird. Wenn der Entwurf fertig ist, kann er zum Tape-Out 134 gegeben werden. Nach dem Tape-Out wird ein Halbleiterchip hergestellt, um die verschiedenen Objekte (z.B. Gates, Metallschichten, Vias) im integrierten Schaltungsdesign zu bilden. Es werden Verpackungs- und Montageprozesse 138 durchgeführt, die zu fertigen Chips 140 führen.
  • Die EDA-Software 112 kann in einem oder mehreren Datenverarbeitungsgeräten wie dem Datenverarbeitungsgerät 200 aus 2 implementiert werden. Beispielsweise ist die EDA-Software 112 als Anweisungen auf dem computerlesbaren Datenträger gespeichert, die von einem Prozessor zur Durchführung der nachfolgend beschriebenen Operationen 114-132 des Entwurfsablaufs ausgeführt werden. Diese Designablaufbeschreibung dient zur Veranschaulichung. Insbesondere soll diese Beschreibung die vorliegende Offenlegung nicht einschränken. Beispielsweise kann ein tatsächlicher Entwurf eines integrierten Schaltkreises erfordern, dass ein Entwickler die Entwurfsoperationen in einer anderen Reihenfolge als der hier beschriebenen durchführt.
  • Beim Systementwurf 114 beschreiben die Entwickler die zu implementierende Funktionalität. Sie können auch eine Was-wäre-wenn-Planung durchführen, um die Funktionalität zu verfeinern und die Kosten zu kontrollieren. Es ist zu beachten, dass zu diesem Zeitpunkt eine Partitionierung der Hardware-Software-Architektur erfolgen kann. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: Model Architect®, Saber®, System Studio® und Designware® Produkte.
  • Beim Logikentwurf und der Funktionsprüfung 116 wird VHDL- oder Verilog-Code für Module im Schaltkreis geschrieben und der Entwurf auf Funktionsgenauigkeit geprüft. Genauer gesagt, wird das Design überprüft, um sicherzustellen, dass es die richtigen Ergebnisse liefert. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: VCS®, Vera®, 10 Designware®, Magellan®, Formality®, ESP® und Leda® Produkte.
  • Während Synthese und Design für Test 118 wird VHDL/Verilog in eine Netzliste übersetzt. Diese Netzliste kann für die Zieltechnologie optimiert werden. Zusätzlich können Tests zur Überprüfung der fertigen Chips konzipiert und durchgeführt werden. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: Design Compiler®, Physical Compiler®, Test Compiler®, Power Compiler®, FPGA Compiler®, Tetramax® und Designware® Produkte. Bei der Netzlistenprüfung 120 wird die Netzliste auf Einhaltung der Timing-Bedingungen und auf Übereinstimmung mit dem VHDL/Verilog-Quellcode geprüft. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: Formality®, Primetime® und VCS® Produkte.
  • Bei der Entwurfsplanung 122 wird ein Gesamtgrundriss für den Chip erstellt und für das Timing und das Top-Level-Routing analysiert. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: Astro® und IC Compiler® Produkte.
  • Bei der physikalischen Umsetzung 124 erfolgt die Platzierung (Positionierung der Schaltungselemente) und das Routing (Verbindung derselben). Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: Custom Compiler®, die Produkte Astro® und IC Compiler®. Die hier beschriebenen Ausführungsformen beziehen sich in erster Linie auf die physische Umsetzung 124.
  • Bei der Schaltungsanalyse 126 wird die Funktion der Schaltung auf Transistorebene überprüft, was eine Verfeinerung erlaubt. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: Astrorail®, Primerail®, Primetime® und Star RC/XT® Produkte.
  • Bei der physikalischen Prüfung 128 wird der Entwurf auf Korrektheit geprüft für: Fertigung, elektrische Probleme, lithographische Probleme und Schaltkreise. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in dieser Phase verwendet werden können, sind das Hercules®-Produkt.
  • Bei der Auflösungsverbesserung 130 werden geometrische Manipulationen am Layout vorgenommen, um die Herstellbarkeit des Designs zu verbessern. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in diesem Stadium verwendet werden können, sind u.a: Proteus®, Proteus®AF und PSMGED® Produkte.
  • Bei der Maskendatenaufbereitung 132 werden die'Tape-Out'-Daten für die Herstellung von Masken zur Herstellung von fertigen Chips bereitgestellt. Beispiele für EDA-Softwareprodukte von Synopsys, Inc. aus Mountain View, CA, die in dieser Phase eingesetzt werden können, sind die CATS®-Produktfamilie.
  • Die formale Prüfung kann in der Phase des logischen Entwurfs und der Funktionsprüfung durchgeführt werden 116. Die Design-Spezifikation für niedrige Leistung wird typischerweise während der Stufen Synthese und Design für Test 118 oder Netzlistenverifikation 120 verarbeitet.
  • Ausführungsformen der vorliegenden Offenbarung können während einer oder mehrerer der oben beschriebenen Phasen verwendet werden. Konkret können Ausführungsformen für die Prozesse der Entwurfsplanung 122 und der physischen Umsetzung 124 verwendet werden.
  • Rechengeräte-Übersicht
  • 2 ist ein Blockschaltbild, das die Komponenten einer beispielhaften Maschine zeigt, die Befehle von einem maschinenlesbaren Medium lesen und in einem Prozessor (oder einem Controller) ausführen kann. Konkret zeigt 2 eine schematische Darstellung einer Maschine in der Beispielform eines Computersystems 200, in dem Anweisungen 224 (z.B. Software) zur Ausführung einer oder mehrerer der hier beschriebenen Methoden ausgeführt werden können. In alternativen Ausführungen arbeitet die Maschine als Einzelgerät oder kann mit anderen Maschinen verbunden (z.B. vernetzt) werden. In einer Netzwerkinstallation kann die Maschine als Server- oder Clientmaschine in einer Server-Client-Netzwerkumgebung oder als Peer-Maschine in einer Peer-to-Peer (oder verteilten) Netzwerkumgebung betrieben werden.
  • Die Maschine kann ein Server-Computer, ein Client-Computer, ein Personal Computer (PC), ein Tablet-PC, eine Set-Top-Box (STB), ein Personal Digital Assistant (PDA), ein Mobiltelefon, ein Smartphone, eine Web-Appliance, ein Netzwerk-Router, Switch oder Bridge oder jede andere Maschine sein, die in der Lage ist, Anweisungen 224 (sequentiell oder anderweitig) auszuführen, die von dieser Maschine auszuführende Aktionen festlegen. Der Begriff „Maschine“ umfasst aber auch jede Sammlung von Maschinen, die einzeln oder gemeinsam Anweisungen 224 zur Durchführung einer oder mehrerer der hier beschriebenen Methoden ausführen.
  • Das beispielhafte Computersystem 200 umfasst einen Prozessor 202 (z.B. eine Zentraleinheit (CPU), eine Grafikprozessoreinheit (GPU), einen digitalen Signalprozessor (DSP), eine oder mehrere anwendungsspezifische integrierte Schaltungen (ASICs), eine oder mehrere integrierte Hochfrequenz-Schaltungen (RFICs) oder eine beliebige Kombination davon), einen Hauptspeicher 204 und einen statischen Speicher 206, die so konfiguriert sind, dass sie über einen Bus 208 miteinander kommunizieren. Das Computersystem 200 kann außerdem eine Grafikanzeigeeinheit 210 (z.B. ein Plasma-Bildschirm (PDP), eine Flüssigkristallanzeige (LCD), einen Projektor oder eine Kathodenstrahlröhre (CRT)) enthalten. Das Computersystem 200 kann auch ein alphanumerisches Eingabegerät 212 (z.B. eine Tastatur), ein Cursorsteuergerät 214 (z.B. eine Maus, einen Trackball, einen Joystick, einen Bewegungssensor oder ein anderes Zeigegerät), eine Speichereinheit 216, ein Signalerzeugungsgerät 218 (z.B. einen Lautsprecher) und ein Netzwerkschnittstellengerät 220 enthalten, die ebenfalls für die Kommunikation über den Bus 208 konfiguriert sind.
  • Die Speichereinheit 216 enthält ein maschinenlesbares Medium 222, auf dem Anweisungen 224 (z.B. Software) gespeichert sind, die eine oder mehrere der hier beschriebenen Methoden oder Funktionen enthalten. Die Anweisungen 224 (z.B. Software) können sich auch ganz oder teilweise im Hauptspeicher 204 oder im Prozessor 202 (z.B. im Cache-Speicher eines Prozessors) während dessen Ausführung durch das Computersystem 200 befinden, wobei der Hauptspeicher 204 und der Prozessor 202 ebenfalls maschinenlesbare Medien darstellen. Die Anweisungen 224 (z.B. Software) können über ein Netzwerk 226 über das Netzwerkschnittstellengerät 220 gesendet oder empfangen werden.
  • Während das maschinenlesbare Medium 222 in einem Beispiel als ein einzelnes Medium dargestellt wird, sollte unter dem Begriff „maschinenlesbares Medium“ ein einzelnes Medium oder mehrere Medien (z.B. eine zentrale oder verteilte Datenbank oder zugehörige Caches und Server) verstanden werden, die Befehle speichern können (z.B. Anweisungen 224). Unter dem Begriff „maschinenlesbares Medium“ ist auch jedes Medium zu verstehen, das in der Lage ist, Anweisungen (z. B. Anweisungen 224) zur Ausführung durch die Maschine zu speichern und das die Maschine veranlasst, eine oder mehrere der hier beschriebenen Methoden auszuführen und kann auch ausgebildet sein als Datenspeicher in Form von Festkörperspeichern, optischen Medien und magnetischen Medien.
  • Beispielhafter FET Prozess
  • Die Prozesstechnologie des Feldeffekttransistors (FET) umfasst Schritte zur Herstellung eines Transistors (FET) sowie Schritte zur elektrischen Verbindung des FET mit Schaltelementen (z.B. Source, Drain und Gates des gleichen oder anderer FETs, Kondensatoren, Widerstände usw.). Die FET-Prozesstechnologie kann zur Herstellung eines Fin-Feldeffekttransistors (FinFET) verwendet werden und umfasst Prozessschritte zur Herstellung einer Finne. Die FET-Prozesstechnologie zur Herstellung eines FinFET kann als FinFET-Prozesstechnologie bezeichnet werden. Die im Folgenden beschriebenen Prozesse dienen nur der Veranschaulichung, und die verschiedenen nachfolgend aufgeführten Prozessschritte sind Beispiele.
  • Die Prozessschritte zur Herstellung eines FinFET können das Bilden einer Finne, das Isolieren der Finne, das Bilden eines Gatestapels (z.B. Gate-Dielektrikum und Gate) sowie das Bilden einer Source und eines Drains beinhalten. Zur Bildung der Finne kann ein Halbleitersubstrat (z.B. Silizium) mit einer harten Maske beschichtet werden, die anschließend durch Photolithographie und Ätzen strukturiert wird. Die gemusterte Hartmaske kann als Maske zum selektiven Ätzen des Halbleitersubstrats zum Bilden der Finne verwendet werden. Das Halbleitersubstrat kann mit einer anisotropen Ätzung geätzt werden (z.B. bevorzugtes Ätzen des Halbleiters in eine Richtung senkrecht zur Substratoberfläche). In einem Aspekt wird ein Array von Finnen gebildet und einige Finnen oder Abschnitte von Finnen werden selektiv entfernt.
  • Um die Finne zu isolieren, kann eine Isolierschicht aufgebracht werden, die die Finne vollständig bedeckt. Die Isolationsschicht kann mit chemisch-mechanischem Polieren (CMP) bis auf die mit der Hartmaske bedeckte Schicht der Finne planarisiert werden. Die Isolierschicht kann dann so geätzt werden, dass eine Höhe der Finne sichtbar wird (z.B. Halbleiterkanal), und die verbleibende Isolierschicht kann eine seitliche Isolation der Finne zu benachbarten Finnen bilden. Die Isolierschicht kann eine Oxidschicht sein und die verbleibende Isolierschicht, die die seitliche Isolierung bildet, kann als Flachgrabenisolation (STI) bezeichnet werden. Anschließend kann die harte Maske, die die Oberseite der Finnen bedeckt, entfernt werden.
  • Zur Bildung des Gatestapels kann ein Gate-first- oder ein Gate-Last-Prozess verwendet werden. Der Gatestapel beinhaltet ein Gate-Dielektrikum und ein Gate. Eine erste Art von Gatestapel kann ein dünnes Siliziumoxid als Gate-Dielektrikum und ein Polysilizium (Poly) als Gate beinhalten. Eine zweite Art von Gatestapel kann ein High-K-Dielektrikum als Gate-Dielektrikum und ein Metall als Gate beinhalten. Die erste Art von Gatestapel mit Siliziumoxid und Poly wird typischerweise mit einem Gate-First-Prozess hergestellt, bei dem das Gate gebildet wird, bevor die Source und der Drain gebildet werden. Die zweite Art von Gatestapel, einschließlich des High-k-Dielektrikums und des Metalls, ist möglicherweise nicht mit den Prozessschritten zum Bilden der Source und des Drains kompatibel. Somit kann die zweite Art von Gatestapel, die das High-k-Dielektrikum und das Metall beinhaltet, einen Gate-Last-Prozess verwenden, bei dem das Gate gebildet wird, nachdem die Source und der Drain gebildet wurden.
  • In einem Gate First Prozess wird ein Gatestapel gebildet, bevor die Source und der Drain gebildet werden. So kann beispielsweise eine erste Art von Gatestapel, der ein dünnes Siliziumoxid und ein Poly beinhaltet, über den Finnen gebildet oder strukturiert werden. Die erste Art von Gatestapel kann während eines Ionenimplantations- oder Diffusionsschrittes als Maske für Dotierungsbereiche der Finne verwendet werden, die nicht durch den Gatestapel abgedeckt sind, gefolgt von einer Hochtemperaturglühung zur Bildung der Source und des Drains. Im Gate-First-Prozess kann nach der Bildung des Gates ein Seitenwanddielektrikum hinzugefügt werden, um die benachbarten Gates weiter zu isolieren. In einem Gate-Last-Prozess wird der endgültige Gate-Stapel nach der Bildung der Source und des Drains gebildet. Zuerst kann ein Opfergate-Stapel über der Finne gebildet oder strukturiert werden. So kann beispielsweise der Opfergate-Stapel ein SiO2-Dielektrikum und ein Polysilizium-Gate beinhalten. Der Opfergate-Stapel kann während eines Ionenimplantations- oder Diffusionsschrittes als Maske für Dotierungsbereiche der Finne verwendet werden, die nicht durch den Opfergate-Stapel abgedeckt sind, gefolgt von einer Hochtemperaturglühung zur Bildung der Source und des Drains. Sobald die Source und der Drain gebildet sind, kann eine Isolierschicht über dem Opfergate gebildet und mit CMP planarisiert werden. Der Opfergate-Stapel kann dann entfernt werden und die verbleibende Isolierschicht kann als Gate-Abstandhalter bezeichnet werden. Ein Gatestapel (z.B. Ersatz-Gatestapel) kann in dem Bereich gebildet werden, der zuvor durch den Opfer-Gatestapel belegt war. So kann beispielsweise eine zweite Art von Gatestapel, der ein High-k-Dielektrikum und ein Metall beinhaltet, über der Finne in dem Bereich gebildet werden, der zuvor durch den Opfergatestapel belegt war. Der Gatestapel kann durch Abscheiden einer dielektrischen High-K-Schicht über der Finne und einer Gate-Metallschicht über der Finne und dem Gate-Distanzhalter gebildet werden. Die Gate-Metallschicht kann mit CMP bis zur Höhe der Gate-Distanzschicht planarisiert werden. Die verbleibende Gate-Metallschicht, die das Gate-Dielektrikum und die Finne bedeckt, kann als Gate bezeichnet werden.
  • Sobald der FinFET gebildet ist, können die Prozessschritte zum Herstellen elektrischer Verbindungen des FinFET mit anderen Schaltungselementen das elektrische Isolieren des FinFET, das Bilden lokaler Verbindungen, das elektrische Isolieren der lokalen Verbindungen und das Strukturieren einer ersten Metallschicht beinhalten.
  • Um den FinFET elektrisch zu isolieren, kann eine Isolierschicht über dem FinFET gebildet werden. Die Isolierschicht kann eine Gate-Isolierschicht (z.B. eine Ätzstoppschicht wie SiN, SiON, Si3N4, SiNC, SiONC, Si3N4) und eine erste Isolierschicht wie SiO2, SiO, Tetraethoxysilan (TEOS), SiOF beinhalten. Die erste Isolierschicht kann mit CMP planarisiert werden.
  • Lokale Verbindungen werden typischerweise in FinFET-Prozessen eingesetzt. Eine lokale Verbindung ist eine leitfähige Schicht mit höherem Widerstand als andere im FinFET-Verfahren gebildete Metallschichten (z.B. erste Metallschicht). Da der Widerstand höher ist als bei den anderen Metallschichten, wird die lokale Verbindung nur für „lokale“ (kurze Distanzen) Verbindungen verwendet. Die in FinFET-Prozessen verwendete lokale Verbindung ist typischerweise eine Leitung, bei der eine Dimension auf eine feste Länge eingestellt ist und die andere Dimension einen beliebigen Abstand aufweist. Im Gegensatz dazu hat ein Kontakt oder ein Via Längen in beiden Dimensionen, die fest sind. Ein FinFET-Prozess verwendet aus verschiedenen Gründen lokale Verbindungen. In einigen Prozessen berühren sich benachbarte Finnen nicht, so dass lokale Verbindungen verwendet werden, um alle Finnen im Source/Drain-Bereich von Multifinger-Vorrichtungen zu kurzschließen. Außerdem können lokale Verbindungen einen Source/Drain-Widerstand verringern, indem sie sich um die Finne wickeln, um einen besseren Kontakt zur Source oder Drain einer Finne herzustellen. Es gibt zwei Arten von lokalen Verbindungen, eine für den Kontakt mit der Diffusionsschicht (Finnen) und eine für den Kontakt mit der Gate-Schicht. Jede lokale Verbindung kann für die verschiedenen Tiefen der Diffusion und des Gates in der FinFET-Struktur optimiert werden (z.B. ist die Oberseite des Gates höher als die Oberseite der Finne). Die lokale Verbindung zur Diffusion kann selbstausrichtend auf das Gate ausgerichtet werden, wodurch der Source/Drain-Widerstand reduziert wird. In typischen FinFET-Prozessen wird ein Via verwendet, um die erste Metallschicht mit den lokalen Verbindungen zu verbinden.
  • In komplementären Metall-Oxid-Halbleiter-(CMOS)-Technologien verläuft das Gate senkrecht zur Diffusion (Finnen). In FinFET-Prozessen ist es zur Vereinfachung des Herstellungsprozesses typisch, dass alle Finnen in eine Richtung und alle Gates senkrecht zu den Finnen ausgerichtet sind. Die verschiedenen lokalen Verbindungen werden entsprechend der Art der lokalen Verbindung (z.B. womit sie verbunden sind) ausgerichtet. Da die lokale Gate-Verbindung verwendet wird, um Gates miteinander kurzzuschließen, verläuft sie senkrecht zur Gate-Elektrode. Da Diffusionsverbindungen zur kurzen Diffusion (Finnen) zusammen verwendet werden, verläuft die Diffusionsverbindung senkrecht zu den Finnen.
  • Um die Verbindungen elektrisch zu isolieren, kann eine zweite Isolierschicht auf der ersten Isolierschicht und den Verbindungen gebildet werden. In der zweiten Isolierschicht können Vias gebildet werden. So können beispielsweise durch Photolithographie und Ätzen Löcher in der zweiten Isolierschicht gebildet werden. Die Löcher können mit einer Metallschicht gefüllt werden. Die Metallschicht kann dann mit CMP auf die Oberfläche der zweiten Isolierschicht planarisiert werden.
  • Um eine erste Metallschicht zu strukturieren, kann eine erste Metallschicht auf der zweiten Isolierschicht gebildet und mit Photolithographie und Ätzung strukturiert werden. Vias, die in der zweiten Isolierschicht hergestellt werden, können lokale Verbindungen mit der ersten Metallschicht verbinden. Da die lokalen Verbindungen auch mit der Diffusionsschicht und der Gate Schicht in Kontakt kommen, können elektrische Verbindungen des FinFET mit anderen Schaltungselementen hergestellt werden.
  • Beispiele für OTP Speicherzellen
  • Eine einmalig programmierbare (OTP) Speicherzelle kann ein Anti-Sicherungsgerät und einen Transistor beinhalten. Das Anti-Sicherungsgerät kann gleichzeitig mit dem Transistor der OTP-Speicherzelle hergestellt werden. So kann eine erste Elektrode des Anti-Sicherungsgerätes aus einer Gateschicht, eine Isolierschicht aus einer Gate-Isolierschicht und eine zweite Elektrode aus einer lokalen Verbindungsschicht bestehen. In einer Ausführungsform ist der Transistor der OTP-Speicherzelle ein FinFET. Eine OTP-Speicherzelle kann eine andere Transistorstruktur verwenden (z.B. keine oder mehrere Finnen) und einen anderen Prozess zur Herstellung der OTP-Speicherzelle.
  • Die OTP-Bitzelle kann aus zwei Vorrichtungen bestehen, einem Sicherungsgerät und einer Auswahlvorrichtung. Die Auswahlvorrichtung ist typischerweise ein Transistor, der in einem Array verwendet wird, um eine bestimmte Reihe von Anti-Sicherungen zum Lesen oder Programmieren zu isolieren. Die Auswahlvorrichtung für das Anti-Sicherungsgerät kann ein FinFET sein und umfasst eine Halbleiter-Finne, eine Source, einen Drain und ein Gate. Eine Source oder ein Drain des FinFET kann an die erste Elektrode des Anti-Sicherungsgerätes angeschlossen werden. In einer Architektur sind das Anti-Sicherungsgerät und die Auswahlvorrichtung in Reihe mit der zweiten Elektrode des Anti-Sicherungsgerätes geschaltet, die an eine Sicherungsleitung angeschlossen ist. Die zweite Elektrode ist durch ein Dielektrikum mit der ersten Elektrode des Anti-Sicherungsgerätes gekoppelt. Die erste Elektrode des Anti-Sicherungsgerätes ist entweder mit der Source oder dem Drain der Auswahlvorrichtung verbunden. Diese Verbindung kann sowohl eine lokale Verbindung als auch Metall beinhalten. In einer Ausführungsform ist die erste Elektrode der Anti-Sicherung mit einer lokalen Verbindung verbunden, die mit einer Gateschicht verbunden ist, die mit einem ersten Via, das mit einer Metallschicht verbunden ist, und wiederum mit einem zweiten Via, das mit einer lokalen Verbindungsschicht verbunden ist, die mit der Source eines FinFET verbunden ist. Die Auswahlvorrichtung in der bevorzugten Ausführungsform ist eine NMOS-Auswahlvorrichtung. Eine weitere Ausführungsform, die nicht dargestellt ist, verwendet eine PMOS-Auswahlvorrichtung.
  • Verschiedene Operationen zur OTP-Speicherzelle können durchgeführt werden, indem an die erste Elektrode des Anti-Sicherungsgerätes unterschiedliche Spannungen angelegt werden. Ein Schreibvorgang in die OTP-Speicherzelle kann durchgeführt werden, indem eine erste Spannung (z.B. Durchbruchspannung, 4V) an die zweite Elektrode des Anti-Sicherungsgerätes angelegt wird. Das Gate der NMOS-Auswahlvorrichtung wird auf einer hohen Spannung gehalten, um die NMOS-Auswahlvorrichtung einzuschalten. Der Drain der NMOS-Auswahlvorrichtung wird entweder bei 0V gehalten, um die Isolationsschicht des Anti-Sicherungsgerätes zu durchbrechen, oder bei einer hohen Spannung, um das Durchbrechen der Isolationsschicht des Anti-Sicherungsgerätes zu verhindern.
  • 3A ist eine Draufsicht von einmal programmierbaren (OTP) Speicherzellen mit einer Elektrode 320 einem Anti-Sicherungsgerät 306, das in einer gleichen Schicht wie eine lokale Verbindung 321b unter Verwendung eines FinFET-Prozesses gemäß einer Ausführungsform ausgebildet ist. In dieser Ausführungsform weist eine OTP-Speicherzelle 302 eine zweite Elektrode 320 auf, die unter Verwendung von Verfahrensschritten zum Bilden einer ersten Art von Verbindung 321b (z.B. zum Kontaktieren einer Diffusionsschicht und nicht einer Gate-Schicht) ausgebildet ist. In einem Prozess mit getrennten lokalen Gate- und Diffusionsverbindungen (z.B. lokale Verbindung zum Kontaktieren einer Gateschicht und lokale Verbindung zum Kontaktieren einer Diffusionsschicht) wird die lokale Diffusionsverbindung aufgrund einer harten Maske (z.B. Gate-Isolierschicht) auf der Oberseite des Gates typischerweise nicht an die Gateschicht kurzgeschlossen. Die erste Elektrode 316 ist in einer gleichen Gateschicht wie ein Gate 310 ausgebildet. Die zweite Elektrode 320 überlappt die erste Elektrode 316 über eine Gate-Isolierschicht 346 (dargestellt in 3B) und erstreckt sich in eine Richtung senkrecht zur ersten Elektrode 316. Typischerweise überlappt eine erste Art von Verbindung 321b keine Gateschicht und ist parallel zum Gate 310 ausgebildet. Die OTP-Speicherzelle 302 mit der zweiten Elektrode 320, die unter Verwendung der Verfahrensschritte zum Bilden der ersten Art von Verbindung gebildet wird, wird jedoch über der ersten Elektrode 316 gebildet, die in einer gleichen Gateschicht wie Gate 310 hergestellt ist. Somit wird die zweite Elektrode 320, die zum Kontaktieren einer Diffusionsschicht gebildet ist, über einer Gate-Isolierschicht 346 (dargestellt in 3B) gebildet, die über der ersten Elektrode 316 gebildet ist, die die erste Elektrode 316 von der zweiten Elektrode 320 trennt.
  • Die OTP-Speicherzelle 302 beinhaltet ein Anti-Sicherungsgerät 306 und einen Transistor 308. Das Anti-Sicherungsgerät 306 beinhaltet eine erste Elektrode 316, die sich horizontal erstreckt, eine zweite Elektrode 320, die sich vertikal erstreckt, und eine Isolierschicht (z.B. Gate-Isolierschicht 346, dargestellt in 3B), die die erste Elektrode 316 und die zweite Elektrode 320 trennt. Die erste Elektrode 316 und die zweite Elektrode 320 ermöglichen es, eine Spannung über die Gate-Isolierschicht 346 des Anti-Sicherungsgerätes 306 anzulegen, um in das Anti-Sicherungsgerät 306 der OTP-Speicherzelle 302 zu schreiben oder zu lesen. So kann beispielsweise eine erste Spannung über die Gate-Isolierschicht 346 angelegt werden, um in das Anti-Sicherungsgerät 306 zu schreiben. Eine zweite Spannung kann über die Gate-Isolierschicht 346 angelegt werden, um das Anti-Sicherungsgerät 306 zu lesen. Der Transistor 308 (z.B. FinFET) kann zum Schreiben oder Lesen des Anti-Sicherungsgerätes 306 der OTP-Speicherzelle 302 verwendet werden. Der Transistor 308 beinhaltet eine Finne 304, ein Gate 310 und eine Source und einen Drain auf der Finne 304. Der FinFET 308 kann mit einem beispielhaften Verfahren zur Herstellung einer FinFET-Vorrichtung wie vorstehend beschrieben hergestellt werden.
  • Elektrische Anschlüsse des FinFET 308 können an das Anti-Sicherungsgerät 306 über Via 322a, Via 322b und eine erste Metallschicht (nicht dargestellt) vorgenommen werden. Die Vias 322a, 322b und 322c werden durch eine zweite Isolierung zu einer ersten Metallschicht hergestellt (nicht dargestellt). Eine erste Art von lokaler Verbindung kann die Vias 322b und 322c mit einer Source oder einem Drain von Transistor 308 verbinden. Eine zweite Art von lokaler Verbindung verbindet den Via 322a mit der ersten Elektrode 316. Obwohl nicht dargestellt, kann eine erste Metallschicht strukturiert sein, um Via 322a und Via 322b in der ersten Metallschicht zu verbinden und so die erste Elektrode 316 mit dem Drain oder der Source des Transistors 308 zu verbinden.
  • 3B ist eine Querschnittsansicht der OTP-Speicherzelle 302 entlang der Linie A-A' von 3A gemäß einer Ausführungsform. In 3A ist auf der linken Seite ein Anti-Sicherungsgerät 306 und auf der rechten Seite der FinFET 308 dargestellt. Der FinFET 308 kann unter anderem ein Halbleitersubstrat 330, eine Finne 304, ein Oxid 332 mit flacher Grabenisolation (STI), einen Gate-Abstandshalter 334, ein Gate-Dielektrikum 336, ein Gate 310, eine Gateisolierschicht 346, eine erste Isolierschicht 348a und eine zweite Isolierschicht 348b beinhalten. Das STI-Oxid 332 bedeckt das Halbleitersubstrat 330 und die unteren Abschnitte der Finne 304, um die Finne 304 zu isolieren. Ein Gate-Abstandhalter 334 deckt Teile des STI-Oxids 332 und Teile der Finne 304 ab. Der Gate-Distanzring 334 kann vor oder nach der Bildung des Gates 310 gebildet werden.
  • Herstellung von OTP im FinFET-Verfahren
  • Eine OTP-Speicherzelle kann im FinFET-Verfahren hergestellt werden. Die OTP-Speicherzelle kann ein Anti-Sicherungsgerät und einen Transistor beinhalten. Der Transistor kann ein FinFET sein und kann mit dem zuvor beschriebenen Beispielverfahren zur Herstellung eines FinFET hergestellt werden. Das Anti-Sicherungsgerät kann eine erste Elektrode, eine Isolierschicht und eine zweite Elektrode beinhalten und kann auch mit einem oder mehreren gleichen Schritten zur Herstellung des FinFET hergestellt werden. So kann beispielsweise die erste Elektrode der Sicherungseinrichtung aus derselben Metallschicht gebildet werden, die ein Gate des FinFET bildet. Die zweite Elektrode des Anti-Sicherungsgerätes kann aus der gleichen Metallschicht gebildet werden, die auch zum Bilden lokaler Verbindungen verwendet wird (z.B. eine erste Art von lokaler Verbindung). Die Isolationsschicht des Anti-Sicherungsgerätes kann durch die gleiche Isolationsschicht gebildet werden, die zur Isolierung des Gates im FinFET verwendet wird, wie beispielsweise eine Gate-Isolierschicht.
  • Der FinFET 308 kann mit den zuvor beschriebenen Verfahrensschritten gebildet werden, wie beispielsweise dem exemplarischen Verfahren zur Herstellung eines FinFET. So kann beispielsweise die Finne 304 gebildet werden, die Finne 304 kann mit STI-Oxid 332 isoliert werden, und das Gate 310, die Source und der Drain können mit einem Gate First- oder einem Gate-Last Prozess gebildet werden. In dieser Ausführungsform wird ein Gate-Last Prozess zur Bildung des FinFET 308 verwendet. Somit wird das endgültige Gate 310 gebildet, nachdem die Source und der Drain des FinFET 308 gebildet wurden. Im Gate-Last Prozess wird ein Opfergate-Stapel gebildet und über die Finne 304 strukturiert. Die Source und der Drain werden gebildet, indem der Opfergate-Stapel als harte Maske während eines Dotierschrittes und einer anschließenden Hochtemperaturglühung verwendet wird. Der Gate-Abstandhalter 334 wird über dem Opfergate-Stapel gebildet und mit CMP planarisiert. Der Opfergate Stapel kann entfernt werden. Der Gatestapel wird gebildet, indem das Gate-Dielektrikum 336 und das Gate 310 nach dem Entfernen des Opfergates auf der Finne 304 abgeschieden werden. Der Gate-Abstandhalter 334 isoliert nicht nur das Gate, sondern definiert auch die Grundfläche des Gates 310 auf der Finne 304.
  • Nach der Bildung des FinFET 308 kann der FinFET 308 elektrisch isoliert werden durch eine Gate-Isolierschicht 346 und eine erste Isolierschicht 348a. Die Gate-Isolierschicht 346 ist eine Ätzstoppschicht (z.B. Siliziumnitrid). Auf der Gate-Isolierschicht 346 kann eine erste Isolierschicht 348a (z.B. SiO2) als Zwischenisolierschicht gebildet werden. Für einige Ausführungsformen gibt es möglicherweise keine Gate-Isolierschicht 346 und nur die erste Isolierschicht 348a, die das Gate 310 bedeckt. In anderen Ausführungsformen können mehrere Isolierschichten vorhanden sein, die das Gate 310 bedecken.
  • Elektrische Verbindungen zum FinFET 308 können durch Bilden von lokalen Verbindungen 321b und 321c eines ersten Typs in der ersten Isolierschicht 348a hergestellt werden. Die lokalen Verbindungen 321b und 321c können gebildet werden, indem die erste Isolierschicht 348a und der Gate-Abstandhalter 334 bis zur Diffusionsschicht (z.B. die Source oder der Drain von FinFET 308) geätzt werden und anschließend das Loch mit einem leitfähigen Material wie Metall gefüllt wird. Eine zweite Isolierschicht 348b kann über der ersten Isolierschicht 348a und lokalen Verbindungen 321 gebildet werden, und eine erste Metallschicht (nicht dargestellt) kann auf der zweiten Isolierschicht 348b gebildet werden. Durch die zweite Isolierschicht 348b können Vias 322b und 322c hergestellt werden, um die lokalen Verbindungen 321b und 321c mit einer ersten Metallschicht zu verbinden. In einigen Ausführungsformen können eine oder mehrere Ätzstoppschichten an verschiedenen Schnittstellen in der FinFET-Vorrichtung enthalten sein.
  • Die Anti-Sicherungsvorrichtung 306 kann neben anderen Strukturen unter anderem ein Halbleitersubstrat 330, ein Oxid 332 zur Flachgrabenisolierung (STI), einen Gate-Abstandshalter 334, eine erste Elektrode 316 (hergestellt in derselben Metallschicht wie das Gate 310), eine Gate Isolierschicht 346, eine zweite Elektrode 320, eine erste Isolierschicht 348a und eine zweite Isolierschicht 348b beinhalten. Das Verfahren zum Bilden des FinFET 308 kann auch zum Bilden des Anti-Sicherungsgerätes 306 verwendet werden. Das Anti-Sicherungsgerät 306 kann auf einem Bereich des Halbleitersubstrats 330 ohne Finne 304 ausgebildet sein.
  • Die erste Elektrode 316 des Anti-Sicherungsgerätes 306 kann auf dem STI-Oxid 332 gebildet werden, das zum Isolieren der Finne 304 verwendet wird. Die erste Elektrode 316 kann gleichzeitig mit dem Gate 310 im FinFET 308 gebildet werden. So kann beispielsweise während der Bildung des Gates 310 auf der Finne 304 eine erste Elektrode 316 des Anti-Sicherungsgerätes 306 gebildet werden. Die erste Elektrode 316 und das Gate 310 können unter Verwendung eines Gate First- oder eines Gate Last Prozesses gebildet werden. In dieser Ausführungsform wird ein Gate-Last-Prozess verwendet, um die erste Elektrode 316 und das Gate 310 des FinFET 308 zu bilden.
  • Um die erste Elektrode 316 mit einem Gate-Last-Prozess zu bilden, kann zuerst eine erste Opferelektrode gebildet werden, während gleichzeitig ein Opfergatestapel gebildet wird. Die erste Opferelektrode kann gleichzeitig mit dem Entfernen des Opfertorstapels entfernt werden. Das Entfernen der ersten Opferelektrode kann die Grundfläche der ersten Elektrode definieren, die durch den Gate-Abstandhalter 334 umrissen wird. Die erste Elektrode 316 kann auf STI-Oxid 332 gebildet werden, während gleichzeitig das Gate 310 auf einem Gate-Dielektrikum 336 gebildet wird. In einer Ausführungsform kann die erste Elektrode 316 des Anti-Sicherungsgerätes auf einem Gate-Dielektrikum 336 ausgebildet sein, das auf dem STI-Oxid 332 ausgebildet ist. Alternativ, wie in 3B dargestellt, kann das Gate-Dielektrikum 336 nur auf der Finne 304 und die erste Elektrode 316 kann direkt auf dem STI-Oxid 332 gebildet werden.
  • Die Isolationsschicht des Anti-Sicherungsgerätes 306 kann in einer gleichen Schicht wie eine Gate-Isolierschicht 346 des FinFET 308 ausgebildet sein. Die Gate-Isolierschicht 346 ist auf dem Gate 310 und ebenfalls auf der ersten Elektrode 316 ausgebildet. Eine erste Isolierschicht 348a befindet sich über der Gate-Isolierschicht 346. Teile der ersten Isolierschicht 348a können entfernt werden, um die zweite Elektrode 320 des Anti-Sicherungsgerätes 306 zu bilden.
  • Die zweite Elektrode 320 kann mit den gleichen Verfahrensschritten zum Bilden der lokalen Verbindung 321b und 321c im FinFET 308 gebildet werden. Die erste Isolierschicht 348a kann ein Oxidmaterial sein, und die Gate-Isolierschicht 346 kann ein Nitridmaterial sein. Die erste Isolationsschicht 348a kann durch eine erste Ätzung geätzt werden, die vorzugsweise die erste Isolationsschicht 348a und nicht die Gate-Isolierschicht 346 ätzt (z.B. Kontakt zur Diffusion wie zweite Elektrode 320, lokale Verbindung 321b und 321c). Somit kann die erste Isolierschicht 348a mit einer ersten Ätzung bis auf die Oberfläche der Gate-Isolierschicht 346 geätzt werden. Die zweite Elektrode 320 kann durch Abscheiden und Planarisieren einer Metallschicht in dem Graben gebildet werden, der in der ersten Isolierschicht 348a durch die erste Ätzung gebildet wird.
  • In dieser Ausführungsform ist die Anti-Sicherungs Isolierschicht die Gate-Isolierschicht 346. In einer weiteren Ausführungsform kann nur ein Teil der ersten Isolierschicht 348a geätzt werden, und die Isolierschicht des Anti-Sicherungsgerätes kann die erste Isolierschicht 348a und die Gateisolierschicht 346 enthalten.
  • Nach der Bildung des Anti-Sicherungsgerätes 306 kann eine zweite Isolierschicht 348b auf die zweite Elektrode 320 aufgebracht werden, um das Anti-Sicherungsgerät 306 von einer ersten Metallschicht elektrisch zu isolieren (nicht dargestellt). Die erste Metallschicht kann die zweite Isolierschicht abdecken 348b.
  • Die elektrische Verbindung zum Anti-Sicherungsgerät 306 kann über die lokale Verbindung 321a, über 322a und eine erste Metallschicht (nicht dargestellt) hergestellt werden. Um mit der ersten Elektrode 316 in Kontakt zu kommen, kann die Gate-Isolierschicht 346 mit einer zweiten Ätzung geätzt werden, die sich von der ersten Ätzung unterscheidet (z.B. Kontakt zum Gate, wie beispielsweise lokale Verbindung 321a). Die lokale Verbindung 321a kann durch Abscheiden und Planarisieren einer Metallschicht in dem Loch gebildet werden, das in der ersten Isolierschicht 348a durch die erste Ätzung und der Gate-Isolierschicht 346 durch die zweite Ätzung gebildet wird. Ein Via 322a kann in der zweiten Isolationsschicht 348b durch Ätzen eines Lochs in der zweiten Isolationsschicht 348b und Ausfüllen des Lochs mit Metall gebildet werden. Die lokale Verbindung 321a verbindet die erste Elektrode 316 mit Via 322a, um eine erste Metallschicht (nicht dargestellt) zu kontaktieren, die die zweite Isolierschicht 348b bedeckt. Die erste Metallschicht kann die erste Elektrode 316 mit einer Source oder einem Drain des FinFET 308 verbinden.
  • 3C ist ein Querschnitt durch das Anti-Sicherungsgerät 306 der OTP-Speicherzellen entlang der Linie B-B' von 3A, entsprechend einer Ausführungsform. In dieser Ausführungsform wird die zweite Elektrode 320 in einem gleichen Prozessschritt wie eine erste Art von lokaler Verbindung (z.B. 321b und 321c) eines FinFET-Prozesses hergestellt, um eine Diffusionsschicht zu kontaktieren, die sich typischerweise parallel erstreckt und selbstausrichtend auf das Gate 310 ausgerichtet ist. Die zweite Elektrode 320, die in einem gleichen Prozessschritt der ersten Art von lokaler Verbindung ausgebildet ist, erstreckt sich jedoch senkrecht zu der ersten Elektrode 316, die in einem gleichen Prozessschritt des Gates 310 ausgebildet ist.
  • Wenn eine Spannung oberhalb eines Schwellenwerts über die zweite Elektrode 320 und eine erste Elektrode 316 angelegt wird, kann in der Gate-Isolierschicht 346 eine Ruptur 340 auftreten, um einen Strompfad von der ersten Elektrode 316 zur zweiten Elektrode 320 herzustellen. Insbesondere kann die Ruptur 340 in der Gate-Isolierschicht 346 zwischen den Ecken der ersten Elektrode 316 und der zweiten Elektrode 320 auftreten.
  • BILD 4A ist die Draufsicht auf OTP-Speicherzellen mit einer Elektrode 420 eines Anti-Sicherungsgerätes 406, das in einer gleichen Schicht wie die lokalen Verbindungen 421b und 421c in einem FinFET-Prozess in einem alternativen Layout gemäß einer Ausführungsform ausgebildet ist. Die Ausführungsform von 4A ist ähnlich wie die in den 3A, 3B und 3C, mit der Ausnahme, dass die zweite Elektrode 420 die Form eines Quadrats, Punkts oder Kreises anstelle einer Linie hat. Die erste Elektrode 416 und die zweite Elektrode 420 können falsch ausgerichtet sein, solange die erste Elektrode 416 und die zweite Elektrode 420 überlappen. Obwohl in 4A nicht dargestellt, bedeckt ein Via 422d die zweite Elektrode 420. Zusätzlich beinhaltet 4A eine Sicherungsleitung 431 zum Anschluss der zweiten Elektrode 420 benachbarter OTP-Speicherzellen.
  • Die OTP-Speicherzelle 402 beinhaltet ein Anti-Sicherungsgerät 406 und einen Transistor 408. Das Anti-Sicherungsgerät 406 kann unter anderem eine erste Elektrode 416, eine zweite Elektrode 420 und eine Gate-Isolierschicht 446 (dargestellt in 4B) beinhalten, die die erste Elektrode 416 und die zweite Elektrode 420 voneinander trennt. Die erste Elektrode 416 ist die gleiche wie die erste Elektrode 316. Die Gate-Isolierschicht 446 ist die gleiche wie die Gate-Isolierschicht 346.
  • Die zweite Elektrode 420 ist ähnlich wie die zweite Elektrode 320, mit der Ausnahme, dass die zweite Elektrode 420 einen ersten Abschnitt und einen zweiten Abschnitt beinhaltet, die als Quadrate oder abgerundete Quadrate oder Punkte (z.B. ähnlich wie Kontakte) als Ergebnis des Photolithographieprozesses geformt sind. Es kann schwierig sein, einen ersten und zweiten Abschnitt der zweiten Elektrode 420 so auszurichten, dass sie vertikal zur ersten Elektrode 416 überlappt. Daher können der Abstand und die Anordnung zwischen dem ersten und zweiten Abschnitt der zweiten Elektrode 420 so bestimmt werden, dass sich die erste Elektrode 416 und die zweite Elektrode 420 auch bei Fehlausrichtung vertikal überlappen.
  • Der Transistor 408 (z.B. FinFET) kann zum Schreiben oder Lesen des Anti-Sicherungsgerätes 406 der OTP-Speicherzelle 402 verwendet werden. Der Transistor 408 kann unter anderem eine Finne 404, ein Gate 410 sowie eine Source und einen Drain auf der Finne 404 beinhalten. Der Transistor 408 ist derselbe wie der Transistor 308.
  • Die elektrischen Verbindungen des FinFET 408 zu anderen Schaltungselementen (z.B. Anti-Sicherungsgerät 406) können über Vias 422, lokale Verbindungen 421 und die erste Metallschicht 441 hergestellt werden. Vias 422a, 422b, 422c sind die gleichen wie die Vias 322a, 322b und 322c. Lokale Verbindungen 421a, 421b, 421c sind die gleichen wie lokale Verbindungen 321a, 321b, 321c. Eine erste Metallschicht 441 kann strukturiert sein, um Vias 422a und 422b zu verbinden und so die erste Elektrode 416 mit dem Drain oder der Source von Transistor 408 zu verbinden. Da die zweite Elektrode 420 als Quadrat, abgerundetes Quadrat oder Punkt geformt ist, ist die zweite Elektrode 420 mit einer Sicherungsleitung 431 über Via 422d verbunden, der durch die zweite Isolierschicht 448b gebildet ist. Eine Sicherungsleitung 431, die in einer gleichen Schicht wie die erste Metallschicht 441 hergestellt ist, erstreckt sich in einer Richtung senkrecht zur ersten Elektrode 416. Die Sicherungsleitung 431 ist für jede OTP-Speicherzelle mit der zweiten Elektrode 420 verbunden.
  • 4B ist eine Querschnittsansicht einer einzelnen OTP-Speicherzelle mit einem Anti-Sicherungsgerät und einem Transistor entlang der Linie C-C' von 4A gemäß einer Ausführungsform. In 4B ist auf der linken Seite ein Anti-Sicherungsgerät 406 und auf der rechten Seite der FinFET 408 dargestellt.
  • Die Querschnittsansicht des FinFET 408 kann neben anderen Strukturen unter anderem ein Halbleitersubstrat 430, eine Finne 404, STI-Oxid 432, Gate-Abstandshalter 434, Gate-Dielektrikum 436, Gate 410, Gate-Isolierschicht 446, erste Isolierschicht 448a und zweite Isolierschicht 448b beinhalten. Das Anti-Sicherungsgerät 406 beinhaltet Halbleitersubstrat 430, STI-Oxid 432, Gate-Abstandhalter 434, erste Elektrode 416 (hergestellt in derselben Metallschicht wie Gate 410), Gateisolierschicht 446, zweite Elektrode 420, erste Isolierschicht 448a und zweite Isolierschicht 448b. Diese Komponenten ähneln den in 3B beschriebenen entsprechenden Komponenten und eine Beschreibung entfällt aus Gründen der Kürze. Zusätzlich verbindet ein Via 422d durch die zweite Isolationsschicht 448b eine Metallsicherungsleitung 431 in einer ersten Metallschicht 441 mit der zweiten Elektrode 420.
  • 4C ist eine Querschnittsansicht von Anti-Sicherungsgeräten der OTP-Speicherzellen entlang der Linie D-D' von 4A, entsprechend einer Ausführungsform. In dieser Ausführungsform wird die zweite Elektrode 420 durch Ätzen der ersten Isolierschicht 448a auf die Gate-Isolierschicht 446 gebildet. Wenn eine Spannung oberhalb eines Schwellenwerts über die zweite Elektrode 420 und eine erste Elektrode 416 angelegt wird, kann in der Gate-Isolierschicht 446 eine Ruptur 440 auftreten, um einen Strompfad von der ersten Elektrode 416 zur zweiten Elektrode 420 herzustellen. Insbesondere kann die Ruptur 440 in der Gate Isolierschicht 446 zwischen einer Ecke der ersten Elektrode 416 und der zweiten Elektrode 420 auftreten.
  • 5 ist eine Draufsicht eines Kreuzpunkt-Arrays, das eine Vielzahl von Anti-Sicherungsgeräten 506 gemäß einer Ausführungsform bildet. Das Kreuzpunkt-Array beinhaltet erste Elektroden 516, die sich in eine erste Richtung erstrecken, und zweite Elektroden (z.B. lokale Verbindungen) 520, die sich in eine zweite Richtung erstrecken, die senkrecht zur ersten Richtung steht. Eine Gate-Isolierschicht (nicht dargestellt) trennt die ersten Elektroden 516 und die zweiten Elektroden 520. Ein Kreuzpunkt-Array wird funktionell für andere Zwecke verwendet als ein Speicher-Array. So kann beispielsweise ein Kreuzpunkt-Array zum Routen von Signalen verwendet werden, anstatt Informationen im Speicher zu speichern. Der Hauptunterschied zwischen einer Speicher-Array und einer Kreuzpunkt-Array besteht darin, dass das Kreuzpunkt-Array keine Auswahlvorrichtung hat.
  • Die ersten Elektroden 516 können in der gleichen Schicht wie eine Gate-Schicht für einen Transistor gebildet werden, der zur Adressierung der OTP-Speicherzelle verwendet wird. Das Kreuzpunkt-Array beinhaltet Anti-Sicherungsgeräte am Schnittpunkt jeder Elektrode und der lokalen Verbindung. Jedes Anti-Sicherungsgerät kann durch Anlegen einer Spannung an eine entsprechende erste Elektrode und eine zweite Elektrode beschrieben werden, um die Gate-Isolierschicht zwischen der entsprechenden Elektrode und der lokalen Verbindung zu durchbrechen. Das Kreuzpunkt-Array könnte als Kreuzpunktspeicher verwendet werden, wobei jedes Anti-Sicherungsgerät in dem Kreuzpunkt-Array eine Bitzelle ist.
  • In einer Ausführungsform kann eine OTP-Speicherzelle gemäß den Layoutbeschränkungen für einen FinFET-Prozess hergestellt werden. Solche Layoutbeschränkungen können unter anderem beinhalten: (i) alle Diffusionsleitungen (z.B. Finnen), die in eine Richtung verlaufen, (ii) alle Gates, die in eine Richtung senkrecht zu den Diffusionsleitungen verlaufen, und (iii) alle Gate und Diffusionsleitungen haben einen regelmäßigen Abstand. 6 ist eine Draufsicht auf OTP-Speicherzellen, in denen sich ein Gate 610 und eine erste Elektrode 616 in einer Richtung parallel zueinander erstrecken, die unter Verwendung eines FinFET-Prozesses gemäß einer Ausführungsform gebildet wurden. In dieser Ausführungsform ist die zweite Elektrode 620 des Anti-Sicherungsgerätes 606 ein Via, der zu einer ersten Metallschicht 641a verbindet. Vorherige Ausführungsformen haben eine zweite Elektrode 620, die in einer gleichen Schicht wie eine lokale Diffusionsverbindung hergestellt ist. Im Gegensatz dazu ist die zweite Elektrode 620 in dieser Ausführungsform ein Via, das auf einer Gate-Isolierschicht auf der Oberseite der ersten Elektrode gebildet wird, und eine lokale Diffusionsverbindung wird bei der Bildung der zweiten Elektrode nicht verwendet. Die zweite Elektrode 620 ist so ausgerichtet, dass sie vertikal zur ersten Elektrode 416 überlappt. Zusätzlich sind die erste Elektrode 616, das Gate 610 und die lokale Verbindungsleitung 621 parallel zueinander ausgebildet.
  • Die OTP-Speicherzelle 602 beinhaltet ein Anti-Sicherungsgerät 606 mit einem Transistor 608. Der Transistor 608 ist derselbe wie der Transistor 408 und der Transistor 308. Das Anti-Sicherungsgerät 606 beinhaltet eine erste Elektrode 616, eine zweite Elektrode 620 und eine Gate-Isolierschicht (nicht dargestellt), die die erste Elektrode 616 und die zweite Elektrode 620 trennt. Die erste Elektrode 616 ist die gleiche wie die erste Elektrode 416 und die erste Elektrode 316. Die Gate-Isolierschicht ist die gleiche wie die Gate-Isolierschicht 446 und 346. Die zweite Elektrode 620 ist ähnlich wie die zweite Elektrode 420, mit der Ausnahme, dass die zweite Elektrode 620 eine einzelne quadratische Form hat und während des Herstellungsprozesses zu Kreisen oder Punkten werden kann (z.B. kann der photolithografische Prozess die Ecken der quadratischen Form umrunden) und so ausgerichtet ist, dass sie die erste Elektrode 616 über die Gate-Isolierschicht überlappt. Die zweite Elektrode 620 ist ein Via, das verwendet wird, um die erste Schicht aus Metall 641a mit den beiden Arten von lokalen Verbindungsschichten zu verbinden. Eine Anti-Sicherung wird gebildet, indem ein Via platziert wird, der sich an einer Stelle befindet, an der keine der beiden Arten von lokalen Verbindungsschichten vorhanden ist. Aus Gründen der Übersichtlichkeit sind die Vias, die mit einer ersten Metallschicht 641 verbunden sind, in 6 dargestellt. Die zweite Elektrode 620 ist in einer gleichen Schicht wie ein Via hergestellt, das zum Verbinden einer ersten Metallschicht mit einer lokalen Verbindung hergestellt wird. Da jedoch keine lokale Verbindung besteht, wird der Via über der ersten Elektrode 616 gebildet, die durch mindestens eine Gate-Isolierschicht getrennt ist und eine Anti-Sicherungsvorrichtung bildet. In einer Ausführungsform kann die zweite Elektrode 620 von der ersten Elektrode 616 durch eine Gate-Isolierschicht und eine erste Isolierschicht getrennt werden.
  • Elektrische Verbindungen werden zwischen dem Transistor 608 und dem Anti-Sicherungsgerät 606 über die lokale Verbindung 621 und die erste Metallschicht 641 hergestellt. Die elektrische Verbindung zwischen dem Anti-Sicherungsgerät 606 und dem Transistor 608 kann sich von den vorherigen Ausführungsformen unterscheiden. Die erste Elektrode 616 kann durch eine erste Metallschicht 641b verbunden werden, die sich horizontal zu einer lokalen Verbindung 621a erstreckt, die sich vertikal zu einer Quelle oder einem Drain von Transistor 608 erstreckt. Somit kann die erste Elektrode 616 an die Source oder den Drain des Transistors 608 angeschlossen werden.
  • In vorhergehenden Ausführungsformen wie 4A kann in der ersten Metallschicht 441 eine Sicherungsleitung 431 in vertikaler Richtung hergestellt werden, um die zweite Elektrode 420 des benachbarten Anti-Sicherungsgerätes 406 zu verbinden, da sich die erste Elektrode 416 in horizontaler Richtung (senkrecht zum Gate 410) erstreckt und Kontakte zur ersten Elektrode 416 in einem anderen Abschnitt der ersten Elektrode 416 hergestellt werden können, wobei das Anti-Sicherungsgerät 406 dem vertikalen Abschnitt einer Sicherungsleitung 431 benachbart ist.
  • In dieser Ausführungsform verläuft die erste Elektrode 616 jedoch parallel zum Gate 610 und erstreckt sich in vertikaler Richtung. Wenn in einer ersten Metallschicht 641 eine Sicherungsleitung in vertikaler Richtung gebildet würde, könnte die Verbindung der ersten Elektrode 616 mit einer Source oder einem Drain von Transistor 608 in der ersten Metallschicht 641 nicht hergestellt werden. Somit kann die erste Metallschicht 641a strukturiert sein, um die zweite Elektrode 620 eines Anti-Sicherungsgerätes 606 mit einem benachbarten Anti-Sicherungsgerät zu verbinden. Eine zweite Metallschicht Sicherungsleitung kann in vertikaler Richtung gebildet werden, um die erste Metallschicht 641a zu kontaktieren und benachbarte zweite Elektroden 620 zu verbinden.
  • Nach dem Lesen dieser Offenbarung wird ein Leser durch die hierin offenbarten Prinzipien noch weitere alternative strukturelle und funktionale Designs wahrnehmen. Obwohl also bestimmte Ausführungsformen und Anwendungen veranschaulicht und beschrieben wurden, ist es verständlich, dass die offenbarten Ausführungsformen nicht auf die hierin offenbarte genaue Konstruktion und Komponenten beschränkt sind. Verschiedene Modifikationen, Änderungen und Variationen können in der Anordnung, dem Betrieb und den Details des hierin offenbarten Verfahrens und der Vorrichtung vorgenommen werden.

Claims (18)

  1. Ein Anti-Sicherungsgerät für eine integrierte Vorrichtung, die unter Verwendung eines Feldeffekttransistor-(FET)-Verfahrens hergestellt wird, umfassend: eine erste Elektrode, die in einer gleichen Schicht wie ein Gate eines Transistors nach dem FET-Verfahren hergestellt ist; eine Gate-Isolierschicht, die einen ersten Teil der ersten Elektrode und das Gate des Transistors aus dem FET-Verfahren bedeckt; und eine zweite Elektrode, die den ersten Teil der ersten Elektrode zumindest teilweise überlappt, wobei ein Abschnitt der Gate-Isolierschicht zwischen der zweiten Elektrode und der ersten Elektrode kurzgeschlossen ist, um einen Strompfad zwischen der ersten Elektrode und der zweiten Elektrode zu erzeugen, der auf das Anlegen einer Spannung oberhalb eines Schwellenwerts über der Gate-Isolierschicht reagiert.
  2. Das Anti-Sicherungsgerät nach Anspruch 1, wobei die zweite Elektrode eine lokale Verbindung oder ein Via ist, wobei die lokale Verbindung oder das Via in einer gleichen Schicht wie eine Schicht gebildet ist, die eine erste Metallschicht elektrisch mit einer Diffusionsschicht verbindet.
  3. Das Anti-Sicherungsgerät nach Anspruch 1, wobei sich die erste Elektrode in eine erste Richtung erstreckt und die zweite Elektrode eine lokale Verbindung ist, die sich in eine zweite Richtung erstreckt und einen Winkel mit der ersten Richtung bildet.
  4. Das Anti-Sicherungsgerät nach Anspruch 3, wobei der Winkel 90 Grad beträgt.
  5. Das Anti-Sicherungsgerät nach Anspruch 1, ferner umfassend: den Transistor, der das Gate umfasst, wobei das Gate in einer gleichen Schicht wie die erste Elektrode ausgebildet ist; und die Gate-Isolierschicht auf dem Gate des Transistors, wobei die Gate-Isolierschicht mindestens einen Teil des Gates bedeckt.
  6. Das Anti-Sicherungsgerät nach Anspruch 5, wobei der Transistor ein FinFET ist.
  7. Das Anti-Sicherungsgerät nach Anspruch 5, wobei die erste Elektrode elektrisch mit einer Source oder einem Drain des Transistors verbunden ist.
  8. Das Anti-Sicherungsgerät nach Anspruch 7, wobei die erste Elektrode und die zweite Elektrode kurzgeschlossen sind, wenn die Spannung an die zweite Elektrode angelegt und die erste Elektrode geerdet wird.
  9. Das Anti-Sicherungsgerät nach Anspruch 1, wobei die zweite Elektrode in Form eines Quadrats oder eines Punktes vorliegt.
  10. Das Anti-Sicherungsgerät nach Anspruch 1, wobei die zweite Elektrode einen ersten Abschnitt und einen zweiten Abschnitt umfasst, der so konfiguriert ist, dass er vertikal mit der ersten Elektrode überlappt.
  11. Das Anti-Sicherungsgerät nach Anspruch 10, wobei der erste Abschnitt gegenüber dem zweiten Abschnitt versetzt ist, um sich zumindest teilweise mit der ersten Elektrode zu überlappen, auch wenn beim Bilden der zweiten Elektrode eine Fehlausrichtung auftritt.
  12. Nichtflüchtiges, computerlesbares Speichermedium, das das Design einer Schaltung speichert, wobei die Schaltung ein Anti-Sicherungsgerät für eine integrierte Vorrichtung umfasst, die unter Verwendung eines Feldeffekttransistor-(FET) Verfahrens hergestellt wird, umfassend: eine erste Elektrode, die in einer gleichen Schicht wie ein Gate eines Transistors nach dem FET-Verfahren hergestellt ist; eine Gate-Isolierschicht, die einen ersten Teil der ersten Elektrode und das Gate des Transistors aus dem FET-Verfahren bedeckt; und eine zweite Elektrode, die den ersten Teil der ersten Elektrode zumindest teilweise überlappt, wobei ein Abschnitt der Gate-Isolierschicht zwischen der zweiten Elektrode und der ersten Elektrode kurzgeschlossen ist, um einen Strompfad zwischen der ersten Elektrode und der zweiten Elektrode zu erzeugen, der auf das Anlegen einer Spannung oberhalb eines Schwellenwerts über der Gate-Isolierschicht reagiert.
  13. Nichtflüchtiges, computerlesbares Speichermedium nach Anspruch 12, wobei die zweite Elektrode eine lokale Verbindung oder ein Via ist, wobei die lokale Verbindung oder das Via in einer gleichen Schicht wie eine Schicht gebildet ist, die eine erste Metallschicht elektrisch mit einer Diffusionsschicht verbindet.
  14. Nichtflüchtiges, computerlesbares Speichermedium nach Anspruch 12, wobei sich die erste Elektrode in eine erste Richtung erstreckt und die zweite Elektrode eine lokale Verbindung ist, die sich in eine zweite Richtung erstreckt und einen Winkel mit der ersten Richtung bildet.
  15. Nichtflüchtiges, computerlesbares Speichermedium nach Anspruch 14, wobei der Winkel 90 Grad beträgt.
  16. Nichtflüchtiges, computerlesbares Speichermedium nach Anspruch 14, wobei die Anti-Sicherungsvorrichtung ferner umfasst: den Transistor, der das Gate umfasst, wobei das Gate in einer gleichen Schicht wie die erste Elektrode ausgebildet ist; und die Gate-Isolierschicht auf dem Gate des Transistors, wobei die Gate-Isolierschicht mindestens einen Teil des Gates bedeckt.
  17. Nichtflüchtiges, computerlesbares Speichermedium nach Anspruch 16, wobei die erste Elektrode elektrisch mit einer Source oder einem Drain des Transistors verbunden ist.
  18. Nichtflüchtiges, computerlesbares Speichermedium nach Anspruch 17, wobei die erste Elektrode und die zweite Elektrode kurzgeschlossen sind, wenn die Spannung an die zweite Elektrode angelegt und die erste Elektrode geerdet wird.
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