DE102013202739A1 - SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung - Google Patents

SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE102013202739A1
DE102013202739A1 DE102013202739.7A DE102013202739A DE102013202739A1 DE 102013202739 A1 DE102013202739 A1 DE 102013202739A1 DE 102013202739 A DE102013202739 A DE 102013202739A DE 102013202739 A1 DE102013202739 A1 DE 102013202739A1
Authority
DE
Germany
Prior art keywords
transistors
pull
procedure
sram
depositing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102013202739.7A
Other languages
English (en)
Inventor
Peter Baars
Matthias Goldbach
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102013202739A1 publication Critical patent/DE102013202739A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

Es werden SRAM-integrierte Schaltungen und Verfahren zu deren Herstellung bereitgestellt. Ein Verfahren umfasst ein Abscheiden eines Fotolacks auf einer ersten Oxidschicht, die ein Siliziumsubstrat überlagert, ein Bilden einer Anordnungsstruktur unter Verwendung des Fotolacks zur Bildung zweier Inverter, wobei ein jeder Inverter einen Hochziehtransistor, einen Herabziehtransistor und einen Durchlassgatetransistor auf der Oxidschicht aufweist. Das Verfahren umfasst ferner ein anisotropes Ätzen von U-förmigen Kanälen in der Oxidschicht entsprechend der Struktur und danach ein isotropes Ätzen von U-förmigen Kanälen in der Siliziumschicht, um sattelförmige Stege im Silizium zu bilden. Eine zweite Oxidschicht wird über den sattelförmigen Stegen abgeschieden und eine erste Metallschicht wird über der zweiten Oxidschicht abgeschieden. Eine Kontaktmetallschicht wird über der ersten Metallschicht gebildet und eingeebnet, um lokale Zwischenverbindungen zu bilden, die die Gateelektroden eines Inverters mit einem Knoten zwischen den Hochzieh- und Herabziehtransistoren des anderen Inverters und mit einem Source/Drain von einem der Durchlassgatetransistoren verbindet.

Description

  • Die vorliegende Erfindung betrifft im Allgemeinen SRAM-integrierte Schaltungen und Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung SRAM-integrierte Schaltungen, die mit vergrabenen U-förmigen FINFETs hergestellt werden, und Verfahren zur Herstellung entsprechender integrierter Schaltungen.
  • Transistoren, wie z. B. Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) oder einfach Feldeffekttransistoren (FETs) oder MOS-Transistoren, stellen Kernbausteine für eine große Anzahl von integrierten Halbleiterschaltungen (ICs) dar. Ein FET umfasst Source- und Drainbereiche, zwischen welchen ein Strom unter dem Einfluss einer Spannung, angelegt an eine den Kanal überlagernde Gateelektrode, fließen kann. Einige Halbleiter-ICs, wie z. B. in Hochleistungsmikroprozessoren und Speicheranordnungen verwendet, können eine Anzahl an FETs in der Größenordnung von Millionen aufweisen. Für diese ICs ist eine abnehmende Transistorgrösse, und demzufolge eine zunehmende Transistordichte, in der Halbleiterindustrie nach wie vor von großer Wichtigkeit. Das Transistorleistungsvermögen ist jedoch mit abnehmender Transistorgröße aufrecht zu erhalten.
  • Integrierte Schaltungen (ICs) für statische Direktzugriffsspeicher (SRAM; static random access memory) finden weit verbreitete Verwendung, sowohl als eigenständige Speicher, als auch als eingebettete Speicher, z. B. in Mikroprozessoren. Die Größe solcher SRAM-ICs hat in bemerkenswerter Weise zugenommen, so dass derzeitig Speicher mit mehr als einer Millionen Bits gebräuchlich sind. Mit zunehmender Größer der IC nimmt die Komplexität in der Verarbeitung zu. Die zunehmende Größe von ICs erfordert eine Verkleinerung der Größe von einzelnen Komponenten und der minimalen Merkmalsgröße, der kleinsten Linienbreite, der kleinsten Leitungsbreite und von Abständen in einzelnen Komponenten. Mit abnehmender Merkmalsgröße nimmt die Komplexität in der Verarbeitung zu, da es schwer wird, Linien und Leitungen exakt festzulegen und ausreichend Abstand zwischen einzelnen Merkmalen auf unterschiedlichen Verarbeitungsebenen sicherzustellen.
  • Herkömmliche SRAM-Zellen weisen sechs Transistoren auf und erfordern wenigstens drei Metallebenen zusätzlich zu der Gateelektrodenebene. Eine zuverlässige Verarbeitung der mehreren Leiterebenen und die notwendigen Kontakte zu diesen Leiterebenen gestaltet sich schwierig, besonders wenn die kleinste Merkmalsgröße in einen Bereich von 20 Nanometer (nm) oder weniger abnimmt.
  • Es ist bekannt, dass Hochleistungsfeldeffekt-Transistoren (FETs) als stegförmige Halbleiterstrukturen ausführbar sind, die gemeinhin als „FINFETs” bezeichnet werden. Integrierte Schaltungen (ICs), einschließlich SRAM-Zellen, werden unter Verwendung solcher FINFETs hergestellt, Gegenüber herkömmlichen ebenen FETs weist der den Source-Drain-Kanal umfassende Halbleiterbereich eine stegartige Form auf, die von der Oberfläche des Halbleitersubstrats oder Wafers senkrecht absteht, auf der die Vorrichtung gebildet ist. Auf beiden freiliegenden Seiten des stegartigen Kanalbereichs können Gateelektroden vorgesehen sein. Manchmal können auch Gateelektroden entlang der schmalen oberseitigen Oberfläche oder schmalen Oberkante des Stegs vorgesehen sein, obwohl entsprechende Kantengates (edge gates) nicht erforderlich sind. Stegartige FETs mit einem Gate entlang der schmalen oberseitigen Oberfläche des Stegs und der beiden freiliegenden Seitenflächen werden als „Tri-gate”-FETs bezeichnet. Der hierin verwendete Ausdruck „FINFET”, im Singular oder Plural, soll all diese Abwandlungen umfassen.
  • Ein FINFET stellt einen Transistortyp dar, der sich für das zweifache Ziel hinsichtlich Verkleinerung der Transistorgröße und dem gleichzeitigen Erhalt der Transistorleistung anbietet. Das Leistungsvermögen eines Transistors, häufig durch seine Transkonduktanz gemessen, ist proportional zu der Breite des Transistorkanals. Der Transistorkanal eines FINFETs ist wenigstens entlang der vertikalen Seitenwände des Stegs gebildet, um die Bildung eines breiten Kanals zu ermöglichen, und dadurch das Leistungsvermögen zu erhöhen, ohne die durch den Transistor in der Substratoberfläche eingenommen Fläche erheblich zu vergrößern.
  • Sogar bei FINFETs führt eine Verkleinerung der Vorrichtungsgröße (und demzufolge der Merkmalsgröße) zu Problemen in der Herstellung. Entsprechende Probleme umfassen nachteilige Kurzkanaleffekte mit kleiner werdender Gatelänge und die mit zufälligen Dotierstofffluktuationen im Kanal einhergehende Änderung in der Schwellwertspannung (die kleinste Gatespannung, die notwendig ist, um einen Transistor „Ein” zu schalten). Änderungen oder Fluktuationen in der Schwellwertspannung (Vt) können wiederum zu fehlangepassten und nicht angepassten Transistoren führen. Gemäß einer Lösung werden Transistoren mit undotiertem Kanal hergestellt. Die Herstellung dieser Transistoren kann jedoch kompliziert sein, insbesondere bei Vorrichtungen, die auf einem Halbleitervollsubstratwafer gebildet werden. Aufgrund des Fehlens von Dotierstoffen in einem vollständig verarmten Körper tritt nur eine geringe oder verschwindende Fehlanpassung von Vt angetrieben durch zufällige Fluktuationen der Dotierstoffe auf und das Telegrafierauschen (RTN; random telegraph noise) wird zum begrenzenden Anpassungsmechanismus für SRAM-Zellen. Das RTN kann durch Prozessoptimierung verbessert werden; eine Fehlanpassung von Vt aufgrund von RTN skaliert auch mit der Fläche, so dass eine Maximierung der Gatefläche für zukünftige große SRAM-Anordnungen weiterhin ein wichtiges Ziel ist.
  • Im Hinblick auf geringe Leckströme in SRAM-Zellen stellen die Gate-induzierten Drain-Leckströme (Gidl; gate induced drain leakage) einen anderen begrenzenden Faktor dar. Zur Erhaltung des Betriebsstroms für SRAM-Vorrichtungen ist die zunehmende Dotierstoffkonzentration direkt am Gate erforderlich. Dies trägt zur Erhöhung der Gidl bei.
  • Demzufolge ist es wünschenswert, eine SRAM-integrierte Schaltungen mit vergrabenen FINFETs bereitzustellen. Zusätzlich dazu ist es wünschenswert, weniger komplizierte und zuverlässigere Verfahren zum Herstellen von SRAM-integrierten Schaltungen mit vergrabenen FINFETs bereitzustellen. Des Weiteren werden andere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung zusammen mit der nachfolgenden Beschreibung, den beigefügten Figuren und den Ansprüchen in Zusammenschau mit den vorangehenden Erläuterungen ersichtlich werden.
  • Die vorangehenden Probleme und Aufgaben werden gelöst durch ein Verfahren zum Herstellen einer SRAM-integrierten Schaltung nach Anspruch 1, einer SRAM-Zelle nach Anspruch 18 und einer SRAM-integrierten Schaltung nach Anspruch 19. Weitere vorteilhafte Ausgestaltungen des Verfahrens sind in den abhängigen Ansprüchen 2 bis 17 definiert, während der abhängige Anspruch 20 ein vorteilhafte Ausgestaltung der SRAM-integrierten Schaltung nach Anspruch 19 bereitstellt.
  • Im Rahmen der Beschreibung werden Verfahren zur Herstellung einer SRAM-integrierten Schaltung bereitgestellt. Gemäß einer Ausführungsform umfasst das Verfahren ein Abscheiden eines Fotolacks auf einer ersten Oxidschicht, die ein Siliziumsubstrat überlagert; ein Bilden eines Anordnungsmusters (patten of locations) unter Verwendung des Fotolacks zum Bilden zweier Hochziehtransistoren (pull up transistors), zweier Herabziehtransistoren (pull down transistors) und zweier Durchlassgatetransistoren (pass gate transistors) auf der Oxidschicht. Durch anisotropes Ätzen von U-förmigen Kanälen in der Oxidschicht entsprechend dem Anordnungsmuster werden Stege gebildet. Anschließend werden die U-förmigen Kanäle in der Siliziumschicht isotrop geätzt, um sattelförmige Stege im Silizium zu bilden. Über den sattelförmigen Stegen wird eine zweite Oxidschicht abgeschieden. Auf der zweiten Oxidschicht wird eine erste Metallschicht abgeschieden.
  • Gemäß einer anderen Ausführungssform umfasst eine SRAM-Zelle zwei vergrabene Hochzieh-FINFET-Transistoren (pull up FINFET transistors), zwei vergrabene Herunterzieh-FINFET-Transistoren (pull down FINFET transistors), zwei vergrabene Durchlassgate-FINFET-Transistoren (pass gate FINFET transistors); einen ersten Querverbindungskontakt, der zum elektrischen Verbinden eines ersten Hochziehtransistors, eines ersten Herabziehtransistors und eines ersten Durchlassgatetransistors konfiguriert ist; und einen zweiten Querverbindungskontakt, der zum elektrischen Verbinden eines zweiten Hochziehtransistors, eines zweiten Herabziehtransistors und eines zweiten Durchlassgatetransistors konfiguriert ist. Hierbei ist ein jeder der vergrabenen FINFET-Transistoren U-förmig ausgebildet. Gemäß einer alternativen Ausführungsform sind die U-förmigen FINFET-Transistoren ferner sattelförmig ausgebildet.
  • Die vorliegende Erfindung wird nachfolgend zusammen mit den folgenden Figuren beschrieben, wobei ähnliche Bezugszeichen ähnliche Elemente bezeichnen, und wobei:
  • 1 schematisch eine perspektivische Ansicht eines beispielhaften Aufbaus einer SRAM-Zelle mit sechs Transistoren als Teil einer SRAM-integrierten Schaltung mit vergrabenen U-förmigen FINFETs darstellt;
  • 2 eine schematische perspektivische Ansicht der SRAM-Zelle als Teil der SRAM-integrierten Schaltung aus 1 darstellt, die einen Post-Oxidfüllprozessschritt illustriert;
  • 3 eine schematische perspektivische Ansicht der SRAM-Zelle als Teil der SRAM-integrierten Schaltung aus 2 darstellt, die eine Kontaktbildung illustriert;
  • 4 eine Aufsicht der SRAM-Zelle als Teil der SRAM-integrierten Schaltung aus 1 darstellt;
  • 5 eine Aufsicht der SRAM-Zelle als Teil der SRAM-integrierten Schaltung aus 3 darstellt;
  • 6 eine Aufsicht einer SRAM-Zelle als Teil einer SRAM-integrierten Schaltung nach einem Nitrid-Hartmaskenprozessschritt zur Bildung vergrabener FINFETs darstellt;
  • 7 eine Querschnittsansicht des Logikbereichs gemäß 6 darstellt;
  • 8 eine Querschnittsansicht entlang der Linie 8-8 aus 6 darstellt;
  • 9 eine Querschnittsansicht entlang der Linie 9-9 aus 6 darstellt;
  • 10 eine Querschnittsansicht entlang der Linie 10-10 aus 6 darstellt;
  • 11 eine Aufsicht einer SRAM-Zelle als Teil einer SRAM-integrierten Schaltung nach einem nicht selektiven Oxid/Poly-Ätzprozessschritt zur Bildung vergrabener FINFETs darstellt;
  • 12 eine Querschnittsansicht des Logikbereichs entsprechend 11 darstellt;
  • 13 eine Querschnittsansicht entlang der Linie 13-13 aus 11 darstellt;
  • 14 eine Querschnittsansicht entlang der Linie 14-14 aus 11 darstellt;
  • 15 eine Querschnittsansicht entlang der Linie 15-15 aus 11 darstellt;
  • 16 eine Aufsicht einer SRAM-Zelle als Teil einer SRAM-integrierten Schaltung nach den Prozessschritten zur Bildung von Stegen darstellt;
  • 17 eine Querschnittsansicht des Logikbereichs entsprechend 16 darstellt;
  • 18 eine Querschnittsansicht entlang der Linie 18-18 aus 16 darstellt;
  • 19 eine Querschnittsansicht entlang der Linie 19-19 aus 16 darstellt;
  • 20 eine Querschnittsansicht entlang der Linie 20-20 aus 16 darstellt;
  • 21 eine Aufsicht einer SRAM-Zelle als Teil einer SRAM-integrierten Schaltung nach Gateoxid-, Metallfüllungs-, und Metallausnehmungs-RIE-Prozessschritten darstellt;
  • 22 eine Querschnittsansicht des Logikbereichs entsprechend 21 darstellt;
  • 23 eine Querschnittsansicht entlang der Linie 23-23 aus 21 darstellt;
  • 24 eine Querschnittsansicht entlang der Linie 24-24 aus 21 darstellt;
  • 25 eine Querschnittsansicht entlang der Linie 25-25 aus 21 darstellt;
  • 26 eine Aufsicht einer SRAM-Zelle als Teil einer SRAM-integrierten Schaltung nach Austauschgate-Prozessschritten darstellt;
  • 27 eine Querschnittsansicht des Logikbereichs entsprechend 26 mit einem Austauschgate darstellt;
  • 28 eine Querschnittsansicht entlang der Linie 28-28 aus 26 darstellt;
  • 29 eine Querschnittsansicht entlang der Linie 29-29 aus 26 darstellt;
  • 30 eine Querschnittsansicht entlang der Linie 30-30 aus 26 darstellt;
  • 31 eine Aufsicht einer SRAM Zelle als Teil einer SRAM-integrierten Schaltung nach Prozessschritten zur Bildung von Kontakten darstellt;
  • 32 eine Querschnittsansicht des Logikbereichs entsprechend 31 mit einem Austauschgate und Kontakten darstellt;
  • 33 eine Querschnittsansicht entlang der Linie 33-33 aus 31 darstellt;
  • 34 eine Querschnittsansicht entlang der Linie 34-34 aus 31 darstellt;
  • 35 eine Querschnittsansicht entlang der Linie 35-35 aus 31 darstellt; und
  • 36 ein Flussdiagramm darstellt, das verschiedene Prozessschritte gemäß der Herstellung einer SRAM-Vorrichtung mit vergrabenen sattelförmigen FINFETs ausführt.
  • 1 stellt schematisch eine perspektivische Ansicht eines beispielhaften Aufbaus einer SRAM-Zelle 100 mit sechs Transistoren dar, wobei die SRAM-Zelle 100 vergrabene U-förmige (oder sattelförmige) FINFETs umfasst. In einer integrierten Schaltung (IC) für SRAMS wäre eine entsprechende Zelle in einer regulären Anordnung von Zeilen und Spalten auf vielfältige Weise reproduziert.
  • Die SRAM-Zelle 100 umfasst sechs Transistoren: entsprechende Hochziehtransistoren 124 und 134, auch als PU bezeichnet; entsprechende Herabziehtransistoren 120 und 136, auch als PD bezeichnet; und jeweilige Durchlassgatetransistoren 128 und 130, auch als PG bezeichnet. Jeder Transistor umfasst beabstandete Source- und Drainbereiche, die in einem Halbleitersubstrat ausgebildet sind und welche durch eine Gateelektrode beabstandet sind, die den Stromfluss durch einen Kanal selektiv steuert, welcher sich zwischen Source und Drain erstreckt. Die Gateelektrode ist von dem darunter liegenden Kanal durch ein Gatedielektrikum elektrisch isoliert. Entsprechende MOS-Transistoren können einen P-Kanal (PMOS) oder einen N-Kanal (NMOS) aufweisen.
  • Der Herabziehtransistor 120 umfasst z. B. einen Sourcebereich 121 und einen Drainbereich 123, die in einem Halbleitersubstratblock 102, beispielsweise ein Siliziumsubstratblock, ausgebildet sind. Der Hochziehtransistor 124 umfasst einen Sourcebereich 125 und einen Drainbereich 127, die in einem Halbleitersubstratblock 104 gebildet sind. Der Durchlassgatetransistor 130 teilt sich mit dem Herabziehtransistor 120 einen gemeinsamen Drainbereich und umfasst ferner einen Sourcebereich 131, der auch im Halbleitersubstratblock 102 gebildet ist. Obwohl die eigentlichen Transistorvorrichtungen vergraben, und demzufolge in der Ansicht gemäß 1 versteckt sind, nehmen diese vergrabenen FINFET-Vorrichtungen eine U-förmige oder sattelförmige Gestalt an, wie in dem Vergrößerungsfenster 125 dargestellt ist. Die U-förmige Gestalt und Ausführungen hinsichtlich einer Herstellung mehrerer U-förmiger Vorrichtungen werden nachfolgend im Detail beschrieben.
  • Es wird nun auf 3 Bezug genommen. Die SRAM-Zelle 100 umfasst ferner zwei querverbundene Inverter 330 und 332. Der erste Inverter 330 umfasst den Hochziehtransistor 124 und den Herabziehtransistor 120, die an einem gemeinsamen Querverbindungskontakt und Zwischenverbindung 308 (common cross couple contact and interconnect) verbunden sind. Der zweite Inverter 332 umfasst den Hochziehtransistor 134 und den Herabziehtransistor 136, die einen gemeinsamen Querverbindungskontakt und Zwischenverbindung 320 aufweisen. Eine Querverbindung der beiden Inverter wird dadurch unterstützt, dass sich die Querverbindungskontakte hinab zu den vergrabenen Vorrichtungen erstrecken. Das Source des Hochziehtransistors 124 und des Hochziehtransistors 134 sind entsprechend mittels Metallkontakte 310, 312 mit einer ersten Potentialquelle VDD verbunden. Das Source des Hochziehtransistors 120 und das Source des Hochziehtransistors 136 sind entsprechend mittels Metallkontakte 304, 314 mit einer zweiten Potentialquelle VSS verbunden. Auf die Zelle wird mit den entsprechenden Durchlassgatetransistoren 128 und 130 zum Schreiben oder Lesen zugegriffen (vgl. 1 und 3).
  • Integrierte Schaltungen, wie z. B. SRAM-ICs, werden durch einen Herstellungsprozess in und auf einem Halbleitersubstrat gebildet, wobei in einem solchen Herstellungsprozess eine Reihe von Fotolithographieprozessschritten ausgeführt werden. In den Fotolithographieschritten wird eine Schicht eines lichtempfindlichen Materials einer Strahlung ausgesetzt, die durch eine Fotomaske hindurch tritt, so dass durch die Fotomaske festgelegte Bilder auf die Schicht des lichtempfindlichen Materials übertragen werden. Die Schicht des lichtempfindlichen Materials wird dann entwickelt und die sich ergebende strukturierte Maske wird als Prozessmaske für Ätzprozesse, Ionenimplantationsprozesse oder andere Prozessschritten verwendet.
  • Beim herkömmlichen Ansatz sind über der Gateebene drei Metallebenen erforderlich, um die SRAM-Zelle fertig zu stellen. Die Kontakte der drei Metallebenen sind durch zwei unterschiedlich dicke Isolatoren zu ätzten, da die Zelle in unterschiedlichen Ebenen (Gateelektrodenebene und aktive Siliziumebene) durch die Kontakte kontaktiert werden. Der Aufbau der SRAM-Zelle ist sehr dicht und ein korrektes Ätzen der Kontakte ist für das Herstellungsverfahren dieser Ebenen sehr kritisch. Bei kleineren Merkmalsgrößen wird ein genaues und zuverlässiges Ätzen der Kontakte zunehmend schwieriger. Die erste Metallschicht wird typischerweise für lokale Verbindungen in der SRAM-Zelle und zum Verdrahten durch die zweite Metallschicht verwendet. Die dritte Metallisierungsschicht in der SRAM Zelle erhöht Beschränkungen hinsichtlich Overlay und kritischer Dimensionen der Schicht und erhöht dadurch die Komplexität des Herstellungsprozesses.
  • In verschiedenen Ausführungsformen werden hierin ein verbesserter SRAM-IC mit vergrabenen U-förmigen FINFETs und Verfahren zum Herstellen entsprechender ICs beschrieben. In der Herstellung von Halbleiter-MOS-Vorrichtungen sind verschiedene Schritte bekannt und werden, um einer knappen Darstellung willen, kurz erwähnt, ohne bekannte Details der Prozesse zu nennen, oder weggelassen.
  • Während sich der Ausdruck „MOS” auf eine Vorrichtung mit einer einen Oxid-Gateisolator überlagernden Metallgateelektrode bezieht, wird dieser Ausdruck im Folgenden zur Bezeichnung einer beliebigen Vorrichtung mit einer Gateelektrode, sei es eine Metallgateelektrode oder aus einem anderen leitenden Material, verwendet, die einen Gate-Isolator überlagert, der ein Oxid oder ein anderes Dielektrikum aufweisen kann, das über einem Halbleitersubstrat angeordnet ist.
  • Gemäß einer Ausführungsform beginnt das Verfahren zum Herstellen einer SRAM-IC mit vergrabenen U-förmigen oder sattelförmigen FINFETs dadurch, dass man erkennt, dass ein sattelförmiger oder U-förmiger FINFET eine Vergrößerung der Transistorgatelänge (gegenüber einer rechteckigen Gatekonfiguration) in einem Bereich von 30 bis 40% ermöglicht, ohne innerhalb eines vorgegebenen Volumens einer SRAM-Zelle einen Kompromiss hinsichtlich der Transistordichte einzugehen. Demgemäß betrifft die vorliegende Erfindung eine neue und nicht nahe liegende Technik zum Vergraben von sattelförmigen FINFETs im Rahmen eines SRAM-IC, obwohl sattelförmige FINFETs vorgeschlagen sind.
  • Es wird nun auf 2 Bezug genommen. Es ist eine SRAM-Zelle 200 nach einer Bildung einer Postoxidfüllschicht 202 (post oxide fill layer) auf der SRAM-Zelle 200 (vgl. SRAM-Zelle 100 in 1) dargestellt. Insbesondere werden Verfahrensschritte hinsichtlich der Bildung von Austauschgates im peripheren Logikbereich des IC (nicht dargestellt) und nicht im aktiven Bereich oder dem Speicherbereich des IC durchgeführt, da die FINFETs unter der Metallschicht vergraben sind (nachstehend genauer beschrieben). Die einzelnen Prozessschritte hinsichtlich der Integration von Austauschgates sind bekannt und eine ausführlichere Beschreibung ist an dieser Stelle nicht erforderlich.
  • Es wird nun erneut auf 3 Bezug genommen. Es werden nun die Metallkontakte beschrieben, die die Querverbindung der Inverter darstellen und auch als Verdrahtung der SRAM-Zelle 200 bezeichnet werden. In der Ausführungsform gemäß 3 sind insbesondere insgesamt acht Vorrichtungen gezeigt. Davon sind sechs aktive Transistoren und zwei Vorrichtungen sind nicht aktiv. Die sechs aktiven Transistoren umfassen die Hochziehtransistoren 321 und 333, Herabziehtransistoren 323 und 331 und Durchlassgatetransistoren 128 und 328. Die jeweiligen nicht aktiven Vorrichtungen 309 und 331 sind von ihrem Gate zu den Drains der benachbarten Hochziehtransistoren mittels entsprechender Querkontakte und Zwischenverbindungsmetalle 308 und 320 kurz geschlossen. Sie dienen lediglich zur Verdrahtung, um die Querverbindung und Zwischenverbindung der jeweiligen Inverter 330 und 332 mittels entsprechender Zwischenverbindungen 308 und 320 zu bewirken.
  • Es wird nun auf 4 Bezug genommen, die eine Aufsicht der SRAM-Zelle 100 aus 1 darstellt und die Hochziehtransistoren 124 und 134, die Herabziehtransistoren 120 und 136, die Durchlassgatetransistoren 128 und 131 und nicht aktive Vorrichtungen 309 und 311 umfasst.
  • 5 stellt eine Aufsicht der SRAM-Zelle 300 aus 3 dar und umfasst die Inverter 330 und 332, entsprechende Kontakte 319, 312 zur ersten Potentialquelle (VDD), entsprechende Kontakte 304, 314 zur zweiten Potentialquelle (VSS) und entsprechenden Querbindungskontakt und Zwischenverbindungen 308 und 320.
  • Die Verfahrensschritte zur Herstellung vergrabener sattelförmiger FINFETs in einer SRAM-Zelle werden nun mit Bezug auf die 6 bis 35 beschrieben.
  • 6 stellt eine Aufsicht auf eine SRAM-Zelle 600 mit entsprechenden Oxidbereichen 602, 604 und 606 und mit entsprechenden Nitridschichten 608, 610 und 612 dar. Nach der Bildung der STI (shallow trench isolation) und einer Oberflächenoxidation können Source-/Drainimplantierungen für die NMOS- bzw. PMOS-Vorrichtungen des SRAM-Bereichs durchgeführt werden. Für den vergrabenen FINFET-Prozess wird dann ein Abscheidungsschritt für eine Nitridhartmaske im aktiven Bereich durchgeführt. 7 stellt eine seitliche Querschnittsansicht des peripheren Logikbereichs der SRAM-Zelle 600 dar. 8 stellt eine Querschnittsansicht durch das Silizium entlang der Linie 8-8 in 6 dar. 9 stellt eine Querschnittsansicht durch das Oxid entlang der Linie 9-9 in 6 dar. 10 stellt eine Querschnittsansicht durch das Silizium und das Oxid entlang der Linie 10-10 in 6 dar.
  • Es wird nun auf die 11 bis 15 Bezug genommen. In den aktiven Bereichen werden Lithographie- und Ätzprozesse zum Bilden vergrabener sattelförmiger FINFETs durchgeführt. Eingangs wird eine Hartmasken-Schicht 1100 (beispielsweise Kohlenstoff und/oder SiON) über dem gesamten Substrat abgeschieden, umfassend den aktiven (Speicher) Bereich 1102 und den peripheren Logikbereich 1104. Die Hartmaske verbleibt über dem Logikbereich zu dessen Schutz während der Bearbeitung des aktiven (SRAM) Bereichs, wie nachstehend erläutert ist.
  • Die Prozessabfolge für die vergrabenen FINFETs ist ähnlich zu der für die vergrabene Wortlinie, die bei der DRAM-Herstellung bekannt ist.
  • Insbesondere wird ein Lithographieschritt für das vergrabene FINFET (BF = buried FINFET) durchgeführt, wobei zur Bildung des vergrabenen FINFETs eine Struktur im Silizium erzeugt wird. Danach erfolgt ein BF-Ätzschritt, beispielsweise eine nicht-selektive Oxid-/Siliziumätzung, um die Struktur von U-förmigen Strukturen für die nachfolgende Bildung der vergrabenen FINFETs zu erzeugen. 12 stellt eine seitliche Querschnittsansicht des Logikbereiches dar, der von den zuvor genannten Lithographie- und Ätzschritten mittels der Hartmaske geschützt ist. 13 zeigt eine Querschnittsansicht, die die U-förmigen Strukturen durch die Hartmaske, Nitrid, Oxid und Silizium entlang der Linie 13-13 in 11 darstellt. 14 stellt eine Querschnittsansicht durch die Hartmaske, Nitrid und Oxid entlang der Linie 14-14 in 11 dar. 15 stellt eine Querschnittsansicht durch einen Gatebereich entlang der Linie 15-15 in 11 dar.
  • Es wird nun auf die 16 bis 20 Bezug genommen. Der vorangehend in 11 abgeschiedene Lack (Hartmaske) 1100 wird abgelöst (entfernt, stripped). Die Bildung der Stege fährt dann mit einer anisotropen STI-Ausnehmung (Ätzen) der Oxidschicht fort, gefolgt durch ein isotropes Dünnen des Siliziums. 16 stellt eine Aufsicht der SRAM-Zelle aus 11 dar, wobei die Hartmaskenschicht 1100 entfernt ist. 17 stellt eine Querschnittsansicht des peripheren Logikbereichs des SRAM-ICs dar, der durch die vorangehenden Steg-Bildungsschritte nicht betroffen ist. 18 stellt eine Querschnittsansicht durch das Nitrid 1622, Oxid 1624 und Silizium 1626 entlang der Linie 18-18 in 16 dar. 19 stellt eine Querschnittsansicht durch das Nitrid und Oxid entlang der Linie 19-19 in 16 dar. 20 stellt eine Querschnittsansicht durch den Gatebereich entlang der Linie 20-20 in 16 dar.
  • Es wird weiterhin auf die 18 und 19 Bezug genommen. Die U-förmigen Kanäle 1804 werden eingangs in das Silizium bis zu einer Tiefe 1601 geätzt, wobei die Oberseite eines jeden Stegs gebildet wird. Durch isotropes aktives Dünnen werden die Kanäle 1804 erweitert (von links nach rechts in 18), wie durch die gestrichelten Linien 1802 bezeichnet ist, um den Boden 1808 eines jeden Stegs zu bilden. Das Sihizium wird isotrop bis auf eine Tiefe 1602, entsprechend der Tiefe der Kanäle 1902 im Oxid, geätzt. Dieses Dünnen des aktiven Gebiets (Siliziumdünnen) hat die Wirkung eines Dünnens des Stegs, der im Silizium gebildet ist, wobei die vergrabenen sattelförmigen Strukturen gebildet werden.
  • Die sich ergebenden sattelförmigen Siliziumstege sind in 20 dargestellt, die einen Hochzieh-Steg 2002 und einen etwas breiteren Herabzieh-Steg 2004 zeigt. Diese Sattelkonfiguration entspricht im Allgemeinen dem Steg 122, der in dem vergrößerten Ausschnitt 125 in 1 gezeigt ist. Insbesondere ist die Ansicht entlang der Linie 18-18 in 16 (in 18 gezeigt) analog zu der Ansicht entlang der Linie 129 in 1. Die Ansicht entlang der Linie 20-20 in 16 (vgl. 20) ist analog zu der Ansicht entlang der Linie 127 in 1.
  • Es wird nun auf die 21 bis 25 Bezug genommen. Im Folgenden werden die Prozessschritte beschrieben, die mit Abscheiden der Metallleitungen zur Herstellung der FINFET-Transistoren auf den sattelförmigen Siliziumstegen assoziiert sind. Das Verfahren beginnt mit der Bildung des Gateoxids (nicht dargestellt), gefolgt durch ein Abscheiden einer Metallfüll (typischerweise eine Überfüll) – Schicht 2102 und einem CMP-Pollierschritt (chemical mechanical polishing), um das überschüssige Metall bis zu der oberen Oberfläche 2300 des Nitrids 2200 herab zu entfernen. Dieses ist gefolgt durch einen plasmaunterstützten Ätzschritt (RIE = reactive ion etch) im U-förmigen Bereichen des Siliziums 2304 (vgl. 23) und Oxids 2402 (vgl. 24). Die RIE-Metallausnehmung ist bezüglich des Nitrids selektiv; das bedeutet, dass das Nitrid geschützt ist und nur das Metall geätzt wird.
  • Wenn der IC einen SRAM mit niedrigem Leckstrom umfasst, ermöglicht eine Austrittsarbeit in der Mitte der Lücke (midgap work function) die Verwendung des gleichen Materials für N-Typ und P-Typ Vorrichtungen. Wenn, auf der anderen Seite, ein Hochleistungs-SRAM betroffen ist, dann können zwei verschiedene Austrittsarbeit-einstellende (WF = work function) Metalle abgeschieden und für N-FET und P-FET Vorrichtungen unter Verwendung bekannter Techniken (insbesondere unter Verwendung sukzessiver Lithographiemasken und nasser Ätzungen) strukturiert werden.
  • Es wird nun auf die 26 bis 30 Bezug genommen. Es sind die mit der Bildung eines Dummygates und der Bildung eines Austauschgates verbundenen Prozessschritte im Logikbereich und eine Bildung einer FINFET-Deckschicht (cap) im aktiven Bereich dargestellt. Die Source-/Drainimplantierungen können auch im SRAM Bereich verwendet werden, um die die Source-/Draindotierung der U-förmigen FINFETs zu bilden. Alternativ hierzu können Source-/Drainimplantierungen vor der Bildung der U-förmigen FINFETs durchgeführt werden (wie in Verbindung mit 6 beschrieben ist) und zusammen mit Logik-Source-/Drainimplantierungen zu Einstellungszwecken durchgeführt werden. Das Verfahren beginnt mit einem Abscheiden einer Oxidfüllschicht 2600, einem Polieren der Oxidfüllschicht 2600 hinab unter Verwendung von CMP (Anhalten an der Nitridschicht 2604), gefolgt von einem Oxid-Ätzschritt (deglazing) und einem Nitrid-Ablösen (Nitrid strip). Im Logikbereich werden Austauschgates gebildet und FINFET-Deckschichten werden im aktiven Bereich gemäß bekannter Prozesse und Materialien gebildet.
  • Es wird nun auf die 31 bis 35 Bezug genommen. Die mit der Kontaktbildung verbundenen Schritte, insbesondere Bildung der Querverbindungskontakte und Zwischenverbindungen, die in 3 gezeigt sind, werden nun beschrieben. Eingangs wird eine Oxidkappe 3102 abgeschieden oder abgelagert, um die vorangehend gebildeten Gates im Logikbereich zu schützen. Ein Bilden von Kontakten umfasst ein Abscheiden einer Hartmaske, ein photolithographisches Strukturieren und ein Ätzen durch die Oxidschicht (unter Verwendung eines plasmaunterstützten Ätzens, RIE), um die Kontaktlöcher zu bilden, und ein Anhalten auf dem aktiven Silizium. Eine Barrierenschicht (beispielsweise Titannitrid) wird in den Löchern abgeschieden, gefolgt durch ein Füllen (typischerweise ein Überfüllen) der Löcher mit einem Metall (beispielsweise Wolfram) gefolgt durch einen CMP-Prozess; dies kann gemäß bekannter Techniken und mit bekannten Materialien erfolgen.
  • Gemäß einer Ausführungsform werden die vorangehenden Metallkontakte anschließend eingeebnet, um wenigstens folgendes zu Bilden: Gateelektroden; Source-/Drainkontakte; Kontakte zu Knoten, die Durchlassgatetransistoren, gemeinsame Knoten zwischen Hochzieh- und Herabziehtransistoren und querverbundene Gateelektoden verbinden; und Kontakte zum Verbinden der Hochziehtransistoren mit einem Potentialknoten (beispielsweise VDD) und der Herabziehtransistoren mit einem anderen Potentialknoten (beispielsweise VSS). Das Gateelektrodenmaterial bildet demzufolge lokale Zwischenverbindungen, die: die Gateleelektrode jedes Hochziehtransistors mit seinem entsprechenden Herabziehtransistor verbinden, um eine gemeinsame Gateelektrode zu bilden; einen jeden Hochziehtransistor mit seinem entsprechenden Herabziehtransistor an einem gemeinsamen Inverterknoten verbinden; die gemeinsame Gateelektrode mit dem gemeinsamen Inverterknoten zwischen dem Hochzieh- und Herabziehtransistor des entgegengesetzten Inverterpaares verbinden; das Source/Drain der Durchlassgatetransistoren mit den gemeinsamen Inverterknoten verbinden; und für die SRAM-Zelle eine Verbindung mit den Potentialquellen VDD und VSS bereitzustellen.
  • Es wird nun auf 36 Bezug genommen. Ein beispielhafter Prozess 3600 zur Herstellung von SRAM-ICs gemäß einer Ausführungsform umfasst ein Abscheiden (Schritt 3602) einer Schicht eines Fotolacks auf einer ersten Oxidschicht, die ein Siliziumsubstrat überlagert, und ein Bilden (Schritt 3604) einer Strukturanordnung unter Verwendung des Fotolacks zur Bildung von zwei Hochziehtransistoren, zwei Herabziehtransistoren und zwei Durchlassgatetransistoren auf der Oxidschicht. Das Verfahren 3600 umfasst ferner ein anisotropes Ätzen (Schritt 3606) von U-förmigen Gräben in der Oxidschicht entsprechend der Transistorstruktur, gefolgt durch ein isotropes Ätzen (Schritt 3608) von U-förmigen Kanälen in der Siliziumschicht, um sattelförmige Stege im Silizium zu bilden. Eine zweite Oxidschicht wird dann über den sattelförmigen Stegen abgeschieden (Schritt 3610). Anschließend wird über der zweiten Oxidschicht eine erste Metallschicht abgeschieden (Schritt 3612).
  • Die vorliegende Beschreibung stellt SRAM-integrierte Schaltungen und Verfahren zu deren Herstellung bereit. Ein Verfahren umfasst ein Abscheiden eines Fotolacks auf einer ersten Oxidschicht, die ein Siliziumsubstrat überlagert, ein Bilden einer Anordnungsstruktur unter Verwendung des Fotolacks zur Bildung zweier Inverter, wobei ein jeder Inverter einen Hochziehtransistor, einen Herabziehtransistor und einen Durchlassgatetransistor auf der Oxidschicht aufweist. Das Verfahren umfasst ferner ein anisotropes Ätzen von U-förmigen Kanälen in der Oxidschicht entsprechend der Struktur und danach ein isotropes Ätzen von U-förmigen Kanälen in der Siliziumschicht, um sattelförmige Stege im Silizium zu bilden. Eine zweite Oxidschicht wird über den sattelförmigen Stegen abgeschieden und eine erste Metallschicht wird über der zweiten Oxidschicht abgeschieden. Eine Kontaktmetallschicht wird über der ersten Metallschicht gebildet und eingeebnet, um lokale Zwischenverbindungen zu bilden, die die Gateelektroden eines Inverters mit einem Knoten zwischen den Hochzieh- und Herabziehtransistoren des anderen Inverters und mit einem Source/Drain von einem der Durchlassgatetransistoren verbindet.

Claims (20)

  1. Verfahren (3600) zum Herstellen einer SRAM-integrierten Schaltung, umfassend: Abscheiden (3602) eines Fotolacks auf eine erste Oxidschicht, die ein Siliziumsubstrat überlagert; Bilden (3604) einer Anordnungsstruktur unter Verwendung des Fotolacks zur Bildung von zwei Hochziehtransistoren, zwei Herabziehtransistoren und zwei Durchlassgatetransistoren auf der Oxidschicht; ainsotropes Ätzen (3606) von U-förmigen Kanälen in der Oxidschicht entsprechend der Anordnungsstruktur; isotropes Ätzen (3608) von U-förmigen Kanälen im Silizium, um im Silizium sattelförmige Stege zu bilden; Abscheiden (3610) einer zweiten Oxidschicht über den sattelförmigen Stegen; und Abscheiden (3612) einer ersten Metallschicht auf der zweiten Oxidschicht.
  2. Verfahren (3600) nach Anspruch 1, ferner umfassend: Bilden von Gateelektroden und lokalen Zwischenverbindungen, die einen der Hochziehtransistoren und einen der Herabziehtransistoren mit einem Knoten zwischen dem anderen Hochziehtransistor und dem anderen Herabziehtransistor und mit einem Source/Drain von einem der Durchlassgatetransistoren verbinden.
  3. Verfahren (3600) nach Anspruch 1 oder 2, wobei das Abscheiden des Fotolacks ein Abscheiden des Fotolacks sowohl über einem aktiven Bereich, als auch über einem Logikbereich der SRAM-integrierten Schaltung umfasst.
  4. Verfahren (3600) nach einem der Ansprüche 1 bis 3, ferner umfassend ein fotolithografisches Strukturieren des Fotolacks.
  5. Verfahren (3600) nach einem der Ansprüche 1 bis 4, ferner umfassend ein Entfernen des Fotolacks vom aktiven Bereich vor dem anisotropen Ätzen (3606).
  6. Verfahren (3600) nach einem der Ansprüche 1 bis 5, wobei das anisotrope Ätzen (3606) ein STI-Aussparungsätzen der ersten Oxidschicht umfasst.
  7. Verfahren (3600) nach einem der Ansprüche 1 bis 6, ferner umfassend ein Bilden von N-FET Transistoren und von P-FET Transitoren.
  8. Verfahren (3600) nach Anspruch 7, wobei das Verfahren ein Bilden eines SRAMs mit niedrigem Leckstrom umfasst.
  9. Verfahren (3600) nach Anspruch 7 oder 8, wobei das Abscheiden (3612) der ersten Metallschicht ein Abscheiden einer einzigen Metallsorte umfasst.
  10. Verfahren (3600) nach Anspruch 7, wobei das Verfahren ein Bilden eines Hochleistungs-SRAMs umfasst.
  11. Verfahren (3600) nach einem der Anspruch 10, wobei das Abscheiden (3612) der ersten Metallschicht ein Abscheiden von zwei Metallsorten mit unterschiedlicher Austrittsart umfasst.
  12. Verfahren (3600) nach einem der Ansprüche 1 bis 11, ferner umfassend: Bilden von Austauschgates im Logikbereich der SRAM-integrierten Schaltung; und Bilden von FET Deckschichten im aktiven Bereich der SRAM-integrierten Schaltung.
  13. Verfahren (3600) nach einem der Ansprüche 1 bis 12, ferner umfassend ein Bilden einer Kontaktmetallschicht über den Hochziehtransistoren, den Herabziehtransistoren und den Durchlassgatetransistoren.
  14. Verfahren (3600) nach Anspruch 13, ferner umfassend: Einebnen der Kontaktmetallschicht, um Gateelektroden; Source-/Drainkontakte; Kontakte zu Knoten, die Durchlassgatetransistoren, gemeinsame Knoten zwischen Hochzieh- und Herabziehtransistoren und querverbundene Gateelektroden verbinden; und Kontakte zum Verbinden der Hochziehtransistoren mit einem ersten Potentialknoten und der Herabziehtransistoren mit einem zweiten Potentialknoten zu bilden.
  15. Verfahren (3600) nach Anspruch 14, wobei der erste Potentialknoten VDD entspricht und der zweite Potentialknoten VSS entspricht.
  16. Verfahren (3600) nach Anspruch 13, ferner umfassend ein Abscheiden einer Barrierenschicht über den Transistoren vor einem Abscheiden der Metallkontaktschicht.
  17. Verfahren (3600) nach Anspruch 16, wobei das Abscheiden der Barrierenschicht ein Abscheiden von Titannitrid und das Abscheiden der Metallkontaktschicht ein Abscheiden von Wolfram umfasst.
  18. SRAM-Zelle (100, 200, 300), welche durch das Verfahren nach einem der Ansprüche 1 bis 17 hergestellt ist.
  19. SRAM-integrierte Schaltung, umfassend: zwei vergrabene Hochzieh-FINFET-Transistoren (124, 134); zwei vergrabene Herabzieh-FINFET-Transistoren (120, 136); zwei vergrabene Durchlassgate-FINFET-Transistoren (128, 131); einen ersten Querverbindungskontakt (308), der zum elektrischen Verbinden eines ersten der Hochziehtransistoren (124), eines ersten der Herabzieh-Transistoren (120) und eines ersten der Durchlassgatetransistoren (131) konfiguriert ist; und einen zweiten Querverbindungskontakt (320), der zum elektrischen Verbinden eines zweiten der Hochziehtransistoren (134), eines zweiten der Herabziehtransistoren (136) und eines zweiten der Durchlassgatetransistoren (128) konfiguriert ist; wobei ein jeder der vergrabenen FINFET-Transistoren eine U-förmige Gestalt aufweist.
  20. SRAM-integrierte Schaltung nach Anspruch 19, wobei ein jeder der U-förmigen FINFET-Transistoren eine sattelförmige Gestalt aufweist.
DE102013202739.7A 2012-08-09 2013-02-20 SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung Ceased DE102013202739A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/571,190 2012-08-09
US13/571,190 US8647938B1 (en) 2012-08-09 2012-08-09 SRAM integrated circuits with buried saddle-shaped FINFET and methods for their fabrication

Publications (1)

Publication Number Publication Date
DE102013202739A1 true DE102013202739A1 (de) 2014-02-13

Family

ID=49999343

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013202739.7A Ceased DE102013202739A1 (de) 2012-08-09 2013-02-20 SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung

Country Status (6)

Country Link
US (1) US8647938B1 (de)
KR (1) KR101578165B1 (de)
CN (1) CN103579242B (de)
DE (1) DE102013202739A1 (de)
SG (1) SG2012091567A (de)
TW (1) TWI538104B (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5956964B2 (ja) * 2013-08-30 2016-07-27 株式会社東芝 半導体装置
US9893191B2 (en) 2014-08-20 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET transistor with u-shaped channel
KR102235612B1 (ko) 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
KR102318410B1 (ko) 2015-04-01 2021-10-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9627410B2 (en) 2015-05-21 2017-04-18 International Business Machines Corporation Metallized junction FinFET structures
US9627378B2 (en) 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US9640540B1 (en) * 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
US10163900B2 (en) 2017-02-08 2018-12-25 Globalfoundries Inc. Integration of vertical field-effect transistors and saddle fin-type field effect transistors
US10777465B2 (en) 2018-01-11 2020-09-15 Globalfoundries Inc. Integration of vertical-transport transistors and planar transistors
CN111063683B (zh) * 2019-12-06 2022-08-30 中国科学院微电子研究所 具有u形沟道的半导体装置及包括其的电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197137A1 (en) * 2004-07-28 2006-09-07 Chandra Mouli Memory devices, transistors, memory cells, and methods of making same
US20100006945A1 (en) * 2008-06-11 2010-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet drive strength modification

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004035108B4 (de) * 2004-07-20 2010-07-15 Qimonda Ag Verfahren zum selbstjustierenden Herstellen eines Transistors mit U-förmigem Gate sowie Auswahltransistor für eine Speicherzelle
US7492005B2 (en) * 2005-12-28 2009-02-17 Alpha & Omega Semiconductor, Ltd. Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
KR101083644B1 (ko) * 2008-07-04 2011-11-16 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
KR101040367B1 (ko) * 2008-12-26 2011-06-10 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
US8004042B2 (en) * 2009-03-20 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) cell and method for forming same
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060197137A1 (en) * 2004-07-28 2006-09-07 Chandra Mouli Memory devices, transistors, memory cells, and methods of making same
US20100006945A1 (en) * 2008-06-11 2010-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet drive strength modification

Also Published As

Publication number Publication date
KR101578165B1 (ko) 2015-12-16
US20140042551A1 (en) 2014-02-13
US8647938B1 (en) 2014-02-11
TWI538104B (zh) 2016-06-11
CN103579242B (zh) 2016-09-07
CN103579242A (zh) 2014-02-12
KR20140020718A (ko) 2014-02-19
SG2012091567A (en) 2014-03-28
TW201407720A (zh) 2014-02-16

Similar Documents

Publication Publication Date Title
DE102013202739A1 (de) SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung
DE102013103057B4 (de) Halbleitervorrichtung mit FinFETs mit zweistufigen Finnen
DE102012108290B4 (de) Struktur für FinFETs sowie System von SRAM-Zellen und Speicherzelle mit einer solchen Struktur
DE102010025395B4 (de) Verfahren zum Herstellen eines SRAMs
DE102013104983B4 (de) Zellen-Layout für SRAM-FinFET-Transistoren
DE102013102427B4 (de) Dual-Port-SRAM-Verbindungsstruktur
DE102013105074B4 (de) Integrierter Schaltkreis, der FinFETs mit verschiedenen Finnenprofilen umfasst
DE102014207415B4 (de) Verfahren zur Herstellung dicht gepackter Standardzellen für integrierte Schaltungsprodukte
DE102005001134B4 (de) Knotenpunkt-Kontaktstrukturen in Halbleitervorrichtungen, insbesondere SRAM-Vorrichtungen, und Verfahren zur Herstellung derselben
DE112006002726B4 (de) Isolierung von selbstausgerichteten Gates
DE102013112351B4 (de) Mehrschicht-Halbleitervorrichtungsstruktur
DE112013001404B4 (de) Verfahren zum Verhindern eines Kurzschließens von benachbarten Einheiten
DE102017117936A1 (de) SRAM-Zelle mit ausgeglichenem Schreibanschluss
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112005002428T5 (de) Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß
DE102012214077A1 (de) Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen
DE102020207521A1 (de) Asymmetrische gate-schnittisolation für sram
DE112004001864T5 (de) Verfahren und Vorrichtung zur Verbesserung der Stabilität einer 6-Transistor-CMOS-SRAM-Zelle
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE112012002662T5 (de) 6F2-DRAM-Zelle
DE4332074A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE102018218869A1 (de) Verfahren zum Bilden von Kontaktstrukturen auf integrierten Schaltungsprodukten
DE102016201156A1 (de) Halbleitervorrichtung, Halbleitervorrichtungsstruktur, Verfahren zum Bilden einer Halbleitervorrichtung und Verfahren zum Bilden einer Halbleitervorrichtungsstruktur
DE102021108583B4 (de) IC-Produkt mit einer FinFET-Vorrichtung mit einzelner aktiver Finne und eineelektrisch inaktive Struktur für Finnen zur Verringerung von Verspannung
DE102018118440A1 (de) Einmalig programmierbarer Speicher unter Verwendung einer Ruptur der Gate-Isolierung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final