KR101578165B1 - 안장형 finfet이 매립된 sram 집적 회로 및 그 제조 방법 - Google Patents

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Abstract

SRAM IC들 및 방법들이 그들의 제조를 위해 제공된다. 일 방법은 실리콘 기판에 놓인 제1 산화물층 위에 포토레지스트를 증착하는 단계와, 상기 포토레지스트를 이용하여, 두 개의 인버터들의 형성을 위한 위치들의 패턴을 형성하는 단계를 포함하며, 각 인버터는 상기 산화물층 상에 풀 업 트랜지스터, 풀 다운 트랜지스터 그리고 패스 게이트 트랜지스터를 가진다. 상기 방법은 패턴에 대응하는 산화물층 내의 U-형 채널들을 이방성으로 식각하는 단계와, 그 후에 실리콘에 안장형 핀들을 형성하기 위해 상기 실리콘층에서 U-형 채널들을 등방성으로 식각하는 단계를 수반한다. 제2 산화물층이 상기 안장형 핀들 위에 증착되고, 제1 금속층이 상기 제2 산화물층 위에 증착된다. 컨택 금속층이 상기 제1 금속층 위에 형성되고, 일 인버터의 게이트 전극들을 다른 인버터의 상기 풀 업 및 풀 다운 트랜지스터들 사이의 노드에 그리고 상기 패스 게이트 트랜지스터들 중 하나의 소스/드레인에 연결하는 로컬 상호연결들을 형성하기 위해 평탄화된다.

Description

안장형 FINFET이 매립된 SRAM 집적 회로 및 그 제조 방법{SRAM INTEGRATED CIRCUITS WITH BURIED SADDLE-SHAPED FINFET AND METHODS FOR THEIR FABRICAION}
본 발명은 일반적으로 SRAM 집적 회로들 및 그 제조 방법들에 관련하며, 특히 U-형 FINFET들을 매립하여 제조된 SRAM 집적 회로들 및 그러한 집적회로들을 제조하는 방법들에 관련한다.
금속 산화물 반도체 전계 효과 트랜지스터들(MOSFETs) 또는 단순히 전계 효과 트랜지스터들(FETs) 또는 MOS 트랜지스터들과 같은 트랜지스터들은 대부분의 반도체 집적 회로들(ICs)의 코어 빌딩 블록들(core building blocks)이다. FET는 소스 및 드레인 영역들을 포함하며, 이들 영역 사이에서 전류가 채널 위에 놓인 게이트 전극에 인가되는 바이어스의 영향하에 상기 채널을 통해 흐른다. 고성능 마이크로 프로세서들 및 메모리 어레이들과 같은 일부 반도체 IC들은 수백만의 FET들을 포함할 수 있다. 이러한 IC들을 위해, 트랜지스터 사이즈를 줄이고 그래서 트랜지스터 밀도(density)를 증가시키는 것은 반도체 제조 산업에서 높은 우선순위(priority)로 남아있다. 그러나 트랜지스터 성능은 상기 트랜지스터 사이즈가 감소하는 때조차도 유지되어야만 한다.
정적 랜덤 액세스 메모리(SRAM) 집적 회로들(ICs)은 독립형 메모리들 그리고 예컨대 마이크로 프로세서들 내의 임베디드 메모리들로서 둘 모두에 널리 사용된다. 이러한 SRAM IC들의 사이즈는 현저하게 증가해서 백만 비트들을 초과하는 메모리들은 이제 흔하다. IC 사이즈가 증가함에 따라, 공정 복잡도 역시 증가해 왔다. 증가된 IC 사이즈는 각 구성요소들의 사이즈 및 최소 피처 사이즈(feature size)에서의 축소(reduction), 각 구성요소 내의 최소 선폭 및 간격들을 요한다. 공정 복잡도는 피쳐 사이즈가 감소함에 따라 증가하며, 그 이유는 배선들을 정확하게 규정하고 서로 다른 공정 레벨 상의 피쳐들 사이에 충분한 간격을 보장하기 어려워졌기 때문이다.
현재 알려진 SRAM 셀(cell)들은 여섯 개의 트랜지스터들을 포함하고 게이트 전극 레벨에 더하여 적어도 세 개의 금속 레벨들을 요한다. 특히 최소 피쳐 사이즈가 20 나노미터(nm) 이하의 범위로 줄어들 때, 복수의 도체층들 및 이러한 도체 레벨들로의 필수적 컨택(contact)들을 신뢰성있게 공정하는 것은 어렵다.
고성능 전계 효과 트랜지스터들(FETs)은 보통 "FINFETs"로서 불리는 핀-유사(fin-like) 반도체 구조들에서 형성될 수 있음이 또한 알려져 있다. SRAM 셀들을 포함하는 집적 회로들(ICs)은 이러한 FINFET들을 사용하여 제조된다. 종래의 플래너(planar) FET들과는 다르게, FINFET들을 사용하면 소스-드레인 채널을 포함하는 반도체 영역은 디바이스가 형성된 기판 다이 또는 웨이퍼의 표면에 거의 수직으로 서있는 핀-유사 형태를 가진다. 게이트 전극들은 핀-유사 채널 영역의 노출면들 양쪽에서 그리고 때로 좁은 상부 모서리를 따라 비록 이러한 모서리 게이트들이 요구되지 않더라도 제공될 수 있다. 용어 "트리-게이트(tri-gate)"가 측면뿐 아니라 좁은 상부 모서리를 따르는 게이트를 가지는 핀-타입 FET들을 지칭하기 위해 사용된다. 본 명세서에서 사용된 용어, "FINFET"은 단수 의미이든 복수이든 모든 그러한 변형(variation)들을 포함하도록 의도된다.
FINFET 트랜지스터는 그 자체적으로 트랜지스터의 사이즈를 줄이면서도 트랜지스터의 성능을 유지하는 두 가지 목표를 제공한다. 자신의 상호컨덕턴스(transconductance)에 의해 종종 측정되는 트랜지스터의 성능은 트랜지스터의 채널 폭에 비례한다. FINFET에서 상기 트랜지스터 채널이 적어도 핀의 수직 측벽(vertical sidewall)들을 따라 형성되어, 넓은 채널 형성을 용이하게 하고, 따라서 상기 트랜지스터에 의해 요구되는 기판 표면의 영역(area)을 상당히 증가시키지 않고도 성능을 증가시킨다.
그러나, FINFET들을 사용하여도, 디바이스 사이즈(및 따라서 피쳐 사이즈)를 줄이는 것은 제조 문제들을 야기한다. 이러한 문제들은 게이트 길이 축소들 및 채널에서 랜덤한 도펀트 변동(fluctuation)들로 인해 임계 전압(트랜지스터가 켜지기(ON) 위해 필수적인 최소 게이트 전압)에서 수반되는 변화들과 같은 부정적인 쇼트 채널 효과(short channel effect)들을 포함한다. 임계 전압(Vt)에서의 변화들 또는 변동들은 결국, 트랜지스터들의 미스매치(mismatch) 및 비매치(unmatch)를 초래한다. 일 해법은 도핑되지 않은 채널들을 가지는 트랜지스터들을 제조하는 것이지만, 특히 벌크(bulk) 반도체 웨이퍼 상에 형성되는 디바이스들을 가지는 경우, 이러한 트랜지스터들을 제조하는 것은 어렵다. 완전히 공핍된 바디에서 도펀트의 부족으로 인해, Vt 미스 매치로 구동되는 랜덤 도펀트 변동은 거의 존재하지 않거나 또는 존재하지 않으며, 랜덤 텔레그래프 노이즈(random telegraph noise: RTN)가 SRAM 셀들에 대해 제한적인 매칭 메커니즘이 된다. 공정 최적화는 RTN을 개선할 수 있는바, RTN에 기인한 Vt-미스매치는 또한 영역에 따라 스케일링하여서, 게이트 영역을 최대화하는 것이 미래의 거대 SRAM 어레이들을 위해 중요한 목표(objective)로 남아있다.
낮은 SRAM-셀 누설에 있어서, 게이트 유발 드레인 누설(Gidl)은 또 하나의 제한 인자이다. 게이트에서만 증가하는 도핑 농도가 SRAM 디바이스들을 위한 구동 전류를 획득하기 위해서 필요로 된다. 이는 Gidl을 증가시키는데 기여한다.
따라서, 매립된 FINFET들을 가지는 SRAM 집적 회로를 제공하는 것이 바람직하다. 덧붙여, 감소된 복잡성 및 증가된 신뢰성을 가지는 매립된 FINFET들을 가지는 SRAM 집적 회로들을 제조하기 위한 방법들을 제공하는 것이 바람직하다. 더욱이, 본 발명의 다른 바람직한 특징들(features) 및 특성들(characteristics)이 첨부 도면들 및 전술한 기술 분야 및 배경기술과 함께, 후속하는 상세한 설명 및 첨부된 특허 청구 범위로부터 분명해질 것이다.
SRAM 집적 회로를 제조하기 위한 방법들이 제공된다. 일 실시예에 따라, 방법은 실리콘 기판에 놓여있는 제1 산화물층 상에 포토레지스트를 증착하는 단계와, 산화물층 상의 두 개의 풀 업(full up) 트랜지스터들, 두 개의 풀 다운(full down) 트랜지스터들 그리고 두 개의 패스 게이트 트랜지스터들의 형성을 위해 상기 포토레지스트를 이용하여 위치들의 패턴을 형성하는 단계를 수반한다. 핀들이 상기 패턴에 대응하는 산화물층에서의 U-형 채널들을 이방성으로(anisotropically) 식각하고, 그 후에 실리콘에 안장형(saddle-shaped) 핀들을 형성하기 위해 실리콘층에서의 U-형 채널들을 등방성으로(isotropically) 식각함으로써 형성된다. 제2 산화물층이 상기 안장형 핀들 위에 증착되고, 제1 금속층이 상기 제2 산화물층에 증착된다.
다른 실시예에서, SRAM 셀은 두 개의 매립된 풀 업 FINFET 트랜지스터들, 두 개의 매립된 풀 다운 FINFET 트랜지스터들, 두 개의 매립된 패스 게이트 FINFET 트랜지스터들; 제1 풀 업 트랜지스터, 제1 풀 다운 트랜지스터 그리고 제1 패스 게이트 트랜지스터를 전기적으로 상호연결(interconnect)하도록 구성된 제1 교차 결합 컨택(cross couple contact); 제2 풀 업 트랜지스터, 제2 풀 다운 트랜지스터 그리고 제2 패스 게이트 트랜지스터를 전기적으로 상호연결하도록 구성된 제2 교차 결합 컨택을 포함하며, 여기서 각각의 매립된 FINFET 트랜지스터들은 U-형이다. 대안적인 실시예에서, 상기 U-형 FINFET 트랜지스터들은 안장형이다.
본 발명은 이후 내용에서 다음의 도면들과 함께 기술될 것이며, 여기서 유사 수사(like numeral)들은 유사 구성요소들(elements)과 같은 의미이다.
도 1은 매립된 U-형 FINFET들을 가지는 SRAM 집적 회로의 부분으로서 6 개의 트랜지스터 SRAM 셀의 예시적 도식 레이아웃(schematic layout)의 투시도이다.
도 2는 도 1의 SRAM 집적 회로의 부분으로서 포스트 산화물 필(post oxide fill) 공정 단계를 도시하는 SRAM 셀의 개략 투시도이다.
도 3은 도 2의 SRAM 집적 회로의 부분으로서 컨택 형성을 도시하는 SRAM 셀의 개략 투시도이다.
도 4는 도 1의 SRAM 집적 회로의 부분으로서의 SRAM 셀의 정면도이다.
도 5는 도 3의 SRAM 집적 회로의 부분으로서의 SRAM 셀의 정면도이다.
도 6은 SRAM 집적회로의 부분으로서 매립된 FINFET들을 형성하기 위한 나이트라이드(nitride) 하드 마스크 공정 다음의 SRAM 셀의 정면도이다.
도 7은 도 6과 관련된 로직 영역의 횡단면도이다.
도 8은 도 6의 선 A-A를 따르는 횡단면도이다.
도 9는 도 6의 선 B-B를 따르는 횡단면도이다.
도 10은 도 6의 선 C-C를 따르는 횡단면도이다.
도 11은 SRAM 집적 회로의 부분으로서 매립된 FINFET들을 형성하기 위한 비-선택적 산화물/폴리(poly) 식각 공정 단계 다음의 SRAM 셀의 정면도이다.
도 12는 도 11과 관련된 로직 영역의 횡단면도이다.
도 13은 도 11의 선 A-A를 따르는 횡단면도이다.
도 14는 도 11의 선 B-B를 따르는 횡단면도이다.
도 15는 도 11의 선 C-C를 따르는 횡단면도이다.
도 16은 SRAM 집적 회로의 부분으로서 핀 형성 공정 단계들 다음의 SRAM 셀의 정면도이다.
도 17은 도 16과 관련된 논리 영역의 횡단면도이다.
도 18은 도 16의 선 A-A를 따르는 횡단면도이다.
도 19는 도 16의 선 B-B를 따르는 횡단면도이다.
도 20은 도 16의 선 C-C를 따르는 횡단면도이다.
도 21은 SRAM 집적 회로의 부분으로서 게이트 산화물, 금속 필 그리고 금속 리세스(recess) RIE 공정 단계들 다음의 SRAM 셀의 정면도이다.
도 22는 도 21과 관련된 로직 영역의 횡단면도이다.
도 23은 도 21의 선 A-A를 따르는 횡단면도이다.
도 24는 도 21의 선 B-B를 따르는 횡단면도이다.
도 25는 도 21의 선 C-C를 따르는 횡단면도이다.
도 26은 SRAM 집적 회로의 부분으로서 대체(replacement) 게이트 공정 단계들 다음의 SRAM 셀의 정면도이다.
도 27은 대체 게이트를 도시하는 도 26과 관련된 로직 영역의 횡단면도이다.
도 28은 도 26의 선 A-A를 따르는 횡단면도이다.
도 29는 도 26의 선 B-B를 따르는 횡단면도이다.
도 30은 도 26의 선 C-C를 따르는 횡단면도이다.
도 31은 SRAM 집적 회로의 부분으로서 컨택 형성 공정 단계들 다음의 SRAM 셀의 정면도이다.
도 32는 대체 게이트를 및 컨택들을 도시하는 도 31과 관련된 로직 영역의 횡단면도이다.
도 33은 도 31의 선 A-A를 따르는 횡단면도이다.
도 34는 도 31의 선 B-B를 따르는 횡단면도이다.
도 35는 도 31의 선 C-C를 따르는 횡단면도이다.
도 36은 매립된 안장형 FINFET들을 가지는 SRAM 디바이스의 제조와 관련된 다양한 공정 단계들을 제시하는 순서도이다.
다음의 상세한 설명은 사실상 단지 예시적일 뿐이며 본 발명 또는 본 발명의 응용 및 사용들을 제한하고자 의도된 것이 아니다. 더욱이, 앞선 기술 분야, 배경 기술, 발명의 내용 또는 다음의 상세한 설명에서 나타내진 어떠한 분명하거나 암시적인 이론에 의해 한정되는 의도는 전혀 없다.
도 1은 매립된 U-형 (또는 안장형) FINFET들을 가지는 6 개의 트랜지스터 SRAM 셀(100)의 예시적 도식 레이아웃의 투시도이다. SRAM 집적 회로(IC)에서, 이러한 셀은 행들 및 열들의 규칙적인 어레이에서 여러번 재생산될 수 있다. RAM 셀 (100)은 6 개의 트랜지스터들 즉, 각 풀 업 트랜지스터들(124) 및 (134), 각 풀 다운 트랜지스터들(120) 및 (136) 그리고 각 패스 게이트 트랜지스터들(128) 및 (130)을 포함한다. 각 트랜지스터는 반도체 기판에 형성되어 간격을 두고 떨어진 소스와 드레인 영역들을 포함하고, 상기 소스와 드레인은 이들 사이의 채널 확장을 통해 전류의 흐름을 선택적으로 조절하는 게이트 전극에 의해 분리된다. 게이트 전극은 게이트 유전체(dielectric)에 의해 아래 놓인 채널로부터 전기적으로 절연된다. 이러한 MOS 트랜지스터들은 P-채널(PMOS) 또는 N-채널(NMOS)일 수 있다.
예를 들어, 풀 다운 트랜지스터(120)는 반도체(예컨대 실리콘) 기판 블록(102)에 형성된 소스 영역(121) 및 드레인 영역(123)을 포함한다. 풀 업 트랜지스터(124)는 반도체 기판 블록(102)에 형성된 소스 영역(125) 및 드레인 영역(127)을 포함한다. 패스 게이트 트랜지스터(130)는 풀 다운 트랜지스터(120)의 공통(common) 드레인 영역을 공유하며, 역시 반도체 기판 블록(102) 내에 형성된 소스 영역(131)을 더 포함한다. 실제 트랜지스터 디바이스들이 매립되어서 도 1에서의 시야(view)로부터 숨겨진다 하여도, 확대 윈도우(125)에서 도시된 바와 같이, 이들 매립된 FINFET 디바이스들은 U 형태 또는 안장 형태를 닮는다. 이 U-형태 그리고, 복수 U-형 디바이스들을 제조하는 방식이 하기에 상세히 기술된다.
이제 도 3을 참조하면, SRAM 셀(100)은 두 개의 교차 결합된 인버터들(330) 및 (332)을 더 포함한다. 제1 인버터(330)는 공통 교차 결합 컨택 및 상호 연결(308)에서 조인(join)되는 풀 업 트랜지스터(124) 및 풀 다운 트랜지스터(120)를 포함한다. 제2 인버터(332)는 공통 교차 결합 컨택 및 상호 연결(320)을 가지는 풀 업 트랜지스터(134) 및 풀 다운 트랜지스터(136)를 포함한다. 상기 두 인버터들의 교차 결합은 상기 교차 결합 컨택들을 아래쪽으로 매립된 디바이스들까지 확장시킴으로써 용이하게 된다. 풀 업 트랜지스터들(124) 및 (134)의 소스들이 금속 컨택들(310) 및 (312)에 대응하는 제1 포텐셜 소스 VDD에 각각 연결되고, 풀 다운 트랜지스터들(120) 및 (136)의 소스들이 금속 컨택들(304) 및 (314)에 대응하는 제2 포텐셜 소스 VSS에 각각 연결된다. 상기 셀이 판독하거나 기입하기 위해 각 패스 게이트 트랜지스터들(128) 및 (130)에 의해 액세스된다(도 1 및 3 참조).
잘 알려진 바와 같이, SRAM 집적 회로들과 같은 집적 회로들이 일련의 사진 석판술의(photolithographic) 공정 단계들을 수반하는 제조 공정을 이용하여 반도체 기판 내에 그리고 위에 형성되며, 이 공정 단계들에서 포토 마스크상의 이미지들을 감광성 물질층으로 전이(transfer)시켜주기 위해서 상기 광감성 물질층이 상기 포토 마스크를 통과하는 방사선에 노출된다. 그 다음 상기 감광성 물질층은 현상되고, 결과적인 패턴 마스크가 식각, 이온 주입(ion implantation) 또는 다른 공정 단계들을 위한 공정 마스크로서 사용된다.
종래의 접근법에서 세 개의 금속의 레벨들은 SRAM 셀을 완성하기 위해 게이트 레벨 상위에 필요로 된다. 상기 세 개의 금속의 레벨들을 위한 컨택들은 두 개의 서로 다른 두께들의 절연체를 통해 식각되어야만 하고 그 이유는 그들이 서로 다른 레벨들(게이트 전극 레벨 및 액티브 실리콘 레벨)에서 셀에 대한 컨택을 만들기 때문이다. SRAM 레이아웃은 아주 밀집되어있고, 컨택들을 정확하게 식각하는 것은 이러한 레벨들의 제조 공정에 중대(critical)하다. 피처 사이즈가 감소됨에 따라, 정확하고 신뢰성있게 컨택들을 식각하는 것이 점점 더 어려워지고 있다. 금속층 1은 통상 SRAM 셀에서의 로컬 연결들 및 금속층 2로 통하는 배선연결(wiring)을 위해 사용된다. SRAM 셀에서의 제3 층의 금속화는 오버레이(overlay) 및 상기 층의 임계 치수(critical dimension) 상의 제한들을 증가시키고 따라서 제조공정의 복잡도를 증가시킨다.
매립된 U-형 FINFET들을 가지는 개선된 SRAM IC 및 이러한 IC를 제조하기 위한 방법들이 다양한 실시예들에 따라 본 명세서에 기술된다. MOS 반도체 디바이스들의 제조에서 다양한 단계들이 잘 알려져 있고 그래서, 간결성의 이점으로, 많은 종래 단계들이 본 명세서에 간략하게 언급만 되거나 또는 잘 알려진 공정의 세부사항을 제공함 없이 전체적으로 생략될 것이다. 용어 "MOS"는 산화물 게이트 절연체 위에 놓인 금속 게이트 전극을 가지는 디바이스를 적절히 나타내는 반면, 이 용어는 반도체 기판 위에 놓여있는, 산화물 또는 다른 유전 물질의 게이트 절연체 위에 놓여있는, 금속 또는 다른 도전성 물질의 게이트 전극을 가지는 어떠한 디바이스든 나타내기 위해 본 명세서에서 사용될 수 있다.
일 실시예에 따르면, 매립된 U-형 또는 안장형 FINFET들을 가지는 SRAM IC를 제조하기 위한 방법은 안장 또는 U-형 FINFET가 트랜지스터 게이트 길이로 하여금 정해진 SRAM 셀의 부피(volume) 내에서 트랜지스터 밀도를 저하함 없이 30% 내지 40% 범위에서 (직사각 게이트 구조에 비례하여) 증가되도록 함을 인지하며 시작한다. 이 점에서, 안장형 FINFET들이 제안되어왔지만은, 본 발명은 SRAM IC의 맥락에서 안장형 FINFET들을 매립하는 신규하고 비-자명한(non-obvious) 기술을 수반한다.
이제 도 2를 참조하면, SRAM 셀(200)(도 1의 SRAM 셀(100)에 대응) 위 포스트 산화물 필층(202)의 형성 다음의 SRAM 셀(200)이 도시된다. 특히, 대체 게이트들의 형성과 관련된 공정 단계들이 IC의 액티브 영역 또는 메모리 영역이 아닌 IC의 주변 로직 영역들에서 행해지고(도시되지 않음), 그 이유는 (하기에 더욱 상세히 기술되는 바와 같이)상기 FINFET들이 금속층 아래 매립되기 때문이다. 대체 게이트 집적에 수반되는 특정 공정 단계들은 잘 알려져 있고 여기에 더 상세히 기술되지 않아도 된다.
도 3을 다시 참조하면, 인버터들의 교차 결합을 구현하고 또한 SRAM 셀의 배선연결로서 언급된 금속 컨택들이 이제 기술될 것이다. 특히, 총 8 개의 디바이스들이 도 3의 실시예에 도시된다. 이들 중 6 개는 액티브 트랜지스터들이고 두 개는 액티브가 아니다. 상기 6 개의 액티브 트랜지스터들은 풀 업 트랜지스터들(321) 및 (333), 풀 다운 트랜지스터들(323) 및 (331) 그리고 패스 게이트 트랜지스터들(128) 및 (328)이다. 각 교차 컨택 및 상호 연결 금속들(308) 및 (320)에 의해 각 비-액티브 디바이스들(309) 및 (311)이 그들의 게이트로부터 인근 풀 업 트랜지스터들의 드레인들로 쇼트(short)된다. 그들은 각 상호 연결들(308) 및 (320)을 통해 각 인버터들(330) 및 (332)의 교차 결합 및 상호 연결에 영향을 주는 배선연결을 위해서만 사용된다.
이제 도 4를 참조하면, 도 1의 SRAM 셀(100)의 정면도는 풀 업 트랜지스터들(124) 및 (134), 풀 다운 트랜지스터들(120) 및 (136), 패스 게이트 트랜지스터들(128) 및 (131) 그리고 비-액티브 연결들(309) 및 (311)을 포함한다. 도 5는 도 3의 SRAM 셀(300)의 정면도이고, 각 제1 포텐셜 소스 (VDD) 컨택들(319), (312), 각 제2 포텐셜 소스 (VSS) 컨택들(304), (314) 그리고 각 교차 결합 컨택 및 상호 연결들(308) 및 (320)을 가지는 인버터들(330) 및 (332)을 포함한다.
SRAM 셀 내의 매립된 안장형 FINFET들을 제조하기 위한 공정 단계들이 이제 도 6 내지 35와 관련하여 기술될 것이다.
도 6은 각 산화물 영역들(602), (604) 그리고 (606) 및 각 나이트라이드층들(608), (610) 그리고 (612)를 가지는 SRAM 셀(600)의 정면도이다. STI 형성 및 표면 산화 다음에, S/D 임플란트들이 nmos 및 pmos 디바이스들을 위해 SRAM 영역에 대해 각각 수행될 수 있다. 그 다음, 나이트라이드 하드 마스크 증착 단계가 매립된 FINFET 공정을 위해 액티브 영역에서 수행된다. 도 7은 SRAM 셀(600)의 주변 로직 영역의 측부 횡단면도이다. 도 8은 도 6의 선 A-A를 따라 이루어진 실리콘을 통한 횡단면도이다. 도 9는 도 6의 선 B-B를 따라 이루어진 산화물을 통한 횡단면도이며 도 10은 도 6의 선 C-C를 따라 이루어진 실리콘 및 산화물을 통한 횡단면도이다.
이제 도 11 내지 15를 참조하면, 매립된 안장형 FINFET들을 형성하기 위한 석판인쇄 및 식각 공정 단계들이 액티브 영역들에서 수행된다. 처음에, 하드 마스크(예컨대, 탄소/SiON)층(1100)이 액티브(메모리) 영역(1102) 및 주변 로직 영역(1104) 둘 모두를 포함하는 전체 기판 위에 증착된다. 하기에 설명된 바와 같이, 하드 마스크는 로직 영역 위에 남아서 액티브(SRAM) 영역의 공정 동안 로직 영역을 보호한다. 매립된 FINFET들을 위한 공정 시퀀스(sequence)는 DRAM 제조를 위한 산업에서 표준인 매립된 워드라인(wordline)의 공정 시퀀스와 유사하다.
특히, 매립된 FINFET들의 형성을 위해 실리콘에 패턴을 만들어서 매립된 FINFET(BF) 석판인쇄 단계가 수행된다. 이는 후속하는 매립된 FINFET들의 형성을 위한 U-형 구조들의 패턴을 만들기 위해 BF 식각 단계, 예컨대 비-선택적 산화물/실리콘 식각에 의해 뒤이어진다. 도 12는 전술된 하드 마스크에 의한 석판인쇄 및 식각 단계들로부터 보호되는 로직 영역의 측부 횡단면도이다. 도 13은 도 11에서 선 A-A를 따라 이루어진 하드 마스크, 나이트라이드, 산화물 그리고 실리콘을 통한 U-형 구조물들을 도시하는 횡단면도이다. 도 14는 도 11에서 선 B-B를 따라 이루어진 하드 마스크, 나이트라이드 그리고 산화물을 통한 횡단면도이다. 도 15는 도 11에서 선 C-C를 따라 이루어진 게이트 영역을 통한 횡단면도이다.
이제 도 16 내지 20로 전환하여, 도 11에서 앞서 놓였던 레지스트(하드 마스크)(1100)가 스트립(strip)된다(제거됨). 그 다음, 산화물층의 이방성 STI 리세스(식각)로 핀 형성이 진행되고 그 후 실리콘의 등방성 박형화가 진행된다. 도 16은 하드 마스크층(1100)이 제거된 도 11의 SRAM 셀의 정면도이다. 도 17은 전술된 핀 형성 단계들에 의해 영향을 받지 않는 SRAM IC의 주변 로직 영역의 횡단면도이다. 도 18은 도 16에서 선 A-A를 따라 이루어진 나이트라이드(1622), 산화물(1624) 그리고 실리콘(1626)을 통한 횡단면도이다. 도 19는 도 16에서 선 B-B를 따라 이루어진 나이트라이드 및 산화물을 통한 횡단면도이며, 도 20은 도 16에서 선 C-C를 따라 이루어진 게이트 영역을 통한 횡단면도이다.
도 18 및 19를 계속 참조하면, U-형 채널들(1804)이 깊이(1061)까지 실리콘에서 처음으로 식각되면서 식각 핀의 상부(1806)를 형성한다. 등방성 액티브 박형화는 채널들(1084)을 파선들(1082)에 의해 나타내진 바와 같이 (도 18에서 좌로부터 우까지)넓혀서 식각 핀의 하부(1808)를 형성한다. 실리콘이 산화물에서 채널들의 깊이(1902)에 대응하는 깊이(1602)까지 등방성으로 식각된다. 이 액티브 영역 박형화(실리콘 박형화)는 매립된 안장형 구조들을 형성하여 실리콘에서 형성된 핀들을 박형화하는 효과를 가진다.
결과적인 안장형 실리콘 핀들이 도 20에 도시되고, 도 20은 풀 업 핀(2002) 및 다소 넓은 풀 다운 핀(2004)을 보여준다. 이 안장 구조는 일반적으로, 도 1의 확대 박스(125)에서 보여지는 핀(122)에 대응한다. 특히, 도 16에서 선 A-A를 따르는 도면(도 18에서 보여짐)은 도 1에서 선(129)을 따르는 도면과 유사하며, 도 16에서 선 C-C를 따르는 도면(도 20에서 보여짐)은 도 1에서 선(127)을 따르는 도면과 유사하다.
이제 도 21 내지 25를 참조하면, 안장형 실리콘 핀들 상에 FINFET 트랜지스터들을 제조하기 위한 금속 배선들을 놓아주는 것과 관련된 공정 단계들이 이제 기술될 것이다. 공정은 게이트 산화물 형성에서 시작하며(도시되지 않음), 그 후 금속 필(통상 오버필(overfill))층(2102)을 증착하는 단계 및 나이트라이드(2200)의 상부 표면(2300) 아래까지 과잉 금속들을 제거하기 위한 CMP 연마(polishing) 단계가 진행된다. 이는 실리콘(2304)(도 23) 및 산화물(2402)(도 24)의 U-형 영역에서의 반응성 이온 식각(RIE)에 의해 뒤 이어진다. RIE 금속 리세스는 나이트라이드에 대해 선택적인 바, 다시 말해, 나이트라이드를 보호하고 금속만을 식각한다.
IC가 낮은 누설 SRAM을 포함한다면, 미드갭(midgap) 일함수는 동일한 금속으로 하여금 n 타입 및 p 타입 디바이스들 둘 모두를 위해 사용되도록 한다. 다른 한편으로, 높은 성능의 SRAM이 수반된다면, 표준 기술들을 이용하여(즉 연속적인 석판인쇄 마스크들 및 습식 식각들을 이용하여), 두 개의 서로 다른 일함수(WF) 금속들은 n-FET 및 p-FET 디바이스들을 위해 증착되거나 패터닝될 수 있다.
이제 도 26 내지 30을 참조하면, 로직 영역에서의 더미(dummy) 게이트 및 대체 게이트 형성 그리고 액티브 영역에서의 FINFET 캡(cap) 형성과 관련된 공정 단계들이 개시된다. S/D 임플란트들은 또한 U-형 FINFET들의 S/D 도핑을 실현하기 위해 SRAM-영역에서 사용될 수 있다. 대안으로서, S/D 임플랜테이션(implantation)은 (도 6과 관련하여 상기에 기술된 바와 같이) U-형 FINFET 형성 전 그리고 튜닝(tuning)의 이유들로 로직 S/D 임플랜테이션과 함께 수행될 수 있다. 공정은 산화물 필층(2600)을 놓아주는 것과 함께 시작하여, CMP를 이용해서 그것을 연마해 내려가며(나이트라이드층(2064)에서 멈춤), 그 후 디글레이징(deglazing)(산화물 식각) 단계 및 나이트라이드 스트립이 진행된다. 대체 게이트들이 로직 영역에 형성되고, FINFET 캡들이 액티브 영역에 형성되며, 이 모두는 잘 알려져 있는 표준 공정들 및 물질들과 관련한다.
이제 도 31 내지 35를 참조하면, 컨택 형성 즉, 도 3에서 보여지는 교차 결합들 및 상호 연결들을 만드는(bulid) 것과 관련된 공정 단계들이 이제 기술된다. 산화물 캡(3102)이 로직 영역에 앞서 형성된 게이트들을 보호하기 위해 처음에 놓아진다. 컨택 형성은 하드 마스크 증착, 석판 인쇄 패터닝 그리고 컨택 홀들을 만들기 위해 산화물층을 통해 식각(RIE 사용)해 내려가서 액티브 실리콘 위에서 멈추는 단계를 수반한다. 장벽층(barrier layer)(예컨대, 티타늄 나이트라이드)이 홀들에 증착되고, 이 후 홀들이 금속(예컨대, 텅스텐)으로 채워지고(통상 오버필링), CMP가 진행되며, 이 모두는 표준 기술들 및 재료들에 관련한다.
일 실시예에 따라, 전술한 금속 컨택들이 적어도 게이트 전극들; 소스/드레인 컨택들; 패스 게이트 트랜지스터들, 풀 업 및 풀 다운 트랜지스터들 사이의 공통 노드들 및 교차 결합된 게이트 전극들을 연결하는 노드들로의 컨택들; 그리고 풀 업 트랜지스터들을 포텐셜 노드(예컨대 VDD)로 그리고 풀 다운 트랜지스터들을 다른 포텐셜 노드(예컨대 VSS)로 연결하기 위한 컨택들을 형성하기 위해 마지막으로 평탄화(planarized)된다. 따라서 게이트 전극 물질은 공통 게이트 전극을 형성하기 위해 각 풀 업 트랜지스터의 게이트 전극들을 그것과 관련된 풀 다운 트랜지스터로 연결하고, 공통 인버터 노드에서 각 풀 업 트랜지스터를 그것과 관련된 풀 다운 트랜지스터에 연결하며, 공통 게이트 전극을 반대편 인버터 쌍의 풀 업 및 풀 다운 트랜지스터들 사이의 공통 인버터 노드로 연결하고, 패스 게이트 트랜지스터들의 소스/드레인을 공통 인버터 노드들로 연결하며, SRAM 셀을 위해 포텐셜 소스들 VDD 및 VSS에 연결되도록 제공하는 로컬 상호연결들을 형성한다.
이제 도 36을 참조하면, 일 실시예에 따른 SRAM ICs를 제조하기 위한 예시적인 공정(3600)이 실리콘 기판에 놓여있는 제1 산화물층 상에 포토레지스트층을 증착하는 단계(3602) 그리고, 포토레지스트를 사용하여 상기 산화물층 위에 두 개의 풀 업 트랜지스터들, 두 개의 풀 다운 트랜지스터들 그리고 두 개의 패스 게이트 트랜지스터들의 형성을 위해 위치들의 패턴을 형성하는 단계(3604)를 수반한다. 방법(3600)은 트랜지스터들의 패턴에 대응하는 산화물층에서의 U-형 트렌치(trench)들을 이방성으로 식각하는 단계(3606)를 더 포함하며, 이 후 실리콘에 안장형 핀들을 형성하기 위해 실리콘층에서 U-형 채널들을 등방성으로 식각하는 단계(3608)가 진행된다. 그 다음 제2 산화물층이 안장형 핀들 위에 증착된다(단계(3610)). 마지막으로, 제1 금속층이 제2 산화물층 위에 증착된다(단계(3612)).
적어도 일 예시적 실시예가 전술된 상세한 설명에서 나타내지지만은, 아주 많은 변경들이 존재함이 이해되어야만 한다. 또한 예시적 실시예들은 단지 예들일 뿐이며, 본 발명의 범위, 응용성 또는 구성을 어떤 방식으로도 제한하고자 의도되지 않았음이 이해되어야만 한다. 더 정확히 말하면, 전술된 상세한 설명은 이 기술의 숙련자들에게 예시적인 실시예들을 구현하기 위해 편리한 로드 맵을 제공할 것이다. 첨부된 특허 청구 범위 및 그것의 법적 등가물에서 제시되는 바와 같은 본 발명의 범위로부터 벗어남 없이 다양한 변화들이 구성요소들의 기능 및 배열에서 만들어질 수 있음이 이해되어야만 한다.
100: SRAM 셀
120: 풀 다운 트랜지스터
124: 풀 업 트랜지스터
128: 패스 게이트 트랜지스터
330: 제1 인버터
332: 제2 인버터

Claims (20)

  1. SRAM 집적 회로(IC)를 제조하기 위한 방법으로서,
    실리콘 기판에 놓여있는 제1 산화물층 상에 포토레지스트를 증착하는 단계와;
    상기 포토레지스트를 사용하여, 상기 산화물층 상에 두 개의 풀 업(pull up) 트랜지스터들, 두 개의 풀 다운(pull down) 트랜지스터들 및 두 개의 패스 게이트 트랜지스터들의 형성을 위한 위치(location)들의 패턴을 형성하는 단계와;
    상기 산화물층에 상기 패턴에 대응하는 U-형 채널들을 이방성으로(anisotropically) 식각하는 단계와;
    상기 실리콘에 안장형(saddle-shaped) 핀들을 형성하기 위해 상기 실리콘 기판에 U-형 채널들을 등방성으로(isotropically) 식각하는 단계와;
    상기 안장형 핀들 위에 제2 산화물층을 증착하는 단계와; 그리고
    상기 제2 산화물층 상에 제1 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  2. 제1항에 있어서,
    게이트 전극들을 형성함과 아울러 상기 풀 업 트랜지스터들 중 하나 및 상기 풀 다운 트랜지스터들 중 하나를 상기 풀 업 트랜지스터들과 상기 풀 다운 트랜지스터들 중 다른 풀 업 트랜지스터와 풀 다운 트랜지스터 사이의 노드에 그리고 상기 패스 게이트 트랜지스터들 중 하나의 소스/드레인에 연결하는 로컬 상호 연결들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  3. 제1항에 있어서, 상기 포토레지스트를 증착하는 단계는 상기 SRAM 집적회로의 액티브 영역 및 로직 영역 둘 모두 위에 상기 포토레지스트를 증착하는 것을 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  4. 제1항에 있어서, 상기 포토레지스트를 포토리소그래피적으로(photolithographically) 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  5. 제3항에 있어서, 상기 이방성 식각 단계에 앞서 상기 액티브 영역으로부터 상기 포토레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  6. 제1항에 있어서, 상기 이방성 식각 단계는 상기 제1 산화물층의 STI 리세스(shallow trench isolation recess) 식각을 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  7. 제1항에 있어서, n-FET 트랜지스터 및 p-FET 트랜지스터 모두를 형성하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 제1 금속층을 증착하는 단계는 단일 금속 종(species)을 증착하는 것을 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  10. 삭제
  11. 제7항에 있어서, 상기 제1 금속층을 증착하는 단계는 두 개의 개별 금속 일함수들을 증착하는 것을 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  12. 제1항에 있어서,
    상기 SRAM 집적 회로의 로직 영역에 대체(replacement) 게이트들을 형성하는 단계와; 그리고
    상기 SRAM 집적 회로의 액티브 영역에 FET 캡(cap)들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  13. 제1항에 있어서, 상기 풀 업 트랜지스터들, 상기 풀 다운 트랜지스터들 및 상기 패스 게이트 트랜지스터들 위에 컨택 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  14. 제13항에 있어서,
    게이트 전극들; 소스/드레인 컨택들; 상기 패스 게이트 트랜지스터들, 풀업 및 풀 다운 트랜지스터들 사이의 공통 노드들 및 교차 결합된 게이트 전극들을 연결하는 노드들로의 컨택들; 및 상기 풀 업 트랜지스터들을 제1 포텐셜 노드로 연결하고 상기 풀 다운 트랜지스터들을 제2 포텐셜 노드로 연결하기 위한 컨택들을 형성하기 위한 상기 컨택 금속층을 평탄화(planarizing)하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  15. 제14항에 있어서, 상기 제1 포텐셜 노드는 VDD에 대응하고, 상기 제2 포텐셜 노드는 VSS에 대응하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  16. 제13항에 있어서, 상기 금속 컨택층을 증착하기에 앞서 상기 트랜지스터들 위에 장벽층(barrier layer)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  17. 제16항에 있어서, 상기 장벽층을 증착하는 단계는 티타늄 나이트라이드(titanium nitride)를 증착하는 것을 포함하며, 상기 금속 컨택층을 증착하는 단계는 텅스텐(tungsten)을 증착하는 것을 포함하는 것을 특징으로 하는 SRAM 집적 회로(IC)를 제조하기 위한 방법.
  18. 제1항의 방법에 의해 만들어진 SRAM 셀로서,
    두 개의 매립된 풀 업 FINFET 트랜지스터들과;
    두 개의 매립된 풀 다운 FINFET 트랜지스터들과;
    두 개의 매립된 패스 게이트 FINFET 트랜지스터들과;
    상기 풀 업 트랜지스터들 중 제1 풀 업 트랜지스터, 상기 풀 다운 트랜지스터들 중 제1 풀 다운 트랜지스터 및 상기 패스 게이트 트랜지스터들 중 제1 패스 게이트 트랜지스터를 전기적으로 상호 연결하도록 구성된 제1 교차 결합 컨택과; 그리고
    상기 풀 업 트랜지스터들 중 제2 풀 업 트랜지스터, 상기 풀 다운 트랜지스터들 중 제2 풀 다운 트랜지스터 및 상기 패스 게이트 트랜지스터들 중 제2 패스 게이트 트랜지스터를 전기적으로 상호 연결하도록 구성된 제2 교차 결합 컨택을 포함하며,
    여기서 각각의 상기 매립된 FINFET 트랜지스터들은 U-형인 것을 특징으로 하는 것을 특징으로 하는 SRAM 셀.
  19. SRAM 집적 회로로서,
    두 개의 매립된 풀 업 FINFET 트랜지스터들과;
    두 개의 매립된 풀 다운 FINFET 트랜지스터들과;
    두 개의 매립된 패스 게이트 FINFET 트랜지스터들과;
    상기 풀 업 트랜지스터들 중 제1 풀 업 트랜지스터, 상기 풀 다운 트랜지스터들 중 제1 풀 다운 트랜지스터 및 상기 패스 게이트 트랜지스터들 중 제1 패스 게이트 트랜지스터를 전기적으로 상호 연결하도록 구성된 제1 교차 결합 컨택과; 그리고
    상기 풀 업 트랜지스터들 중 제2 풀 업 트랜지스터, 상기 풀 다운 트랜지스터들 중 제2 풀 다운 트랜지스터 및 상기 패스 게이트 트랜지스터들 중 제2 패스 게이트 트랜지스터를 전기적으로 상호 연결하도록 구성된 제2 교차 결합 컨택을 포함하며;
    여기서 각각의 상기 매립된 FINFET 트랜지스터들은 U-형인 것을 특징으로 하는 SRAM 집적 회로.
  20. 제19항에 있어서,
    각각의 상기 U-형 FINFET 트랜지스터들은 안장형(saddle shaped)인 것을 특징으로 하는 SRAM 집적 회로.
KR1020130023034A 2012-08-09 2013-03-04 안장형 finfet이 매립된 sram 집적 회로 및 그 제조 방법 KR101578165B1 (ko)

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