CN103579242B - 具有埋藏鞍形鳍式场效晶体管的sram集成电路及其制造方法 - Google Patents

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Abstract

提供一种具有埋藏鞍形鳍式场效晶体管的SRAM集成电路及其制造方法。一种方法，包含于覆盖在硅基板上面的第一氧化物层上沉积光阻，使用光阻形成局部的图案，以在第一氧化物层上形成两个反相器，每一个反相器具有上拉晶体管、下拉晶体管以及通栅晶体管。该方法涉及在对应于图案的第一氧化物层中各向异性蚀刻U型信道，且之后在硅基板中各向同性蚀刻U型信道，以形成在硅基板中的鞍型鳍状物。在鞍型鳍状物之上沉积第二氧化物层，且在第二氧化物层之上沉积第一金属层。在第一金属层之上形成接点金属层并平坦化以形成局部互连，局部互连是耦合一个反相器的栅极电极至另一个反相器的上拉和下拉晶体管之间的节点以及至其中一个通栅晶体管的源极/漏极。

Description

具有埋藏鞍形鳍式场效晶体管的SRAM集成电路及其制造方法
技术领域
本发明大体有关于静态随机存取内存集成电路及其制造方法，且更特别的是，有关于具有埋藏U型鳍式场效晶体管的静态随机存取内存集成电路及制造此种集成电路的方法。
背景技术
晶体管，例如金属氧化物半导体场效晶体管(MOSFET)或仅为场效晶体管(FET)或金属氧化物半导体晶体管，为大多数半导体集成电路(IC)的核心构件块。场效晶体管包含源极与漏极区，在施加至覆于信道上的栅极电极的偏压影响下，源极和漏极区之间的电流可通过信道流动。某些半导体体集成电路，例如高性能微处理器和内存数组可包含数百万的场效晶体管。对于此种集成电路，减少晶体管尺寸并因而增加晶体管密度在半导体制造产业中仍然是高优先级。然而，在晶体管尺寸减小时，晶体管性能必须维持。
静态随机存取内存(SRAM)集成电路(IC)广泛地被使用，不仅作为单机内存而且作为例如微处理器中的嵌入式内存。这样的静态随机存取内存集成电路的尺寸显著地增加，以至于超过一兆位的内存是现在常见的。随着集成电路尺寸的增加，所以有加工复杂性。增加集成电路尺寸须要减少在个别组件的尺寸以及在个别组件内线路和空间的最小特征尺寸、最小宽度。随着特征尺寸的减小使得加工复杂性增加，因为其变得难以精确地定义线以及确保在不同加工阶层的特征之间有足够的间距。
目前已知的静态随机存取内存单元包含六个晶体管，且除了栅极电极阶层之外须要至少三个金属阶层。可靠地加工多个导体阶层以及该些导体层的必要接点是困难的，尤其是当最小特征尺寸缩小到20奈米(nm)或更小的范围时。
也知道的，高性能场效晶体管(FET)可形成在鳍状的半导体结构，通常被称为“鳍式场效晶体管”。集成电路(IC)，包含静态随机存取内存单元，是使用这样的鳍式场效晶体管所制造。不同于传统的平面型场效晶体管，有鳍式场效晶体管的半导体区含有源极-漏极信道，其具有大约垂直于其上形成有装置的基板晶粒或芯片的表面的鳍状外形的直立(standing)。栅极电极可被设置在都暴露的鳍状信道区的侧边以及有时沿着狭窄的顶部边缘，但这样的边缘栅极是不须要的。用语“三栅极(tri-gate)”是用于涉及具有沿着狭窄的顶部边缘也沿着侧边的栅极的鳍型场效晶体管。于此所使用的用语“鳍式场效晶体管”，单数或复数，是意指包含所有这样的变化。
鳍式场效晶体管本身提供减少晶体管尺寸同时维持晶体管性能的双重目标。晶体管性能，通常通过其跨导(transconductance)的量测，是与晶体管信道的宽度成比例的。在鳍式场效晶体管中，晶体管信道是在至少沿着鳍的垂直的侧壁形成，以促进宽信道的形成，并从而增加效能，而无须显著地增加晶体管所须要的基板表面的区域。
然而，即使有鳍式场效晶体管，减少装置尺寸(且从而特征尺寸)引出了制造问题。这样的问题包含在栅极长度缩小时的不利的短信道效应以及来自信道的随机掺杂波动在临界电压(最小栅极电压必要关闭晶体管为“开启”)的伴随变化。临界电压(Vt)的变化或波动随后可导致不匹配和不相配的晶体管。一种解决方案是制造具有未掺杂信道的晶体管，但制造这样的晶体管可能是困难的，特别是在块体半导体晶圆上形成的装置。由于在完全耗尽主体中掺杂物的缺乏，有很少或没有随机掺杂波动驱动的Vt不匹配，且随机电报噪声(random telegraph noise，RTN)对于静态随机存取内存单元成为限制匹配机制。程序优化可改善随机电报噪声；不匹配的Vt由于随机电报噪声也随着区域放大缩小，如此对于未来大的静态随机存取内存数组而言，最大化栅极区域仍然是重要的目标。
对于低的静态随机存取内存单元的漏电，栅极引发的漏极漏电(gate induceddrain leakage，Gidl)是另一个限制因素。在栅极直接地增加掺杂浓度是须要的，以便得到静态随机存取内存装置的驱动电流。此有助于增加栅极引发的漏极漏电。
因此，期望提供一种具有埋藏鞍型鳍式场效晶体管的静态随机存取内存集成电路。另外，期望提供用于制造具有埋藏鞍型鳍式场效晶体管的静态随机存取内存集成电路以减少复杂性及增加可靠性的方法。此外，从随后详细描述及所附的权利要求书，配合所附图式和前述技术领域与背景技术，可清楚明白本发明的其它期望特征和特性。
发明内容
提供一种用于制造静态随机存取内存集成电路的方法。根据一个实施例，该方法涉及于覆盖硅基板上面的第一氧化物层上沉积光阻；使用光阻形成局部的图案，以在第一氧化物层上形成两个上拉晶体管、两个下拉晶体管以及两个通栅晶体管(pass gatetransistor)。通过在对应于图案的第一氧化物层中各向异性蚀刻U型信道，且之后在硅基板中各向同性蚀刻U型信道，以形成在硅基板中的鞍型鳍状物。在鞍型鳍状物之上沉积第二氧化物层，且在第二氧化物层之上沉积第一金属层。
在另一实施例中，静态随机存取内存单元包含两个埋藏上拉鳍式场效晶体管、两个埋藏下拉鳍式场效晶体管、两个埋藏通栅鳍式场效晶体管；第一交叉耦合接点是组构成电性互连第一上拉晶体管、第一下拉晶体管及第一通栅晶体管；以及第二交叉耦合接点是组构成电性互连第二上拉晶体管、第二下拉晶体管及第二通栅晶体管；其中，每一个埋藏鳍式场效晶体管为U型。在一个替代实施例中，U型鳍式场效晶体管为鞍型。
附图说明
以下配合所附图式来叙述本发明，其中相同的组件符号是指相似的组件，且其中：
图1为具有埋藏U型鳍式场效晶体管的静态随机存取内存集成电路的一部分的六个晶体管的静态随机存取内存单元的示例性示意布局的透视图；
图2为图1的静态随机存取内存集成电路的一部分的静态随机存取内存单元的示意透视图，用以说明后氧化物填充加工步骤；
图3为图2的静态随机存取内存集成电路的一部分的静态随机存取内存单元的示意透视图，用以说明接点形成；
图4为图1的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图5为图3的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图6为在用于形成埋藏鳍式场效晶体管的氮化物硬掩模加工步骤后的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图7为与图6有关的逻辑区域的横截面图；
图8为沿着图6的线8-8的横截面图；
图9为沿着图6的线9-9的横截面图；
图10为沿着图6的线10-10的横截面图；
图11为在用于形成埋藏鳍式场效晶体管的非选择性的氧化物/聚丙烯加工步骤后的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图12为与图11有关的逻辑区域的横截面图；
图13为沿着图11的线13-13的横截面图；
图14为沿着图11的线14-14的横截面图；
图15为沿着图11的线15-15的横截面图；
图16为在鳍状物形成加工步骤后的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图17为与图16有关的逻辑区域的横截面图；
图18为沿着图16的线18-18的横截面图；
图19为沿着图16的线19-19的横截面图；
图20为沿着图16的线20-20的横截面图；
图21为在栅极氧化物、金属填充及金属凹陷RIE加工步骤后的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图22为与图21有关的逻辑区域的横截面图；
图23为沿着图21的线23-23的横截面图；
图24为沿着图21的线24-24的横截面图；
图25为沿着图21的线25-25的横截面图；
图26为在取代栅极加工步骤后的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图27为与图26有关的逻辑区域的横截面图，用以说明取代栅极；
图28为沿着图26的线28-28的横截面图；
图29为沿着图26的线29-29的横截面图；
图30为沿着图26的线30-30的横截面图；
图31为在接点形成加工步骤后的静态随机存取内存集成电路的一部分的静态随机存取内存单元的上视图；
图32为与图31有关的逻辑区域的横截面图，用以说明取代栅极和接点；
图33为沿着图31的线33-33的横截面图；
图34为沿着图31的线34-34的横截面图；
图35为沿着图31的线35-35的横截面图；以及
图36为与制造具有埋藏鞍型鳍式场效晶体管的静态随机存取内存装置有关的各个程序步骤的流程图。
符号说明
100、200、300、600 静态随机存取内存单元
104 半导体基板块
120、136 下拉晶体管
121、125、131 源极区
122 鳍状物
123、127 漏极区
124、134 上拉晶体管
125 放大窗口、放大图
127、129 线
128、130 通栅晶体管
202 氧化物填充层
304、314 第二电位源接点、金属接点
309、311 非主动装置
310、312 金属接点
319、312 第一电位源接点
320、308 互连、互连金属
330 第一反相器、交叉耦合反相器
332 第二反相器、交叉耦合反相器
602、604、606 氧化物区
608、610、612 氮化物层
1100 硬掩模层、抗蚀层
1102 主动区域
1104 周边逻辑区域
1601、1602 深度
1622 氮化物
1624、2402 氧化物
1626、2304 硅
1802 虚线
1804、1902 信道
1806 顶部
1808 底部
2002 上拉鳍状物
2004 下拉鳍状物
2102 金属填充层
2200 氮化物
2300 顶部表面
2600 氧化物填充层
2604 氮化物层
3102 氧化物罩
3600 程序、方法
3602至3612 步骤。
具体实施方式
下面的详细描述本质上仅是示例性，并无意限制发明或应用以及发明的用途。此外，无意受前面的技术领域、背景技术、发明内容或下列的具体实施方式中所提出任何明示或暗示的理论约束。
图1为具有埋藏U型(或鞍形)鳍式场效晶体管的六个晶体管的静态随机存取内存单元100的示例性示意布局的透视图。在静态随机存取内存集成电路(IC)中，这样的单元将多次以规律的行和列的数组被复制。随机存取内存单元100包含六个晶体管：各自的上拉(pull up)晶体管124和134；各自的下拉(pull down)晶体管120和136；以及各自的通栅(pass gate)晶体管128和130。每一个晶体管包含形成在半导体基板中分隔开的源极和漏极区，通过栅极电极而分离，该栅极电极选择性地控制通过在源极和漏极间延伸的信道的电流流动。栅极电极是通过栅极电介质与下层的信道电性绝缘。这样的金属氧化物半导体晶体管可以是P-信道金属氧化物半导体(PMOS)或N-信道金属氧化物半导体(NMOS)。
举例来说，下拉晶体管120包含形成在半导体(例如硅)基板块104中的源极区121和漏极区123。上拉晶体管124包含形成在半导体基板块104中的源极区125和漏极区127。通栅晶体管130共享下拉晶体管120的一个共有漏极区，且更包含源极区131，也是形成在半导体基板块104中。尽管实际的晶体管装置被埋藏，并因而在图1的视图所隐藏，但这些埋藏的鳍式场效晶体管装置类似U型或或鞍型，如在放大窗口125所示。此U型，以及多个U型装置的制造方式，将在下面详细描述。
现在请参考图3，静态随机存取内存单元100更包含两个交叉耦合反相器330和332。第一反相器330包含接合在共享交叉耦合接点及互连308的上拉晶体管124和下拉晶体管120。第二反相器332包含具有共享交叉耦合接点及互连320的上拉晶体管134和下拉晶体管136。通过延伸该交叉耦合接点下至埋藏的装置以促进两个反相器的交叉耦合。上拉晶体管124和134的源极各自对应于金属接点310和312而耦合至第一电位源VDD，且下拉晶体管120和136的源极各自对应于金属接点304和314而耦合至第二电位源VSS。通过各自的通栅晶体管128和130的读取或写入以存取该单元(请参考图1和图3图)。
如众所周知，诸如静态随机存取内存集成电路的集成电路是形成在半导体基板中以及半导体基板上，而制造程序涉及一系列的光微影成像(photolithographic)加工步骤，其中，曝光感光材料层以通过光掩模传递放射，以转移光掩模上的影像到感光材料层。之后，显影感光材料层且使用所得到的图案化掩模作为程序掩模，以供蚀刻、离子植入或其它加工步骤。
在传统的方法中，在栅极阶层上方须要三个金属阶层以完成静态随机存取内存单元。三个金属阶层的接点必须被蚀刻通过两个不同厚度的绝缘体，因为它们使得在不同阶层(栅极电极阶层和有主动硅阶层)的单元接触。静态随机存取内存布局是密集的，且正确地蚀刻接点对于该些阶层的制作程序是关键的。由于特征尺寸的减小，使得正确地且可靠地蚀刻接点变成越来越难。金属层1通常用于静态随机存取内存单元中局部连接以及用于布线通过至金属层2。在静态随机存取内存单元中的第三个金属化层增加在覆盖物上及在该层的关键尺寸上的限制，并且因而增加了制造程序的复杂性。
于此所描述的是依照各种实施例的一种具有埋藏U型鳍式场效晶体管的静态随机存取内存集成电路以及用于制造这样的集成电路的方法。在MOS半导体装置的制造的各个步骤是众所周知的，且为简洁起见，于本文中许多常规的步骤将仅简要地提及或者完全省略而不提供已知程序的细节。而用语“MOS”严格来说是指具有金属栅极电极覆盖在氧化物栅极绝缘体上的装置，于此使用的用语是指具有栅极电极的任何装置，无论是金属或其它导电材料覆盖在栅极绝缘体上面，无论覆盖在半导体基板上面的是氧化物或其它电介质材料。
根据一个实施例，用于制造具有埋藏U型或鞍型的鳍式场效晶体管的静态随机存取内存集成电路的方法由识别开始，其鞍状或U型的鳍式场效晶体管允许晶体管栅极长度增加(相对于矩形栅极组构)在30至40％的范围内，而不影响在给定体积的静态随机存取内存单元内的晶体管密度。在此方面，虽已提出了鞍型的鳍式场效晶体管，然而在静态随机存取内存集成电路的背景下，本发明是涉及一种新颖的且非显而易见的埋藏鞍型鳍式场效晶体管的技术。
现在请参考图2，显示在静态随机存取内存单元200(对应于图1的静态随机存取内存单元100)之上形成后氧化物填充层202之后的静态随机存取内存单元200。更具体地说，有关于取代栅极的形成的程序步骤是在集成电路的周边逻辑区域(未图标)完成，而不是在集成电路的主动区或内存区域，因为鳍式场效晶体管埋藏在金属层下(下面会作更详细描述)。取代栅极整合所涉及的特定程序步骤是众所周知的，且在这里不须要进一步详细描述。
请再次参考图3，现在将描述说明实现反相器的交叉耦合的金属接点，也称作静态随机存取内存单元的布线。更具体地说，共有八个装置显示在图3的实施例中。其中，有六个主动晶体管以及两个非主动晶体管。六个主动晶体管为上拉晶体管124和134、下拉晶体管120和136以及通栅晶体管128和130。通过各自的交叉接点和互连金属308和320，各自的非主动装置309和311从它们的栅极至邻近的上拉晶体管的漏极是短路的。它们仅仅被用于布线，以使各自的反相器330和332经过各自的互连308和320而产生交叉耦合及互连。
现在请参考图4，为图1的静态随机存取内存单元100的上视图，其包含上拉晶体管124和134、下拉晶体管120和136、通栅晶体管128和130以及非主动连接309和311。图5是图3的静态随机存取内存单元300的上视图，且其包含具有各自的第一电位源(VDD)接点310、312、各自的第二电位源(VSS)接点304、314以及各自的交叉耦合接点和互连308和320的反相器330和332。
现在将配合图6至图35来描述用于制造在静态随机存取内存单元内的埋藏鞍型鳍式场效晶体管的程序步骤。
图6为具有各自的氧化物区602、604和606以及各自的氮化物层608、610和612的静态随机存取内存单元600的上视图。在STI形成和表面氧化之后，可对nmos装置和pmos装置各自地执行S/D植入以成为静态随机存取内存区。之后，在主动区中执行氮化物硬掩模沉积步骤，作为埋藏鳍式场效晶体管程序。图7为静态随机存取内存单元600的周边逻辑区的侧边横截面图。图8为通过沿着图6的线8-8所得到硅的横截面图。图9为通过沿着图6的线9-9所得到氧化物的横截面图，以及图10为通过沿着图6的线10-10所得到硅和氧化物的横截面图。
现在请参考图11至图15，用于形成埋藏鞍型鳍式场效晶体管的微影(lithography)和蚀刻加工步骤是在主动区中执行。最初，硬掩模(例如，碳/氮氧化硅)层1100是沉积在包含主动(内存)区域1102和周边逻辑区域1104两者的整个基板之上。如下面所解释的，硬掩模仍然是在逻辑区之上，以在主动(SRAM)区的加工期间保护它。用于埋藏鳍式场效晶体管的程序顺序是类似于埋藏字符线(wordline)的程序顺序，这是工业中DRAM制造的标准。
更具体地说，执行埋藏鳍式场效晶体管(BF)的微影步骤，在硅中创造图案以用于形成埋藏鳍式场效晶体管。接着是BF蚀刻步骤，例如，一种非选择性的氧化物/硅蚀刻以创造U型结构的图案，以用于之后形成埋藏鳍式场效晶体管。图12为逻辑区域的侧边横截面图，其通过硬掩模以于前述的微影和蚀刻步骤受到保护。图13为说明U型结构通过沿着图11的线13-13所得到硬掩模、氮化物、氧化物、和硅的横截面图。图14为通过沿着图11的线14-14所得到硬掩模、氮化物和氧化物的横截面图。图15为通过沿着图11的线15-15所得到栅极区的横截面图。
现在转向图16至图20，先前在图11所铺设的抗蚀层(硬掩模)1100被剥离(移除)。鳍状物形成后，继续进行氧化物层的各向异性的STI凹陷(蚀刻)，随后进行硅的各向同性的薄化。图16为图11的静态随机存取内存单元的上视图，而硬掩模层1100被移除。图17为静态随机存取内存集成电路的周边逻辑区域的横截面图，此不受前述的鳍状物形成步骤的影响。图18为通过沿着图16的线18-18所得到氮化物1622、氧化物1624和硅1626的横截面图。图19为通过沿着图16的线19-19所得到氮化物和氧化物的横截面图，以及图20为通过沿着图16的线20-20所得到栅极区的横截面图。
继续参考图18和图19，U型信道1804最初在硅中是蚀刻至深度1601，而形成各鳍状物的顶部1806。各向同性主动的薄化加宽信道1804(由图18的左边到右边)，如虚线1802所表示，以形成各鳍状物的底部1808。被各向同性地蚀刻至深度1602的硅是对应于在氧化物中信道1902的深度。此主动区域薄化(硅薄化)具有在硅中薄化所形成的鳍状物、形成埋藏鞍型结构的效果。
在图20中是说明所得到的鞍型硅鳍状物，其显示上拉鳍状物2002和稍微宽的下拉鳍状物2004。此鞍状组构通常是对应于图1的放大图125中所示的鳍状物122。尤其，沿着图16的线18-18的视图(如图18所示)是类似于沿着图1的线129的视图，且沿着图16的线20-20的视图(如图20所示)是类似于沿着图1的线127的视图。
现在请参考图21至图25，将进行说明与布置金属线以制造在鞍型硅鳍状物上的鳍式场效晶体管有关的程序步骤。程序由栅极氧化物形成(未图标)开始，然后接着沉积金属填充(通常满溢)层2102，以及CMP研磨步骤以向下移除过量金属至氮化物2200的顶部表面2300。随后在硅2304(图23)和氧化物2402(图24)的U型区域中进行反应性离子蚀刻(RIE)。反应性离子蚀刻的金属凹陷对于氮化物是有选择性；也就是说，其保护氮化物且仅蚀刻金属。
如果集成电路包含一种低漏电的静态随机存取内存，中能隙功函数(midgap workfunction)允许n-型和p-型装置两者使用相同的金属。另一方面，如果涉及一种高性能的静态随机存取内存，两个不同的功函数(WF)金属可使用标准技术对n型鳍式场效晶体管和p型鳍式场效晶体管装置进行沉积及图案化(例如，使用连续的微影掩模和湿蚀刻)。
现在请参考图26至图30，其显示与在逻辑区域中形成虚拟(dummy)栅极和取代(replacement)栅极，以及在主动区形成鳍式场效晶体管罩(cap)有关的程序步骤。在静态随机存取内存区中也可使用S/D植入以实现U型鳍式场效晶体管的S/D掺杂。或者，可在U型鳍式场效晶体管形成之前(如上述结合图6)以及和用于调谐原因的逻辑S/D植入之前执行S/D植入。程序由铺上氧化物填充层2600开始，使用CMP向下拋光(停止在氮化物层2604)，然后执行去渣(deglazing)(氧化物蚀刻)步骤及氮化物带。在逻辑区域中形成取代栅极，且在主动区中形成鳍式场效晶体管罩，全部依照已知、标准的程序和材料。
现在请参考图31至图35，将说明与例如图3所示的建立交叉耦合接典和互连的接点形成有关的程序步骤。最初铺设氧化物罩3102以保护先前在逻辑区域中形成的栅极。接点形成是涉及沉积硬掩模、光微影图案化以及向下蚀刻穿过氧化物层(使用RIE)以创造接点孔洞，停止在主动硅上。在孔洞中沉积阻挡层(例如，氮化钛)，接着以金属(例如，钨)填充(通常满溢)孔洞，然后执行CMP，全部依照标准的技术和材料。
根据一个实施例，最终平坦化上述的金属接点以形成至少：栅极电极；源极/漏极接点；接点至耦合通栅晶体管的节点、上拉和下拉晶体管之间的共享节点、和交叉耦合栅极电极；以及用于耦合上拉晶体管至一电位节点(例如，VDD)和耦合下拉晶体管至另一电位节点(例如，VSS)的接点。栅极电极材料从而形成局部互连：耦合每一上拉晶体管的栅极电极至其相关的下拉晶体管以形成共享的栅极电极；在共享反相器节点耦合每一上拉晶体管至其相关的下拉晶体管；耦合共享的栅极电极至相对的反相器对的上拉和下拉晶体管之间的共享反相器节点；耦合通栅晶体管的源极/漏极至共享的反相器节点；以及提供静态随机存取内存单元被耦合至电位来源VDD和VSS。
现在请参考图36，其为与制造静态随机存取内存集成电路有关的实施例的示例性程序3600，包括沉积(步骤3602)覆盖硅基板上面的第一氧化物层上的光阻层，以及使用光阻形成(步骤3604)局部的图案，以在氧化物层上形成两个上拉晶体管、两个下拉晶体管以及两通栅晶体管。方法3600进一步包含在对应于晶体管的图案的氧化物层中各向异性蚀刻(步骤3606)U型沟槽，然后在硅层中各向同性蚀刻(步骤3608)U型信道，以在硅中形成鞍型鳍状物。之后，在鞍型鳍状物之上沉积(步骤3610)第二氧化物层。最后，在第二氧化物层之上沉积(步骤3612)第一金属层。
虽然前述具体实施例中已经描述至少一个实施例，但应理解到仍有许多变化存在。也应理解到示例性实施例仅为范例，且无意以任何方式限制本发明的范围、可应用性或组态。相反地，上述具体实施方式将为本领域技术人员在实现示例性实施例上提供一个方便的路线图。应理解的，组件的功能与配置可有各种变化，而不脱离在所附的权利要求书中及法律等效者所提出的本发明的范围。

Claims (18)

1.一种制造静态随机存取内存集成电路(IC)的方法，包括：
于覆盖在硅基板上面的第一氧化物层上沉积光阻；
使用该光阻以形成局部的图案，以在该第一氧化物层上形成两个上拉晶体管、两个下拉晶体管以及两个通栅晶体管；
对应于该图案各向异性蚀刻该第一氧化物层及该硅基板，以形成在该第一氧化物层及该硅基板中的U型信道；
在该硅基板中各向同性蚀刻该U型信道，以形成在该硅基板中的鞍型鳍状物；
在该鞍型鳍状物之上沉积第二氧化物层；以及
在该第二氧化物层上沉积第一金属层。
2.根据权利要求1所述的方法，更包括：
形成栅极电极及局部互连，以将其中一个该上拉晶体管和其中一个该下拉晶体管耦合至另一上拉晶体管和下拉晶体管之间的节点以及至该通栅晶体管的源极/漏极。
3.根据权利要求1所述的方法，其中，沉积光阻包括在该静态随机存取内存集成电路的主动区域和逻辑区域两者之上沉积该光阻。
4.根据权利要求1所述的方法，更包括光微影图案化该光阻。
5.根据权利要求1所述的方法，更包括在该各向异性蚀刻之前从主动区域移除该光阻。
6.根据权利要求1所述的方法，其中，该各向异性蚀刻包括该第一氧化物层的STI凹陷蚀刻。
7.根据权利要求1所述的方法，更包括形成n型场效晶体管和p型场效晶体管两者。
8.根据权利要求7所述的方法，其中，该方法包括形成低漏电的静态随机存取内存。
9.根据权利要求8所述的方法，其中，沉积该第一金属层包括沉积单一金属物种。
10.根据权利要求7所述的方法，其中，该方法包括形成高性能的静态随机存取内存。
11.根据权利要求10所述的方法，其中，沉积该第一金属层包括沉积两种单独的金属功函数。
12.根据权利要求1所述的方法，更包括：
在该静态随机存取内存集成电路的逻辑区域中形成取代栅极；以及
在该静态随机存取内存集成电路的主动区域中形成场效晶体管罩。
13.根据权利要求1所述的方法，更包括在该上拉晶体管、该下拉晶体管及该通栅晶体管之上形成接点金属层。
14.根据权利要求13所述的方法，更包括：
平坦化该接点金属层以形成：栅极电极；源极/漏极接点；接点至耦合该通栅晶体管的节点、上拉和下拉晶体管之间的共享节点、和交叉耦合栅极电极；以及用于耦合该上拉晶体管至第一电位节点及该下拉晶体管至第二电位节点的接点。
15.根据权利要求14所述的方法，其中，该第一电位节点是对应于VDD，以及该第二电位节点是对应于VSS。
16.根据权利要求13所述的方法，更包括在沉积该金属接点层之前，在该晶体管之上沉积阻挡层。
17.根据权利要求16所述的方法，其中，沉积该阻挡层包括沉积氮化钛，以及沉积该金属接点层包括沉积钨。
18.一种以权利要求1所述的方法所构成的静态随机存取内存单元。
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