JP2022140348A - Sramセル構造 - Google Patents
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Abstract
Description
(1)SRAMの中のトランジスタのソース、ドレイン、ゲートの直線寸法を精密に制御し、その直線寸法を最小形状であるラムダ(λ)と同等に小さくできる。そのため、隣接する2つのトランジスタをドレイン/ソースを通して接続した場合、トランジスタの長さ寸法は3λと小さく、隣接する2つのトランジスタのゲートの縁同士の間の距離は2λと小さくすることができる。もちろん、公差の関係で、トランジスタの長さ寸法は3λ~4λ程度になる。
(2)M1の接続のために従来のコンタクトホール開口マスクや金属0の移行層を用いることなく、第1の金属配線(M1層)が自己整合の微細化されたコンタクトを介して、ゲート、ソース、および/またはドレイン領域を直接接続されるようになる。
(3)ゲートおよび/または拡散(ソース/ドレイン)領域を、移行層M1を介さずにM2配線層に自己整合で直接接続されている。そのため、1つのM1配線ともう1つのM1配線の間に必要なスペースや、一部の配線接続におけるブロッキングの問題を低減することができる。
(4)NMOSおよびPMOSトランジスタにおけるソースおよびドレイン領域のn+およびp+領域がそれぞれ絶縁体によって完全に絶縁されており、このような絶縁体は、ラッチアップ問題に対する耐性を高めるだけでなく、シリコン基板への絶縁距離を増加させてNMOSおよびPMOSトランジスタの接合を分離し、接合点同士の間の表面距離を(例えば3λ)減少させることができるので、SRAMのサイズも減少させることができる。
(5)SRAMセルの高レベル電圧VDDおよび/または低レベル電圧VSSのための金属線を、シリコン基板の元のシリコン表面の下に配することができ、よって、SRAMセルのサイズを縮小しても、コンタクトのサイズ、ワード線(WL)、ビット線(BLおよびBLバー)、高レベル電圧VDDおよび低レベル電圧VSSなどを接続する金属線のレイアウト間の干渉は回避することができる。さらに、VDDまたは接地接続のために、本来ソース/ドレイン領域と金属層2または金属層3との電気的結合に使用されるソース/ドレイン領域用の開口部は、新規のSRAM構造では省略してもよい。
36 ドレイン領域
52 PMOSトランジスタ
100 mMOSFET
101 ゲート構造
102 基板
103 ソース
105 スペーサ、隔離領域
107 ドレイン
109 コンタクトホール
302 パッド酸化物層
304 パッド窒化物層
306 STI酸化物
341 酸化物層
342 窒化物層
483 窒化物層
481 酸化物3V層
482 酸化物3B層
402 誘電絶縁体
602 ゲート層
604 窒化物層
608 シリコン領域
702 スピンオン誘電体
802 ゲートマスク層
1504 低濃度ドープドレイン
1506 窒化物スペーサ
1602 固有シリコン電極
1702 STI酸化物3層
1704 ソース領域
1706 ドレイン領域
1901 SOD層
1902 光抵抗層
1904 酸化物
2010、2012 開口穴
2110 導体ピラー
2140 金属M1層
2180 高濃度ドープシリコンピラー
2410 誘電体層
2420 金属M2層
WL ワード線
BL ビット線
Claims (20)
- SRAMセルであって、
複数のトランジスタと、
前記複数のトランジスタに結合された1組のコンタクトと、
前記複数のトランジスタに電気的に結合されたワード線と、
前記複数のトランジスタに電気的に結合されたビット線およびビット線バーと、
前記複数のトランジスタに電気的に結合されたVDD接触線と、
前記複数のトランジスタに電気的に結合されたVSS接触線と、を含み、
前記SRAMセルの最小形状が28nmから徐々に小さくなるにつれて、最小形状の2乗に換算した前記SRAMセルの面積サイズ(λ)は同じ、または実質的に同じである、SRAMセル。 - λを28nmから5nmに減少させたとき、前記SRAMセルの面積サイズは84λ2~102λ2の間である、請求項1に記載のSRAMセル。
- 1つのトランジスタの長さが3λ~4λである、請求項2に記載のSRAMセル。
- 前記複数のトランジスタのうちの1つのトランジスタのゲート領域は、第1の金属配線より下層の別の金属層を介さずに、前記第1の金属配線を通って前記トランジスタのソース領域またはドレイン領域に直接接続されている、請求項2に記載のSRAMセル。
- 前記VDD接触線または前記VSS接触線は、前記複数のトランジスタが形成される基板の元のシリコン表面の下に配される、請求項2に記載のSRAMセル。
- 前記複数のトランジスタのうちNMOSトランジスタのn+領域の底面は、第1の絶縁体によって完全に絶縁されており、前記複数のトランジスタのうちPMOSトランジスタのp+領域の底面は、第2の絶縁体によって完全に絶縁されている、請求項2に記載のSRAMセル。
- 前記NMOSトランジスタの前記n+領域と前記PMOSトランジスタの前記p+領域との間のエッジ距離は、2λ~4λの間である、請求項6に記載のSRAMセル。
- 前記1組のコンタクトは、1組の第1のコンタクトと1組の第2のコンタクトを備え、前記1組の第1のコンタクトは前記第1の金属層に接続され、前記1組の第2のコンタクトは前記第2の金属層に接続されているが前記第1の金属層から切り離されている、請求項1に記載のSRAMセル。
- SRAMセルであって、
複数のトランジスタと、
前記複数のトランジスタに結合された1組のコンタクトと、
前記複数のトランジスタに電気的に結合されたワード線と、
前記複数のトランジスタに電気的に結合されたビット線およびビット線バーと、
前記複数のトランジスタに電気的に結合されたVDD接触線と、
前記複数のトランジスタに電気的に結合されたVSS接触線と、を含み、
最小形状(λ)が5nmのとき、前記SRAMセルの面積は672λ2以下である、または、前記最小形状が7nmのとき、前記SRAMセルの面積は440λ2以下である、または、前記最小形状が10nmから7nm超までの間のとき、前記SRAMセルの面積は300λ2以下である、または、前記最小形状(λ)が16nmから10nm超までの間のとき、前記SRAMセルの面積は204λ2以下である、または前記最小形状(λ)が22nmから16nm超までの間のとき、前記SRAMセルの面積は152λ2以下である、または前記最小形状(λ)が28nmから22nm超までの間のとき、前記SRAMセルの面積は139λ2以下である、SRAMセル。 - 前記最小形状が5nmのとき、前記SRAMセルの面積は84λ2~672λ2の範囲内である、請求項9に記載のSRAMセル。
- 前記最小形状が7nmのとき、前記SRAMセルの面積は84λ2~440λ2の範囲内である、請求項10に記載のSRAMセル。
- 前記最小形状が16nmから10nm超までの間のとき、前記SRAMセルの面積は84λ2~204λ2の範囲内である、請求項11に記載のSRAMセル。
- λが28nmから22nm超までの間のとき、前記SRAMセルの面積は84λ2~139λ2の範囲内である、請求項12に記載のSRAMセル。
- SRAMセルであって、
複数のトランジスタと、
前記複数のトランジスタに結合された複数のコンタクトと、
前記複数のトランジスタの上に配置され、前記複数のトランジスタに電気的に結合される第1の金属層と、
前記第1の金属層の上に配置され、前記複数のトランジスタに電気的に結合される第2の金属層と、
前記第2の金属層の上に配置され、前記複数のトランジスタに電気的に結合される第3の金属層と、を備え
前記複数のコンタクトは、1組の第1のコンタクトと1組の第2のコンタクトを備え、前記1組の第1のコンタクトは前記第1の金属層に接続され、前記1組の第2のコンタクトは前記第2の金属層に接続されているが前記第1の金属層から切り離されている、SRAMセル。 - 前記第1のコンタクトの垂直方向の長さは、前記第2のコンタクトの垂直方向の長さより短い、請求項14に記載のSRAMセル。
- 前記複数のトランジスタのうちの1つのトランジスタのゲート領域は、第1の金属配線より下層の別の金属層を介さずに、前記第1の金属配線を通って前記トランジスタのソース領域またはドレイン領域に直接接続されている、請求項14に記載のSRAMセル。
- 前記複数のトランジスタのうちNMOSトランジスタのn+領域の底面は、第1の絶縁体によって完全に絶縁されており、前記複数のトランジスタのうちPMOSトランジスタのp+領域の底面は、第2の絶縁体によって完全に絶縁されており、前記NMOSトランジスタの前記n+領域と前記PMOSトランジスタの前記p+領域との間のエッジ距離は、2λ~4λの間である、請求項14に記載のSRAMセル。
- SRAMセルであって、
複数のトランジスタを備え、1つのトランジスタが、
長さを有するゲート構造と、
チャネル領域と、
前記チャネル領域に電気的に結合された第1の導電領域と、
前記第1の導電領域の上方に位置する第1のコンタクトホールと、を備え、
前記第1のコンタクトホールの周辺部がフォトリソグラフィプロセスには関わらない、SRAMセル。 - 前記第1のコンタクトホールは、前記第1の導電領域の外周によって囲まれた周辺部を含む、請求項18に記載のSRAMセル。
- 前記複数のトランジスタのうちの1つのトランジスタのゲート領域は、第1の金属配線より下層の別の金属層を介さずに、前記第1の金属配線を通って前記トランジスタのソース領域またはドレイン領域に直接接続されている、請求項18に記載のSRAMセル。
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