JP2022140348A - Ｓｒａｍセル構造 - Google Patents

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Abstract

【課題】最小形状サイズが小さくなっても、λ２で表されるＳＲＡＭセルの総面積が許容範囲内に収まるようにＳＲＡＭセルを設計すること。【解決手段】ＳＲＡＭセルは、複数のトランジスタと、複数のトランジスタに結合された１組のコンタクトと、複数のトランジスタに電気的に結合されたワード線と、複数のトランジスタに電気的に結合されたビット線およびビット線バーと、複数のトランジスタに電気的に結合されたＶＤＤ接触線と、複数のトランジスタに電気的に結合されたＶＳＳ接触線と、を含み、前記ＳＲＡＭセルの最小形状が２８ｎｍから徐々に小さくなるにつれて、最小形状の２乗に換算したＳＲＡＭセルの面積サイズ（λ）は同じ、または実質的に同じである、ＳＲＡＭセル。【選択図】図５

Description

本発明は、メモリ構造に関し、特に、寸法を精密に制御してスタティックＲＡＭ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）構造のサイズを効果的に縮小することができるＳＲＡＭ構造に関する。
集積回路の性能とコストの向上は、ムーアの法則に従ったプロセススケーリング技術によってかなり達成されたが、２８ｎｍ（またはそれ以下）の製造プロセスまで微細化した場合のトランジスタ性能におけるプロセスばらつきが課題である。特に、大容量ＳＲＡＭの実現に必要な、記録密度向上のためのＳＲＡＭデバイスのスケーリング、スタンバイ電力消費の低減のための動作電圧（ＶＤＤ）の低減、および歩留まり向上はますます達成が困難になってきている。
ＳＲＡＭは一般的に使用されているメモリの一つである。ＳＲＡＭは通常、ＳＲＡＭアレイと、行アドレス復号器、列アドレス復号器、入出力回路などの周辺回路を備える。ＳＲＡＭアレイは複数のＳＲＡＭセルを含み、各ＳＲＡＭセルは２つのクロスカップリング型インバータを持つスタティックラッチを内蔵しているので、セル用に適度な電源電圧（高レベル電圧ＶＤＤと低レベル電圧ＶＳＳ）があれば、記録した情報を保持するためにＤＲＡＭの定期的な更新は必要ない。ＳＲＡＭ周辺回路（復号器、入出力回路）にも同じ高レベル電圧ＶＤＤと低レベル電圧ＶＳＳが接続されている。さらに、通常、高レベル電圧ＶＤＤは、ＳＲＡＭに記録されている論理「１」に対応し、低レベル電圧ＶＳＳは、ＳＲＡＭに格納されている論理「０」に対応する。
図１は、ＳＲＡＭセルのアーキテクチャである６トランジスタ（６－Ｔ）ＳＲＡＭセルを示す。２つのクロスカップリング型インバータ（ＰＭＯＳプルアップトランジスタＰＵ－１、ＰＵ－２、ＮＭＯＳプルダウントランジスタＰＤ－１、ＰＤ－２）と２つのアクセストランジスタ（ＮＭＯＳパスゲートトランジスタＰＧ－１およびＰＧ－２）から構成されている。高レベル電圧ＶＤＤはＰＭＯＳプルアップトランジスタＰＵ－１、ＰＵ－２に結合され、低レベル電圧ＶＳＳはＮＭＯＳプルダウントランジスタＰＤ－１、ＰＤ－２に結合されている。ワード線（ＷＬ）が有効化されると（すなわち、アレイで行が選択されると）、アクセストランジスタがオンになり、ストレージノード（ノード１／ノード２）を垂直方向に走るビット線（ＢＬ、ＢＬバー）に接続する。
図２は、ＳＲＡＭの６つのトランジスタの配置と接続を表す「棒グラフ」である。棒グラフは通常、活性領域（縦の赤線）とゲート線（横の青線）だけを含む。もちろん、６個のトランジスタに直接結合しているものもあれば、他方ではワード線（ＷＬ）、ビット線（ＢＬおよびＢＬバー）、高レベル電圧ＶＤＤ、低レベル電圧ＶＳＳなどに結合しているものもあり、まだまだコンタクトの数は多い。
しかし、２８ｎｍ以下（いわゆる「最小形状」、「λ」、「Ｆ」）まで製造プロセスを微細化しても、そのコンタクトのサイズ同士、ワード線（ＷＬ）、ビット線（ＢＬおよびＢＬバー）、高レベル電圧ＶＤＤ、低レベル電圧ＶＳＳなどを接続する金属線のレイアウト同士の干渉により、図３に示すように、最小形状が小さくなると、λ２またはＦ２で表されるＳＲＡＭセルの総面積が劇的に増大する（非特許文献１参照。）
最小形状が小さくなると、λ２またはＦ２で表されるＳＲＡＭセルの総面積が劇的に増加する理由のいくつかは、以下のように説明できる。従来の６Ｔ－ＳＲＡＭは、６個のトランジスタを複数の配線で接続しており、その第１の配線層Ｍ１は、トランジスタのゲートレベル（以下、「ゲート」と呼ぶ）とソース領域およびドレイン領域の拡散レベル（一般に「拡散」と呼ぶ）を接続している。Ｍ１のみではダイサイズを大きくすることなく、信号伝送（ワード線（ＷＬ）および／またはビット線（ＢＬおよびＢＬバー）等）を促進するための第２の配線層Ｍ２および／または第３の配線層Ｍ３を増やす必要があり、Ｍ２をＭ１に接続するための、あるシードの導電材料を用いて構成された構造ビア１を形成している。よって、拡散からＭ１へのコンタクト（Ｃｏｎ）接続を通って形成される垂直構造、すなわち「拡散－コンタクト－Ｍ１」が存在する。同様に、コンタクト構造でゲートをＭ１に接続する別の構造を「ゲート－コンタクト－Ｍ１」として形成することもできる。また、Ｍ１配線からビア１を通ってＭ２配線に接続する構造を形成する必要がある場合は、「Ｍ１－ビア１－Ｍ２」と称される。ゲートレベルからＭ２配線までの、より複雑な配線構造は、「ゲート－コンタクト－Ｍ１－ビア１－Ｍ２」のように記述することができる。さらに、積層配線システムは、「Ｍ１－ビア１－Ｍ２－ビア２－Ｍ３」または「Ｍ１－ビア１－Ｍ２－ビア２－Ｍ３－ビア３－Ｍ４」構造等を有し得る。２つのアクセストランジスタ（図１のＮＭＯＳパスゲートトランジスタＰＧ－１およびＰＧ－２）のゲートおよび拡散は、第２の配線層Ｍ２または第３の配線層Ｍ３に配置されるワード線（ＷＬ）および／またはビット線（ＢＬおよびＢＬバー）に接続されるので、従来のＳＲＡＭでは、このような金属接続はまず配線層Ｍ１を通らなくてはならない。つまり、ＳＲＡＭの最先端の配線システムでは、ゲートまたは拡散がＭ１構造を迂回せずに直接Ｍ２に接続できない場合がある。その結果、１つのＭ１配線と他のＭ１配線の間に必要なスペースがダイサイズを増加させ、場合によっては、この配線接続が、Ｍ１領域を超えるためにＭ２を直接使用する効率的なチャネリングの意図を阻害してしまう可能性がある。さらに、ビア１とコンタクトの間には自己整合構造を形成することが難しく、同時にビア１とコンタクトは共に、それぞれ独自の配線システムに接続されている。
さらに、図４に示すように、従来の６Ｔ－ＳＲＡＭセルでは、近接して隣同士に形成されたｐ型基板とｎウェルの一部の隣接領域内に、少なくともＮＭＯＳトランジスタとＰＭＯＳトランジスタがそれぞれ１個ずつ配置されているので、ＮＭＯＳトランジスタのｎ＋領域からｐウェル、隣接するｎウェル、さらにはＰＭＯＳトランジスタのｐ＋領域に至る曲線でｎ＋／ｐ／ｎ／ｐ＋寄生バイポーラデバイスという接合構造を形成している。ｎ＋／ｐ接合点またはｐ＋／ｎ接合点に大きなノイズが発生した場合、このｎ＋／ｐ／ｎ／ｐ＋接合点に並外れて大きな電流が異常に流れ、ＣＭＯＳ回路の一部の動作が停止する、チップ全体の誤動作を引き起こす、などの可能性がある。このようなラッチアップと呼ばれる異常現象は、ＣＭＯＳの動作に悪影響を与えるため、回避する必要がある。ＣＭＯＳの弱点にほかならないラッチアップに対する耐性を高めるには、ｎ＋領域からｐ＋領域までの距離を長くする方法がある。このことから、ラッチアップの問題を回避するためにｎ＋領域からｐ＋領域までの距離を長くすると、ＳＲＡＭセルのサイズも大きくなってしまうのである。
Ｊ．チャン等，「ＥＵＶにおける１５．１ ＥＵＶにおけるＡ５ｎｍ、１３５Ｍｂ ＳＲＡＭおよび高移動度チャネルフィンＦＥＴ技術、および高濃度、低ＶＭＩＮアプリケーション用の金属カップリングおよびチャージシェアリングライトアシスト回路体系（１５．１ Ａ５ｎｍ １３５Ｍｂ ＳＲＡＭ ｉｎ ＥＵＶ ａｎｄ Ｈｉｇｈ－Ｍｏｂｉｌｉｔｙ－Ｃｈａｎｎｅｌ ＦｉｎＦＥＴ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｍｅｔａｌ Ｃｏｕｐｌｉｎｇ ａｎｄ Ｃｈａｒｇｅ－Ｓｈａｒｉｎｇ Ｗｒｉｔｅ－Ａｓｓｉｓｄｔ Ｃｉｒｃｕｉｔｒｙ Ｓｃｈｅｍｅｓ ｆｏｒ Ｈｉｇｈ－Ｄｅｎｓｉｔｙ ａｎｄ Ｌｏｗ－ＶＭＩＮ Ａｐｐｌｉｃａｔｉｏｎｓ）」，２０２０ＩＥＥＥ国際半導体回路会議（ＩＳＳＣＣ），２０２０年，２３８～２４０頁
そのため、最小形状サイズが小さくなっても、λ２で表されるＳＲＡＭセルの総面積が許容範囲内に収まるようにするには、どのようにＳＲＡＭセルを設計し直せばよいかが課題となっている。
本発明の実施形態は、ＳＲＡＭ構造を提供する。ＳＲＡＭセルは、複数のトランジスタと、複数のトランジスタに結合された１組のコンタクトと、複数のトランジスタに電気的に結合されたワード線と、複数のトランジスタに電気的に結合されたビット線およびビット線バーと、複数のトランジスタに電気的に結合されたＶＤＤ接触線と、複数のトランジスタに電気的に結合されたＶＳＳ接触線と、を含む。ＳＲＡＭセルの最小形状が２８ｎｍから徐々に小さくなっても（例えば、１６ｎｍまで、１０ｎｍまで、７ｎｍまで、５ｎｍまで、または３ｎｍまでなど）、最小形状の２乗で見たＳＲＡＭセルの面積サイズ（λ）は同じ、または実質的に同じである。
本発明の別の態様によれば、ＳＲＡＭセルの最小形状が２８ｎｍから徐々に小さくなるにつれて、最小形状の２乗に換算したＳＲＡＭセルの面積サイズ（λ）は同じ、または実質的に同じである。
本発明の別の態様によれば、λを２８ｎｍから５ｎｍに減少させたとき、ＳＲＡＭセルの面積サイズは８４λ２～１３９λ２の間である。
本発明の別の態様によれば、１つのトランジスタの長さは、３～４λの間である。
本発明の別の態様によれば、複数のトランジスタのうちの１つのトランジスタのゲート領域は、第１の金属配線より下層の別の金属層を介さずに、第１の金属配線を通ってトランジスタのソース領域またはドレイン領域に直接接続されている。
本発明の別の態様によれば、ＶＤＤ接触線またはＶＳＳ接触線は、複数のトランジスタが形成される基板の元のシリコン表面の下に配される。
本発明の別の態様によれば、複数のトランジスタのうちＮＭＯＳトランジスタのｎ＋領域の底面は、第１の絶縁体によって完全に絶縁されており、複数のトランジスタのうちＰＭＯＳトランジスタのｐ＋領域の底面は、第２の絶縁体によって完全に絶縁されている。
本発明の別の態様によれば、ＮＭＯＳトランジスタのｎ＋領域とＰＭＯＳトランジスタのｐ＋領域との間のエッジ距離は、２λ～４λの間である。
本発明の別の態様によれば、１組のコンタクトは、１組の第１のコンタクトと１組の第２のコンタクトを備え、１組の第１のコンタクトは第１の金属層に接続され、１組の第２のコンタクトは第２の金属層に接続されているが第１の金属層から切り離されている。
本発明の１つの目的は、より小さな面積のＳＲＡＭ構造を提供することである。ＳＲＡＭセルは、複数のトランジスタと、複数のトランジスタに結合された１組のコンタクトと、複数のトランジスタに電気的に結合されたワード線と、複数のトランジスタに電気的に結合されたビット線およびビット線バーと、複数のトランジスタに電気的に結合されたＶＤＤ接触線と、複数のトランジスタに電気的に結合されたＶＳＳ接触線と、を含み、最小形状が５ｎｍのとき、ＳＲＡＭセルの面積は８４λ２～６７２λ２の範囲内であり、最小形状が７ｎｍのとき、ＳＲＡＭセルの面積は８４λ２～４４０λ２の範囲内であり、最小形状が１０ｎｍから７ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～３００λ２の範囲内であり、最小形状が１６ｎｍから１０ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～２０４λ２の範囲内であり、最小形状が２２ｎｍから１６ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～１５２λ２の範囲内であり、最小形状が２８ｎｍから２２ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～１３９λ２の範囲内である。
本発明の別の実施形態は、ゲート／拡散から金属２層まで直接接続されたＳＲＡＭ構造を提供する。ＳＲＡＭは、複数のトランジスタと、複数のトランジスタに結合された複数のコンタクトと、複数のトランジスタの上に配置され、複数のトランジスタに電気的に結合される第１の金属層と、第１の金属層の上に配置され、複数のトランジスタに電気的に結合される第２の金属層と、第２の金属層の上に配置され、複数のトランジスタに電気的に結合される第３の金属層と、を含み、複数のコンタクトは、１組の第１のコンタクトと１組の第２のコンタクトを備え、１組の第１のコンタクトは、第１の金属層に接続されており、１組の第２のコンタクトは、第２の金属層に接続されているが、第１の金属層から切り離されている。
本発明の別の態様によれば、第１のコンタクトの垂直方向の長さは、第２のコンタクトの垂直方向の長さより短い。
本発明の別の態様によれば、複数のトランジスタのうちの１つのトランジスタのゲート領域は、第１の金属配線より下層の別の金属層を介さずに、第１の金属配線を通ってトランジスタのソース領域またはドレイン領域に直接接続されている。
本発明の別の態様によれば、複数のトランジスタのうちＮＭＯＳトランジスタのｎ＋領域の底面は、第１の絶縁体によって完全に絶縁されており、複数のトランジスタのうちＰＭＯＳトランジスタのｐ＋領域の底面は、第２の絶縁体によって完全に絶縁されており、ＮＭＯＳトランジスタのｎ＋領域とＰＭＯＳトランジスタのｐ＋領域との間のエッジ距離は、２λ～４λの間である。
本発明の別の目的は、微細化されたトランジスタを用いたＳＲＡＭ構造を提供することである。ＳＲＡＭは、複数のトランジスタを含む。ここで、１つのトランジスタは、長さを有するゲート構造と、チャネル領域と、チャネル領域に電気的に結合された第１の導電領域と、第１の導電領域の上に位置する第１のコンタクトホールとを備え、第１のコンタクトホールの周辺部は、フォトリソグラフィプロセスには関わらない。
本発明の別の態様によれば、第１のコンタクトホールは、第１の導電領域の外周によって囲まれた周辺部を含む。
本発明の別の態様によれば、複数のトランジスタのうちの１つのトランジスタのゲート領域は、第１の金属配線より下層の別の金属層を介さずに、第１の金属配線を通ってトランジスタのソース領域またはドレイン領域に直接接続されている。
本発明の利点と精神は、添付の図面と共に以下の説明によって理解することができる。本発明のこれらおよびその他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者にとって明らかになることは間違いない。
特許または特許出願書面には、色彩の施された少なくとも１つの図面が含まれている。この特許または特許出願のカラー図面を含む公開公報の写しは、請求と必要な料金の支払いにより米国特許商標庁（ＵＳＰＴＯ）から提供される。
通常の６Ｔ－ＳＲＡＭの回路図である。 図１の６Ｔ－ＳＲＡＭに対応する棒グラフであり、活性領域が縦線に相当し、ゲート線が横線に相当する。 現在利用可能な製造プロセスによる、異なるプロセス寸法λ（またはＦ）に対するＳＲＡＭセルの総面積を、λ２（またはＦ２）を単位として示す図である。 従来のＮＭＯＳとＰＭＯＳの構造の断面を示す図である。 本発明によるＳＲＡＭに用いられる微細化された金属酸化物層半導体電界効果トランジスタ（ｍＭＯＳＦＥＴ）の上面図を示す図である。 パッド酸化物層、基板上のパッド窒化物層、および基板に形成されたＳＴＩ（シャロートレンチアイソレーション）酸化物１の断面を示す図である。 活性領域の上に形成された真のゲート（ＴＧ）とダミーシールドゲート（ＤＳＧ）を示す図である。 スピンオン誘電体（ＳＯＤ）が堆積され、よく設計されたゲートマスク層が堆積され、エッチングされる様子を示す図である。 ダミーシールドゲート（ＤＳＧ）の上の窒化物層を示す図であり、ＤＳＧ、ＤＳＧに対応する誘電絶縁体の一部分、およびＤＳＧに対応するｐ型基板１０２を除去している。 ゲートマスク層を除去し、ＳＯＤをエッチングし、酸化物２層を堆積させてＳＴＩ酸化物２を形成する様子を示す図である。 酸化物３層を堆積させ、エッチングして酸化物３のスペーサを形成し、ｐ型基板に低濃度ドープドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎｓ）を形成し、窒化物層を堆積させ、エッチングバックして窒化物スペーサを形成し、誘電絶縁体を除去している様子を示す図である。 選択エピタキシャル成長（ＳＥＧ：Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｙ Ｇｒｏｗｔｈ）技術により成長中の固有シリコン電極を示す図である。 ＣＶＤ－ＳＴＩ酸化物３層を堆積させ、エッチングバックして、固有シリコン電極が除去され、ｍＭＯＳＦＥＴのソース（ｎ＋ソース）とドレイン（ｎ＋ドレイン）が形成される様子を示す図である。 酸化物スペーサを堆積させ、エッチングしてコンタクトホール開口部を形成する様子を示す図である。 基板の空孔を充填するためにＳＯＤ層を堆積させ、化学機械研磨（ＣＭＰ）で表面を平坦にする様子を示す図である。 図１５（ａ）の上面図である。 図１５（ｂ）中の構造体の上に形成された光抵抗層を示す図である。 露出したゲート拡張領域内の窒化物キャップ層を除去し、導電性金属ゲート層を露呈させる異方性エッチング技術を示す図である。 光抵抗層およびＳＯＤ層を除去してソース領域およびドレイン領域の両方の上に開口領域を形成し、スペーサを形成した状態を示す図である。 図１８（ａ）の上面図である。 金属１の配線網の層が形成されている様子を示す図である。 図１９（ａ）の上面図であり、ゲートが金属１層を通ってソース領域と接続されている。 新規の６Ｔ－ＳＲＡＭのトランジスタの、ゲート拡張領域とドレイン領域の両方の上に複数の開口穴を設ける構築段階までを示す上面図である。 図２０（ａ）に示す切断線１および切断線２に沿ったトランジスタの構築段階の２つの断面図である。 図２０（ａ）に示す切断線１および切断線２に沿ったトランジスタの構築段階の２つの断面図である。 選択エピタキシャル成長技術（ＳＥＧ）を用いて高濃度ドープ導電性シリコンプラグ（ＣｏＰ）を成長させた構築段階までの新規の６Ｔ－ＳＲＡＭのトランジスタの上面図である。 図２１（ａ）に示す切断線１および切断線２に沿ったトランジスタの構築段階の２つの断面図である。 図２１（ａ）に示す切断線１および切断線２に沿ったトランジスタの構築段階の２つの断面図である。 新規の６Ｔ－ＳＲＡＭのトランジスタを、これらの導体ピラー（ＣｏＰ）より高い高さに酸化物層または低誘電率誘電体層を堆積させる構築段階までを示す上面図である。 図２２（ａ）に示した切断線１、切断線２に沿ったトランジスタの構築段階の２つの断面図である。 図２２（ａ）に示した切断線１、切断線２に沿ったトランジスタの構築段階の２つの断面図である。 金属Ｍ１層とその金属Ｍ１層の上に薄い酸化物層を堆積させ、これらの露出した導体ピラー（ＣｏＰ）の頭部をシードとして、ＳＥＧ法により高濃度ドープシリコンピラー（ＣｏＰ２）を形成する構築段階までの新規の６Ｔ－ＳＲＡＭのトランジスタの上面図を示す図である。 図２３（ａ）に示した切断線１、切断線２に沿ったトランジスタの構築段階の２つの断面図である。 図２３（ａ）に示した切断線１、切断線２に沿ったトランジスタの構築段階の２つの断面図である。 金属Ｍ１層の間および上に酸化物または低誘電率誘電体の層を堆積させ、さらに金属Ｍ２層を堆積させて高濃度ドープシリコンピラー（ＣｏＰ２）を接続する構築段階までの新規の６Ｔ－ＳＲＡＭのトランジスタの上面図を示す図である。 図２４（ａ）に示した切断線１、切断線２に沿ったトランジスタの構築段階の２つの断面図である。 図２４（ａ）に示した切断線１、切断線２に沿ったトランジスタの構築段階の２つの断面図である。 ＳＲＡＭセルに用いられるＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの断面を示す図である。 ＳＲＡＭセルに用いられるＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの断面を示す図である。 図２５（ａ）および図２５（ｂ）に示す新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の組み合わせ構造を示す上面図である。 図２６（ａ）の切断線（Ｙ軸）に沿った新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の組み合わせの断面を示す図である。 従来のＰＭＯＳトランジスタとＮＭＯＳトランジスタの１つの組み合わせの断面を示す図である。 図２５（ａ）および図２５（ｂ）に示す新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の別の組み合わせ構造を示す上面図である。 図２８（ａ）中の切断線（Ｘ軸）に沿った新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の組み合わせの断面を示す図である。 従来のＰＭＯＳおよびＮＭＯＳトランジスタの別の組み合わせの断面を示す図である。 新規のＳＲＡＭセルに使用されるＰＭＯＳトランジスタとＮＭＯＳトランジスタの別の組み合わせ構造を示す上面図である。 図２としての「棒グラフ」を示す図である。 本発明による寸法の新規の６Ｔ－ＳＲＡＭの棒グラフである。 図３３～図３７で使用するマスク層の違いによる定義を示す一覧表である。 本発明による一実施形態を示す図である。 本発明による一実施形態を示す図である。 本発明による一実施形態を示す図である。 本発明による一実施形態を示す図である。 本発明による一実施形態を示す図である。 本発明による一実施形態を示す図である。 本発明による一実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明による別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 本発明によるさらに別の実施形態を示す図である。 ３つの異なる半導体製造工場Ａ、Ｂ及びＣ、並びに本発明により得られる異なるテクノロジー・ノード間におけるＳＲＡＭセル面積（λ２で表す）の違いを示す図である。
従来の６Ｔ－ＳＲＡＭセルでは、製造プロセスを２８ｎｍ以下まで微細化しても（所謂「最小形状」、「λ」または「Ｆ」）、トランジスタのサイズはそれに比例して小さくなることはなかった。本発明は、ＳＲＡＭを構成するトランジスタのソース、ドレイン、ゲートの直線寸法を精密に制御し、その直線寸法を最小形状であるラムダ（λ）と同等に小さくできる新規のＳＲＡＭ構造を開示するものである。そのため、隣接する２つのトランジスタをドレイン／ソースを通って接続した場合、隣接する２つのトランジスタのゲートの縁同士の間の距離は２λと小さくすることができる。また、ソース、ドレイン、ゲートのコンタクトホールの直線寸法をλ未満、例えば０．６λ～０．８λとすることで、ドレイン領域内（ソース領域とゲート領域内も同様）を実現することが可能である。
図５は、本発明によるＳＲＡＭに用いられる微細化された金属酸化物層半導体電界効果トランジスタ（ｍＭＯＳＦＥＴ）１００の例である。図５に示すように、ｍＭＯＳＦＥＴ１００は、（１）ゲート構造１０１は、長さＧ（Ｌ）および幅Ｇ（Ｗ）を有すること、（２）ゲート構造１０１の左側には、ソース１０３が、ゲート構造１０１の縁から隔離領域１０５の縁までの直線寸法である長さＳ（Ｌ）および幅Ｓ（Ｗ）を有すること、（３）ゲート構造１０１の右側には、ゲート構造１０１の縁から隔離領域１０５の縁までの直線寸法である長さＤ（Ｌ）および幅Ｄ（Ｗ）を有するドレイン１０７が設けられていること、（４）ソース１０３の中央部では、自己整合技術により形成されたコンタクトホール１０９が、それぞれＣ－Ｓ（Ｌ）、Ｃ－Ｓ（Ｗ）と表記された開口部の長さと幅を有していること、（５）同様にドレイン１０７の中央部では、自己整合技術により形成されたコンタクトホール１１１が、それぞれＣ－Ｄ（Ｌ）、Ｃ－Ｄ（Ｗ）と表記された開口部の長さと幅を有していること、を含む。長さＧ（Ｌ）、長さＤ（Ｌ）、長さＳ（Ｌ）は、最小形状λの範囲で精密に制御することが可能である。さらに、Ｃ－Ｓ（Ｌ）、Ｃ－Ｓ（Ｗ）と表記された開口部の長さと幅、またはＤ－Ｓ（Ｌ）、Ｄ－Ｓ（Ｗ）と表記された開口部の長さと幅はλ未満、例えば０．６λ～０．８λでもよい。
以下、本発明のＳＲＡＭに使用される前記ｍＭＯＳＦＥＴ１００の製造プロセスについて簡単に説明する。ｍＭＯＳＦＥＴ１００の構造およびその製造プロセスに関する詳細な説明は、２０２０年１２月３１日に出願され、「ソース／ドレインの寸法およびコンタクトの開口部を制御した微細化されたトランジスタ構造ならびに関連する製造方法」と題した米国特許出願第１７／１３８，９１８号に提示されており、その米国特許出願第１７／１３８，９１８号の内容全体が、参照により本明細書に組み込まれる。
図６に示すように、基板１０２上にパッド酸化物層３０２を形成し、パッド窒化物層３０４を堆積させる。また、ｍＭＯＳＦＥＴの活性領域を画定し、活性領域外のシリコン材料の一部を除去してトレンチ構造を作成する。酸化物１層をトレンチ構造内に堆積させ、エッチングバックして、シリコン基板（以下、ＨＳＳ）の元の水平面より下に浅いトレンチ分離（ＳＴＩ酸化物１）３０６を形成している。
パッド酸化物層３０２およびパッド窒化物層３０４を除去し、ＨＳＳの上に誘電絶縁体４０２を形成する。次に、図７に示すように、ＨＳＳの上にゲート層６０２と窒化物層６０４を堆積させ、ゲート層６０２と窒化物層６０４をエッチングして、ｍＭＯＳＦＥＴの真のゲートと真のゲートに対して所望の直線距離を有するダミーシールドゲートとを形成する。図７に示すように、真のゲートとダミーシールドゲートの長さはλであり、ダミーシールドゲートの長さもλであり、真のゲートとダミーシールドゲートの縁の間の距離もλである。
次に、スピンオン誘電体（ＳＯＤ）７０２を堆積させ、ＳＯＤ７０２をエッチングバックする。図８に示すように、フォトリソグラフィマスク技術により、よく設計されたゲートマスク層８０２を形成する。その後、図９に示すように、異方性エッチング技術を利用して、ダミーシールドゲート（ＤＳＧ）の上の窒化物層６０４を除去し、ＤＳＧ、ＤＳＧに対応する誘電絶縁体４０２の一部分、およびＤＳＧに対応するｐ型基板１０２を除去する。
さらに、図１０に示すように、ゲートマスク層８０２を除去し、ＳＯＤ７０２をエッチングし、ＳＴＩ酸化物２ １００２を堆積させた後、エッチングバックを行う。次に、図１１に示すように、酸化物３層を堆積させ、エッチングバックして酸化物３スペーサ１５０２を形成し、ｐ型基板１０２に低濃度ドープドレイン（ＬＤＤ）１５０４を形成し、窒化物層を堆積させ、エッチングバックして窒化物スペーサ１５０６を形成し、誘電絶縁体４０２を除去する。
さらに、図１３に示すように、選択エピタキシャル成長（ＳＥＧ）技術を利用して、固有シリコン電極１６０２を成長させる。次に、図１３に示すように、ＣＶＤ－ＳＴＩ酸化物３層１７０２を堆積させ、エッチングバックし、固有シリコン１６０２を除去し、ｍＭＯＳＦＥＴのソース領域（ｎ＋ソース）１７０４およびドレイン領域（ｎ＋ドレイン）１７０６を形成する。ソース領域（ｎ＋ソース）１７０４およびドレイン領域（ｎ＋ドレイン）１７０６は、本来ダミーシールドゲート（ＤＳＧ）が占める位置を真のゲート（ＴＧ）とＣＶＤ－ＳＴＩ酸化物３層１７０２の間に形成し、よって、ソース領域（ｎ＋ソース）１７０４（またはドレイン領域（ｎ＋ドレイン）１７０６）の長さと幅はλと小さくなる。ソース領域（ｎ＋ソース）１７０４（またはドレイン領域（ｎ＋ドレイン）１７０６）の開口部は、λ未満、例えば０．８λとなり得る。このような開口部は、図１４に示すように、さらに酸化物スペーサ１８０２を形成すれば、縮小できる。
また、新規のＳＲＡＭ構造により、Ｍ１の接続のために従来のコンタクトホール開口マスクや金属０の移行層を用いることなく、第１の金属配線（Ｍ１層）が自己整合の微細化されたコンタクトを通って、ゲート、ソース、および／またはドレイン領域を直接接続されるようになる。図１３に続いて、ソース領域（ｎ＋ソース）１７０４（またはドレイン領域（ｎ＋ドレイン）１７０６）の開口部を含む基板上の空孔を埋めるためにＳＯＤ１９０１の層を堆積させる。その後、図１５（ａ）に示すようにＣＭＰを使用して表面を平坦にする。図１５（ｂ）は、図１５（ａ）の上面図であり、水平方向に複数のフィンガがある状態を示している。
さらに、よく設計されたマスクを使用し、図１５（ｂ）のＸ軸に沿っていくつかのストライプパターンになる光抵抗層１９０２を、図１５（ｂ）のＹ軸に沿ってゲート拡張領域のエリアを露出する長さＧＲＯＣ（Ｌ）の別のスペースで実施すると、結果は図１６の上面図に示すようになる。図１６に示すように、ＧＲＯＣ（Ｌ）＝λの最もアグレッシブな設計ルールである。次に、異方性エッチング技術を使用して露出したゲート拡張領域内の窒化物キャップ層を除去し、導電性金属ゲート層を露呈させる（図１７）。
その後、光抵抗層１９０２を除去し、ＳＯＤ層１９０１を除去して、ソース領域１７０４とドレイン領域１７０６の両方の上にあるそれらの開口領域が再び露呈されるようにする。次に、よく設計された厚みの酸化物１９０４の層を堆積させ、次に異方性エッチング技術を使用して、ソース領域１７０４およびドレイン領域１７０６の開口領域および露出したゲート拡張領域１９０３の４つの側壁にスペーサを形成する。そのため、露出したゲート拡張領域、ソース領域１７０４、ドレイン領域１７０６には、それぞれ自然に出来上がったコンタクトホール開口部が形成される。図１８（ａ）は、このようなトランジスタ構造の断面図である。図１８（ｂ）は、図１８（ａ）のこのようなトランジスタ構造の上面図である。露出したゲート拡張領域１９０３の開口部の垂直方向の長さＣＲＭＧ（Ｌ）は、λであり得る長さＧＲＯＣ（Ｌ）より小さい。
最後に、前述の全ての前記コンタクトホール開口部の穴を埋め、ウェーハ表面のトポグラフィーに従った滑らかな平面となるように、よく設計された厚みを有する金属１ １９０５の層を形成する。次に、図１９（ａ）に示すように、必要な金属－１配線網を実現するために、フォトリソグラフィマスク技術を使って、それらのコンタクトホールの開口部の間のすべての接続をそれぞれ作成する。図１９（ｂ）は、図１９（ａ）に示したｍＭＯＳＦＥＴの上面図である。そのため、この金属１層は、ゲートおよびソース／ドレインの両方に対してコンタクト充填とプラグ接続を実現し、さらにすべてのトランジスタを接続する直接配線の機能も備えているのである。特に、数十億個のトランジスタの水平方向の形状をさらに微細化する際に最も困難な課題とされる、高価で非常に厳格に制御された従来のコンタクトホールマスクの使用と、その後の非常に困難なコンタクトホール開口部の穴あけ工程を行うことが不要になっている。さらに、複雑で統合された処理工程（例えば、金属ゼロ構造を作り出す最先端技術の一部では必ず必要とされる工程）で、コンタクトホールの開口部に金属プラグを挿入する工程や、金属スタッドを実現するためのＣＭＰプロセスが不要となる。
さらに、前述のように、従来の６Ｔ－ＳＲＡＭセルでは、ゲートまたは拡散がＭ１構造を迂回せずに直接Ｍ２に接続できない場合がある。本発明は、同一ダイ上での他の位置にコンタクトとビア１の構築段階でそれぞれ形成される、コンタクトＡとビア１Ａから構成される１つの垂直コンダクティブ式プラグを通って、ゲート領域または拡散（ソース／ドレイン）領域のいずれかを移行層Ｍ１なしでＭ２配線層に自己整合式で直接接続する新規のＳＲＡＭ構造を開示するものである。その結果、１つのＭ１配線ともう１つのＭ１配線の間に必要なスペースや、一部の配線接続におけるブロッキングの問題を低減することができる。以下では、ゲート領域および拡散（ソース／ドレイン）領域を、移行層Ｍ１を介さずにＭ２配線層に自己整合で直接接続した新規のＳＲＡＭ構造について簡単に説明する。
図２０は、新規の６Ｔ－ＳＲＡＭのトランジスタの、ゲート拡張領域と拡散領域の両方の上に複数の開口穴を形成する構築段階までの断面と上面図を示し、その中で、図２０（ａ）はトランジスタの構築段階の上面図、図２０（ｂ）および図２０（ｃ）はそれぞれ、図２０（ａ）に示す切断線１および切断線２に沿ったトランジスタの構築段階の二つの断面図である。図１７および図１８（ｂ）と同様に、ゲート拡張領域およびドレイン領域の両方の上に、それぞれ開口穴２０１０および２０１２が形成されている。これらの開口穴２０１０および２０１２の周囲には、すべて絶縁体２０１４（例えば、酸化物または低誘電率誘電体）が配置されている。大きな違いの１つは、ゲート拡張領域がシリコン領域６０８をさらに含み、シリコン領域６０８は、多結晶シリコンゲートがゲート導体６０２として使用される場合、多結晶シリコンゲートの一部となり得、または、シリコン領域６０８は、ゲート金属がゲート導体６０２として使用される場合、ゲート金属上に形成される層となり得るという点である。図２０（ｃ）に示すように、ゲート拡張領域は、シリコン領域６０８の上に窒化物層６０４をさらに含む。図２０（ｂ）に示すように、開口穴２０１０は、少なくとも窒化物層６０４の一部分をエッチングすることによって、シリコン領域６０８を露呈させる。
その後、選択エピタキシャル成長技術（ＳＥＧ）（または選択的原子層堆積技術）を用いて、図２１に示すように、導体ピラー（ＣｏＰ）と呼ばれる高濃度ドープ導電性シリコンプラグ２１１０を成長させる（図２１（ａ）はこのトランジスタの構築段階の上面図、図２１（ｂ）、図２１（ｃ）はそれぞれ図２１（ａ）に示す切断線１、切断線２に沿ったこのトランジスタの構築段階の２つの断面の図である）。次に、酸化物層または低誘電率誘電体層２１２０のいずれかを、これらの導体ピラー２１１０より高い高さ位置に堆積させる。次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）またはエッチングバック技術のいずれかを用いて、図２２に示すように、平坦なウェーハ表面を得る（図２２（ａ）はこの構築段階のトランジスタの上面図、図２２（ｂ）、図２２（ｃ）はそれぞれ図２２（ａ）に示す切断線１、切断線２に沿ったこの構築段階の二つの断面図である）。導体ピラー（ＣｏＰ）２１１０のそれらの「露出した頭部」は、それぞれゲート領域またはドレイン領域のいずれかを接続する金属配線と導体ピラー（ＣｏＰ）２１１０との間のその後の接続形成に非常に有用なランディングパッド（ＬＰａｄ）を形成する。
さらに、金属Ｍ１層２１４０と、金属Ｍ１層２１４０の上に薄い酸化物層２１６０を堆積させる。フォトリソグラフィマスク技術、適切な酸化物除去技術、金属エッチング技術を使用して、金属Ｍ１配線の設計パターンを画定する。ここで、ゲート領域またはドレイン領域のいずれかをそれぞれ後に、後続の金属Ｍ２層に直接接続するために設計された特定の導体ピラー領域は、金属Ｍ１層２１４０によって覆われておらず、導体ピラー（ＣｏＰ）２１１０のその頭部で再び露出している。導体ピラー（ＣｏＰ）２１１０のこれらの露出した頭部を用いることにより、その上に高濃度ドープシリコンピラー（ＣｏＰ２）２１８０を成長させることができ、それらの高濃度ドープシリコンピラー（ＣｏＰ２）２１８０は、図２３（図２３（ａ）はこの構築段階のトランジスタの上面図、図２３（ｂ）、図２３（ｃ）はそれぞれ図２３（ａ）に示す切断線１、切断線２に沿ったこの構築段階の２つの断面図である）に示すように、まさにビア１－Ａとして使用されることになる。
次に、酸化物または低誘電率誘電体２４１０のいずれかの層が、金属Ｍ１層２１４０と後続の金属層との間の絶縁に十分な厚みで堆積される。この誘電体層２４１０の厚みは、ドープシリコンピラー（ＣｏＰ２）２１８０の高さより幾分低くすることができるので、一部の露出した領域を、ビア導体（ビア１Ａと呼ぶ）として自然に使用することが可能である。次に、金属Ｍ２層２４２０をフォトリソグラフィマスク技術によって堆積させて画定し、金属Ｍ２配線を完成させる。よって、図２４に示すように、金属Ｍ２層と、ゲート領域または拡散領域のそれぞれ、すなわち、Ｍ２－ビア１Ａ－ＣｏＰ－ゲートまたはＭ２－ビア１Ａ－ＣｏＰ－ドレイン（またはソース）との間での直接接続の作成が実現する（図２４（ａ）はこの構築段階のトランジスタの上面図、図２４（ｂ）、図２４（ｃ）はそれぞれ図２４（ａ）で示した切断線１、切断線２に沿ったこの構築段階の二つの断面図である）。もちろん、本実施形態に基づいて、第１の金属層と第２の金属層との間に他の金属層（複数可）または誘電体層（複数可）が存在し、導体ピラーが第２の金属層に接続するが、第１の金属層および他の金属層（複数可）から切断される可能性もある。
さらに、本発明は、ＮＭＯＳおよびＰＭＯＳトランジスタにおけるソースおよびドレイン領域のｎ＋およびｐ＋領域がそれぞれ絶縁体によって完全に絶縁されている新規のＳＲＡＭ構造を開示しており、このような絶縁体は、ラッチアップ問題に対する耐性を高めるだけでなく、シリコン基板への絶縁距離を増加させてＮＭＯＳおよびＰＭＯＳトランジスタの接合点を分離し、接合点同士の間の表面距離を（例えば３λ）減少させることができるので、ＳＲＡＭのサイズも減少させることができる。以下では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにおけるソース領域とドレイン領域のそれぞれｎ＋領域とｐ＋領域を絶縁体で完全に絶縁した新規のＳＲＡＭ構造について簡単に説明する。ＰＭＯＳとＭＮＯＳの新規の組み合わせ構造に関する詳細な説明は、２０２１年５月１２日に出願され、「シリコン基板における局部絶縁体を有し、漏洩を低減しラッチアップを防止する補完的ＭＯＳＦＥＴ構造」と題した米国特許出願第１７／３１８，０９７号に提示されており、その米国特許出願第１７／３１８，０９７号の内容全体が、参照により本明細書に組み込まれる。
図２５（ａ）、（ｂ）を参照されたい。図２５（ａ）は、ＰＭＯＳトランジスタ５２の断面を示す図であり、図２５（ｂ）は、ＮＭＯＳトランジスタ５１の断面を示す図である。半導体基板（シリコン基板等）の水平面または元の表面の上方には、ゲート誘電体層３３１およびゲート導電層３３２（ゲート金属等）を有するゲート構造３３が形成されている。ゲート導電層３３２の上に誘電体キャップ３３３（酸化物層と窒化物層の複合体など）がある。さらに、ゲート構造３３の側壁には、酸化物層３４１と窒化物層３４２の複合体を含むスペーサ３４が使用されている。シリコン基板にはトレンチが形成され、ソース領域３５およびドレイン領域３６の全部または少なくとも一部は、それぞれ対応するトレンチ内に配置される。ＰＭＯＳトランジスタ３２におけるソース（またはドレイン）領域は、Ｐ＋領域または他の適切なドーピングプロファイル領域（Ｐ－領域とＰ＋領域との漸進的または段階的な変化など）を含んでもよい。さらに、局所的な絶縁体４８（窒化物または他の高誘電率誘電材料など）が１つのトレンチに配置されてソース領域の下に位置し、別の局所的な絶縁体４８が別のトレンチに配置されてドレイン領域の下に位置している。このような局所的な絶縁４８は、シリコン基板の水平方向のシリコン表面（ＨＳＳ）の下にあり、シリコン基板への局所的な絶縁（ＬＩＳＳ）４８と呼ぶことができる。ＬＩＳＳ４８は、厚い窒化物層または誘電体層の複合体とすることができる。例えば、局所的な絶縁またはＬＩＳＳ４８は、トレンチの少なくとも一部の側壁を覆う酸化物層（酸化物３Ｖ層４８１と呼ぶ）とトレンチの少なくとも一部分の底壁を覆う別の酸化物層（酸化物３Ｂ層４８２）を含む複合局部絶縁を備えていてもよい。酸化物３Ｖ層４８１および酸化物３Ｂ層４８２は、熱酸化処理により形成することができる。複合局部絶縁４８は、酸化物３Ｂ層４８２の上にあり、酸化物３Ｖ層４８１と接触している窒化物層４８３（窒化物３と呼ぶ）をさらに含む。窒化物層４８３または窒化物３は、酸化物３Ｖ層が設計の通りに最大限残っている限り、任意の適切な絶縁材料と置き換えられると言われている。さらに、図２５（ａ）および図２５（ｂ）のＳＴＩ（浅いトレンチ分離）領域は、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２を含む複合的なＳＴＩ４９を備えていてもよく、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２は、それぞれ異なるプロセスによって厚い酸化物材料で構成されてもよい。
さらに、図２５（ａ）および図２５（ｂ）のソース（またはドレイン）領域は、複合ソース領域５５および／またはドレイン領域５６を備えていてもよい。例えば、図２５（ａ）に示すように、ＰＭＯＳトランジスタ５２において、複合ソース領域５５（またはドレイン領域５６）は、少なくとも、トレンチ内の低濃度ドープドレイン（ＬＤＤ）５５１と高濃度Ｐ＋ドープ領域５５２とを備える。特に、低濃度ドープドレイン（ＬＤＤ）５５１は、均一な（１１０）結晶方位を有する露出したシリコン表面に突き当たることが注目される。図２５（ａ）ではＴＥＣ（有効なチャネル長を有する鋭利な縁となるように良好に画定されたエッチング済みトランジスタ本体の厚み）と表記されている、ゲート構造の縁とは対照的に、露出したシリコン表面の垂直境界は適度に凹んだ厚みを有する。露出したシリコン表面は、ゲート構造に実質的に整合している。シリコンが露出している面は、トランジスタのチャネルの端子面ともなり得る。
低濃度ドープドレイン（ＬＤＤ）５５１および高濃度Ｐ＋ドープ領域５５２は、選択エピタキシャル成長（ＳＥＧ）技術（または原子層堆積ＡＬＤまたは選択成長ＡＬＤ－ＳＡＬＤであって良い他の適切な技術）に基づいて形成し、複合ソース領域５５またはドレイン領域５６の新しく形成された結晶の（１１０）結晶構造を変更することに対するシーディング効果がないＬＩＳＳ領域のいたるところで、新規の、良好に組織化された（１１０）格子を形成するために結晶シードとして使用する露出ＴＥＣ領域からシリコンを成長させる。このような新たに形成された結晶（低濃度ドープドレイン（ＬＤＤ）５５１および高濃度Ｐ＋ドープ領域５５２を含む）は、図２５（ａ）に記されるように、ＴＥＣ－Ｓｉと称される場合もある。一実施形態では、ＴＥＣは、ゲート構造３３の縁と整合しているか、または実質的に整合しており、ＬＤＤ５５１の長さは調整可能であり、ＴＥＣの反対側のＬＤＤ５５１の側壁は、スペーサ３４の側壁と整合させてもよい。同様に、ＮＭＯＳトランジスタ５１の複合ソース／ドレイン領域のＴＥＣ－Ｓｉ（ＬＤＤ領域と高濃度ｎ＋ドープ領域を含む）を図２５（ｂ）に示している。複合ソース（またはドレイン）領域は、図２５（ａ）および図２５（ｂ）に示すように、ソース／ドレイン領域全体を完成させるためにＴＥＣ－Ｓｉ部分に水平方向の接続で形成された、いくつかのタングステン（または他の適切な金属材料）プラグ５５３をさらに備えていてもよい。図２５（ａ）に示すように、金属１層などの後に金属配線に流れる活性チャネル電流は、ＬＤＤ５５１および高濃度ドープ導電領域５５２を通って、従来のシリコン－金属コンタクトよりはるかに抵抗が低い、良好な金属－金属の抵抗コンタクトによって金属１に直接接続されているタングステン５５３（または他の金属材料）へと向かう。
新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の組み合わせ構造の１つを上面図である図２６（ａ）に示しており、図２６（ｂ）は図２６（ａ）中の切断線（Ｙ軸）に沿った新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の組み合わせの断面を示す図である。図２６（ｂ）に示すように、ＰＭＯＳのｐ＋ソース／ドレイン領域の底部とｎ型Ｎウェルとの間に複合局部絶縁（またはＬＩＳＳ４８）が存在するので、ＮＭＯＳのＮ＋ソース／ドレイン領域の底部とｐ型Ｐウェルまたは基板との間に別の複合局部絶縁（またはＬＩＳＳ４８）も存在する。図２６（ｂ）に示すこの新規発明のＣＭＯＳ構造では、ｎ＋領域とｐ＋領域の底が絶縁体で完全に絶縁されていることが利点として明確に示されている。つまり、ＰＭＯＳのｐ＋領域の底からＮＭＯＳのｎ＋領域の底に至る可能なラッチアップ経路は、ＬＩＳＳによって完全にブロックされている。一方、従来のＣＭＯＳ構造では、図２７に示すように、ｎ＋領域とｐ＋領域が絶縁体で完全に絶縁されていないため、ｎ＋／ｐ接合からｐウェル／ｎウェル接合点を通ってｎ／ｐ＋接合点まで存在する可能なラッチアップ経路は、長さ丸ａ、丸ｂ、丸ｃ（「丸Ｘ」は、文字「Ｘ」を丸で囲んだ囲み文字を指す）を有する（図２７）。よって、デバイスレイアウトの観点からは、図２６（ｂ）のＮＭＯＳとＰＭＯＳの間に確保される縁間距離（Ｘｎ＋Ｘｐ）は、図２７のそれより小さくすることが可能である。例えば、確保される縁間距離（Ｘｎ＋Ｘｐ）は２～４λ程度、例えば３λ程度になり得る。
新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の別の組み合わせ構造を上面図である図２８（ａ）に示しており、図２８（ｂ）は図２８（ａ）中の切断線（Ｘ軸）に沿った新規のＰＭＯＳ５２と新規のＮＭＯＳ５１の組み合わせの断面を示す図である。図２８（ｂ）に示すように、ｎ＋／ｐ接合点からｐウェル（またはｐ基板）／ｎウェル接合点を通ってｎ／ｐ＋接合に至る経路が大幅に長くなる。ＬＤＤ－ｎ／ｐ接合点からｐウェル／ｎウェル接合点を通ってｎ／ＬＤＤ－ｐ接合点に至る可能なラッチアップ経路は、図２８（ｂ）に示した長さ丸１、長さ丸２（１つのＬＩＳＳ領域の底壁の長さ）、長さ丸３、長さ丸４、長さ丸５、長さ丸６、長さ丸７（別のＬＩＳＳ領域の底壁の長さ）、および長さ丸８である。一方、図２９に示すＰＭＯＳとＮＭＯＳの構造を組み合わせた従来のＣＭＯＳ構造では、ｎ＋／ｐ接合点からｐウェル／ｎウェル接合を通ってｎ／ｐ＋接合点に至る可能なラッチアップ経路は、（図２９に示すように）長さ丸ｄ、長さ丸ｅ、長さ丸ｆ、長さ丸ｇを有するだけである。図２８（ｂ）の可能なラッチアップ経路は図２９のそれより長い。したがって、デバイスレイアウトの観点からは、図２８（ｂ）のＮＭＯＳとＰＭＯＳの間に確保される縁間距離（Ｘｎ＋Ｘｐ）は、図２９のそれより小さくすることが可能である。例えば、確保される縁間距離（Ｘｎ＋Ｘｐ）は２～４λ程度、例えば３λ程度になり得る。
さらに、従来のＳＲＡＭでは、高レベル電圧ＶＤＤと低レベル電圧ＶＳＳ（または接地）の金属線は、シリコン基板の元のシリコン表面より上に配されており、このような分布は、他のワード線（ＷＬ）、ビット線（ＢＬ、ＢＬバー）、または他の接続金属線の間に十分なスペースがない場合、干渉する可能性がある。本発明は、高レベル電圧ＶＤＤおよび／または低レベル電圧ＶＳＳのための金属線をシリコン基板の元のシリコン表面の下に配することができる新規のＳＲＡＭ構造を開示しており、よって、ＳＲＡＭセルのサイズを縮小しても、コンタクトのサイズ、ワード線（ＷＬ）、ビット線（ＢＬおよびＢＬバー）、高レベル電圧ＶＤＤおよび低レベル電圧ＶＳＳなどを接続する金属線のレイアウト間の干渉は回避することができる。図２７に示すように、ＰＭＯＳ５２のドレイン領域では、タングステン等の金属材料５５３は、ＶＤＤに電気的に結合されたＮウェルに直接結合されている。一方、ＮＭＯＳ５１のソース領域では、タングステン等の金属材料５５３は、接地と電気的に結合しているＰウェルまたはＰ型基板と直接結合している。よって、ＶＤＤまたは接地接続のために、本来ソース／ドレイン領域と金属層２または金属層３との電気的結合に使用されるソース／ドレイン領域用の開口部は、新規のＳＲＡＭ構造では省略してもよい。前記構造およびその製造プロセスに関する詳細な説明は、２０２０年８月１２日に出願され、「トランジスタ構造およびそれに関連するインバータ」と題した米国特許出願第１６／９９１，０４４号に提示されており、その米国特許出願第１６／９９１，０４４号の内容全体が、参照により本明細書に組み込まれる。
以上のように、新規の６Ｔ－ＳＲＡＭセルには、少なくとも次のような利点がある。
（１）ＳＲＡＭの中のトランジスタのソース、ドレイン、ゲートの直線寸法を精密に制御し、その直線寸法を最小形状であるラムダ（λ）と同等に小さくできる。そのため、隣接する２つのトランジスタをドレイン／ソースを通して接続した場合、トランジスタの長さ寸法は３λと小さく、隣接する２つのトランジスタのゲートの縁同士の間の距離は２λと小さくすることができる。もちろん、公差の関係で、トランジスタの長さ寸法は３λ～４λ程度になる。
（２）Ｍ１の接続のために従来のコンタクトホール開口マスクや金属０の移行層を用いることなく、第１の金属配線（Ｍ１層）が自己整合の微細化されたコンタクトを介して、ゲート、ソース、および／またはドレイン領域を直接接続されるようになる。
（３）ゲートおよび／または拡散（ソース／ドレイン）領域を、移行層Ｍ１を介さずにＭ２配線層に自己整合で直接接続されている。そのため、１つのＭ１配線ともう１つのＭ１配線の間に必要なスペースや、一部の配線接続におけるブロッキングの問題を低減することができる。
（４）ＮＭＯＳおよびＰＭＯＳトランジスタにおけるソースおよびドレイン領域のｎ＋およびｐ＋領域がそれぞれ絶縁体によって完全に絶縁されており、このような絶縁体は、ラッチアップ問題に対する耐性を高めるだけでなく、シリコン基板への絶縁距離を増加させてＮＭＯＳおよびＰＭＯＳトランジスタの接合を分離し、接合点同士の間の表面距離を（例えば３λ）減少させることができるので、ＳＲＡＭのサイズも減少させることができる。
（５）ＳＲＡＭセルの高レベル電圧ＶＤＤおよび／または低レベル電圧ＶＳＳのための金属線を、シリコン基板の元のシリコン表面の下に配することができ、よって、ＳＲＡＭセルのサイズを縮小しても、コンタクトのサイズ、ワード線（ＷＬ）、ビット線（ＢＬおよびＢＬバー）、高レベル電圧ＶＤＤおよび低レベル電圧ＶＳＳなどを接続する金属線のレイアウト間の干渉は回避することができる。さらに、ＶＤＤまたは接地接続のために、本来ソース／ドレイン領域と金属層２または金属層３との電気的結合に使用されるソース／ドレイン領域用の開口部は、新規のＳＲＡＭ構造では省略してもよい。
図３１（ａ）は図２の複写であって、ＳＲＡＭの６個のトランジスタ間のレイアウトと接続を表す「棒グラフ」を示し、図３１（ｂ）は新規の６Ｔ－ＳＲＡＭ構造の利点に従った寸法の棒グラフである。図３１（ｂ）に示すように、トランジスタの長さ寸法は３λ（点線の長方形で囲む）と小さく、隣接する２つのトランジスタのゲートの縁同士の間の距離は２λと小さくすることができる。さらに、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの接合点を分離するためのシリコン基板への絶縁距離を３λ（鎖線の長方形で囲む）まで小さくすることができる。２つのＰＭＯＳトランジスタの接合点を分離するためのシリコン基板への絶縁距離を、１．５～２．５λの間、例えば、２λ（一点鎖線の長方形で囲む）まで小さくすることができる。
図３１（ｂ）では、活性領域（垂直線）の寸法はλ程度まで小さくでき、ゲート線（横線）も同様である。さらに、図３１（ｂ）において、図３１（ａ）のＰＧトランジスタに相当する左上のトランジスタでは、活性領域とゲート領域にそれぞれ後から形成される２つのコンタクトホールの間の干渉を回避するように、活性領域の縁とＳＲＡＭセルまたはビットセルの境界との水平方向距離を１．５λ（二点鎖線の長方形で囲む）にしておく。図３１（ａ）の別のＰＧトランジスタに対応する図３１（ｂ）の右下角のトランジスタも同様である。よって、図３１（ｂ）の棒グラフの場合、ＳＲＡＭセルまたはビットセルの水平方向（ｘ方向）の長さは１５λであり、ＳＲＡＭセルまたはビットセルの垂直方向（ｙ方向）の長さは６λである。したがって、図３１（ｂ）のＳＲＡＭセルまたはビットセルの総面積は９０λ２となる。
図３１（ｂ）の棒グラフをテンプレートとして使用して、図３２～図３７に示すように、本発明では少なくとも５つのＳＲＡＭセル構造が提案されている。図３２は、図３３～図３７で使用する異なるマスク層の定義で、略号の意味は次の表１の通りである。
Figure 2022140348000002
図３１（ｂ）の複写である図３３（ａ）に示すように、本実施形態におけるＳＲＡＭセルの面積は９０λ２である。図３３（ｂ）では、複数のＣＴ＿Ａ（ＡＡ（またはＰｏｌｙ）を金属１層に接続するための開口ビアマスク層）とＣＴ＿Ｂ（破線の楕円で囲んだ、ＡＡ（またはＰｏｌｙ）を金属２層に直接接続するための開口ビアマスク層）が複数形成されている。図３３（ｃ）では、複数のＣＴ＿Ａを接続するように金属１のマスク層（Ｍ１）が形成されているが、複数のＣＴ＿Ｂは金属１のマスク層（Ｍ１）に接続されていない。図３３（ｄ）では、少なくとも複数のＣＴ＿Ｂを接続するように金属２のマスク層（Ｍ２）が形成されている。２つの破線の楕円で囲んだ金属２のマスク層（Ｍ２）の一部は、ビット線（ＢＬ）およびビット線バー（ＢＬＢ）として使用される。図３３（ｅ）では、複数のビア２を形成し、図３３（ｆ）では、複数のビア２を接続するように金属３のマスク層（Ｍ３）を形成し、金属３のマスク層（Ｍ３）をワード線（ＷＬ）として使用する。図３３（ｇ）は、本発明のＳＲＡＭセル６個を２次元アレイ状に配置したものである。本実施形態では、ビア１がなく、図３０に示すように、ＳＲＡＭセル内の高レベル電圧ＶＤＤおよび／または低レベル電圧ＶＳＳ用の金属線が、シリコン基板の元のシリコン表面の下に配されている。また、図３３（ｃ）に示すように、金属１のマスク層（Ｍ１）は、従来のコンタクトホール開口マスクや金属０移行層を用いることなく、ゲート、ソース、および／またはドレイン領域を直接貫通して接続している。
図３４（ａ）～図３４（ｈ）は、本発明による別の実施形態を示す図である。図３１（ｂ）の複写である図３４（ａ）に示すように、本実施形態におけるＳＲＡＭセルの面積はやはり９０λ２である。図３４（ｂ）では、複数のＣＴ＿Ａ（ＡＡ（またはＰｏｌｙ）を金属１層に接続するための開口ビアマスク層）とＣＴ＿Ｂ（ＡＡ（またはＰｏｌｙ）を金属２層に直接接続するための開口ビアマスク層）が複数形成されている。図３３（ｂ）と比較すると、図３４（ｂ）では、後にＶＳＳに電気的に結合するために、さらに２つのＣＴ＿Ａが形成されている（破線の楕円で囲む）。図３４（ｃ）では、複数のＣＴ＿Ａを接続するように金属１のマスク層（Ｍ１）が形成されているが、複数のＣＴ＿Ｂは金属１のマスク層（Ｍ１）に接続されていない。図３４（ｄ）では、金属１層と金属２層とを接続するための複数のビア１（破線の楕円で囲む）が形成されている。図３４（ｅ）では、少なくとも複数のＣＴ＿Ｂと複数のビア１とを接続するように金属２のマスク層（Ｍ２）が形成されている。金属２のマスク層（Ｍ２）の一部は、ビット線（ＢＬ）およびビット線バー（ＢＬＢ）として使用される。図３４（ｆ）では、複数のビア２が形成されており、ビア２の一部（破線の楕円で囲む）は、Ｖｓｓと電気的に結合するために使用されることになる。図３４（ｇ）では、複数のビア２を接続するために、金属３のマスク層（Ｍ３）を形成している。１枚の金属３のマスク層（Ｍ３）をワード線（ＷＬ）として使用し、残りの２枚の金属３のマスク層（破線の楕円で示す）をＶＳＳ接続用の金属線として使用する。図３４（ｈ）は、本発明のＳＲＡＭセル６個を２次元アレイ状に配置したものである。本実施形態では、ＳＲＡＭセル内の高レベル電圧ＶＤＤ用の金属線は、元のシリコン表面の下に配されているが、低レベル電圧ＶＳＳ用の金属線は、シリコン基板の上に配されている。また、図３４（ｃ）に示すように、金属１のマスク層（Ｍ１）は、従来のコンタクトホール開口マスクや金属０移行層を用いることなく、ゲート、ソース、および／またはドレイン領域を直接貫通して接続している。
図３５（ａ）～図３５（ｈ）は、本発明による別の実施形態を示す図である。図３１（ｂ）の複写である図３５（ａ）に示すように、本実施形態におけるＳＲＡＭセルの面積はやはり９０λ２である。図３５（ｂ）では、複数のＣＴ＿Ａ（ＡＡ（またはＰｏｌｙ）を金属１層に接続するための開口ビアマスク層）とＣＴ＿Ｂ（ＡＡ（またはＰｏｌｙ）を金属２層に直接接続するための開口ビアマスク層）が複数形成されている。図３４（ｂ）と比較すると、図３５（ｂ）では、後にＶｄｄに電気的に結合するために、さらに２つのＣＴ＿Ｂが形成されている（破線の楕円で囲む）。図３５（ｃ）では、複数のＣＴ＿Ａを接続するように金属１のマスク層（Ｍ１）が形成されているが、複数のＣＴ＿Ｂは金属１のマスク層（Ｍ１）に接続されていない。図３５（ｄ）では、金属１層と金属２層とを接続するための複数のビア１が形成されている。図３５（ｅ）では、少なくとも複数のＣＴ＿Ｂと複数のビア１とを接続するように金属２のマスク層（Ｍ２）が形成されている。一部の金属２のマスク層（Ｍ２）はビット線（ＢＬ）およびビット線バー（ＢＬＢ）として使用され、１つの金属２のマスク層（Ｍ２）はＶＤＤ用金属線（破線の楕円で示す）として使用されている。図３５（ｆ）では、複数のビア２が形成されており、ビア２の一部を用いてＶｓｓと電気的に結合させることになる。図３５（ｇ）では、複数のビア２を接続するために、金属３のマスク層（Ｍ３）を形成している。１枚の金属３のマスク層（Ｍ３）をワード線（ＷＬ）として使用し、残りの２枚の金属３のマスク層をＶｓｓ接続用の金属線として使用する。図３５（ｈ）は、本発明のＳＲＡＭセル６個を２次元アレイ状に配置したものである。本実施形態では、高レベル電圧ＶＤＤおよび低レベル電圧ＶＳＳ用の金属線は、シリコン基板の上方に配されている。また、図３５（ｃ）に示すように、金属１のマスク層（Ｍ１）は、従来のコンタクトホール開口マスクや金属０移行層を用いることなく、ゲート、ソース、および／またはドレイン領域を直接貫通して接続している。
図３６（ａ）～図３６（ｈ）は、本発明による別の実施形態を示す図である。図３６（ａ）に示すように、図３１（ｂ）または図３５（ａ）と少し異なるのは、大電流印加時には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの接合点を分離するためのシリコン基板への絶縁距離を４．５λ（破線の楕円で示す）に設定した点である。さらに、活性領域の縁とＳＲＡＭセルまたはビットセルの境界との間の水平方向の距離を積極的に１λ（点線楕円で示す）に設定した。よって、図３６（ａ）の棒グラフの場合、ＳＲＡＭセルまたはビットセルの水平方向（ｘ方向）の長さは１７λであり、ＳＲＡＭセルまたはビットセルの垂直方向（ｙ方向）の長さはやはり６λである。したがって、本実施形態におけるＳＲＡＭセルの面積は、やはり１０２λ２である。図３６（ｂ）～図３６（ｈ）の他のプロセスは、図３５（ｂ）～図３５（ｈ）と同様であるため、図３６（ｂ）～図３６（ｈ）の説明は繰り返さず、省略する。
図３７（ａ）～図３７（ｈ）は、本発明による別の実施形態を示す図である。本実施形態では、水平方向に隣接するＳＲＡＭビットセルがビット線／ビット線バーを共有し、インターリーブされたワード線を用いてＳＲＡＭセルの動作を制御している。隣接する２つのＳＲＡＭビットセルの棒グラフを図３７（ａ）に示す。活性領域の縁とＳＲＡＭビットセルの境界との間の水平方向の距離を積極的に１λ（破線の楕円で示す）に設定し、ＳＲＡＭのビットセルの他の寸法は、図３３（ｂ）と同じである。よって、ＳＲＡＭセルまたはビットセルの水平方向（ｘ方向）の長さは１４λであり、ＳＲＡＭセルまたはビットセルの垂直方向（ｙ方向）の長さはやはり６λである。したがって、本実施形態におけるＳＲＡＭセルの面積は、やはり８４λ２である。
図３７（ｂ）では、複数のＣＴ＿Ａ（ＡＡ（またはＰｏｌｙ）を金属１層に接続するための開口ビアマスク層）とＣＴ＿Ｂ（ＡＡ（またはＰｏｌｙ）を金属２層に直接接続するための開口ビアマスク層）が複数形成されている。図３３（ｂ）と比較すると、図３７（ｂ）では、後にインターリーブされたワード線（ＷＬ１、ＷＬ２）に電気的に結合するためのＣＴ＿Ｂが２つだけ形成されている（破線の楕円で示す）。図３７（ｃ）では、複数のＣＴ＿Ａを接続するように金属１のマスク層（Ｍ１）が形成されているが、複数のＣＴ＿Ｂは金属１のマスク層（Ｍ１）に接続されていない。図３７（ｄ）では、金属１層と金属２層とを接続するための複数のビア１が形成されている。図３７（ｅ）では、少なくとも複数のＣＴ＿Ｂと複数のビア１とを接続するように金属２のマスク層（Ｍ２）が形成されている。破線の楕円で囲んだ金属２のマスク層（Ｍ２）の一部は、共有ビット線（ＢＬ）および共有ビット線バー（ＢＬＢ）として使用される。図３７（ｆ）では、複数のビア２が形成されており、ビア２の一部を用いてインターリーブされたワード線（ＷＬ１／ＷＬ２）と電気的に結合させることになる。図３７（ｇ）では、複数のビア２を接続するために、金属３のマスク層（Ｍ３）を形成している。金属３のマスク層（Ｍ３）はインターリーブされたワード線（ＷＬ１／ＷＬ２）として使用される。図３７（ｈ）は、本発明のＳＲＡＭセル１２個を２次元アレイ状に配置したものである。本実施形態では、高レベル電圧ＶＤＤと低レベル電圧ＶＳＳの金属線は、シリコン基板の下に配されている。また、図３７（ｃ）に示すように、金属１のマスク層（Ｍ１）は、従来のコンタクトホール開口マスクや金属０移行層を用いることなく、ゲート、ソース、および／またはドレイン領域を直接貫通して接続している。もちろん、図３７（ａ）～図３７（ｈ）の実施形態は、高レベル電圧ＶＤＤおよび／または低レベル電圧ＶＳＳ用の金属線がシリコン基板の上に配されるように、変更することが可能である。
図３８は、３つの異なる半導体製造工場Ａ、Ｂ、Ｃの３つの異なる半導体製造工場Ａ、Ｂ及びＣより得られる異なるテクノロジー・ノード間におけるＳＲＡＭセル面積（λ２で表す）の違いを示している（公開された文献より収集したデータ）。形状の微細化に伴い、ＳＲＡＭセルのサイズ（λ２で表す）も大きくなっていることが分かる。本発明で説明した設計およびその派生設計により、異なるテクノロジー・ノード間におけるＳＲＡＭセル面積は、テクノロジー・ノードに対して平坦または低い感度を保つことができ、これはつまり、２８ｎｍのテクノロジー・ノードから５ｎｍのテクノロジー・ノードまで、本発明によるＳＲＡＭセル面積は８４λ２～１０２λ２の範囲内に維持することができる。
もちろん、本発明の新規のＳＲＡＭセル構造において提案されたすべての改良技術を利用する必要はなく、提案された技術のうちの１つだけで、過渡期のＳＲＡＭセルと比較して、ＳＲＡＭセル構造の面積を減少させることができる。例えば、本発明による、活性領域の縮小（またはゲート／ソース／ドレインコンタクト（「ＣＴ」）を第２の金属層と接続するだけ）により、ＳＲＡＭの面積は、５ｎｍのテクノロジー・ノードで８４λ２～７００λ２の範囲内、テクノロジー・ノード７ｎｍでは８４λ２～４５０λ２の範囲内、テクノロジー・ノード１０ｎｍから７ｎｍ超まででは８４λ２～２８０λ２の範囲内、テクノロジー・ノード２０ｎｍから１０ｎｍ超まででは８４λ２～２００λ２の範囲内、テクノロジー・ノード２８ｎｍから２０ｎｍ超まででは８４λ２～１５０λ２の範囲内とする。例えば、活性領域の面積を縮小することで、５ｎｍのテクノロジー・ノードではＳＲＡＭの面積を１６０λ２～２４０λ２の範囲内（さらに公差が必要な場合はそれ以上）とし、１６ｎｍのテクノロジー・ノードではＳＲＡＭの面積を１０７λ２～１６１λ２（さらに公差が必要な場合はそれ以上）とすることができるのである。
図３に示す従来のＳＲＡＭの面積（λ２）と比較すると、本発明の直線寸法は、図３の従来のＳＲＡＭの直線寸法の０．９（またはそれより小さく、例えば０．８５、０．８、または０．７）倍、そして、以下の表２に示すように、本発明の面積は図３の従来のＳＲＡＭの面積の少なくとも０．８１（またはそれより小さく、例えば０．７２、０．６４、または０．５）倍でもよい。
Figure 2022140348000003
よって、本発明の別の実施形態では、最小形状（λ）が５ｎｍであるとき、本発明のＳＲＡＭセルの面積は、６７２λ２より大きくはならない。最小形状が７ｎｍのとき、ＳＲＡＭセルの面積は４４０λ２（または４００λ２、３５０λ２）以下である。最小形状が１０ｎｍから７ｎｍ超までの間のとき、ＳＲＡＭセルの面積は３００λ２（または２６８λ２）以下である。最小形状（λ）が１６ｎｍから１０ｎｍ超までの間のとき、ＳＲＡＭセルの面積は２０４λ２以下となる。最小形状（λ）が２２ｎｍから１６ｎｍ超までの間のとき、ＳＲＡＭセルの面積は１５２λ２以下となる。最小形状（λ）が２８ｎｍから２２ｎｍ超までの間のとき、ＳＲＡＭセルの面積は１３９λ２以下となる。
さらに、別の実施形態では、最小形状が５ｎｍのとき、ＳＲＡＭセルの面積は、８４λ２～６７２λ２の範囲内である。最小形状が７ｎｍのとき、ＳＲＡＭセルの面積は８４λ２～４４０λ２の範囲内である。最小形状が１０ｎｍから７ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～３００λ２の範囲内である。最小形状が１６ｎｍから１０ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～２０４λ２の範囲内である。最小形状が２２ｎｍから１６ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～１５２λ２の範囲内である。最小形状が２８ｎｍから２２ｎｍ超までの間のとき、ＳＲＡＭセルの面積は８４λ２～１３９λ２の範囲内である。
本発明は、実施形態を参照しながら説明してきたが、本発明は開示された実施形態に限定されず、逆に、添付の特許請求の範囲の精神および範囲内に含まれる様々な修正および等価な配置を包含することが意図されると理解されたい。
３５ ソース領域
３６ ドレイン領域
５２ ＰＭＯＳトランジスタ
１００ ｍＭＯＳＦＥＴ
１０１ ゲート構造
１０２ 基板
１０３ ソース
１０５ スペーサ、隔離領域
１０７ ドレイン
１０９ コンタクトホール
３０２ パッド酸化物層
３０４ パッド窒化物層
３０６ ＳＴＩ酸化物
３４１ 酸化物層
３４２ 窒化物層
４８３ 窒化物層
４８１ 酸化物３Ｖ層
４８２ 酸化物３Ｂ層
４０２ 誘電絶縁体
６０２ ゲート層
６０４ 窒化物層
６０８ シリコン領域
７０２ スピンオン誘電体
８０２ ゲートマスク層
１５０４ 低濃度ドープドレイン
１５０６ 窒化物スペーサ
１６０２ 固有シリコン電極
１７０２ ＳＴＩ酸化物３層
１７０４ ソース領域
１７０６ ドレイン領域
１９０１ ＳＯＤ層
１９０２ 光抵抗層
１９０４ 酸化物
２０１０、２０１２ 開口穴
２１１０ 導体ピラー
２１４０ 金属Ｍ１層
２１８０ 高濃度ドープシリコンピラー
２４１０ 誘電体層
２４２０ 金属Ｍ２層
ＷＬ ワード線
ＢＬ ビット線

Claims (20)

  1. ＳＲＡＭセルであって、
    複数のトランジスタと、
    前記複数のトランジスタに結合された１組のコンタクトと、
    前記複数のトランジスタに電気的に結合されたワード線と、
    前記複数のトランジスタに電気的に結合されたビット線およびビット線バーと、
    前記複数のトランジスタに電気的に結合されたＶＤＤ接触線と、
    前記複数のトランジスタに電気的に結合されたＶＳＳ接触線と、を含み、
    前記ＳＲＡＭセルの最小形状が２８ｎｍから徐々に小さくなるにつれて、最小形状の２乗に換算した前記ＳＲＡＭセルの面積サイズ（λ）は同じ、または実質的に同じである、ＳＲＡＭセル。
  2. λを２８ｎｍから５ｎｍに減少させたとき、前記ＳＲＡＭセルの面積サイズは８４λ２～１０２λ２の間である、請求項１に記載のＳＲＡＭセル。
  3. １つのトランジスタの長さが３λ～４λである、請求項２に記載のＳＲＡＭセル。
  4. 前記複数のトランジスタのうちの１つのトランジスタのゲート領域は、第１の金属配線より下層の別の金属層を介さずに、前記第１の金属配線を通って前記トランジスタのソース領域またはドレイン領域に直接接続されている、請求項２に記載のＳＲＡＭセル。
  5. 前記ＶＤＤ接触線または前記ＶＳＳ接触線は、前記複数のトランジスタが形成される基板の元のシリコン表面の下に配される、請求項２に記載のＳＲＡＭセル。
  6. 前記複数のトランジスタのうちＮＭＯＳトランジスタのｎ＋領域の底面は、第１の絶縁体によって完全に絶縁されており、前記複数のトランジスタのうちＰＭＯＳトランジスタのｐ＋領域の底面は、第２の絶縁体によって完全に絶縁されている、請求項２に記載のＳＲＡＭセル。
  7. 前記ＮＭＯＳトランジスタの前記ｎ＋領域と前記ＰＭＯＳトランジスタの前記ｐ＋領域との間のエッジ距離は、２λ～４λの間である、請求項６に記載のＳＲＡＭセル。
  8. 前記１組のコンタクトは、１組の第１のコンタクトと１組の第２のコンタクトを備え、前記１組の第１のコンタクトは前記第１の金属層に接続され、前記１組の第２のコンタクトは前記第２の金属層に接続されているが前記第１の金属層から切り離されている、請求項１に記載のＳＲＡＭセル。
  9. ＳＲＡＭセルであって、
    複数のトランジスタと、
    前記複数のトランジスタに結合された１組のコンタクトと、
    前記複数のトランジスタに電気的に結合されたワード線と、
    前記複数のトランジスタに電気的に結合されたビット線およびビット線バーと、
    前記複数のトランジスタに電気的に結合されたＶＤＤ接触線と、
    前記複数のトランジスタに電気的に結合されたＶＳＳ接触線と、を含み、
    最小形状（λ）が５ｎｍのとき、前記ＳＲＡＭセルの面積は６７２λ２以下である、または、前記最小形状が７ｎｍのとき、前記ＳＲＡＭセルの面積は４４０λ２以下である、または、前記最小形状が１０ｎｍから７ｎｍ超までの間のとき、前記ＳＲＡＭセルの面積は３００λ２以下である、または、前記最小形状（λ）が１６ｎｍから１０ｎｍ超までの間のとき、前記ＳＲＡＭセルの面積は２０４λ２以下である、または前記最小形状（λ）が２２ｎｍから１６ｎｍ超までの間のとき、前記ＳＲＡＭセルの面積は１５２λ２以下である、または前記最小形状（λ）が２８ｎｍから２２ｎｍ超までの間のとき、前記ＳＲＡＭセルの面積は１３９λ２以下である、ＳＲＡＭセル。
  10. 前記最小形状が５ｎｍのとき、前記ＳＲＡＭセルの面積は８４λ２～６７２λ２の範囲内である、請求項９に記載のＳＲＡＭセル。
  11. 前記最小形状が７ｎｍのとき、前記ＳＲＡＭセルの面積は８４λ２～４４０λ２の範囲内である、請求項１０に記載のＳＲＡＭセル。
  12. 前記最小形状が１６ｎｍから１０ｎｍ超までの間のとき、前記ＳＲＡＭセルの面積は８４λ２～２０４λ２の範囲内である、請求項１１に記載のＳＲＡＭセル。
  13. λが２８ｎｍから２２ｎｍ超までの間のとき、前記ＳＲＡＭセルの面積は８４λ２～１３９λ２の範囲内である、請求項１２に記載のＳＲＡＭセル。
  14. ＳＲＡＭセルであって、
    複数のトランジスタと、
    前記複数のトランジスタに結合された複数のコンタクトと、
    前記複数のトランジスタの上に配置され、前記複数のトランジスタに電気的に結合される第１の金属層と、
    前記第１の金属層の上に配置され、前記複数のトランジスタに電気的に結合される第２の金属層と、
    前記第２の金属層の上に配置され、前記複数のトランジスタに電気的に結合される第３の金属層と、を備え
    前記複数のコンタクトは、１組の第１のコンタクトと１組の第２のコンタクトを備え、前記１組の第１のコンタクトは前記第１の金属層に接続され、前記１組の第２のコンタクトは前記第２の金属層に接続されているが前記第１の金属層から切り離されている、ＳＲＡＭセル。
  15. 前記第１のコンタクトの垂直方向の長さは、前記第２のコンタクトの垂直方向の長さより短い、請求項１４に記載のＳＲＡＭセル。
  16. 前記複数のトランジスタのうちの１つのトランジスタのゲート領域は、第１の金属配線より下層の別の金属層を介さずに、前記第１の金属配線を通って前記トランジスタのソース領域またはドレイン領域に直接接続されている、請求項１４に記載のＳＲＡＭセル。
  17. 前記複数のトランジスタのうちＮＭＯＳトランジスタのｎ＋領域の底面は、第１の絶縁体によって完全に絶縁されており、前記複数のトランジスタのうちＰＭＯＳトランジスタのｐ＋領域の底面は、第２の絶縁体によって完全に絶縁されており、前記ＮＭＯＳトランジスタの前記ｎ＋領域と前記ＰＭＯＳトランジスタの前記ｐ＋領域との間のエッジ距離は、２λ～４λの間である、請求項１４に記載のＳＲＡＭセル。
  18. ＳＲＡＭセルであって、
    複数のトランジスタを備え、１つのトランジスタが、
    長さを有するゲート構造と、
    チャネル領域と、
    前記チャネル領域に電気的に結合された第１の導電領域と、
    前記第１の導電領域の上方に位置する第１のコンタクトホールと、を備え、
    前記第１のコンタクトホールの周辺部がフォトリソグラフィプロセスには関わらない、ＳＲＡＭセル。
  19. 前記第１のコンタクトホールは、前記第１の導電領域の外周によって囲まれた周辺部を含む、請求項１８に記載のＳＲＡＭセル。
  20. 前記複数のトランジスタのうちの１つのトランジスタのゲート領域は、第１の金属配線より下層の別の金属層を介さずに、前記第１の金属配線を通って前記トランジスタのソース領域またはドレイン領域に直接接続されている、請求項１８に記載のＳＲＡＭセル。

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